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JP2005502241A - 位相ロックループの高速起動方法および装置 - Google Patents

位相ロックループの高速起動方法および装置 Download PDF

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JP2005502241A JP2003525430A JP2003525430A JP2005502241A JP 2005502241 A JP2005502241 A JP 2005502241A JP 2003525430 A JP2003525430 A JP 2003525430A JP 2003525430 A JP2003525430 A JP 2003525430A JP 2005502241 A JP2005502241 A JP 2005502241A
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Abstract

PLLの立ち上がり時間に実質的に等しい待ち時間を有する、PLL周波数逓倍器が提供される。PLLが位相ロックを得る間に、クロック信号がPLLの目標の周波数を超える周波数を含まず、かつ、所定の限界周波数をより低い周波数を含まないことを保証することによって、動作クロック信号をプロセッサに提供する。特に、周波数分周器および周波数検出器が提供され、クロック信号の周波数が限界周波数と目標の周波数によって画定される周波数域外で動作することを防ぐ。

Description

【０００１】
関連出願
本願は、Allen（アレン）他による「DIGITAL BASEBANDPROCESSOR（デジタル ベースバンドプロセッサ）」と題する２００１年８月２９日提出の米国仮出願第60/315,655号の３５ＵＳＣ セクション１１９（ｅ）のもとに優先権を主張する。上記仮出願の全内容は、参照として本願明細書に組み入れられる。
【０００２】
発明の属する分野
この発明は、位相ロックループ（PLL）周波数逓倍器の分野に関し、さらに具体的には、PLLのロックタイムインターバルの間に動作クロック信号を提供することによって、PLLの起動に関連するオーバーヘッドを減少させるための方法および装置に関する。
【０００３】
発明の背景
デジタルデバイスなどの多くの演算システムにおいて、プロセッサに必要とされる多種のクロック信号は、多くの場合、単一の基準クロック信号に同期化され、適切な論理回路、プロセッサのサブシステムおよびコンポーネントに分配される。
【０００４】
プロセッサの用語は、一般に論理作業、演算タスク、および／または制御機能を実行するあらゆる装置を参照する。プロセッサは、１または２以上のサブシステム、コンポーネント、および／またはその他のプロセッサを含んでもよい。プロセッサは、典型として、データをラッチし、論理状態を進め（advance）、および／または順序付け（sequence）し、演算と論理作業を同期化し、および／またはその他のタイミング関数（timing function）を提供する、多種の論理コンポーネントおよび／またはデジタルコンポーネントを含むであろう。
【０００５】
セルラー電話（携帯電話）は、例えば演算処理が集中し、多くの場合に処理時間が重要となる、リアルタイムを実行するための、高クロック周波数で動作するデジタル信号プロセッサ（DSP）プロセッサなどの、複数のサブシステムもしくはコンポーネントを有するプロセッサと、例えば多種の制御関数の実行、イベントの整理、システムソフトウェアの実行などのために、低周波数で動作する、マイクロコントローラ（MCU）、とを含んでもよい。
【０００６】
アナログもしくはデジタルの、位相ロックループ（PLL）または遅延ロックループ（DLL）に実装される周波数逓倍器は、多くの場合、高周波数クロック信号を生成し、それをある基準クロックと同位相でロックするために利用される。そして、高周波数クロック信号は、論理回路もしくは論理コンポーネントを駆動させるために供給され、デジタルデバイスのクロック分配ツリーに提供され、および／またはシステムの所要クロックを満足するためにプロセッサに分配されてもよい。したがって、プロセッサの多種の構成要素における所要クロック周波数は、単一の基準クロック信号からサポートされ、それに同期化される。
【０００７】
クロック信号を提供するという文脈における“提供される”という用語は、無効化されていない、バイパスされていない、ゲートオフされていない、もしくはその他、適用されること、受信されること、および対象の論理ゲート、デジタルコンポーネントおよび／または回路などによる作業のために使用されることが妨害されない、信号を説明する。概して、クロックトコンポーネントという用語は、上記に言及されたコンポーネントのいずれかを説明するために、本明細書において使用されるであろう。例えば、クロック信号は、バイパスセレクト、ディセーブル論理（disable logic）、クロック分配ツリーなどに提供されてよいが、最終的に、１または２以上の、論理ゲート、フリップ・フロップなどの低レベルコンポーネントに提供され、論理レベル、タイミング信号、ラッチなどのクロックを必要とする。これら低レベルコンポーネント、もしくはこれら低レベルコンポーネントの集まりを一般にクロックトコンポーネントと呼ばれる。
【０００８】
図１は、入力クロック信号から出力クロック信号を生成する、従来の周波数逓倍器１０のブロック線図を説明する。周波数逓倍器１０は、高周波数出力クロック信号３２を生成し、該信号を入力クロック信号３０と同位相にロックするPLL１２を含む。
【０００９】
クロック信号、または単にクロックは、一般にアナログもしくはデジタルの周期的な信号を参照する用語であり、さらに具体的には、少なくとも１つのタイミング信号または論理コンポーネント、デジタル回路、あるいはその他（すなわち、クロックトコンポーネント）のための論理レベルを生成するために使用される周期的な信号を参照する。クロック信号は、多種の波形のいずれであってもよく、それには正弦波、方形波、パルス列などが含まれるが、これらに限定されない。例えば、クロック信号は、最終的にプロセッサの状態を進め、データのラッチ、論理作業の実行などに使用される信号でもよい。揺動する正弦波などの信号、および例えば１または２以上のクロック信号が形成され、および／または生成される、水晶発振器などから得られる信号が、加えてクロック信号として考えられる。
【００１０】
PLL１２は、位相比較器２２、ループフィルタ２４、電圧制御発振器（ＶＣＯ）２６、および分周器２８を含む。位相比較器２２は、入力クロック信号３０およびフィードバッククロック信号３４を受信し、２つの信号の位相を比較する。入力クロック信号３０は、例えば、基準クロックをプロセッサに提供するシステムクロックでもよく、このプロセッサに分配される高周波数クロック信号は、上記基準クロックに同期化される。フィードバック信号３４は、出力クロック信号３２と実質的に同位相で、かつ入力クロック信号３０と実質的に同位相であり、出力クロック信号３２と関連付けられる。位相比較器２２は、入力クロック信号３０とフィードバッククロック信号３４との位相差に比例する、位相誤り信号４０を提供する。
【００１１】
ループフィルタ２４は、ノイズ除去および位相誤り信号４０の補整を提供する。
例えば、ループフィルタ２４は、ローパスフィルタを含んでもよい。加えて、ループフィルタは、位相誤り信号４０を、位相誤り信号４０の振幅を小さくするために必要な電圧の変化を示す信号に変換する。ループフィルタ２４によって発生される電圧訂正信号４２は、入力クロック信号３０とフィードバッククロック信号３４との位相差を訂正するために、VCOに提供される。
【００１２】
電圧制御発振器(VCO)は、典型として、与えられた電圧に比例する周波数を有する信号を発生する発信器に、電圧を提供する。このように、VCO２６は、ループフィルタ２４から電圧訂正信号４２を受信し、それに応じて発信器に供給される電圧を調整する。それによって、出力クロック信号３２の周波数は、位相比較器２２によって検出される位相誤りを訂正するために調整される（すなわち、出力クロック信号３２は、強制的に入力クロック信号３０と同位相になる）。
【００１３】
出力クロック信号３２は、分周器２８を通って位相比較器にフィードバックされる。分周器２８は、例えば、入力クロック信号３０との比較としてフィードバッククロック信号３４を提供するために、出力クロック信号の周波数を除算する、ｎ分周カウンタでもよい。このように、分周比ｎは、典型としてVCOによって達成される乗算比に合致するように選ばれ、したがって、実質的に入力クロック信号と同じ周波数を有し、かつ、実質的に出力クロック信号と同じ位相を有する、フィードバッククロック信号を提供する。
【００１４】
典型として、入力クロック信号に位相ロックされた出力クロック信号の生成に関連して多種の遅延が起こる。特に、位相ロックループが収束する（すなわち、出力クロック信号が、入力クロック信号と同位相にロックされる）ために必要なタイムインターバルがある。位相ロックを得る間に起こる遅延は、多くの場合ロックタイムと呼ばれる。
【００１５】
図１に図示されるような周波数逓倍器によって、入力クロック信号に位相ロックされる、出力クロック信号の発生に関連する遅延を説明するタイミング線図を図２に示す。曲線５は、出力クロック信号（例えば、出力クロック信号３２）の周波数を時間の関数として図示したものである。図２で、時間ｔ０においては、PLLは働いていないとみなされる。例えば、クロック信号はPLLに提供されず、VCOは無効であり、かつ、出力クロック信号は生成されない。
言い換えれば、時間ｔ０は、最初に入力クロックを当該周波数逓倍器に供給し、VCOに電圧を与えようとする瞬間、すなわち、PLLを起動しようとする瞬間を意味する。
【００１６】
安定した入力クロックがPLLの位相比較器に提供され得るようになるまでに、ある有限の時間が必要となる。この時間は、インターバルの一部であって、立ち上がり時間（wake-up time）と呼ばれ、インターバル６０と示される。異なるPLLもしくはDLLの実装は、立ち上がり時間に関連するその他の遅延を有し得る。例えば、図１のPLLにおいて、発振器への電圧の提供を開始するための、VCOの有効化に関連する遅延が起こり得る。一般に、立ち上がり時間は、多種の信号および／またはPLLのコンポーネントの有効化に関連するタイムインターバルを参照する。特に、立ち上がり時間は、出力クロック信号を生成させようとする瞬間と信号生成器が最初に信号を出力した時間との差のタイムインターバルを参照する。
【００１７】
加えて、PLLが入力と出力クロック信号との間の位相ロックを得るために必要な時間に関連して、遅延が起こり得る。これらの遅延は、タイムインターバル６４および６６として、それぞれ示される。タイムインターバル６４は、入力クロック信号と出力クロック信号との間の位相ロックを得るために、実際に必要な時間を示す。しかしながら、多くの場合、PLLが有効にロックされたときを正確に検出するのは困難である。実際のロックタイムは、当該逓倍器の望ましい周波数の増分、入力クロック信号におけるノイズ量などの関数によって変化する。このように、PLLのロックタイムを予測する際には、ある程度の不確定さがあり得る。
【００１８】
この実際のロックタイムを検出および／または予測することに関する不確定さに対応するために、ロックタイマが利用されてもよく、該PLLの最悪の場合のロックタイムに等しい、もしくはそれ以上のタイムインターバルを記録する。上記ロックタイマは、PLLが最初に起動されるときにカウントを開始する。典型として、PLLは、ロックタイマが終了するまでロックされて、安定であるとみなされない。したがって、周波数逓倍器の待ち時間は、多くの場合、ロックタイマ（例えば、インターバル６６）の遅延記録によって制限される。待ち時間という用語は、概して、動作クロック信号が周波数逓倍器から出力されるまでに経過するタイムインターバルを参照する。
【００１９】
動作クロック信号は、対象の機能を実行するためにクロックトコンポーネントに提供されてもよい、クロック信号を参照する。一般に、動作クロック信号は、使用可能な基準タイミングおよび／または論理信号を提供し、有用な計算および／または処理が、データのロスもしくはその他の有害な効果を伴わずに実行され得る。例えば、動作クロック信号は、プロセッサを進め、データをラッチし、論理イベントを同期化し、および／またはその他の、クロックトコンポーネントが許容する範囲外で動作せず、かつ、クロックトコンポーネントが誤動作しないクロック信号を必要とする、論理作業を実行するために十分なクロック信号であり得る。
【００２０】
周波数逓倍器の待ち時間を減少させるために、多種の方法が提案されている。しかしながら、これらの方法は、多くの場合において、位相ロックループのロックタイムを減少させることに焦点をあてたものであって、結果として、ロックタイマで必要とされる遅延を減少させて、最悪の場合のロックタイムに適合させている。
【００２１】
発明の概要
周波数逓倍器ロックタイムを減少させる方法によって得られる待ち時間は、システムが周波数逓倍器の位相ロック取得を待つ間の、処理時間のロスおよび消費電力が依然として重大な問題である。さらに、いくつかの処理状況は、ロックタイムを減少させる方法により得られる待ち時間よりも短い待ち時間を有する周波数逓倍器を必要とする。
【００２２】
したがって、本発明に従う一態様は、入力クロック信号に同期化される、第１出力クロック信号を提供する周波数逓倍器を起動させる際のオーバーヘッドを減少させる方法を含む。上記方法は、第１出力クロック信号の同期化の対象となる第１周波数を有する入力クロック信号を周波数逓倍器に提供するステップと、目標の周波数に実質的に収束する第２周波数を有する、第１出力クロック信号を生成するステップであって、前記目標の周波数が上記第１周波数より高く、第１出力クロック信号の生成によって、ロックタイムインターバルの開始が決定される、前記ステップと、第１出力クロック信号から、第２周波数より低く、かつ前記目標の周波数を超えない第３周波数を有する、第２出力クロック信号を生成するステップと、第１出力クロック信号が前記入力クロック信号に同期化されるときを決定して、ロックタイムインターバルを終了させるステップと、前記ロックタイムインターバルの間に、第２出力クロック信号を少なくとも１つのクロックトコンポーネントに提供し、ロックタイムインターバルの後に、第１出力クロック信号を少なくとも１つのクロックトコンポーネントに提供するステップとを含む。
【００２３】
本発明に従う別の態様は、入力クロック信号に同期化された出力クロック信号を提供するために適応した周波数逓倍器の、ロックタイムインターバルの間に動作クロック信号を提供する方法を含む。この方法は、入力クロック信号と出力クロック信号をフィードバック制御ループで組み合わせることで、入力クロック信号と出力クロック信号の位相差を減少させて、実質的に位相差をなくすステップを含む。入力クロック信号と出力クロック信号との間の位相差を減少させるステップの間に、上記方法は、出力クロック周波数の周波数をＮで除算して、周波数を低減させたクロック信号を提供するステップと、周波数を低減させたクロック信号の周波数が所定の限界周波数を超えたことを決定した後にのみ、前記周波数を低減させたクロック信号を少なくとも１つのクロックトコンポーネントに提供するステップとを含む。
【００２４】
本発明に従う別の態様は、第１周波数を有する入力クロック信号およびフィードバック信号を受信して、前記入力クロック信号とフィードバック信号との第１特性の差異を示す訂正信号を提供する比較器と、比較器に連結され、第２周波数を有する出力クロック信号を提供するための信号生成器であって、訂正信号に基く出力クロック信号の第２特性を調整して、前記入力クロック信号とフィードバック信号との第１特性の差異を減少させる前記生成器と、フィードバック信号を出力クロック信号から比較器に提供するフィードバックループであって、入力クロック信号とフィードバック信号との第１特性の差異を減少させて、実質的に差異をなくすために必要となる第１タイムインターバルに関連づけられる、前記フィードバックループと、前記第１タイムインターバルの間に、前記出力クロック信号から動作信号を提供する手段とを含む。
【００２５】
本発明に従う別の態様は、出力クロック信号が入力クロック信号に同期化される前に、動作クロック信号を提供するために適応した周波数逓倍器を含む。周波数逓倍器は、第１周波数を有する入力クロック信号およびフィードバック信号を受信して、前記入力クロック信号とフィードバック信号との第１特性の差異を示す訂正信号を提供するために適応した比較器と、比較器に連結され、第２周波数を有する出力クロック信号を提供するための信号生成器であって、訂正信号に基く出力クロック信号の第２特性を調整して、前記入力クロック信号とフィードバック信号との第１特性の差異を減少させる前記生成器と、位相比較器に提供されるフィードバッククロック信号を生成するために、第２周波数を減少させる第１分周器と、第３周波数を有する第２出力クロック信号を提供するために、第２周波数をＮで除算する第２分周器と、第１出力クロック信号および第２出力クロック信号の少なくとも１つをモニタする検出器であって、第３周波数が、第１周波数より高い所定の限界周波数を超えたことを検出器が決定した後においてのみ、第２出力クロック信号を少なくとも１つのクロックトコンポーネントに提供するように構成される前記検出器とを含む。
【００２６】
詳細な説明
多くのデバイス、特にセルラー電話、ラップトップコンピュータ、PDA、およびその他の携帯式デバイスなどのバッテリー駆動のデバイスにおいて、消費電力は、これらのデバイスが充電もしくは代替の電力源を必要とするまで動作し得る時間に対して、悪い影響を与え得る。
【００２７】
本発明者らは、デバイスの消費電力が、デバイスのプロセッサに供給され、プロセッサの動作周波数に比例する、電圧の二乗に関連付けられることを観察してきた。デバイスの消費電力は、ＰＤ＝ｃＶ２Ｆ（式１）と表すことができ、ここで、Ｖはプロセッサに供給される電圧（すなわち、VddとGndとの差）、Ｆは周波数（例えば、プロセッサのクロック周波数）、ｃはＶとＦのもと動作する回路によって決定される定数である。
【００２８】
さらに本発明者は、プロセッサを動作させるために必要な電圧が、プロセッサに提供されるクロック周波数の関数でもよいことを認識してきた。
したがって、消費電力を減少させる一つの方法は、プロセッサに提供される周波数を動的に調整し、プロセッサの計算上および／または処理上の要求を満足するための必要最低限の周波数を得ることである。
【００２９】
図３に示されるシステムクロックスキームは、例示的なプロセッサにおいて起こり得る、多種の処理状況を説明するために使用される。例えば、プロセッサは、図３に説明されたものと類似のシステムクロックスキームを有してもよい。PLL逓倍器１０は、入力としてシステムクロック信号８０を受信し、高周波数クロック信号８２を出力する。この高周波数クロック信号は、３つの図示されたクロックドメインであるクロックドメイン９０ａ、クロックドメイン９０ｂ、およびクロックドメイン９０ｃ内で動作する多種のプロセッサコンポーネントに提供されてもよい。
【００３０】
クロックドメイン９０は、例えばクロック信号８４を、デジタル信号プロセッサ（DSP）１００ａおよび専用のDSPコプロセッサ１００ｂに提供できる。クロック信号８４の周波数（すなわち、クロックドメイン９０ａにおいて、コンポーネントに提供されるクロックの周波数）は、マルチプレクサ７０ａおよびＡＮＤゲート７２ａによって決定される。マルチプレクサ７０ａは、クロックドメイン９０ａ内で動作する多種のクロックトコンポーネントに分配するために、高周波数クロック信号８２もしくはシステムクロック信号８０のいずれかを選択する。ＡＮＤゲート７２ａは、マルチプレクサ７０ａによって選択されるクロック信号を提供するか、もしくは前記クロック信号を抑止し、したがって、クロック信号８４をDSPおよびコプロセッサのクロックトコンポーネントに分配する、クロックツリー（図示なし）を無効にする。
【００３１】
同様に、クロックドメイン９０ｂは、例えばDSPサブシステムがデータを交換し、制御信号を転送するために使用する、専用のバス（DSPバス１００ｃ）、およびキャッシュメモリもしくはスクラッチメモリなどの専用のメモリ（DSP SRAM１００ｄ）に、クロック信号８６を提供する。マルチプレクサ７０ｂは、高周波数クロック信号もしくはシステムクロックのいずれかを選択し、ＡＮＤゲートは、前記マルチプレクサによって提供されるクロック信号を有効もしくは無効にする。加えて、分周器７４ｂは、高周波数クロック信号が選択された場合に、高周波数クロック信号８２の周波数を減少させることを可能にする。
【００３２】
クロックドメイン９０ｃは、クロック信号８８を多種の他の例示的なサブシステムおよびプロセッサ１００のコンポーネントに提供する。特に、マイクロコントローラ（ＭＣＵ）１００ｅ、システムメモリ１００ｆ、周辺バス１００ｇ、および外部バス１００ｈは、クロックドメイン９０ｃ内で動作する。分周器７４ｃは、２、４、６、８、１０、１２あるいは１４のファクタによって、選択のためにマルチプレクサ７４ｃに提供される前に、高周波数クロック信号８２の周波数を減少させることを可能にする、あるいはクロックドメイン９０ａおよび９０ｂに関連して上記説明されたようにバイパスすることを可能にする。
【００３３】
プロセッサ１００は、１または２以上のコンポーネントがアイドル状態となる、および／または１または２以上のクロックドメインが動作のために必要とされないような動作モードを有してもよい。一例として、プロセッサ１００を含むセルラー電話を考える。
【００３４】
電源が入っていても、操作されていないとき（すなわち、待ち受けモード）、セルラー電話は、現在地が位置するセル内の基地局との交信を維持している。基地局は、周期的に（例えば、２秒毎に）、そのセル内にあるすべてのセル電話に対して、着呼を受けたか、および着呼動作モードに切り替わるべきか、に関する情報を送信している。ブロードキャストページングチャンネル（broadcast paging channel）として知られているように、セルラー電話は、着呼を受けたかどうかを確かめるために、ページングチャンネルをモニタしなければならない。
【００３５】
しかしながら、ページングチャンネルから情報を得るためには、ほとんど処理能力を必要としない。このように、プロセッサは、ページングチャンネルの取得の間、システムクロックのみを動かすだけでよいかもしれない。対照的に、セルラー電話が着呼を受けたかどうか決定するための情報を受けたら（例えば、メモリバッファに記憶される）、この情報を処理するためにDSPが必要となる。しかしながら、大部分の動作モードにとって、DSPは必要ではない。
【００３６】
このように、プロセッサに計算を要求しないとき、例えば、DSPがアイドル状態のときは、PLLを無効にすることが望ましいと言える。DSPをアイドル状態にすることで、高周波数クロック信号は、無効化されてもよい（すなわち、周波数逓倍器は、休止もしくは無効化された状態）。しかしながら、DSPの処理能力が再び必要となる場合、例えばページングチャンネルから得られる情報を処理する場合、PLLは、プロセッサの要求の増大に対して、必要なクロック周波数を提供するために起動されなければならない。
【００３７】
しかしながら、PLLの待ち時間に関する周波数逓倍器の起動に関連して、オーバーヘッドが起こる。特に、PLLのロックタイムインターバルの間、電力が消耗されるが、計算作業は行われない。周波数逓倍器の起動に関連する、有効処理時間のロスは、周波数逓倍器がアクティブの状態を保つ必要がある条件、状況において、余分な消費電力であるにもかかわらず、好ましいとされてよい。
【００３８】
周波数逓倍器を起動する、という用語は、周波数逓倍器の出力クロック信号の周波数を増大させる動作を記述するために使用されている。休止状態もしくは無効の状態から周波数逓倍器を有効にすること、およびPLLの乗算比を増大させることの両方が、周波数逓倍器を起動することと考えられるべきである。PLLの起動に関連するオーバーヘッドは、時間および電力の要素の両方を有するものとみなすことができる。
【００３９】
本発明者らは、出力クロック信号が動作可能とみなされる前に、入力クロック信号および出力クロック信号の間の位相ロックを取得することが必要とされなくてもよいことを確認、認識してきた。特に、本発明者らは、出力クロック信号が所定の最低周波数を達成するに十分であり得ること、および出力クロック信号が動作可能とみなされるために、出力クロック信号が所定の最高周波数を超えないことを発見した。前記最低周波数および最高周波数は、前記出力クロック信号が提供されるクロックトコンポーネントの特性によって決定され得る。
【００４０】
例えば、出力クロック信号が、プロセッサを動かすクロックであり、該クロック信号が、タイミング妨害（timing violation）を招かずにプロセッサを進めることが可能な、最低周波数を達成する必要があり得る。加えて、出力クロック信号は、訂正作業を確実に行うために、プロセッサがサポートする最高周波数以下に保たれる必要があり得る。
【００４１】
本発明に従う一態様において、周波数逓倍器の起動のオーバーヘッドは、動作クロック信号を、周波数逓倍器のロックタイムインターバルの間に提供することによって減少する。特に、周波数逓倍器の待ち時間は減少して、周波数逓倍器の立ち上がり時間を実質的に等しくなる。
このように、計算作業は、ロックタイムの間に終了してもよく、周波数逓倍器が起動する間の有効処理時間は増大する。
【００４２】
本発明に従う方法および装置に関する多種の概念および態様について、以下により詳細に説明する。以上で議論され、さらに以下において概説される本発明の多種の側面は、いずれの特定の実施の様式にも限定されることなく、多数の方式で実行されてもよいと認識されるべきである。具体的な実施例は、説明の目的のためだけに提供される。
【００４３】
例えば、以下に説明されるPLL周波数逓倍器は、本発明の多種の側面を説明するために使用される。しかしながら、周波数逓倍器の分野は、広範囲な多数の変種および実施が含まれる。本発明は、特定の周波数逓倍器の実施のいずれにも限定されないと認識されるべきであり、出力クロック信号を入力クロック信号に同期化するために要する、有限なタイムインターバルを有する周波数逓倍器のいずれも本発明の範囲内であると考えられる。
【００４４】
周波数逓倍器の用語は、入力クロック信号に同期化させた出力クロック信号を提供するコンポーネントであって、前記出力クロック信号が、入力クロック信号よりも高い周波数を有する、どのようなコンポーネントにもあてはまる。一般に、周波数逓倍器は、所望の周波数を有する信号を生成する信号生成器、および入力クロック信号と生成される信号とを比較する方法、ならびに生成される信号を、上記比較に基づいて入力クロック信号に同期化する方法を含む。
比較が位相に基づく場合、位相ルックループ（PLL）の用語は、周波数逓倍器を説明するために使用さる。
【００４５】
位相の比較は、エッジトラッキング（すなわち、クロック信号のライジングエッジ（rising edge）および／またはトレイリングエッジ（trailing edge）の比較）、信号ゼロ交差（signal zero crossings）、信号導関数のゼロ点（zeroes in the signal derivative）など、多数の方式で実現されてよい。さらに、位相比較に従って出力クロック信号の周波数を変化させる、位相誤りに従って出力クロック信号を遅らせるなどの多種の方法のいずれによっても、位相ロックは得られる。
【００４６】
図４は、本発明に従う周波数逓倍器の一態様を示す。周波数逓倍器１０’は、位相ロックループ（ＰＬＬ）１２’を含む。位相ロックループは、図１に関連して説明されたPLL１２に類似した方式で動作する。特に、PLL１２’は、入力クロック信号３０’とフィードバック信号３４’との位相差を示す、位相誤り信号４０’を提供する位相比較器２２’を含む。ループフィルタ２４’は、位相誤り信号４０’を受信し、電圧誤り信号４２’を提供する。VCO２６’は、誤り信号４２’を受信し、発振器に提供される電圧を調整して、位相誤り信号４０’の振幅を減少させる出力クロック信号を提供する。分周器２８’は、前記出力クロック信号を除し、前記入力クロック信号３０’と実質的に同じ周波数を有し、かつ、前記出力クロック信号３２’と実質的に同じ位相を有する、フィードバック信号３４’を提供する。
【００４７】
さらに、周波数逓倍器１２は、周波数検出器５０および分周器５２を含む。VCO２６’により生成される出力クロック信号３２’は、検出器５０および分周器５２の両方に提供される。検出器５０および分周器５２は、該プロセッサに提供されるクロック信号が、プロセッサの誤動作もしくはデータのロスを引き起こし得る周波数を含まないことを保証する、すなわち、検出器５０および分周器５２は、動作クロック信号３６を提供する。
【００４８】
立ち上がり時間インターバル（例えば図２のインターバル６０）の後で、かつ、出力クロック信号が、入力クロック信号と同位相にロックされる前において、出力クロック信号は、クロック信号を受信するクロックトコンポーネントにより予期される周波数を超える周波数に対して敏感である。例えば、出力クロック信号は、目標の周波数より高い周波数を体験してもよい。正確には、前記目標の周波数は、PLLがロックした後にVCOによって生成される信号の周波数である。
【００４９】
さらに、VCOが有効になった後すぐに（すなわち、立ち上がり時間の終わり）、前記出力クロック信号は、クロック信号を受信するクロックトコンポーネントにとって必要な限界周波数より低い周波数を体験してもよい。このように、動作クロック信号を提供するために、限界周波数により画定される周波数域の外の周波数および目標の周波数は、抑制されるべきである。
【００５０】
図５は、決定的なダンプ（damp）がなされないPLLの起動インターバルの特性を示す、周波数−時間のグラフを図示する。PLLの待ち時間が考慮される場合、PLLは多くの場合、決定的なダンプがなされない、すなわち、PLLは、目標の周波数の超過を防ぐために決定的なダンプがなされない。典型として、ダンプされるPLLは、長期のロックタイムを有し、PLL起動のオーバーヘッドが考慮される多くの適用にとって適さない。
【００５１】
前記PLLの出力クロック信号目標の周波数（すなわち、周波数逓倍器により達成される周波数）が、周波数１１０として周波数軸上の点線によって示されている。例えば、目標の周波数は、図３で説明された、DSPに提供される高周波数であってもよい。
VCOが有効になると（すなわち、時間ｔｗ）、出力クロック信号は、ほぼ同時に、時間ｔｗにおける垂直の線によって図示される周波数１００を達成する。
【００５２】
上記の通り、出力クロック信号の周波数は急上昇し、ロックタイムインターバルの間に、PLLは目標の周波数を超過する傾向がある。このように、出力クロック信号は、周波数１２０に達する周波数を体験し得る。クロック信号は、PLLのロックに伴って、目標の周波数に収束するまで目標の周波数付近の周波数を発振する。
目標の周波数１１０を超える周波数は、例えば、プロセッサに提供される場合に、プロセッサの誤作動を引き起こし得る。これは、データの改悪もしくは損失、不適当なタイミング、同期化を引き起こす、あるいはその他のプロセッサの動作に対する悪影響を起こし得る。このように、ロックタイムインターバルの間にプロセッサに提供されるクロック信号は動作可能とみなされ、目標の周波数を超えた周波数は、抑制される必要があり得る。
【００５３】
目標の周波数を超えた周波数が、プロセッサのクロックトコンポーネントに対して適用されることを防ぐために、図３の実施例における出力クロック信号３２’は、分周器５２に提供される。分周器５２は、出力クロック信号をＮで除し、クロック信号周波数がクロックトコンポーネントの動作を意図した最大値を超えたことを原因とする、プロセッサのクロックトコンポーネントのデータの損失もしくは誤動作を起こしにくくすることを保証する。
【００５４】
分周器５２は、例えば２カウンタの分周器でもよい。しかしながら、本発明は、どの特定の分周比の選択にも限定されない。PLL設計時の配慮およびPLLの特性によって、それぞれ特定の実装に対するＮが選択され得る。
しかしながら、プロセッサに提供されるクロック信号が、プロセッサの誤動作を起こし得る周波数にならないように、すなわち、動作クロック信号を提供するようにＮの選択はされるべきである。
【００５５】
さらに、クロック信号を受信するクロックトコンポーネントは、動作可能な最低周波数を有してもよい。例えば、プロセッサのタイミングは、最低周波数を超えるクロック信号の提供に依存してもよい。クロック信号が、最初にクロックトコンポーネント（単数もしくは複数）に提供されるときに、クロック信号が動作可能であることを保証するために、周波数検出器５０が提供され、出力クロック信号をモニタする。
出力クロック信号が、限界周波数を超えた場合のみ、分周器５２からの出力が動作クロック信号３６として提供されることを可能にする。限界周波数は、クロック信号を受信するクロックトコンポーネントのタイプおよび要求に依存してもよい。
【００５６】
図４には、ロックタイムインターバルの間で、限界周波数を超えた場合に動作クロック信号３６が提供されるのに伴って、周波数検出器によって制御されるスイッチ７２が描かれている。しかしながら、該信号が動作可能と決定された場合に、クロック信号をクロックトコンポーネント（単数もしくは複数）に提供するために、多種の方法が使用されてもよい。典型として、PLLによるロックの後に、分周器５２はバイパスされ（例えば、スイッチ７２が閉じてスイッチ７０が開く、もしくはそれと同等の仕組みで）、出力クロック信号３２’が、動作クロック信号としてプロセッサの多種のクロックトコンポーネントに提供される。
【００５７】
このように、周波数逓倍器１０’は、PLLのロックタイムインターバルの間に、動作クロック信号をプロセッサに提供する。計算作業、論理動作、タイミング、およびその他多種の処理タスクは、PLLのロックタイムの間に実行されてもよい。周波数逓倍器の待ち時間は、実質的にPLLの立ち上がり時間に等しく、このようにして、PLLの起動のオーバーヘッドは減少する。
さらに、PLLの起動に関連するタイムオーバーヘッドは、ロックタイムに依存する待ち時間が周波数逓倍器の無効化を防ぐような処理状況に適応してもよい。したがって、プロセッサに提供されるクロック周波数が動的に調整され、そこまでの計算量が必要ではない場合に、高いエネルギー状態を保持せずともプロセッサの計算要求に見合うことができる。
【００５８】
前述の態様で示されたコンポーネントの配置、個数およびタイプは、例示されているだけであると認識されるべきである。設計上の多くの変種が、当業者にとって容易に想到し得るであろう。しかしながら、これらの変種は、本発明の範囲を逸脱しないものと考慮されるべきである。
例えば、目標の周波数を超える周波数を抑制するために提供される分周器（例えば分周器５２）は、追加のおよび／または別個の分周器である必要はない。例えば、PLLの制御ループ内にある全ての、もしくは一部の分周器が（例えば分周器２８’）、超過の周波数の抑制を達成するために利用されてもよい。
【００５９】
図６において、分周器２８’’は、一連の接続された２分周のカウンタのバンクとして示されている。クロック信号は、第１の２分周カウンタの後に取り出され、動作クロック信号３６’として提供され、すなわち、分周器５２’は、分周器２８’’の第１の分周器ステージである。このように、分周器５２’は、２である周波数低減ファクタを提供して、当該周波数逓倍器の目標の周波数を超える周波数を抑制する。しかしながら、所望の周波数低減に従って、信号は、どの分周器２８’’のステージからも取り出されてもよい。さらに、分周器２８’’は、２分周カウンタを含まなくてもよいが、適切な分周比を有するいずれの適切な周波数分周器コンポーネントであってもよい。
【００６０】
さらに、限界周波数を超えたときを決定するための周波数検出器（例えば周波数検出器５０）は、図７で示されるようなVCOから直接提供される信号以外のクロック信号の周波数を検出してもよい。例えば、周波数検出器は、信号が、目標の周波数を超えた周波数を抑制する分周器（５２、５２’など）に提供された後に、もしくはそこから取り出された後に信号の周波数をモニタしてもよい。
【００６１】
さらに、周波数検出器は、クロック信号が可変の限界周波数を超えたときを検出するようにプログラムされてもよい。例えば、図３に示されるプロセッサ１００を参照すると、クロック信号を受信する各コンポーネントに対して、クロックトコンポーネントの最低周波数要求を満足する、もしくは超える周波数を有するクロック信号が提供されることを保証するために、与えられたいずれかの時間において、クロックドメインのいずれか１つで選択される最大の分周器ファクタが、限界周波数を決定してもよい。例として、限界周波数は、クロックドメイン９０ｃが１４で除するファクタを選択した場合に、増加される必要があってもよく、より小さいファクタが選択された場合、またはどの低減ファクタも選択されなかった場合には、減少されてもよい。
【００６２】
いくつかの態様においては、限界周波数を超えたときを検出するための周波数検出器は、必要でなくともよい。例えば、信号生成器（例えばVCO）の特性および周波数逓倍器から出力されるクロック信号を受信するクロックトコンポーネントの要求は、信号生成器が有効である場合に、信号生成器によって提供される初期出力クロック信号が、既に限界周波数を超えてもよい、というようなものであってもよい。このような場合において、周波数検出器（例えば周波数検出器５０）は、該周波数とは関係なく、信号生成器が最初に信号の出力を開始するときを単に検出する論理に置き換えられてもよい。信号生成器は、限界周波数を超過した周波数をすぐに達成するので、上記出力クロック信号は、信号生成器が有効化されるとただちに動作可能となる。
【００６３】
コンポーネントの個数、タイプおよび構成に関して、特定の域内の周波数のみを有する出力クロック信号を提供するための、その他の改変、変種および代替は、当業者にとって容易に想到されるであろう。これらの変種は、本発明の範囲内であると考慮されるべきである。
本明細書には、本発明に従ういくつかの態様が詳細に説明されており、多種の改変および改善は、当業者にとって容易に想到されるであろう。これらの改変および改善は、本発明の範囲内であると意図されている。
したがって、上述した説明は例証のためであり、いかなる限定も意図するものではない。本発明は、下記の特許請求の範囲およびそれと等価なものによって定義される発明によってのみ限定される。
【図面の簡単な説明】
【００６４】
【図１】位相ロックループ（PLL）周波数逓倍器のブロック線図である。
【図２】図１のPLL周波数逓倍器における位相ロックの作動および獲得に関連する遅延のタイミング線図である。
【図３】クロックスキームおよびPLL周波数逓倍器を含むプロセッサの制御の説明図である。
【図４】本発明の態様に従う、待ち時間を減少させたPLL周波数逓倍器の説明図である。
【図５】図４で説明されるPLL周波数逓倍器の位相ロックおよび減少した待ち時間の作動および獲得に関連する遅延のタイミング線図である。
【図６】本発明の別の態様に従う待ち時間を減少させたPLL周波数逓倍器の説明図である。

Claims (39)

  1. 入力クロック信号に同期化される第１出力クロック信号を提供する周波数逓倍器において、前記周波数逓倍器の起動のオーバーヘッドを減少する方法であって、：
    第１周波数を有する入力クロック信号を周波数逓倍器に提供するステップと、；
    目標の周波数に実質的に収束する第２周波数を有する、第１出力クロック信号を生成するステップであって、前記目標の周波数が第１周波数より高く、第１出力クロック信号の生成が、ロックタイムインターバルの開始を決定する前記ステップと、；
    第１出力クロック信号から、第２周波数より低く、かつ前記目標の周波数を超えない第３周波数を有する、第２出力クロック信号を生成するステップと、；
    第１出力クロック信号が前記入力クロック信号に同期化されるときを決定し、ロックタイムインターバルを終了させるステップと、；
    ロックタイムインターバルの間に、第２出力クロック信号を少なくとも１つのクロックトコンポーネントに提供し、ロックタイムインターバルの後に、第１出力クロック信号を少なくとも１つのクロックトコンポーネントに提供するステップ、とを含む前記方法。
  2. 第２出力クロック信号を生成するステップが、第２周波数をＮで除するステップを含む、請求項１に記載の方法。
  3. 第２周波数をＮで除算するステップが、第２周波数を２以上で除算することを含む、請求項２に記載の方法。
  4. 第３周波数が所定の限界振動数を超えるときを検出するステップをさらに含む、請求項１に記載の方法。
  5. 第２出力クロック信号を提供するステップが、第３周波数が所定の限界周波数を超えた後においてのみ、第２出力を少なくとも１つのクロックトコンポーネントに提供するステップを含む、請求項４に記載の方法。
  6. 周波数逓倍器であって、：
    第１周波数を有する入力クロック信号およびフィードバック信号を受信して、前記入力クロック信号とフィードバック信号との第１特性の差異を示す誤り信号を提供する比較器と、；
    前記比較器に連結され、第２周波数を有する出力クロック信号を提供するための信号生成器であって、誤り信号に基いて、出力クロック信号の第２特性を調整し、前記入力クロック信号とフィードバック信号との第１特性の差異を減少させる前記生成器と、；
    前記出力クロック信号に基づいて、フィードバック信号を前記比較器に提供するためのフィードバックループであって、入力クロック信号とフィードバック信号との第１特性の差異を減少させて、実質的にゼロにするために関連づけられる第１タイムインターバルを有する、前記フィードバックループと、；
    前記第１タイムインターバルの間に、前記出力クロック信号に基づいて、動作信号を提供する手段、とを含む前記周波数逓倍器。
  7. 動作信号を提供する手段が、第２周波数を出力クロック信号の目標の周波数以下に低減させるための、出力クロック信号につながれた分周器を含む、請求項６に記載の周波数逓倍器。
  8. 動作信号を提供する手段が、第２周波数が所定の限界周波数を超えたときを決定する検出器を含む、請求項７に記載の周波数逓倍器。
  9. 前記所定の限界周波数が、第１周波数より高く、かつ前記目標の周波数より低い、請求項８に記載の周波数逓倍器。
  10. 前記検出器によって、第２周波数が所定の限界周波数を超えたことが決定されるまで、前記動作信号を提供する手段から信号が提供されない、請求項８に記載の周波数逓倍器。
  11. 前記動作クロック信号が、限界周波数以上で、かつ目標の周波数以下である周波数を有する、請求項８に記載の周波数逓倍器。
  12. 前記第１特性が位相である、請求項１１に記載の周波数逓倍器。
  13. 比較器が、前記入力クロック信号およびフィードバック信号の少なくとも１つのリーディングエッジ（leading edge）とフォーリングエッジ（falling edge）との差異を決定する、請求項１２に記載の周波数逓倍器。
  14. 比較器が、前記入力クロック信号とフィードバック信号とのゼロ交差の差異を決定する、請求項１２に記載の周波数逓倍器。
  15. 前記第２特性が周波数である、請求項１２に記載の周波数逓倍器。
  16. 前記第２特性が、出力クロック信号の遅延である、請求項１２に記載の周波数逓倍器。
  17. 少なくとも１つのプロセッサと組み合わされた、請求項６に記載の周波数逓倍器。
  18. 前記入力クロック信号が、プロセッサシステムクロック信号である、請求項６に記載の組み合わせ。
  19. 第１および第２出力クロック信号が、少なくとも１つのプロセッサのクロックトコンポーネントに分配される、請求項６に記載の組み合わせ。
  20. 前記少なくとも１つのプロセッサが、複数の周波数で動作可能な複数のサブシステムを含む、請求項６に記載の組み合わせ。
  21. 前記周波数逓倍器が、クロック信号を前記少なくとも１つのプロセッサの複数のサブシステムに提供する、請求項２０に記載の組み合わせ。
  22. 入力クロック信号に同期化された出力クロック信号を提供するために適応した周波数逓倍器において、前記周波数逓倍器のロックタイムインターバルの間に動作クロック信号を提供する方法であって、：
    フィードバック制御ループにおいて、入力クロック信号とフィードバック信号との位相差を減少させて、実質的にゼロにするステップであって、入力クロック信号とフィードバック信号との位相差を減少させるステップの間に、前記フィードバック制御ループが、入力クロック信号と出力クロック信号との位相差を比較し、出力クロック信号を調整して、位相差を減少させるステップと、；
    周波数を低減させた出力クロック信号を提供するために、出力クロック信号の周波数をＮで除するステップと、；
    周波数を低減させた出力クロック信号が、所定の限界周波数を超える周波数を有することを決定した後においてのみ、周波数を低減させた出力クロック信号を、少なくとも１つのクロックトコンポーネントに提供するステップとを含む前記方法。
  23. 前記出力クロック信号の周波数が、入力クロック信号とフィードバック信号との位相差を減少させるために調整される、請求項２２に記載の方法。
  24. 前記出力クロック信号の遅延が、入力クロック信号とフィードバック信号との位相差を減少させるために調整される、請求項２２に記載の方法。
  25. 周波数を低減させたクロック信号が所定の限界周波数を超える周波数を有することを決定するステップが、前記周波数を低減させたクロック信号の周波数を検出し、前記周波数を所定の限界周波数と比較することを含む、請求項２２に記載の方法。
  26. 電圧制御発振器からクロック信号を生成することをさらに含み、前記電圧制御発振器が、出力クロック信号の周波数を調整して、前記位相差を減少させる、請求項２２に記載の方法。
  27. 周波数を低減させたクロック信号が所定の限界周波数を超える周波数を有することを決定するステップが、電圧制御発振器が最初に出力クロック信号を生成するときを検出することを含む、請求項２６に記載の方法。
  28. 出力クロック信号が入力クロック信号に同期化される前に、動作クロック信号を提供するために適応した周波数逓倍器であって、：
    第１周波数を有する入力クロック信号およびフィードバック信号を受信するための比較器であって、前記入力クロック信号とフィードバック信号との第１特性の差異を示す訂正信号を提供するために適応した前記比較器と、；
    比較器に連結され、第２周波数を有する出力クロック信号を提供するための信号生成器であって、訂正信号に基いて、出力クロック信号の第２特性を調整し、前記入力クロック信号とフィードバック信号との第１特性の差異を減少させる前記生成器と、；
    位相比較器に提供されるフィードバッククロック信号を生成するために、第２周波数を低減する第１分周器と、；
    第３周波数を有する第２出力クロック信号を提供するために、第２周波数をＮで除する第２分周器と、；
    少なくとも１つの第１出力クロック信号および第２出力クロック信号モニタするために適応した検出器であって、第３周波数が、第１周波数より高い所定の限界周波数を超えたことを検出器が決定した後においてのみ、第２出力クロック信号を少なくとも１つのクロックトコンポーネントに提供するように構成される前記検出器とを含む前記周波数逓倍器。
  29. 第１分周器が、複数のステージを有し、それぞれのステージが第１分周器ファクタを有する、請求項２８に記載の周波数逓倍器。
  30. 第２分周器が、前記複数のステージの少なくとも１つを含む、請求項２９に記載の周波数逓倍器。
  31. 前記第１分周器ファクタが２に等しい、請求項３０に記載の周波数逓倍器。
  32. 前記検出器が、第２周波数をモニタし、第３周波数が所定の限界周波数を超えたときを決定する、請求項２８に記載の周波数逓倍器。
  33. 前記検出器が、第３周波数をモニタし、第３周波数が所定の限界周波数を超えたときを決定する、請求項２８に記載の周波数逓倍器。
  34. 前記検出器が、第１出力クロック信号をモニタし、第１出力クロック信号が信号生成器によって最初に生成されるときを検出し、第３周波数が所定の限界周波数を超えたときを決定する、請求項２８に記載の周波数逓倍器。
  35. 少なくとも１つのプロセッサと組み合わされた、請求項２８に記載の周波数逓倍器。
  36. 前記入力クロック信号が、プロセッサシステムクロック信号である、請求項３５に記載の組み合わせ。
  37. 第１および第２出力クロック信号が、前記少なくとも１つのプロセッサのクロックトコンポーネントに分配される、請求項３５に記載の組み合わせ。
  38. 前記少なくとも１つのプロセッサが、複数の周波数で動作可能な複数のサブシステムを含む、請求項３５に記載の組み合わせ。
  39. 前記周波数逓倍器が、少なくとも１つのプロセッサの前記複数のサブシステムにクロック信号を提供する、請求項３８に記載の組み合わせ。
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