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KR100540483B1 - 데이터 억세스 위치에 관계없이 연속적인 버스트 모드로 데이터를 억세스할 수 있는 반도체 메모리 장치 및 그의 구동방법 - Google Patents

데이터 억세스 위치에 관계없이 연속적인 버스트 모드로 데이터를 억세스할 수 있는 반도체 메모리 장치 및 그의 구동방법 Download PDF

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KR100540483B1
KR100540483B1 KR1020030043422A KR20030043422A KR100540483B1 KR 100540483 B1 KR100540483 B1 KR 100540483B1 KR 1020030043422 A KR1020030043422 A KR 1020030043422A KR 20030043422 A KR20030043422 A KR 20030043422A KR 100540483 B1 KR100540483 B1 KR 100540483B1
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안진홍
홍상훈
고재범
김세준
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주식회사 하이닉스반도체
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Abstract

본 발명은 억세스되는 데이터의 위치에 상관없이 연속해서 데이터를 고속으로 입출력시킬 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 로우어드레스에 대응하는 제1 워드라인을 구비하는 제1 뱅크; 및 상기 제1 로우어드레스에 연속적인 제2 로우어드레스에 대응하는 제2 워드라인을 구비하는 제2 뱅크를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 메모리, 컬럼어드레스, 로우어드레스, 뱅크.

Description

데이터 억세스 위치에 관계없이 연속적인 버스트 모드로 데이터를 억세스할 수 있는 반도체 메모리 장치 및 그의 구동방법{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF ACCESSING DATA IN CONTINUOUS BURST MODE INDEPENDENT OF LOCATION OF ACCESSING DATA AND DRIVING METHOD THEREOF}
도1은 통상적인 메모리 장치의 입출력핀을 나타내는 블럭구성도.
도2는 종래기술에 의한 메모리 장치의 블럭구성도.
도3은 종래기술에 의한 메모리 장치의 문제점을 나타내기 위한 블럭구성도.
도4는 본 발명의 바람직한 제1 실시예를 나타내는 블럭구성도.
도5는 본 발명의 바람직한 제2 실시예에 따른 메모리 장치의 블럭구성도.
도6는 도4에 도시된 메모리 장치가 연속적인 버스트모드에서 데이터를 입출력시킬 때를 나타내는 블럭구성도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터가 억세스되는 위치에 관계없이 연속적인 버스트 모드(Continuous Burst Mode)로 데이터를 억세스 할 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 시스템의 수행 능력을 향상시키기 위하여 다수의 뱅크를 구비하고 있다. 다중 메모리 뱅크구조는 각 메모리 뱅크들이 서로 독립적으로 억세스가 가능하며, 로우어드레스의 상위 비트를 디코딩하여 어느 하나의 뱅크가 선택되도록 되어 있다.
도1은 통상적인 메모리 장치의 입출력핀을 나타내는 블럭구성도이다.
도1을 참조하여 살펴보면, 통상적인 동기식 메모리 장치는 명령어신호를 입력받는 다수의 명령어 입력핀과, n개의 로우어드레스를 입력받는 n개의 로우어드레스 입력핀(RA0 ~ RAn-1)과, m개의 컬럼어드레스를 입력받는 m개의 컬럼어드레스 입력핀(CA0 ~ CAm-1)과, 입력된 로우어드레스와 컬럼어드레스에 의해 선택된 데이터가 입출력되는 다수의 데이터 입출력핀(DQ0 ~ DQ15)을 구비하고 있다.
또한 디디알 동기식 메모리 장치는 데이터스트로브 신호 입력핀(DQS,/DQS)를 통해 데이터 스트로브 신호와 그 반전신호를 입력받는데, 데이트 스트로브 신호는 데이터가 입력되는 타이밍동안 클럭킹(Clocking)는 되는 신호로서 동기식 메모리 장치는 데이터 스트로브 신호를 이용하여 입력되는 데이터를 얼라인하게 된다.
여기서 데이터 입출력핀의 수는 메모리 장치에서 한번에 입출력할 수 있는 데이터의 수에 따라 정해지는 데 통상적으로 8개 또는 16개를 구비하게 된다.
또한 로우어드레스 입력핀(RA0 ~ RAn-1)과 컬럼어드레스 입력핀(CA0 ~ CAm-1)의 수는 메모리 장치에 구비되는 단위셀의 수에 따라 정해지게 된다. 만약 메모 리 장치의 단위셀의 수가 1G라면 총 230만큼의 단위셀을 구비하게 되고, 필요한 어드레스핀은 총 30개가 된다. 메모리 장치가 4개의 뱅크를 구비한다면, 1G 메모리 장치의 경우 한 뱅크에 256Mega(228)의 단위셀을 구비하게 되는 것이다.
이 경우에는 로우어드레스 입력핀의 수는 16개, 컬럼어드레스 입력핀의 수는 14개로 하게 되는데, 로우어드레스 입력핀의 수가 더 많은 것은 뱅크어드레스까지 포함되기 때문이다. 예를 들어 메모리 장치가 4개의 뱅크를 구비하게 되면 하나의 뱅크를 선택하기 위해 로우어드레스중 최상위 2개의 로우어드레스 신호를 사용하는 것이다.
도2는 종래기술에 의한 메모리 장치의 블럭구성도이다.
도2를 참조하여 살펴보면, 메모리 장치는 4개의 뱅크중 하나를 선택하기 위해 n번째와 n-1번째 로우어드레스(RAn-1, RAn-2)를 입력받아서 4개의 뱅크선택신호(BS0~BS3)중 하나를 활성화시켜 출력하는 뱅크 선택부(60)와, 4개의 뱅크선택신호(BS0~BS3)에 의해서 인에이블되는 4개의 뱅크(10 ~ 40)를 구비하고 있다.
각 뱅크(10 ~ 40)의 측면에는 한 뱅크에 구비되는 다수의 워드라인(WL0 ~WL2n-3)중 하나를 선택하기 위해 로우어드레스를 입력받아 디코딩하는 로우디코더(11,21,31,41)와, 한 뱅크에 구비되는 다수의 비트라인쌍(2m개)중 하나를 선택하기 위해 컬럼어드레스를 입력받아 디코딩하는 컬럼디코더(12,22,32,42)와, 뱅크에서 출력되는 데이터를 감지증폭하고 컬럼디코더(12,22,32,42)에 의해 선택된 비트라인쌍에 인가되는 데이터를 출력하는 비트라인 센스앰프부(13,23,33,43)을 구비하고 있다. 또한 각 뱅크에는 2n-3개의 워드라인과 2m개의 비트라인쌍을 각각 구비하고 있다.
또한, 메모리 장치에는 각 뱅크(10 ~ 40)에서 출력되는 데이터를 증폭하고 래치한 다음, 외부로 출력하게 되는 데이터 출력버퍼(50)를 구비하고 있다.
이하에서는 도1과 도2를 참조하여 종래기술에 의한 메모리 장치의 동작에 대해서 살펴본다.
메모리 장치가 동작하게 되면, 리드 또는 라이트 동작에 따른 명령어가 명령어 입력핀을 통해 입력되고, 입력된 명령어에 대응하는 n비트의 로우어드레스와 m비트의 컬럼어드레스가 각각 로우어드레스 입력핀(RA0 ~ RAn-1)과 컬럼어드레스 입력핀(CA0 ~ CAm-1)을 통해 입력된다.
이어서 n비트의 로우어드레스중에서 최상위 두개의 입력핀(RAn-1,RAn-2)을 통해 입력되는 로우어드레스 신호는 뱅크선택부(60)로 입력되고, 뱅크선택부(60)는 이를 디코딩하여 4개의 뱅크선택신호(BS0 ~ BS3)중 하나를 활성화시킨다.
활성화되는 뱅크선택신호(예컨대 BS0)에 의해 선택된 뱅크(예컨대 뱅크0(10))에 구비된 로우디코더(11)가 인에이블되고, 이어서 로우어드레스 입력핀(RA0 ~ RAn-3)을 통해 입력된 로우어드레스 신호는 뱅크0(10)의 로우디코더(11)로 입력된다.
이어서 로우디코더(11)는 입력되는 n-2개의 로우어드레스 신호를 디코딩하여 뱅크에 구비되는 2n-2개의 워드라인중 하나를 선택하여 활성화시킨다. 활성화된 워드라인(예컨대 WL0)에 대응하는 단위셀에 저장된 2m개의 데이터가 뱅크0(10)의 일측에 구비된 비트라인 센스앰프부(13)에 의해 감지증폭된다.
이어서 컬럼디코더(12)는 컬럼어드레스를 디코딩하여 비트라인 센스앰프부(13)에 구비된 2m개의 센스앰프중 하나를 선택한다. 비트라인 센스앰프부(13)에는 뱅크0(10)에 구비되는 비트라인쌍의 수만큼 센스앰프를 구비하고 각각의 비트라인쌍에 연결되어 있다.
실행되는 명령어가 리드명령어인 경우는 선택된 센스앰프에 의해 감지 증폭된 데이터신호가 데이터 출력버퍼(50)를 통해 외부로 출력되고, 라이트명령어인 경우는 외부에서 입력된 데이터가 선택된 센스앰프에 래치된다.
이어서 비트라인 센스앰프부(13)에 감지 증폭된 2m개의 데이터는 실행중인 명령어에 의해 활성화된 워드라인에 대응하는 2m개의 단위셀에 재저장된다.
도3은 종래기술에 의한 메모리 장치의 문제점을 나타내기 위한 블럭구성도이다. 이하에서는 도3을 참조하여 종래기술에 의한 메모리 장치의 문제점을 살펴본다.
메모리 장치는 데이터를 보다 빠르게 억세스하기 위해 버스트 모드라는 것을 사용하는데, 버스트 모드(Burst mode)라는 것은 한번 입력된 어드레스에 의해 활성 화된 워드라인에 대응하는 2m개의 데이터를 비트라인 센스앰프가 감지 증폭한 다음에, 다시 어드레스를 입력받지 않고도 감지 증폭된 데이터를 이용하여 순차적으로 데이터를 입출력시키는 모드를 말한다.
한번 활성화된 워드라인에 대응하는 데이터가 감지증폭한 후에는 추가적으로 어드레스를 입력받지 않기 때문에 고속으로 다수의 데이터를 입,출력 시킬 수 있다.
도3을 참조하여 살펴보면, 명령어에 대응하여 입력된 로우어드레스에 의해서 뱅크0(10)의 워드라인(예컨대 WL9)이 활성화되고, 활성화된 워드라인(WL9)에 의해 2m개의 단위셀(셀0 ~ 셀2m-1)에 저장된 데이터가 비트라인센스앰프부(13)에 구비된 2m개의 센스앰프에 의해 감지 증폭된다.
이 때 버스트길이(Burst length)가 4이고, 실행중인 명령어에 의해 입력된 컬럼어드레스를 디코딩한 결과 센스앰프(SA0)가 선택된 경우라면, 센스앰프(SA0~ SA3)에 의해 감지 증폭된 4개의 데이터가 순차적으로 외부로 출력되는 것이다. 여기서 버스트길이는 버스트 모드에서 연속적으로 출력되는 데이터의 수를 나타내는 것으로, 만약 버스트길이가 8인 경우는 센스앰프(SA0~ SA7)에 의해 감지 증폭된 8개의 데이터가 순차적으로 외부로 출력될 것이다.
그러나, 버스트길이가 4인 경우라도 컬럼디코더(12)에 의해 센스앰프(SA2m-2)가 선택된 경우라면, 이후에 상위 어드레스에 대응하는 데이터가 1개만이 감지 증폭된 상태이기 때문에 2개의 데이터만을 연속해서 출력시킬 수 있다.
이 경우에는 일단 센스앰프(SA2m-2, SA2m-1)에 의해 감지 증폭된 2개의 데이터를 순차적으로 출력시키고, 비트라인 센스앰프부(13)에 감지증폭되어 있는 2m개의 데이터를 워드라인(WL9)에 재저장시키고 난 후, 다음 워드라인(WL10)을 활성화시키고 워드라인(WL10)에 대응하는 2m개의 데이터를 다시 감지증폭하여 센스앰프(SA0,SA1)에 대응하는 2개의 데이터를 출력해야 한다. 따라서 연속적으로 4개의 데이터를 출력할 수 있는 것이 아니라 2개의 데이터를 출력하고 나서 일정한 시간 이후에 다시 2개의 데이터를 출력할 수 있는 것이다.
만약 버스트 길이가 8인 경우에도 8개의 데이터를 연속에서 출력시키는 것이 아니라 2개의 데이터만을 먼저 출력시키고, 이후 일정한 시간 이후에 6개의 데이터를 연속해서 출력할 수 있는 것이다.
따라서 버스트 모드라도 입력되는 컬럼어드레스에 대응하여 억세스되는 데이터의 위치에 의해서 연속적으로 버스트 길이에 해당되는 데이터를 모두 순차적으로 출력할 수 없는 경우가 발생하게 된다.
이를 해결하기 위해 현재 메모리 장치는 랩 모드(wrap mode)라는 동작을 두고 있다. 현재 입력된 컬럼어드레스를 판단하여 버스트길이에 해당되는 데이터의 수가 모두 감지증폭되어 있는 상태이면 랩모드를 턴오프시켜 버스트길이에 해당되는 데이터를 모두 연속해서 출력하고, 감지증폭되어 있는 데이터가 버스트 길이에 비해 부족한 상태이면 랩모드를 턴온시켜 입력된 컬럼어드레스를 일정하게 순환시 키고, 순환되는 컬럼어드레스에 대응하는 데이터를 출력시키고 있다.
예를 들어 컬럼어드레스가 2인 경우라고 가정하면, 랩모드가 턴오프 상태인 경우에는 컬럼어드레스 2,3.4,5에 대응하는 데이터를 연속해서 출력시키고, 랩모드가 턴온 상태인 경우에는 컬럼어드레스 2,3,0,1에 대응하는 데이터를 연속해서 출력시키는 것이다. 랩모드가 턴오프 상태인 경우를 연속적인 버스트 모드(Continuous burst mode)라고 한다.
메모리 장치에서 한번에 감지 증폭된 데이터의 수를 한 페이지(page)라고 하는데, 이는 비트라인 센스앰프부에 구비되는 센스앰프의 갯수에 의해서 정해진다.
현재의 메모리 장치는 한 패이지내에서는 연속한 데이터를 고속으로 출력할 수 있어 연속적인 버스트 모드로 동작이 가능하나, 페이지와 페이지의 경계 부분에서는 연속한 데이터를 출력할 수가 없어 랩모드를 턴온시켜 동작시키고 있다.
즉, 종래기술에 의한 메모리 장치는 억세스되는 데이터 위치에 따라서 연속적으로 다수의 데이터를 고속으로 입출력시키는 것이 가능하거나 또는 할 수 없는 경우가 생기는 것이다. 이로 인해 메모리 장치와 데이터를 주고 받는 칩셋등의 외부 장치가 항상 메모리 장치에서 고속으로 다수의 데이터를 입력받을 수 없어 전체적인 시스템의 성능 향상에 큰 제약이 되고 있다.
본 발명은 상기의 문제점을 해결하기 위하여, 억세스되는 데이터의 위치에 상관없이 연속해서 다수의 데이터를 고속으로 입출력시킬 수 있는 반도체 메모리 장치 및 그의 구동방법을 제공함을 목적으로 한다.
상기의 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 제1 로우어드레스에 대응하는 제1 워드라인을 구비하는 제1 뱅크와, 상기 제1 로우어드레스에 연속적인 제2 로우어드레스에 대응하는 제2 워드라인을 구비하는 제2 뱅크를 구비하며, 연속적인 어드레스에 대응하여 저장된 N개의 데이터를 순차적으로 억세스하는 버스트 모드에서 상기 제1 워드라인이 활성화되는 타이밍에 상기 제2 워드라인도 활성화시켜, 먼저 상기 N개의 데이터중 일정 수의 데이터는 상기 제1 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스하고, 상기 N개의 데이터중 나머지 데이터는 상기 제2 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한 본 발명의 다른 측면에 따르면, 다수의 뱅크 - 상기 뱅크의 수만큼 건너뛰는 로우어드레스에 각각 대응되는 다수의 워드라인을 구비함 - ; 및 상기 뱅크의 수에 대응하는 하위 M비트(M은 1이상의 자연수)의 로우어드레스 신호를 디코딩하여 상기 다수의 뱅크를 인에이블시키는 제어부를 구비하며, 상기 제어부는, 실행중인 명령어에 의해 입력된 제1 로우어드레스에 대응하는 제1 워드라인이 활성화되는 타이밍에, 상기 제1 로우어드레스에 연속한 제2 로우어드레스에 대응하는 제2 워드라인이 활성화되도록 2개의 뱅크를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.
또한 본 발명의 또 다른 측면에 따르면, 다수의 뱅크를 구비하며, 연속적인 어드레스에 대응하여 저장된 N개의 데이터를 순차적으로 억세스하는 메모리 방치의 구동방법에 있어서, 명령어에 대응하는 제1 로우어드레스를 입력받는 단계; 상기 제1 로우어드레스에 대응하는 제1 뱅크의 워드라인과, 상기 제1 로우어드레스에 연속적인 제2 로우어드레스에 대응하는 제2 뱅크의 워드라인을 활성화시키는 단계; 상기 N개의 데이터중 일정수의 데이터를 상기 제1 뱅크의 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스하는 단계; 및 상기 N개의 데이터 중 나머지 데이터를 상기 제2 뱅크의 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스하는 단계를 포함하는 반도체 메모리 장치의 구동방법이 제공된다.
삭제
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4는 본 발명의 바람직한 제1 실시예에 따른 메모리 장치의 블럭구성도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 제1 로우어드레스(RA(n))에 대응하는 제1 워드라인(WLa)을 구비하는 뱅크0과, 제1 로우어드레스(RA(n))에 연속적인 제2 로우어드레스(RA(n+1))에 대응하는 제2 워드라인(WLb)을 구비하는 뱅크1를 구비한다.
이하 도4를 참조하여 제1 실시예에 따른 메모리 장치의 동작을 살펴본다.
본 실시예에 따른 메모리 장치는 연속적인 어드레스에 대응하여 저장된 N개의 데이터를 순차적으로 억세스하게 되는 버스트 모드에서 먼저 실행될 명령어에 대응하여 억세스되는 첫 데이터의 위치를 감지한다.
이어서 억세스되는 첫 데이터와 버스트 모드에서 연속적으로 출력해야 할 데이터의 수를 고려하여 실행되는 명령어에 대응하는 워드라인(예컨대 WLa) 하나만을 활성화시킬 것인지, 연속한 로우어드레스에 대응하는 다른 뱅크의 워드라인도 같이 활성화시킬 것인지를 판단하고, 판단된 결과에 따라서 뱅크0의 로우디코더와 뱅크1의 로우디코더를 같은 타이밍 활성화시키던지 또는 뱅크0의 로우디코더만을 활성화시킨다.
예를 들어 한 워드라인(WLa)에 1024개의 단위셀이 대응된다고 가정했을 경우, 실행되는 명령어에 대응하여 억세스되는 데이터가 워드라인(WLa)의 1023번째 데이터이고, 버스트 모드에서 연속적으로 출력해야 할 데이터의 수가 8개라면, 뱅크0의 워드라인(WLa)과 뱅크1의 워드라인(WLb)를 같은 타이밍에 활성화시키는 것이다.
이 경우에는 워드라인(WLa)에 대응하는 1023번째 단위셀과 1024번째 단위셀의 데이터와 워드라인(WLb)의 첫번째 데이터부터 여섯번째 데이터를 같은 타이밍에 감지 증폭한 다음 순차적으로 출력시키는 것이다.
또한, 버스트 모드에서 연속적으로 출력해야할 8개의 데이터와 실행되는 명령어에 대응하는 억세스되는 첫 데이터의 위치를 감지하여, 명령어에 대응하는 억세스되는 첫 데이터보다 상위 어드레스에 대응하는 8개의 데이터가 감지 증폭될 수 있는 상태라면, 워드라인(WLa)만을 감지 증폭하고, 이후에 8개의 감지 증폭된 데이터를 순차적으로 억세스하면 되는 것이다.
도5는 본 발명의 바람직한 제2 실시예에 따른 메모리 장치의 블럭구성도이다. 도5에 도시된 메모리 장치는 n개의 로우어드레스와 m개의 컬럼어드레스를 입력받는 것으로 가정하였다.
도5를 참조하여 본 발명의 바람직한 제2 실시예에 따른 메모리 장치는 4개의 뱅크(100 ~ 400)와, 뱅크의 수(4개)에 대응하는 하위 2비트의 로우어드레스 (RA0,RA1)를 디코딩하여 4개의 뱅크(100 ~ 400)를 선택하는 뱅크선택신호(BS0 ~BS3)를 출력하는 제어부(600)를 구비한다.
또한, 각 뱅크는 뱅크에 구비된 2n-2개의 워드라인중 하나를 선택하기 위해 로우어드레스(RA0,RA1)를 제외한 나머지 n-2 비트의 로우어드레스(RA2 ~ RAn-1)를 입력받아 디코딩하는 로우디코더(110 ~ 410)와, 한 워드라인에 구비되는 2m개의 비트라인 쌍에 인가되는 데이터 신호를 감지 증폭하기 위해 2m개의 센스앰프를 각각 구비하는 비트라인 센스앰프부(130 ~ 430)와, 비트라인 센스앰프부(130 ~ 430)에 구비된 2m개의 센스앰프중 하나를 선택하기 위해 m 비트의 컬럼어드레스를 입력받아 디코딩하는 컬럼디코더(120 ~ 420)를 각각 구비하고 있다.
또한, 한 뱅크(예컨대 뱅크0(100))에 구비되는 2n-2개의 워드라인은 연속적인 로우어드레스에 대응하는 것이 아니라, 구비되는 뱅크의 수(4개)만큼 건너뛰는 로우어드레스에 각각 대응된다.
즉, 뱅크0을 참조하여 살펴보면, 종래의 메모리 장치에서는 로우어드레스가 순차적으로 증가함에 따라 뱅크0에 구비되는 워드라인도 WL0, WL1, WL2,... 로 증가하였다. 그러나 본 발명에서는 로우어드레스가 순차적으로 증가함에 따라 그에 대응하는 워드라인도 각 뱅크별로 순환하며 구비된다. 따라서 한 뱅크에 구비되는 워드라인은 뱅크0의 경우에 WL0, WL4, WL8로 증가하게 되는 것이다.
도6는 도5에 도시된 메모리 장치가 연속적인 버스트모드에서 데이터를 입출력시킬 때를 나타내는 블럭구성도로서 특히 한 워드라인에 1024개의 단위셀이 대응하는 경우를 나타낸 것이다. 이하 도5와 도6을 참조하여 제2 실시예에 따른 메모리 장치의 동작을 살펴본다.
본 실시예에 따른 메모리 장치의 제어부(600)는 입력되는 로우어드레스중에서 최하위 2비트의 로우어드레스(RA0,RA1)을 입력받아 4개의 뱅크(뱅크0 ~ 뱅크3)를 선택하기 위한 뱅크선택신호(BS0 ~ BS3)를 생성하고, 제어부(600)에서 출력되는 뱅크선택신호(BS0 ~ BS3)는 각 뱅크의 일측에 구비된 로우디코더를 인에이블시킨다.
또한, 제어부(600)는 컬럼어드레스를 입력받아 현재 실행중인 명령어에 의해 억세스되는 데이터의 위치와 버스트모드에서 연속해서 출력해야 하는 데이터의 수를 감지하고, 감지된 결과에 따라 하나의 뱅크만을 인에이블 시킬 것인지 두개의 뱅크를 인에이블시킬 것인지를 판단한다.
예를 들어 도6에 도시된 바와 같이 하나의 워드라인에 대응하는 단위셀이 1024개이고, 버스트 모드에서 출력해야 하는 데이터의 수가 4개인 경우를 가정하면, 입력된 컬럼어드레스에 의해 1023번째 데이터가 첫번째 억세스되는 데이터라면 제어부는 뱅크선택신호(BS0)와 뱅크선택신호(BS1)를 모두 활성화시키도록 한다.
즉, 제어부는 제1 로우어드레스에 대응하는 제1 워드라인(WL0)이 활성화되는 타이밍에, 제1 로우어드레스에 연속한 제2 로우어드레스에 대응하는 제2 워드라인(WL1)이 활성화되도록 2개의 뱅크(뱅크0과 뱅크1)를 인에이블시키는 것이 다.
따라서 하나의 명령어가 실행되는 타이밍에 뱅크0(100)의 로우디코더(110)와 뱅크1(200)의 로우디코더(210)가 모두 인에이블되어 워드라인(WL0)과 워드라인(WL1)이 모두 활성화되는 것이다.
워드라인(WL0)과 워드라인(WL1)이 모두 활성화되면, 각각의 워드라인에 대응하는 1024개의 단위셀에 저장된 1024 데이터는 각 뱅크에 구비되는 비트라인 센스앰프부(130,230)에 의해 감지증폭된다.
이어서 감지증폭된 데이터중에서 뱅크0의 비트라인 센스앰프부(130)의 1023번째 센스앰프(SA1022)와 1024번째 센스앰프(SA1022)에 의해 감지증폭된 데이터와 뱅크1에 구비된 비트라인 센스앰프부(230)의 첫번째 센스앰프(SA0)와 두번째 센스앰프부(SA1)에 의해 감지증폭된 4개의 데이터가 데이터 출력버퍼를 통해 순차적으로 억세스된다.(도6의 A 참조)
실행 명령어가 리드인 경우는 비트라인 센스앰프부(130)의 센스앰프(SA1022,SA1023)와 비트라인 센스앰프부(230)의 센스앰프(SA0,SA1)에 의해 감지 증폭된 네개의 데이터가 순차적으로 외부로 출력되며, 실행 명령어가 라이트인 경우는 외부에서 입력되는 4개의 데이터가 비트라인 센스앰프부(130)의 센스앰프(SA1022,SA1023)와 비트라인 센스앰프부(230)의 센스앰프(SA0,SA1)에 순차적으로 래치된다.
이후 비트라인 센스앰프부에 래치된 1024개의 데이터는 워드라인(WL0,WL1)에 대등하는 각각의 단위셀에 재저장된다.
한편, 상기 명령어에 대응하여 감지증폭되는 1024개의 데이터 중에서 첫번째 억세스될 데이터 이후에 버스트모드에서 출력되는 데이터의 수보다 많은 데이터가 비트라인 센스앰프부에 이미 감지증폭되어 있는 경우에는 2개의 워드라인을 활성화시킬 필요가 없다. 이 경우에는 제어부(600)에서 한 뱅크만 활성화되도록 뱅크선택신호를 출력하게 된다. 따라서 이 경우에는 종래의 메모리 장치과 같은 동작을 하게 되는데, 한 비트라인 센스앰프부에서 버스트 모드에 연속적으로 출력되는 데이터의 수만큼 순차적으로 억세스된다.
종래의 메모리 장치는 한 워드라인에 대응하는 단위셀에 대한 데이터(한 페이지의 데이터)내에서만 연속적인 버스트 모드가 가능하였고, 한 페이지를 넘어가는 경계부분에서는 연속적인 버스트 모드가 불가능하였다. 이런 경우에는 한 워드라인에 대응하는 마지막 데이터가 출력되고 나서는, 다음 워드라인을 활성화하고 그에 대응하는 단위셀의 데이터를 다시 감지 증폭하여 출력해야만 하였다. 따라서 억세스되는 첫 데이터의 위치에 따라서는 연속적인 버스트 모드를 사용할 수 없는 경우가 있었기 때문에 칩셋등의 외부장치와 메모리 장치간에 데이터를 인터페이싱(interfacing)하는 데 있어서 큰 제약이 있었다.
전술한 바와 같이 본 발명에서는 메모리 장치의 뱅크를 어드레스의 최하위 비트를 이용하여 선택하고, 데이터의 억세스 위치에 따라 하나의 뱅크 또는 2개의 뱅크를 선택적으로 동작시키기 때문에, 데이터가 억세스되는 위치에 상관없이 항상 연속적으로 다수의 데이터를 출력킬 수 있어, 항상 연속적인 버스트 모드로 구동 할 수 있게 되었다.
따라서 칩셋등의 외부장치와 메모리 장치간에 데이터를 인터페이싱하는 데 있어서 데이터가 억세스되는 위치에 대한 제약이 없어져서, 외부장치는 메모리 장치에서 항상 고속으로 다수의 데이터를 연속적으로 입력받을 수 있고, 이로 인하여 시스템의 전체적인 동작속도가 크게 향상될 수 있다.
또한, 본 발명에 의해서 다수의 뱅크를 구비하고, 연속적인 어드레스에 대응하여 저장된 N개의 데이터를 순차적으로 억세스하는 메모리 장치의 구동방법을 살펴보면, 먼저 명령어에 대응하는 제1 로우어드레스를 입력받고, 이어서 제1 로우어드레스에 대응하는 제1 뱅크의 워드라인을 활성화시키고, 제1 로우어드레스에 연속적인 제2 로우어드레스에 대응하는 제2 뱅크의 워드라인을 활성화시키고, N개의 데이터중 일정수의 데이터를 제1 뱅크의 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스하고, 이어서 N개의 데이터 중 나머지 데이터를 제2 뱅크의 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스한다.
또한, 본 발명에 의해서 다수의 뱅크를 구비하는 메모리 장치의 어드레싱 방법은 입력되는 로우어드레스중에서 구비되는 뱅크 수에 대응하는 하위 M비트(M은 자연수)의 로우어드레스 신호를 디코딩하여 뱅크를 선택하도록 하고, 나머지는 종래기술과 같은 방법으로 사용한다.
전술한 본 발명의 메모리 구동방법과 어드레싱 방법으로 메모리 장치를 구동하시키거나 어드레싱하게 되면, 데이터가 억세스되는 위치에 관계없이 고속으로 다수의 데이터를 연속해서 억세스 할 수 있게 되는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명에 의해 다수의 뱅크를 구비하는 메모리 장치에서 다수의 데이터를 연속해서 출력하는 경우에 데이터가 억세스되는 위치에 관계없이 항상 고속으로 다수의 데이터를 연속해서 출력할 수 있게 되었다. 이로 인하여 본 발명에 의한 메모리 장치를 구비하는 시스템의 항상 메모리로 부터 고속으로 다수의 데이터를 입력받을 수 있게 되어 시스템의 성능이 향상될 수 있다.
또한 본 발명은 종래의 메모리 장치의 뱅크 구조를 그대로 사용하고, 로우어드레스의 하위비트를 이용하여 뱅크를 선택하도록 함으로서, 추가적인 비용없이 시스템의 성능을 향상시킬 수 있다.

Claims (8)

  1. 삭제
  2. 제1 로우어드레스에 대응하는 제1 워드라인을 구비하는 제1 뱅크와,
    상기 제1 로우어드레스에 연속적인 제2 로우어드레스에 대응하는 제2 워드라인을 구비하는 제2 뱅크를 구비하며,
    연속적인 어드레스에 대응하여 저장된 N개의 데이터를 순차적으로 억세스하는 버스트 모드에서 상기 제1 워드라인이 활성화되는 타이밍에 상기 제2 워드라인도 활성화시켜, 먼저 상기 N개의 데이터중 일정 수의 데이터는 상기 제1 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스하고, 상기 N개의 데이터중 나머지 데이터는 상기 제2 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 삭제
  4. 삭제
  5. 다수의 뱅크 - 상기 뱅크의 수만큼 건너뛰는 로우어드레스에 각각 대응되는 다수의 워드라인을 구비함 - ; 및
    상기 뱅크의 수에 대응하는 하위 M비트(M은 1이상의 자연수)의 로우어드레스 신호를 디코딩하여 상기 다수의 뱅크를 인에이블시키는 제어부를 구비하며,
    상기 제어부는,
    실행중인 명령어에 의해 입력된 제1 로우어드레스에 대응하는 제1 워드라인이 활성화되는 타이밍에, 상기 제1 로우어드레스에 연속한 제2 로우어드레스에 대응하는 제2 워드라인이 활성화되도록 2개의 뱅크를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어부는
    연속적인 어드레스에 대응하여 저장된 N개의 데이터를 순차적으로 억세스하 는 버스트 모드에서 먼저 상기 N개의 데이터중 일정 수의 데이터는 상기 제1 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스하고, 상기 N개의 데이터중 나머지 데이터는 상기 제2 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 다수의 뱅크를 구비하며, 연속적인 어드레스에 대응하여 저장된 N개의 데이터를 순차적으로 억세스하는 메모리 방치의 구동방법에 있어서,
    명령어에 대응하는 제1 로우어드레스를 입력받는 단계;
    상기 제1 로우어드레스에 대응하는 제1 뱅크의 워드라인과, 상기 제1 로우어드레스에 연속적인 제2 로우어드레스에 대응하는 제2 뱅크의 워드라인을 활성화시키는 단계;
    상기 N개의 데이터중 일정수의 데이터를 상기 제1 뱅크의 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스하는 단계; 및
    상기 N개의 데이터 중 나머지 데이터를 상기 제2 뱅크의 워드라인에 대응하는 다수의 단위셀에서 순차적으로 억세스하는 단계
    를 포함하는 반도체 메모리 장치의 구동방법.
  8. 제7항에 있어서,
    상기 제1 로우어드레스 중에서 상기 다수의 뱅크 수에 대응하는 하위 M(M은 1이상의 자연수)비트를 디코딩하여 뱅크를 선택하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 구동방법.
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