JP2005502241A5 - - Google Patents

Claims (33)

1. 入力クロック信号に同期化される第１出力クロック信号を提供する周波数逓倍器において、前記周波数逓倍器の起動のオーバーヘッドを減少する方法であって、：
   前記入力クロック信号として、前記入力クロック信号が第１周波数を有するものを周波数逓倍器に提供するステップと、；
   第１周波数より高い、ある目標の周波数に実質的に収束する第２周波数を有する、第１出力クロック信号を生成するステップと、；
   前記第２周波数が、最低周波数を超えて、かつ、第２周波数が前記目標の周波数に達していないときを検出するステップであって、そのときを以て、第１インターバルの開始を決定する、前記ステップと、；
   第１出力クロック信号から、第２周波数より低く、かつ前記目標の周波数を超えない第３周波数を有する、第２出力クロック信号を生成するステップであって、前記第３周波数が、実質的に限界周波数のファクタに収束する、前記ステップと、；
   第１出力クロック信号が前記入力クロック信号に同期化されるときを決定し、ロックタイムインターバルを終了させるステップと、；
   前記第１インターバルの間に、少なくとも１つのクロックトコンポーネントを動かす第２出力クロック信号を提供し、前記第１インターバルの後に、第１出力クロック信号を少なくとも１つのクロックトコンポーネントに提供するステップとを含む前記方法。
2. 第２出力クロック信号を生成するステップが、第２周波数をNで除するステップを含む、請求項１に記載の方法であって、Ｎが目標の周波数のファクタを決定する、前記方法。
3. 第２周波数をNで除算するステップが、第２周波数を２以上で除算することを含む、請求項２に記載の方法。
4. 周波数逓倍器であって、：
   第１周波数を有する入力クロック信号およびフィードバック信号を受信して、前記入力クロック信号とフィードバック信号との第１特性の差異を示す誤り信号を提供する比較器と、；
   前記比較器に連結され、第２周波数を有する出力クロック信号を提供するための信号生成器であって、誤り信号に基いて、出力クロック信号の第２特性を調整し、前記入力クロック信号とフィードバック信号との第１特性の差異を減少させる前記信号生成器と、；
   前記出力クロック信号に基づいて、フィードバック信号を提供するための分周器を有するフィードバックループであって、入力クロック信号とフィードバック信号との第１特性の差異を減少させて、入力クロック信号の第１特性とフィードバック信号の第１特性を実質的に等しくするための第１タイムインターバルに関連づけられる、前記フィードバックループと、；
   前記第１タイムインターバルの間に、前記出力クロック信号に基づいて、動作信号を提供する手段であって、出力クロック信号につながれた分周器の少なくとも一部を含み、第２周波数を出力クロック信号の目標の周波数以下に低減させる前記方法、とを含む前記周波数逓倍器。
5. 動作信号を提供する手段が、第２周波数が前記第１周波数よりも高い、ある限界周波数を超えたときを決定する検出器を含み、前記第２周波数が前記限界周波数を超えた後で、かつ、該第２周波数が前記目標の周波数のファクタに達する前に、動作信号が提供される、請求項４に記載の周波数逓倍器。
6. 前記所定の限界周波数が、第１周波数より高く、かつ前記目標の周波数より低い、請求項５に記載の周波数逓倍器。
7. 前記第１特性が位相である、請求項４に記載の周波数逓倍器。
8. 比較器が、前記入力クロック信号およびフィードバック信号の少なくとも１つのリーディングエッジ（leading edge）とトレイリングエッジ（trailing edge）との差異を決定する、請求項７に記載の周波数逓倍器。
9. 比較器が、前記入力クロック信号とフィードバック信号とのゼロ交差の差異を決定する、請求項７に記載の周波数逓倍器。
10. 前記第２特性が周波数である、請求項７に記載の周波数逓倍器。
11. 前記第２特性が、出力クロック信号の遅延である、請求項７に記載の周波数逓倍器。
12. 少なくとも１つのプロセッサと組み合わされた、請求項４に記載の周波数逓倍器。
13. 前記入力クロック信号が、プロセッサシステムクロック信号である、請求項４に記載の組み合わせ。
14. 第１および第２出力クロック信号が、少なくとも１つのプロセッサのクロックトコンポーネントに分配される、請求項４に記載の組み合わせ。
15. 前記少なくとも１つのプロセッサが、複数の周波数で動作可能な複数のサブシステムを含む、請求項４に記載の組み合わせ。
16. 前記周波数逓倍器が、クロック信号を前記少なくとも１つのプロセッサの複数のサブシステムに提供する、請求項１５に記載の組み合わせ。
17. 目標の周波数を有し、入力クロック信号に同期化された出力クロック信号を提供するために適応した周波数逓倍器において、前記周波数逓倍器のロックタイムインターバルの間に動作クロック信号を提供する方法であって、：
    フィードバック制御ループにおいて、入力クロック信号とフィードバック信号との位相差を減少させて、実質的にゼロにするステップであって、入力クロック信号とフィードバック信号との位相差を減少させるステップの間に、前記フィードバック制御ループが、前記出力クロック信号を周波数分周器に与え、入力クロック信号と出力クロック信号との位相差を比較し、出力クロック信号を調整して、位相差を減少させるステップと、；
    前記出力クロック信号を前記周波数分周器の少なくとも１つの部分に与え、周波数を低減させた出力クロック信号の提供を、前記周波数分周器の部分が前記出力クロック信号の周波数をＮによって除することによって行うステップと、；
    周波数を低減させた出力クロック信号が、所定の限界周波数を超える周波数を有することを決定した後で、かつ、周波数を低減させた出力クロック信号が、Ｎで除した目標の周波数に達する周波数を有する前に、該周波数を低減させた出力クロック信号を、少なくとも１つのクロックトコンポーネントに提供するステップ、とを含む前記方法。
18. 前記出力クロック信号の周波数が、入力クロック信号とフィードバック信号との位相差を減少させるために調整される、請求項１７に記載の方法。
19. 前記出力クロック信号の遅延が、入力クロック信号とフィードバック信号との位相差を減少させるために調整される、請求項１７に記載の方法。
20. 周波数を低減させたクロック信号が所定の限界周波数を超える周波数を有することを決定するステップが、前記周波数を低減させたクロック信号の周波数を検出し、前記周波数を所定の限界周波数と比較することを含む、請求項１７に記載の方法。
21. 電圧制御発振器からクロック信号を生成することをさらに含み、前記電圧制御発振器が、出力クロック信号の周波数を調整して、前記位相差を減少させる、請求項１７に記載の方法。
22. 周波数を低減させたクロック信号が所定の限界周波数を超える周波数を有することを決定するステップが、電圧制御発振器が最初に出力クロック信号を生成するときを検出することを含む、請求項２１に記載の方法。
23. 出力クロック信号が入力クロック信号に同期化される前に、動作クロック信号を提供するために適応した周波数逓倍器であって、：
    第１周波数を有する入力クロック信号およびフィードバック信号を受信するための比較器であって、前記入力クロック信号とフィードバック信号との第１特性の差異を示す訂正信号を提供するために適応した前記比較器と、；
    比較器に連結され、実質的にある目標の周波数に収束する、第２周波数を有する第１出力クロック信号を提供するための信号生成器であって、訂正信号に基いて、前記第１出力クロック信号の第２特性を調整し、前記入力クロック信号とフィードバック信号との第１特性の差異を減少させる前記信号生成器と、；
    信号生成器に連結される分周器であって、第２周波数をＮで除するために構成される、少なくとも１つの第１部分を含み、第３周波数を有する第２出力クロック信号を提供する前記分周器と、；
    第３周波数を有する第２出力クロック信号を提供するために、第２周波数をＮで除する第２分周器と、；
    少なくとも１つの第１出力クロック信号および第２出力クロック信号をモニタするために適応した検出器であって、第２周波数が、第１周波数より高い、ある所定の限界周波数を超えたことを検出器が決定した後で、かつ、第２周波数が、前記目標の周波数を達する前に、少なくとも１つのクロックトコンポーネントを動かす、第２出力クロック信号を提供するように構成される前記検出器とを含む前記周波数逓倍器。
24. 前記分周器が、第２周波数を低減するために構成される、少なくとも１つの第２部分を含み、位相比較器に提供されるフィードバッククロック信号を生成する、請求項２３に記載の周波数逓倍器。
25. 前記分周器が、それぞれが第１分周器ファクタを有する、複数のステージを含み、かつ、前記分周器の第１部分が、前記複数のステージの少なくとも１つを含む、請求項２４に記載の周波数逓倍器。
26. 前記第１分周器ファクタが２に等しい、請求項２５に記載の周波数逓倍器。
27. 前記検出器が、第１出力クロック信号をモニタし、第１出力クロック信号が信号生成器によって最初に生成されるときを検出し、第３周波数が所定の限界周波数を超えたときを決定する、請求項２３に記載の周波数逓倍器。
28. 少なくとも１つのプロセッサと組み合わされた、請求項２３に記載の周波数逓倍器。
29. 前記入力クロック信号が、プロセッサシステムクロック信号である、請求項２８に記載の組み合わせ。
30. 第１および第２出力クロック信号が、前記少なくとも１つのプロセッサのクロックトコンポーネントに分配される、請求項２８に記載の組み合わせ。
31. 前記少なくとも１つのプロセッサが、複数の周波数で動作可能な複数のサブシステムを含む、請求項２８に記載の組み合わせ。
32. 前記周波数逓倍器が、少なくとも１つのプロセッサの前記複数のサブシステムにクロック信号を提供する、請求項３１に記載の組み合わせ。
33. 周波数逓倍器が、第１出力クロック信号を少なくとも１つのプロセッサに提供し、第２出力クロック信号を提供するステップが、第１インターバルの間に、第２出力クロック信号をプロセッサに提供するステップを含む、請求項１に記載の方法。

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