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JP2002289623A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JP2002289623A
JP2002289623A JP2001092542A JP2001092542A JP2002289623A JP 2002289623 A JP2002289623 A JP 2002289623A JP 2001092542 A JP2001092542 A JP 2001092542A JP 2001092542 A JP2001092542 A JP 2001092542A JP 2002289623 A JP2002289623 A JP 2002289623A
Authority
JP
Japan
Prior art keywords
semiconductor
region
semiconductor substrate
forming
substrate
Prior art date
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Pending
Application number
JP2001092542A
Other languages
English (en)
Inventor
Keiichi Sasaki
圭一 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JP2002289623A publication Critical patent/JP2002289623A/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 絶縁不良や接続不良を防止することができ、
信頼性の高い３次元ＬＳＩを得る。 【解決手段】 第１の半導体領域１１ａと第１の半導体
領域よりも外側の第２の半導体領域１１ｂとを有する半
導体基板１１と、半導体基板を貫通し、第１の半導体領
域によって囲まれた導電プラグ１２と、半導体基板を貫
通し、第１の半導体領域を囲むとともに第２の半導体領
域によって囲まれた絶縁領域１３ｂとを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特に複数の半導体チップを積層するための
技術に関する。
【０００２】
【従来の技術】近年、複数の半導体チップを積層した３
次元ＬＳＩが提案されている。この３次元ＬＳＩでは、
半導体基板を貫通するスループラグによって各半導体チ
ップ間の電気的な導通をはかっている。
【０００３】図４は、従来の３次元ＬＳＩについて、そ
の主要部の断面構成を模式的に示した図である。
【０００４】図に示した例では、半導体チップ５０（半
導体基板５１（図示しないトランジスタ等の素子、配線
及び層間絶縁膜等が形成されている）、スループラグ５
２、絶縁膜５３、接続配線５４及び絶縁膜５５等からな
る）、半導体チップ６０（半導体基板６１（図示しない
トランジスタ等の素子、配線及び層間絶縁膜等が形成さ
れている）、接続配線６２及び絶縁膜６３等からな
る）、接続部７０（バンプ７１及び接着層７２等からな
る）によって、３次元ＬＳＩが構成されている。
【０００５】図４に示すように、半導体チップ５０と半
導体チップ６０とは、スループラグ５２及びバンプ７１
によって電気的な接続がなされているが、半導体基板５
１とスループラグ５２との間には両者の電気的絶縁をは
かるために絶縁膜５３を形成している。また、バンプ７
１がスループラグ５２の外側の領域にも形成されるた
め、半導体基板５１とバンプ７１との電気的絶縁をはか
るために、半導体基板５１の裏面上にも絶縁膜５３を形
成している。
【０００６】しかしながら、半導体基板５１の裏面上に
形成された絶縁膜５３の厚さが薄いと、半導体チップ５
０と半導体チップ６０を接続する際の応力によって絶縁
膜５３にクラックが発生し、絶縁不良（リーク）が生じ
るという問題がある。一方、絶縁膜５３の厚さが厚すぎ
ると、半導体チップ５０の裏面側におけるスループラグ
５２と絶縁膜５３との段差（凹部段差）が大きくなり、
スループラグ５２とバンプ７１との接続不良が生じやす
くなる。
【０００７】
【発明が解決しようとする課題】このように、従来の３
次元ＬＳＩでは、電気的な絶縁をはかるための絶縁膜を
半導体基板の裏面側に形成する必要があるため、絶縁不
良や接続不良が生じやすいという問題があった。
【０００８】本発明は上記従来の課題に対してなされた
ものであり、絶縁不良や接続不良を防止することがで
き、信頼性の高い３次元ＬＳＩを得ることが可能な半導
体装置及びその製造方法を提供することを目的としてい
る。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
は、第１の半導体領域と該第１の半導体領域よりも外側
の第２の半導体領域とを有する半導体基板と、前記半導
体基板を貫通し、前記第１の半導体領域によって囲まれ
た導電プラグと、前記半導体基板を貫通し、前記第１の
半導体領域を囲むとともに前記第２の半導体領域によっ
て囲まれた第１の絶縁領域と、を備えたことを特徴とす
る。
【００１０】また、本発明に係る半導体装置は、第１の
半導体領域と該第１の半導体領域よりも外側の第２の半
導体領域とを有する半導体基板と、前記半導体基板を貫
通し、前記第１の半導体領域によって囲まれた導電プラ
グと、前記半導体基板を貫通し、前記第１の半導体領域
を囲むとともに前記第２の半導体領域によって囲まれた
第１の絶縁領域と、を備えた第１の基板と、前記第１の
基板の裏面側で且つ前記第１の絶縁領域の内側に形成さ
れ、前記導電プラグに接続されたバンプと、前記バンプ
を介して前記第１の基板に接続された第２の基板と、を
備えたことを特徴とする。
【００１１】前記半導体装置において、前記導電プラグ
と前記第１の半導体領域の間に挟まれた第２の絶縁領域
をさらに備えていてもよい。
【００１２】本発明に係る半導体装置の製造方法は、半
導体基板に穴部を形成する工程と、前記半導体基板に前
記穴部を囲む溝部を形成する工程と、少なくとも前記溝
部内に絶縁材を形成する工程と、少なくとも前記穴部内
に導電材を形成する工程と、前記半導体基板の裏面側の
領域を除去して前記穴部内に形成された導電材及び前記
溝部内に形成された絶縁材を露出させることで、前記穴
部内に形成された導電材からなる導電プラグを形成する
とともに前記溝部内に形成された絶縁材からなる絶縁領
域を形成する工程と、を備えたことを特徴とする。
【００１３】また、本発明に係る半導体装置の製造方法
は、半導体基板に穴部を形成する工程と、前記半導体基
板に前記穴部を囲む溝部を形成する工程と、少なくとも
前記溝部内に絶縁材を形成する工程と、少なくとも前記
穴部内に導電材を形成する工程と、前記半導体基板の裏
面側の領域を除去して前記穴部内に形成された導電材及
び前記溝部内に形成された絶縁材を露出させることで、
前記穴部内に形成された導電材からなる導電プラグを形
成するとともに前記溝部内に形成された絶縁材からなる
絶縁領域を形成する工程と、によって第１の基板を形成
する工程と、前記第１の基板の裏面側で且つ前記絶縁領
域の内側で前記導電プラグに接続されるバンプを介して
前記第１の基板を第２の基板に接続する工程と、を備え
たことを特徴とする。
【００１４】本発明によれば、第１の絶縁領域により、
第１の半導体領域及び導電プラグと第２の半導体領域と
の間の絶縁、さらにバンプと第２の半導体領域との間の
絶縁を確実にはかることができる。また、第１の絶縁領
域を設けることで、従来のように半導体基板の裏面上に
絶縁膜を形成する必要がない。そのため、絶縁膜のクラ
ックによる絶縁不良や、絶縁膜の段差による導電プラグ
とバンプとの接続不良を確実に防止することができる。
さらに、導電プラグと第１の半導体領域の間に第２の絶
縁領域を設けることで、より絶縁性を高めることができ
る。
【００１５】
【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。
【００１６】図１は、本発明の実施形態に係る３次元Ｌ
ＳＩの主要部について、その断面構成を模式的に示した
図である。
【００１７】図に示した例では、大きく分けて、半導体
チップ１０、半導体チップ２０及び半導体チップ１０及
び半導体チップ２０を接続する接続部３０によって３次
元ＬＳＩが構成されている。
【００１８】半導体チップ１０は、半導体基板１１（図
示しないトランジスタ等の素子、配線及び層間絶縁膜等
が形成されている）、スループラグ（導電プラグ）１
２、絶縁膜１３、接続配線１４及び絶縁膜１５等によっ
て構成されており、半導体チップ２０は、半導体基板２
１（図示しないトランジスタ等の素子、配線及び層間絶
縁膜等が形成されている）、接続配線２２及び絶縁膜２
３等によって構成されている。また、接続部３０は、導
電材からなるバンプ３１及び絶縁材からなる接着層３２
等によって構成されている。
【００１９】図に示すように、スループラグ１２は半導
体基板１１の素子形成面から裏面まで貫通しており、こ
のスループラグ１２及びバンプ３１によって、半導体チ
ップ１０に設けられた接続配線１４と半導体チップ２０
に設けられた接続配線２２とが電気的に導通している。
なお、接続配線１４及び接続配線２２はそれぞれ、半導
体チップ１０及び半導体チップ２０にそれぞれ形成され
た素子や配線に接続されている。
【００２０】絶縁膜１３は、半導体基板１１上に形成さ
れている他、スループラグ１２の周囲にも絶縁領域１３
ａとして形成されており、さらに半導体基板１１を貫通
する溝内にも絶縁領域１３ｂとして埋め込まれている。
この絶縁領域１３ｂによって、半導体基板１１は、絶縁
領域１３ｂの内側の領域１１ａ（トランジスタ等の素子
が形成されない領域）と、外側の領域１１ｂ（トランジ
スタ等の素子が形成される領域）に分離されている。
【００２１】図２は、図１の主要部について、その平面
的な位置関係を示した図である。
【００２２】図に示すように、スループラグ１２の外側
に半導体基板の領域１１ａを介して絶縁領域１３ｂが形
成されており、この絶縁領域１３ｂの内側にバンプ３１
が形成されている。そして、この絶縁領域１３ｂは半導
体基板１１の裏面まで貫通している。したがって、絶縁
領域１３ｂはガードリングとして機能し、半導体基板の
領域１１ａ及びスループラグ１２と半導体基板の領域１
１ｂとの間の絶縁、さらにバンプ３１と半導体基板の領
域１１ｂとの間の絶縁を確実にはかることができる。ま
た、従来のように半導体基板１１の裏面上に絶縁膜を形
成する必要がないため、絶縁膜のクラックによる絶縁不
良（リーク）を確実に防止することができるとともに、
半導体基板１１裏面側の凹部段差によるスループラグ１
２とバンプ３１との接続不良も確実に防止することがで
きる。また、スループラグ１２の周囲にも絶縁領域１３
ａが形成されているため、より絶縁性を高めることがで
きる。
【００２３】図３は、本実施形態に係る３次元ＬＳＩの
製造工程例を示した工程断面図である。
【００２４】まず、図３（ａ）に示すように、半導体基
板（シリコン基板）１１上に、図示しないトランジスタ
等の素子、配線及び層間絶縁膜等を形成した後、リソグ
ラフィ及びＲＩＥを用いて同時に、直径５〜４０μｍの
スループラグ用穴部１７を形成するとともに、直径が３
０〜１００μｍで溝幅が２〜１０μｍの絶縁用溝部１８
を形成する。
【００２５】続いて、図３（ｂ）に示すように、プラズ
マＣＶＤを用いて全面にシリコン酸化膜等の絶縁膜１３
を堆積することで、穴部１７の内面に沿って絶縁膜１３
が形成されるとともに、溝部１８が絶縁膜１３によって
埋め込まれる。なお、溝部１８は絶縁膜１３によって必
ずしも完全に埋め込まれる必要はないが、後述するよう
な理由から絶縁膜１３によって完全に埋め込まれる方が
好ましい。
【００２６】次に、図３（ｃ）に示すように、スパッタ
リングによってバリアメタルと銅を堆積し、さらにスパ
ッタされた銅をシードとして電解メッキによって銅膜を
形成することで、銅膜を穴部１７（溝部１８に絶縁膜１
３が完全に埋め込まれていない場合には溝部１８にも）
に埋め込む。その後、ウエットエッチング及びＣＭＰに
よって余剰の銅膜を除去することで、穴部１７内にスル
ープラグ１２が形成される。なお、スループラグ１２に
用いるプラグ用導電膜には、銅膜の他、タングステン膜
或いはポリシリコン膜等を用いることも可能である。
【００２７】次に、図３（ｄ）に示すように、接続配線
１４及び絶縁膜１５を形成した後、半導体基板１１の裏
面側をスループラグ１２が露出しない程度まで研削し、
半導体基板１１を薄くする。さらに、半導体基板１１の
裏面側をウエットエッチング或いはドライエッチングに
よって除去し、スループラグ１２、スループラグ１２側
面の絶縁膜１３ａ及び溝部１８内の絶縁膜１３ｂを露出
させる。このように、研削によって半導体基板１１を薄
くした後にエッチングによってスループラグ１２等を露
出させることで、プラグ用導電膜に金属を用いた場合の
金属汚染を防止することができる。
【００２８】なお、図に示した例では、溝部１８内には
プラグ用導電膜は形成されていないため、半導体基板１
１裏面のエッチングを行った後、引き続き絶縁膜１３の
エッチングを行ってスループラグ１２を露出させてもよ
いが、溝部１８内にプラグ用導電膜が形成されている場
合には、半導体基板１１裏面のエッチングを行った後、
引き続き絶縁膜１３のエッチングを行うと、溝部１８内
のプラグ用導電膜も露出してしまうため、絶縁性の確保
が悪化するおそれがある。したがって、溝部１８内にプ
ラグ用導電膜が形成されている場合には、半導体基板１
１裏面のエッチングを行った段階で、少なくとも溝部１
８及びその周囲を覆い且つスループラグ１２及びその周
囲が開口されたレジストパターンを半導体基板１１の裏
面側に形成し、このレジストパターンをマスクとして絶
縁膜１３のエッチングを行うようにする。このようにす
れば、溝部１８内のプラグ用導電膜を露出させずに、プ
ラグ１２の部分のプラグ用導電膜のみを露出させること
ができる。
【００２９】なお、プラグ用導電膜としてポリシリコン
膜を用いる場合には、金属汚染による問題がないため、
基板裏面側の研削に続いてＣＭＰによってスループラグ
１２を露出させるようにしてもよい。
【００３０】このようにしてスループラグ１２が形成さ
れた半導体チップ１０を作製した後、図３（ｅ）に示す
ように、半導体チップ１０と他の半導体チップ２０とを
バンプ３１によって接続する。このとき基板裏面の表面
リークを防止するため、半導体チップ１０と他の半導体
チップ２０との間を樹脂からなる接着層３２によって封
止することが好ましい。
【００３１】なお、上述した実施形態では、半導体チッ
プ２０にはスループラグを設けていないが、半導体チッ
プ２０も半導体チップ１０と同様の構成にすることで、
３層或いはそれ以上の半導体チップが積層された３次元
ＬＳＩを作製することも可能である。
【００３２】以上、本発明の実施形態を説明したが、本
発明は上記実施形態に限定されるものではなく、その趣
旨を逸脱しない範囲内において種々変形して実施するこ
とが可能である。さらに、上記実施形態には種々の段階
の発明が含まれており、開示された構成要件を適宜組み
合わせることによって種々の発明が抽出され得る。例え
ば、開示された構成要件からいくつかの構成要件が削除
されても、所定の効果が得られるものであれば発明とし
て抽出され得る。
【００３３】
【発明の効果】本発明によれば、導電プラグの周囲に半
導体領域を介して絶縁領域を設けることで、絶縁不良や
接続不良を防止することができ、信頼性の高い３次元Ｌ
ＳＩを得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る３次元ＬＳＩの主要部
について、その断面構成を模式的に示した図。
【図２】図１の主要部について、その平面的な位置関係
を示した図。
【図３】本発明の実施形態に係る３次元ＬＳＩの製造工
程例を示した工程断面図。
【図４】従来技術に係る３次元ＬＳＩについて、その主
要部の断面構成を模式的に示した図。
【符号の説明】
１０…半導体チップ １１、１１ａ、１１ｂ…半導体基板 １２…スループラグ １３、１３ａ、１３ｂ…絶縁膜 １４…接続配線 １５…絶縁膜 １７…穴部 １８…溝部 ２０…半導体チップ ２１…半導体基板 ２２…接続配線 ２３…絶縁膜 ３０…接続部 ３１…バンプ ３２…接着層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/00 ３０１ Ｈ０１Ｌ 25/08 Ｚ 27/12 Ｆターム(参考） 5F033 HH00 JJ04 JJ11 JJ19 KK00 MM30 NN05 NN07 PP15 PP27 PP33 QQ37 QQ47 QQ48 RR04 SS15 VV07

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】第１の半導体領域と該第１の半導体領域よ
    りも外側の第２の半導体領域とを有する半導体基板と、 前記半導体基板を貫通し、前記第１の半導体領域によっ
    て囲まれた導電プラグと、 前記半導体基板を貫通し、前記第１の半導体領域を囲む
    とともに前記第２の半導体領域によって囲まれた第１の
    絶縁領域と、 を備えたことを特徴とする半導体装置。
  2. 【請求項２】第１の半導体領域と該第１の半導体領域よ
    りも外側の第２の半導体領域とを有する半導体基板と、
    前記半導体基板を貫通し、前記第１の半導体領域によっ
    て囲まれた導電プラグと、前記半導体基板を貫通し、前
    記第１の半導体領域を囲むとともに前記第２の半導体領
    域によって囲まれた第１の絶縁領域と、を備えた第１の
    基板と、 前記第１の基板の裏面側で且つ前記第１の絶縁領域の内
    側に形成され、前記導電プラグに接続されたバンプと、 前記バンプを介して前記第１の基板に接続された第２の
    基板と、 を備えたことを特徴とする半導体装置。
  3. 【請求項３】前記導電プラグと前記第１の半導体領域の
    間に挟まれた第２の絶縁領域をさらに備えたことを特徴
    とする請求項１又は２に記載の半導体装置。
  4. 【請求項４】半導体基板に穴部を形成する工程と、 前記半導体基板に前記穴部を囲む溝部を形成する工程
    と、 少なくとも前記溝部内に絶縁材を形成する工程と、 少なくとも前記穴部内に導電材を形成する工程と、 前記半導体基板の裏面側の領域を除去して前記穴部内に
    形成された導電材及び前記溝部内に形成された絶縁材を
    露出させることで、前記穴部内に形成された導電材から
    なる導電プラグを形成するとともに前記溝部内に形成さ
    れた絶縁材からなる絶縁領域を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
  5. 【請求項５】半導体基板に穴部を形成する工程と、前記
    半導体基板に前記穴部を囲む溝部を形成する工程と、少
    なくとも前記溝部内に絶縁材を形成する工程と、少なく
    とも前記穴部内に導電材を形成する工程と、前記半導体
    基板の裏面側の領域を除去して前記穴部内に形成された
    導電材及び前記溝部内に形成された絶縁材を露出させる
    ことで、前記穴部内に形成された導電材からなる導電プ
    ラグを形成するとともに前記溝部内に形成された絶縁材
    からなる絶縁領域を形成する工程と、によって第１の基
    板を形成する工程と、 前記第１の基板の裏面側で且つ前記絶縁領域の内側で前
    記導電プラグに接続されるバンプを介して前記第１の基
    板を第２の基板に接続する工程と、 を備えたことを特徴とする半導体装置の製造方法。
  6. 【請求項６】前記穴部を形成する工程と前記溝部を形成
    する工程とを同時に行うことを特徴とする請求項４又は
    ５に記載の半導体装置の製造方法。
  7. 【請求項７】前記半導体基板の裏面側の領域を除去する
    工程は、研削処理の後にエッチング処理を行う工程であ
    ることを特徴とする請求項４又は５に記載の半導体装置
    の製造方法。
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