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CN102842597A - 半导体芯片和半导体器件 - Google Patents

半导体芯片和半导体器件 Download PDF

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CN102842597A
CN102842597A CN201210071075XA CN201210071075A CN102842597A CN 102842597 A CN102842597 A CN 102842597A CN 201210071075X A CN201210071075X A CN 201210071075XA CN 201210071075 A CN201210071075 A CN 201210071075A CN 102842597 A CN102842597 A CN 102842597A
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insulating barrier
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Abstract

本发明涉及一种半导体芯片和半导体器件。根据一个实施例，一种半导体芯片包括半导体衬底、过孔和绝缘层。半导体衬底具有第一主表面和在所述第一主表面的相对侧的第二主表面。半导体衬底设置有包括元件和布线的电路部，以及在第一主表面一侧上围绕所述电路部的保护环结构部。在从半导体衬底的第一主表面一侧延伸到第二主表面一侧的通路孔中设置过孔。在从半导体衬底的第一主表面一侧延伸到第二主表面一侧的第一沟槽中设置绝缘层。

Description

半导体芯片和半导体器件
相关申请的交叉引用
本申请基于2011年6月20日提交的在先日本专利申请NO.2011-136449并要求享有其优先权权益；其整体内容通过参考并入本文。
技术领域
本文描述的实施例总体上涉及一种半导体芯片和半导体器件。
背景技术
在近来的诸如多芯片封装(MCP)之类的半导体器件中，有效地将多个半导体芯片的堆叠用于实现更高的密度、更小的尺寸或者更低的外形(profile)。
在这类半导体器件中，穿硅过孔(via)作为一种用于堆叠半导体芯片的技术已经引起了关注。例如，在半导体是硅(Si)的情况下，穿硅过孔是在半导体衬底的主表面之间穿过的电极，它是半导体芯片的基础元件。在制造这类半导体器件的过程中，为了提高产量并增加厚度方向上的集成密度，需要对半导体芯片进行减薄。例如，为了减小半导体芯片的外形，使用了研磨半导体衬底的背面一侧的技术。在切割减薄的半导体衬底时，为了抑制碎化和裂痕，使用了诸如激光切割或等离子体蚀刻之类的技术。
然而，这类切割不是使用切割刀片的机械处理。因此，形成了相对光滑的切面。这降低了切面的金属吸杂效果，附着到切面的金属会扩散到半导体芯片中。这样会劣化半导体器件的特性和可靠性。
附图说明
图1A和图1B是根据第一实施例的半导体芯片的芯片边缘区域的示意图，图1A是半导体芯片的示意性截面图，图1B是半导体芯片的背面一侧的示意性平面图；
图2是根据第一实施例的完整半导体芯片的正面一侧的示意性平面图；
图3是根据第一实施例的变型的半导体芯片的示意性截面图；
图4A到4C是用于说明制造根据第一实施例的半导体芯片的过程的示意图，图4A是用于说明在半导体芯片的正面一侧上形成电路部和保护环结构部的制造过程的示意性截面图，图4B是用于说明形成半导体芯片的通路孔(via hole)和第一沟槽的制造过程的示意性截面图，及图4C是背面一侧的示意性平面图；
图5A和5B是用于说明制造根据第一实施例的半导体芯片的过程的示意性截面图，图5A示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程，及图5B示出了用于在通路孔中蚀刻绝缘层的制造过程；
图6A和6B是用于说明制造根据第一实施例的半导体芯片的过程的示意性截面图，图6A示出了用于在半导体衬底的背面上和通路孔中形成导电层的制造过程，及图6B示出了用于在通路孔中形成过孔的制造过程；
图7A和7B是用于说明制造根据第一实施例的半导体芯片的过程的示意性截面图，图7A示出了用于在半导体衬底上执行切割处理的制造过程，及图7B示出了单片化的半导体芯片；
图8A是用于说明根据第一实施例的半导体芯片的功能的示意性截面图；
图8B是用于说明根据第一实施例的半导体芯片的功能的示意性截面图；
图9A和9B是根据第二实施例的半导体芯片的芯片边缘区域的背面一侧的示意性平面图，图9A是半导体芯片的背面一侧的完整视图，图9B是图9A的部分A的放大图；
图10A到10C是根据第三实施例的半导体芯片的芯片边缘区域的示意性截面图，图10A是形成半导体芯片后的状态的示意性截面图，图10B示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程，及图10C示出了用于在通路孔和第一沟槽中形成阻挡金属层的制造过程；
图11A和11B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图，图11A示出了用于制备半导体衬底的制造过程，及图11B示出了用于在半导体衬底中形成通路孔和第一沟槽的制造过程；
图12A和12B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图，图12A示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程，及图12B示出了用于在通路孔中形成阻挡金属层的制造过程；
图13A和13B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图，图13A示出了用于在半导体衬底的通路孔中和正面一侧上形成导电层的制造过程，及图13B示出了用于在通路孔中形成过孔的制造过程；
图14A和14B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图，图14A示出了用于在半导体衬底的正面一侧上形成元件部和保护环结构部的制造过程，及图14B示出了用于研磨半导体衬底的背面一侧的制造过程；
图15A和15B是用于说明制造根据第五实施例的半导体芯片的过程的示意性截面图，图15A示出了用于在半导体衬底中形成通路孔和第一沟槽的制造过程，及图15B示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程；
图16A和16B是用于说明制造根据第五实施例的半导体芯片的过程的示意性截面图，图16A示出了用于在半导体衬底的通路孔中和正面一侧上形成导电层的制造过程，及图16B示出了用于在通路孔中形成过孔的制造过程；
图17是用于说明制造根据第五实施例的半导体芯片的过程的示意性截面图；及
图18是根据第六实施例的半导体器件的示意性截面图。
具体实施方式
根据一个实施例，总的来说，半导体芯片包括半导体衬底、过孔和绝缘层。半导体衬底具有第一主表面和在所述第一主表面的相对侧的第二主表面。半导体衬底设有包括元件和布线的电路部，以及在第一主表面一侧上围绕所述电路部的保护环结构部。在从半导体衬底的第一主表面一侧延伸到第二主表面一侧的通路孔中设置了过孔。在从半导体衬底的第一主表面一侧延伸到第二主表面一侧的第一沟槽中设置了绝缘层。如在垂直于半导体衬底的第一主表面的方向上所观察的，通路孔位于包括电路部的电路区域中，第一沟槽位于围绕电路部且包括保护环结构部的外围区域中，第一沟槽在平行于第一主表面的方向上的宽度比通路孔在所述平行方向上的宽度窄。
根据另一个实施例，半导体器件包括半导体芯片。半导体芯片包括半导体衬底、过孔和绝缘层。半导体衬底具有第一主表面和在所述第一主表面的相对侧的第二主表面。半导体衬底设有包括元件和布线的电路部，以及在第一主表面一侧上围绕所述电路部的保护环结构部。在从半导体衬底的第一主表面一侧延伸到第二主表面一侧的通路孔中设置了过孔。在从半导体衬底的第一主表面一侧延伸到第二主表面一侧的第一沟槽中设置了绝缘层。如在垂直于半导体衬底的第一主表面的方向上所观察的，通路孔位于包括电路部的电路区域中，第一沟槽位于围绕电路部且包括保护环结构部的外围区域中，第一沟槽在平行于第一主表面的方向上的宽度比通路孔在所述平行方向上的宽度窄。堆叠了两个或多个所述半导体芯片。用密封树脂来密封所述两个或多个半导体芯片。
下文中将参考附图来说明各种实施例。
现在将参考附图来说明实施例。在以下的说明中，以相似的参考标号来标记相似的元件，并适当省略了曾经说明过的元件的描述。
(第一实施例)
图1A和图1B是根据第一实施例的半导体芯片的芯片边缘区域的示意图。更具体地，图1A是半导体芯片的示意性截面图。图1B是半导体芯片的背面一侧的示意性平面图。
图2是根据第一实施例的完整半导体芯片的正面一侧的示意性平面图。
图1A示出了图1B的X-X’截面。图1B示出了图2中由A表示的部分的放大图。
根据第一实施例的半导体芯片1A容纳在例如多芯片封装型半导体器件中。
如图1A所示，半导体芯片1A包括半导体衬底12，具有正面(第一主表面)10和在正面10的相对侧的背面(第二主表面)11。半导体衬底12例如是减薄的硅衬底。例如，通过研磨硅衬底的背面一侧，将硅衬底减薄。
在半导体衬底12的正面10一侧上，半导体衬底12设有包括元件和布线的电路部13，以及围绕电路部13的保护环结构部14。在半导体衬底12上设置的电路部13包括例如，诸如晶体管和二极管的有源元件，和诸如电阻器和电容器的无源元件、连接这些元件的布线以及存储单元。可以在半导体衬底12中形成在电路部13中形成的一些有源元件。电路部13中的布线例如是经由层间绝缘膜而堆叠的。电路部13主要由布线所占据。
在半导体衬底12上设置的保护环结构部14包括例如，在层间绝缘膜中形成的导电保护环。围绕电路部13设置了保护环结构部14。因此，保护环在切割时抑制了半导体衬底12中破裂的出现，以及在切割后水分向电路部13中的扩散。
如从正面(第一主表面)10一侧或背面(第二主表面)11一侧所观察的，在半导体芯片1A中，将包括电路部13的区域称为电路区域13a，将包括保护环结构部14和围绕电路区域13a的区域称为外围区域14a。
半导体芯片1A进一步包括在从半导体衬底12的正面10一侧延伸到背面11一侧的通路孔21中的过孔20。在半导体衬底12中至少设置一个通路孔21。此外，半导体芯片1A包括在从半导体衬底12的正面10一侧延伸到背面11一侧的第一沟槽31中的绝缘层30。在半导体衬底12中设置至少一个第一沟槽31。
在过孔20与半导体衬底12之间设置了绝缘层32。绝缘层32是用于保持过孔20与半导体衬底12之间绝缘的隔离件。此外，在绝缘层32与过孔20之间设置了阻挡金属层22。在相同的半导体衬底12中设置过孔20和绝缘层30。在第一实施例中，绝缘层32是第一绝缘层，绝缘层30是第二绝缘层。
如从垂直于半导体衬底12的正面10(或背面11)的方向上所观察的，在半导体芯片1A中，通路孔21位于电路区域13a中，第一沟槽31位于围绕电路区域13a的外围区域14a中(见图1B)。
第一沟槽31在平行于半导体衬底12的正面10的方向上(图中X方向上)的宽度比通路孔21在该平行方向上的宽度窄。在此，将“宽度”定义为沿着图1B的线X-X’的通路孔21的宽度或者第一沟槽31的宽度。对于第一沟槽31，也可以在总体上垂直于其纵向的方向上定义“宽度”。
如从垂直于半导体衬底12的正面10(或背面11)的方向上所观察的，在半导体芯片1A中，第一沟槽31是连续的且类似于环形。以第一沟槽31围绕电路区域13a。这样，由第一沟槽31将半导体衬底12的电路区域13a与第一沟槽31外的半导体衬底12分隔。
第一沟槽31可以是如所示的无端部的闭合环形沟槽，或者部分不连续的开环形沟槽。如从垂直于半导体衬底12的正面10(或背面11)的方向上所观察的，在半导体芯片1A中，环形第一沟槽31可以是单一的，或双重的或者多重的。示例性地，图2示出了双重第一沟槽31。也就是说，如从垂直于半导体衬底12的正面10的方向上所观察的，在半导体衬底12中，在第一沟槽31中设置的绝缘层30外侧，在围绕前一第一沟槽31的另一个第一沟槽31中进一步设置了绝缘层30。
半导体衬底12例如主要由硅(Si)构成。过孔20的材料例如是铜(Cu)、钨(W)、镍(Ni)和多晶硅中的一种。选择绝缘层30、32的材料，以使得在其中的金属扩散长度比在硅晶体中的金属扩散长度短。例如，作为绝缘层30、32的材料的实例，选择氮化硅(Si3N4)、碳化硅(SiC)、碳氮化硅(SiCN)和二氧化硅(SiO2)中的至少一个。阻挡金属层22的材料例如是钛(Ti)或者氮化钛(TiN)。
图3是根据第一实施例的变型的半导体芯片的示意性截面图。
更具体地，图3示出了半导体芯片的芯片边缘区域的示意性截面图。
在半导体芯片1B中，在第一沟槽31中的绝缘层30的中心形成缝隙状空间30s。然而，在半导体芯片1B中，用绝缘层30覆盖第一沟槽31的侧面31w。这种结构的半导体芯片1B也包含在第一实施例中。
通过将用于制造半导体芯片1A的过程作为实例来说明制造半导体芯片的过程。
图4A到4C是用于说明制造根据第一实施例的半导体芯片的过程的示意图。更具体地，图4A是用于说明在半导体芯片的正面一侧上形成电路部和保护环结构部的制造过程的示意性截面图。图4B是用于说明形成半导体芯片的通路孔和第一沟槽的制造过程的示意性截面图。图4C是背面一侧的示意性平面图。图4B示出了图4C的X-X’截面。
首先，如图4A所示，在半导体衬底12的正面10一侧上，形成包括元件和布线的电路部13和围绕电路部13的保护环结构部14。在此阶段，半导体衬底12处于切割前的晶片状态。通过研磨背面11一侧来减薄半导体衬底12。减薄的半导体衬底12由诸如玻璃板的支撑衬底来支撑。
接下来，将半导体衬底12翻转180度。于是，如图4B和4C所示的，如在垂直于正面10(或背面11)的方向上所观察的，在包括电路部13的电路区域13a的半导体衬底12中形成至少一个通路孔21。此外，在包括保护环结构部14且围绕电路区域13a的外围区域14a的半导体衬底12中形成至少一个第一沟槽31。
在此阶段，从半导体衬底12的背面11朝向正面10，形成将部分电路部13向背面11一侧打开的至少一个通路孔21。此外，从半导体衬底12的背面11朝向正面10，形成将部分保护环结构部14向背面11一侧打开的至少一个第一沟槽31。
例如，从半导体衬底12的背面11一侧借助光刻工艺和蚀刻工艺来形成通路孔21和第一沟槽31。
使第一沟槽31在平行于半导体衬底12的正面10的方向上(图中X的方向上)的宽度比通路孔21在X方向上的宽度窄。此外，如图1A和1B所示，形成第一沟槽31以便围绕电路区域13a。
图5A和5B是用于说明制造根据第一实施例的半导体芯片的过程的示意性截面图。更具体地，图5A示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程。图5B示出了用于在通路孔中蚀刻绝缘层的制造过程。
接下来，如图5A所示，在半导体衬底12的背面11上、通路孔21中和第一沟槽31中共同形成由与绝缘层30、32相同材料构成的绝缘膜33。例如，借助等离子体增强CVD(化学气相沉积)来形成绝缘膜33，其提供了良好的阶梯覆盖。
在此，通路孔21的宽度比第一沟槽31的宽度更宽。因此，通过适当地调整绝缘膜33的厚度，以绝缘膜33填充第一沟槽31的内部，而不以绝缘膜33填充通路孔21的内部。
例如，在开始在半导体衬底12的背面11上、通路孔21中和第一沟槽31中共同形成绝缘膜33后，以绝缘膜33填充第一沟槽31的内部。随后，停止绝缘膜33的膜形成。这导致了一种结构，在其中以绝缘膜33填充第一沟槽31的内部，而不以绝缘膜33填充通路孔21的内部。在通路孔21的侧面21w上形成的绝缘膜33的厚度例如大约是第一沟槽31的宽度的一半。
在形成绝缘膜33后，在通路孔21的侧面21w上形成的绝缘膜33相当于前述绝缘层32，嵌套在第一沟槽31中的绝缘膜33相当于前述绝缘层30。
接下来，如图5B所示，通过诸如RIE(反应离子蚀刻)之类的各向异性蚀刻，选择性地去除在通路孔21的底面21b上沉积的绝缘膜33。必要时，去除在半导体衬底12的背面11上形成的绝缘膜33。这样，在通路孔21的侧面21w上设置绝缘层32。此外，在第一沟槽31中设置绝缘层30。
图6A和6B是用于说明制造根据第一实施例的半导体芯片的过程的示意性截面图。更具体地，图6A示出了用于在半导体衬底的背面上和通路孔中形成导电层的制造过程。图6B示出了用于在通路孔中形成过孔的制造过程。
接下来，如图6A所示，通过溅射法在半导体衬底12的背面11上和通路孔21中形成阻挡金属层22。
随后，在半导体衬底12的背面11上和通路孔21中，经由阻挡金属层22形成导电层23。例如，通过电解镀覆方法或CVD来形成导电层23。
已经去除了沉积在通路孔21的底面21b上的绝缘膜33。因此，导电层23接触到电路部13。
接下来，如图6B所示，借助CMP(化学机械抛光)去除在通路孔21以外形成的导电层23的多余部分和在半导体衬底22的背面11上形成的阻挡金属层22的多余部分。这样，在通路孔21中形成连接到电路部13的过孔20。
图7A和7B是用于说明制造根据第一实施例的半导体芯片的过程的示意性截面图。更具体地，图7A示出了用于在半导体衬底上执行切割处理的制造过程。图7B示出了单片化的半导体芯片。
接下来，如图7A所示，在半导体衬底12上执行切割处理。在第一实施例中，为了避免半导体衬底12切割时的碎化和破裂，借助激光切割来分割半导体衬底12。例如，沿着切割线90，用激光91照射半导体衬底12。代替激光切割，也可以将等离子体蚀刻用于分割半导体衬底12。因此，将半导体衬底12单片化为半导体芯片1A。在图7B中示出了这个状态。
随后，将多个单片化的半导体芯片1A堆叠并用密封树脂加以密封。这样，形成了多芯片封装型半导体器件(稍后说明)。在将热固树脂用作密封树脂的情况下，在密封半导体芯片1A时对半导体芯片1A进行加热。
取决于膜形成条件，可以在绝缘层30中产生前述缝隙状空间30s。在此情况下，代替半导体芯片1A，形成了半导体芯片1B。
图8A和8B是用于说明根据第一实施例的半导体芯片的功能的示意性截面图。
图8A示出了半导体芯片1A。图8B示出了半导体芯片1B。
在半导体芯片1A、1B中，以环形第一沟槽31围绕电路部13。在半导体芯片1A中，在沟槽31中设置绝缘层30。在半导体芯片1B中，用绝缘层30覆盖第一沟槽31的侧面31w。
保护环结构部14包括金属保护环。因此，如果沿着切割线90来切割半导体衬底12，保护环的金属成分会附着到切面85上。附着的金属会充当杂质金属源。
借助激光切割或等离子体蚀刻来形成切面85。这个切割不是使用切割刀片的机械切割处理。因此，将切面85形成为相对光滑的表面。这样，切面85会不具有足够的功能来对杂质金属进行吸杂。于是，如上所述，保护环中的金属成分可以附着到切面85上。
然而，在半导体芯片1A、1B中，在切割后，即使对半导体芯片进行加热或半导体芯片自身的温度增大了，绝缘层30也抑制杂质金属热扩散到半导体芯片中。更具体地，以箭头d示出杂质金属的扩散。如箭头d所示，绝缘层30充当阻挡金属层，以抑制杂质金属热扩散到半导体芯片中。因此，在半导体芯片1A、1B中，不太可能出现特性劣化和可靠性降低。
此外，绝缘层30的材料是氮化硅(Si3N4)、碳化硅(SiC)、碳氮化硅(SiCN)和二氧化硅(SiO2)中的至少一种。这种材料的线性膨胀系数小于构成过孔20的材料(例如，铜(Cu))的线性膨胀系数。
如果将由铜(Cu)制成的金属层嵌套在第一沟槽31中，就使得在金属层的线性膨胀系数与半导体衬底12的线性膨胀系数之间的差变大。这样，当堆叠半导体芯片或用密封树脂进行密封时，将过多的应力施加到半导体芯片。这在半导体芯片中产生了破裂或者使半导体芯片自身变形。
与此相反，在半导体芯片1A、1B中，在第一沟槽31中设置绝缘层30。在绝缘层30的线性膨胀系数与半导体衬底12的线性膨胀系数之间的差小于在金属层的线性膨胀系数与半导体衬底12的线性膨胀系数之间的差。这样，堆叠半导体芯片1A、1B或用密封树脂进行密封时，释放了应力。因此，半导体芯片1A、1B不太倾向于破裂。此外，半导体芯片1A、1B不太倾向于变形。
在半导体芯片1A、1B中，在通路孔21中的侧面21w上形成绝缘层32的同时，在第一沟槽31中形成绝缘层30。这是可以实现的，因为第一沟槽31的宽度比通路孔21的宽度窄。
换句话说，在半导体芯片1A、1B中，可以使绝缘层30的面积与整个芯片面积的比值更低。结果，在半导体芯片1A、1B中，可以增大电路部13的面积比。
如果用金属层填充第一沟槽31的内部，在这个金属层与第一沟槽31之间就需要阻挡金属层。这个阻挡金属层对于避免金属层中的金属成分扩散到半导体衬底中是必要的部件。因此，不可避免地使得第一沟槽31的宽度更宽。这限制了电路部13的面积比的增大。另一方面，第一沟槽31中的金属层会由于从芯片外部吸收的水分而性能降低。结果，第一沟槽中的金属层自身可以充当杂质金属源。
与此相反，在半导体芯片1A、1B中，在第一沟槽31中形成绝缘层30。这样，第一沟槽31中的材料不充当杂质金属源。
因此，根据第一实施例，形成了具有良好特性和高可靠性的半导体芯片。
(第二实施例)
图9A和9B是根据第二实施例的半导体芯片的芯片边缘区域的背面一侧的示意性平面图。更具体地，图9A是半导体芯片的背面一侧的完整视图。图9B是图9A的部分A的放大图。
如在垂直于半导体衬底12的正面10的方向上所观察的，在半导体芯片2中，外围区域14a的半导体衬底12包括部分31s，在此，电路区域13a一侧上的半导体衬底12与电路区域13a的相对侧上的半导体衬底12跨越(across)第一沟槽31相连接。就是说，在半导体芯片2中，围绕电路区域13a的第一沟槽31是不连续的。这个不连续部分构成部分31s。
在半导体芯片2中，部分31s夹在第一沟槽31的第一端部31a与第一沟槽31的第二端部31b之间。在部分31s中，第一沟槽31的第一端部31a与第一沟槽31的第二端部31b彼此相对。在半导体芯片2中，第二沟槽35进一步从第一端部31a或者第二端部31b延伸。第一沟槽31与第二沟槽35隔着(across)半导体衬底12而彼此相对。在第一沟槽31外，进一步设置了从第一端部31a或者第二端部31b延伸的第二沟槽35。在第二沟槽中，设置了绝缘层30。
例如，图9B示出了在第一沟槽31的与电路区域13a一侧上的半导体衬底12的相对侧上的半导体衬底12中设置了从第二端部31b延伸的第二沟槽35的情况。第一沟槽31和第二沟槽35总体上平行延伸。
可替换地，第二沟槽35可以从第一端部31a延伸。此外，可以在第一沟槽31的电路区域13a一侧的半导体衬底12中设置第二沟槽35。
如从外围区域14a向电路区域13a所观察的，在半导体芯片2的这种结构中，部分31s由第二沟槽35遮蔽。就是说，即使部分第一沟槽31不连续，由于第二沟槽35的存在，类似迷宫一样地延长了杂质金属的扩散路径。因此，半导体芯片2具有对杂质金属的高阻挡性能。在此，由A表示的位置不局限于一个位置，而可以是多个位置。
此外，半导体芯片2包括半导体衬底12从第一沟槽31的电路区域13a一侧通过部分31s到第一沟槽31外侧是连续的部分。这进一步增大了半导体芯片2的外围区域14a的强度。
(第三实施例)
图10A到10C是根据第三实施例的半导体芯片的芯片边缘区域的示意性截面图。更具体地，图10A是形成半导体芯片后的状态的示意性截面图。图10B示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程。图10C示出了用于在通路孔和第一沟槽中形成阻挡金属层的制造过程。
在图10A所示的半导体芯片3中，在绝缘层30中进一步插入了阻挡金属层25。就是说，阻挡金属层25被绝缘层30夹在中间。在半导体芯片3中，第一沟槽31的宽度比半导体芯片1A的第一沟槽31宽。随后，在第一沟槽31中，嵌套了绝缘层30和阻挡金属层25。换句话说，在第一沟槽31中，在X方向上形成了绝缘层30/阻挡金属层25/绝缘层30的层叠膜。阻挡金属层25的材料例如是钛(Ti)。
在随后的过程中执行制造半导体芯片3的过程。
例如，如图10B所示，在通路孔21的侧面21w上形成绝缘层32。在第一沟槽31中形成绝缘层30。在此，在第一沟槽31的内部没有填充第二绝缘层30的状态下停止绝缘膜33的形成。
接下来，如图10C所示，在通路孔21中，经由绝缘层32形成阻挡金属层22。在第一沟槽31中，经由绝缘层30形成阻挡金属层25。结果，执行参考图6A描述的制造过程及随后的过程。这样，形成半导体芯片3。
在这种结构中，在第一沟槽31中，除了绝缘层30之外还设置了阻挡金属层25。这进一步改进了对杂质金属的阻挡性能。此外，使得第一沟槽31的宽度更宽。这增大了绝缘层30的类型的选择自由度以及绝缘层30的膜厚度的选择自由度。
(第四实施例)
图11A和11B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图。更具体地，图11A示出了用于制备半导体衬底的制造过程。图11B示出了用于在半导体衬底中形成通路孔和第一沟槽的制造过程。
如图11A所示，制备具有正面10和在正面10的相对侧上的背面11的半导体衬底12。半导体衬底12在切割前处于晶片状态。
接下来，如图11B所示，在半导体衬底12的正面10一侧上形成的电路区域13a中，在半导体衬底12中从正面10朝向背面11形成至少一个通路孔21。此外，在围绕电路区域13a的外围区域14a中，在半导体衬底12中从正面10朝向背面11形成至少一个第一沟槽31。例如，借助光刻工艺和蚀刻工艺来形成通路孔21和第一沟槽31。使得第一沟槽31在平行于正面10的方向上(X方向上)的宽度比通路孔21在平行于正面10的方向上的宽度窄。形成第一沟槽31以便围绕电路区域13a。
图12A和12B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图。更具体地，图12A示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程。图12B示出了用于在通路孔中形成阻挡金属层的制造过程。
接下来，如图12A所示，在半导体衬底12的正面10上、通路孔21中和第一沟槽31中借助等离子体增强CVD共同形成由与绝缘层30、32相同的材料构成的绝缘膜33。
在此，通路孔21的宽度比第一沟槽31的宽度更宽。因此，通过适当地调整绝缘膜33的厚度，以绝缘膜33填充第一沟槽31的内部，而不以绝缘膜33填充通路孔21的内部。
例如，在开始在半导体衬底12的正面10上、通路孔21中和第一沟槽31中共同形成绝缘膜33后，以绝缘膜33填充第一沟槽31的内部。随后，停止绝缘膜33的膜形成。这导致了一种结构，在其中，以绝缘膜33填充第一沟槽31的内部，而不以绝缘膜33填充通路孔21的内部。在通路孔21的侧面21w上形成的绝缘膜33的厚度大约为第一沟槽31的宽度的一半。
在形成绝缘膜33后，在通路孔21的侧面21w上形成的绝缘膜33相当于前述的绝缘层32，嵌套在第一沟槽31中的绝缘膜33相当于前述的绝缘层30。就是说，在通路孔21的侧面21w上形成绝缘层32，在第一沟槽31中形成绝缘层30。
接下来，如图12B所示，通过溅射法在半导体衬底12的正面10上和通路孔21中形成阻挡金属层22。
图13A和13B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图。更具体地，图13A示出了用于在半导体衬底的通路孔中和正面一侧上形成导电层的制造过程。图13B示出了用于在通路孔中形成过孔的制造过程。
接下来，如图13A所示，在半导体衬底12的正面10上和通路孔21中经由阻挡金属层22形成导电层23。例如，通过电解镀覆方法或CVD来形成导电层23。
接下来，如图13B所示，通过CMP去除在通路孔21以外形成的导电层23的多余部分和在半导体衬底12的正面10上形成的阻挡金属层22的多余部分。这样，在通路孔21中形成可连接到电路部13的过孔20。
图14A和14B是用于说明制造根据第四实施例的半导体芯片的过程的示意性截面图。更具体地，图14A示出了用于在半导体衬底的正面一侧上形成元件部和保护环结构部的制造过程。图14B示出了用于研磨半导体衬底的背面一侧的制造过程。
接下来，如图14A所示，在半导体衬底12的正面10一侧上的电路区域13a中形成包括元件和布线的电路部13。在外围区域14a中形成保护环结构部。
接下来，如图14B所示，对半导体衬底12的背面11一侧进行研磨，以便从背面11露出过孔20和绝缘层30。
结果，沿着切割线90使半导体衬底12单片化。同样借助这个制造过程可以形成半导体芯片1A。
(第五实施例)
图15A和15B是用于说明制造根据第五实施例的半导体芯片的过程的示意性截面图。更具体地，图15A示出了用于在半导体衬底中形成通路孔和第一沟槽的制造过程。图15B示出了用于在通路孔和第一沟槽中形成绝缘层的制造过程。
如图15A所示，制备包括电路部13和在正面10一侧上围绕电路部13的保护环结构部14的半导体衬底12。随后，从半导体衬底12的正面10朝向背面11形成至少一个通路孔21。通路孔21穿过电路部13的一部分，并延伸到电路部13的所述部分以下的半导体衬底12中。此外，形成至少一个第一沟槽31。第一沟槽31穿过保护环结构部14的一部分，并延伸到保护环结构部14的所述部分以下的半导体衬底12中。
例如，从半导体衬底12的正面10一侧借助光刻工艺和蚀刻工艺来形成的通路孔21和第一沟槽31。使第一沟槽31在平行于半导体衬底12的正面10的方向上(图中X的方向上)的宽度比通路孔21在X方向上的宽度窄。此外，形成第一沟槽31以便围绕电路区域13a。
接下来，如图15B所示，在半导体衬底12的正面10上、通路孔21中和第一沟槽31中借助等离子体增强CVD共同形成由与绝缘层30、32相同的材料构成的绝缘膜33。
在此，通路孔21的宽度比第一沟槽31的宽度更宽。因此，通过适当地调整绝缘膜33的厚度，以绝缘膜33填充第一沟槽31的内部，而不以绝缘膜33填充通路孔21的内部。
例如，在开始在半导体衬底12的正面10上、通路孔21中和第一沟槽31中共同形成绝缘膜33后，以绝缘膜33填充第一沟槽31的内部。随后，停止绝缘膜33的膜形成。这导致了一种结构，在其中以绝缘膜33填充了第一沟槽31的内部的，而不以绝缘膜33填充通路孔21的内部。在通路孔21的侧面21w上形成的绝缘膜33的厚度大约是第一沟槽31的宽度的一半。
在形成绝缘膜33后，在通路孔21的侧面21w上形成的绝缘膜33相当于前述绝缘层32，嵌套在第一沟槽31中的绝缘膜33相当于前述绝缘层30。就是说，在通路孔21的侧面21w上形成绝缘层32，在第一沟槽31中形成绝缘层30。
接下来，通过溅射法在半导体衬底12的正面10上和通路孔21中形成阻挡金属层22。
图16A和16B是用于说明制造根据第五实施例的半导体芯片的过程的示意性截面图。更具体地，图16A示出了用于在半导体衬底的通路孔中和正面一侧上形成导电层的制造过程。图16B示出了用于在通路孔中形成过孔的制造过程。
接下来，如图16A所示，在半导体衬底12的正面10上和通路孔21中经由阻挡金属层22形成导电层23。例如，通过电解镀覆方法或CVD来形成导电层23。
接下来，如图16B所示，通过CMP去除在通路孔21以外形成的导电层23的多余部分和在半导体衬底12的正面10上形成的阻挡金属层22的多余部分。这样，在通路孔21中形成连接到电路部13的过孔20。可替换地，电路部13和通路孔21可以分别由连接布线连接。
图17是用于说明制造根据第五实施例的半导体芯片的过程的示意性截面图。更具体地，图17示出了用于研磨半导体衬底的背面一侧的制造过程。
在形成过孔20后，如图17所示，对半导体衬底12的背面11一侧进行研磨，以便从背面11露出过孔20和绝缘层30。
随后，沿着切割线90对半导体衬底12进行单片化。同样借助这个制造过程可以形成半导体芯片1A。
(第六实施例)
图18是根据第六实施例的半导体器件的示意性截面图。
图18中所示的半导体器件4是多芯片封装型半导体器件。图18示出了一个实例，在其中将半导体芯片1A堆叠在布线衬底50上。在布线衬底50的下表面一侧上，布置了充当外部连接端子的多个焊球52。
堆叠在半导体器件4中的半导体芯片不局限于半导体芯片1A。堆叠两个或者更多个半导体芯片1A、1B、2、3中的一种。如图18所示，当堆叠半导体芯片1A时，相应半导体芯片1A的过孔20由电极40彼此相连接。用密封树脂来密封两个和更多个半导体芯片1A。
以上已经参考实例来说明了各实施例。然而，实施例不局限于这些实例。更具体地，本领域技术人员可以适当地修改这些实例。只要这种修改包括了实施例的特征，它们也包含在实施例的范围中。包括在以上实例中的组件及其布局、材料、条件、形状、尺寸等不局限于所示出的，而可以适当地修改。
此外，可以组合包括在以上实施例中的组件，只要在技术上是可行的。只要这种组合包括了实施例的特征，它们也包含在实施例的范围内。另外，在实施例的精神内，本领域技术人员可以设想各种修改和变化。会理解，这种修改和变化也包含在实施例的范围内。
尽管已经说明了特定实施例，但仅借助实例来呈现这些实施例，而且并非旨在限制本发明的范围。实际上，本文所述的创新实施例可以以多种其他形式来体现；此外，在不背离本发明的精神的情况下，可以做出本文所述实施例的形式上的各种省略、替换和改变。所附权利要求及其等价物旨在覆盖落入本发明的范围和精神内的此类形式或者修改。
根据本发明，可以考虑以下附录中描述的结构。
(附录1)
一种用于制造半导体芯片的方法，包括：
制备半导体衬底，其具有第一主表面和在所述第一主表面的相对侧的第二主表面，所述半导体衬底设有电路部，该电路部包括元件和布线，以及在第一主表面一侧上围绕所述电路部的保护环结构部；
如在垂直于所述第一主表面的方向上所观察的，在包括电路部的电路区域的半导体衬底中形成通路孔，并在围绕电路区域且包括保护环结构部的外围区域的半导体衬底中形成第一沟槽，以使得第一沟槽在平行于第一主表面的方向上的宽度比通路孔在所述平行方向上的宽度窄；
在通路孔的侧面上形成第一绝缘层，并在第一沟槽中形成第二绝缘层；及
在通路孔中形成连接到电路部的过孔。
(附录2)
如附录1所述的方法，其中，从半导体衬底的第二主表面朝向第一主表面，形成将部分电路部向第二主表面一侧打开的通路孔，及从半导体衬底的第二主表面朝向第一主表面，形成将部分保护环结构部向第二主表面一侧打开的第一沟槽。
(附录3)
如附录1所述的方法，进一步包括，在通路孔的侧面上形成第一绝缘层并在第一沟槽中形成第二绝缘层后：
经由通路孔中的第一绝缘层形成第一阻挡金属层，及经由第二绝缘层在第一沟槽中形成第二阻挡金属层。
(附录4)
如附录3所述的方法，其中，通过在通路孔中、第一沟槽中和在第二主表面上形成阻挡金属膜来形成第一阻挡金属层和第二阻挡金属层，及随后去除第二主表面上形成的阻挡金属膜的一部分。
(附录5)
如附录3所述的方法，其中，形成第二绝缘层包括：
在第二主表面上、通路孔的侧面上和第一沟槽的内部中共同形成绝缘膜；及
通过去除第二主表面上的绝缘膜的一部分，在通路孔的侧面上形成第一绝缘层，及在第一沟槽中形成第二绝缘层。
(附录6)
如附录1所述的方法，其中，从半导体衬底的第一主表面朝向第二主表面，形成穿过电路部的一部分，并延伸到电路部的该部分以下的半导体衬底中的通路孔，及形成穿过保护环结构部的一部分，并延伸到保护环结构部的该部分以下的半导体衬底中的第一沟槽。
(附录7)
如附录6所述的方法，进一步包括，在形成过孔后：
通过研磨第二主表面一侧上的半导体衬底而从第二主表面露出过孔和绝缘层。
(附录8)
一种用于制造半导体芯片的方法，包括：
制备半导体衬底，其具有第一主表面和在所述第一主表面的相对侧的第二主表面；
在半导体衬底中，形成在形成于半导体衬底的第一主表面一侧上的电路区域中从第一主表面朝向第二主表面的通路孔，及在半导体衬底中，形成在围绕电路区域的外围区域中从第一主表面朝向第二主表面的第一沟槽，以使得第一沟槽在平行于第一主表面的方向上的宽度比通路孔在所述平行方向上的宽度窄；
在通路孔的侧面上形成第一绝缘层，并在第一沟槽中形成第二绝缘层；
在通路孔中形成可连接到电路部的过孔；
形成电路部，其包括半导体衬底的电路区域中的元件和布线，以及在在半导体衬底的外围区域中形成保护环结构部；及
通过研磨第二主表面一侧上的半导体衬底而从第二主表面露出过孔和绝缘层。
(附录9)
如附录8所述的方法，进一步包括，在通路孔的侧面上形成第一绝缘层并在第一沟槽中形成第二绝缘层后：
经由通路孔中的第一绝缘层形成第一阻挡金属层，及经由第一沟槽中的第二绝缘层形成第二阻挡金属层。
(附录10)
如附录8所述的方法，其中，形成第二绝缘层包括：
在第一主表面上、通路孔的侧面上及在第一沟槽的内部中共同形成绝缘膜；及
通过去除第一主表面上的一部分绝缘膜，在通路孔的侧面上形成第一绝缘层，及在第一沟槽中形成第二绝缘层。

Claims (20)

1.一种半导体芯片，包括：
半导体衬底，具有第一主表面和在所述第一主表面的相对侧的第二主表面，所述半导体衬底设置有包括元件和布线的电路部以及在所述第一主表面一侧上围绕所述电路部的保护环结构部；
过孔，设置在从所述半导体衬底的所述第一主表面一侧延伸到所述第二主表面一侧的通路孔中；以及
绝缘层，设置在从所述半导体衬底的所述第一主表面一侧延伸到所述第二主表面一侧的第一沟槽中，
如在垂直于所述半导体衬底的所述第一主表面的方向上所观察的，
所述通路孔位于包括所述电路部的电路区域中，
所述第一沟槽位于围绕所述电路部且包括所述保护环结构部的外围区域中，并且
所述第一沟槽在平行于所述第一主表面的方向上的宽度比所述通路孔在所述平行方向上的宽度窄。
2.根据权利要求1所述的芯片，其中，如在垂直于所述半导体衬底的所述第一主表面的方向上所观察的，所述第一沟槽围绕所述电路区域。
3.根据权利要求1所述的芯片，其中，如在垂直于所述半导体衬底的所述第一主表面的方向上所观察的，在设置于所述第一构造中的所述绝缘层外侧，所述芯片进一步包括在围绕所述第一沟槽的另一个第一沟槽中设置的绝缘层。
4.根据权利要求1所述的芯片，其中，
如在垂直于所述半导体衬底的所述第一主表面的方向上所观察的，所述外围区域的半导体衬底包括一个部分，在该部分处所述电路区域一侧上的半导体衬底和与所述电路区域相对一侧上的半导体衬底跨越所述第一沟槽相连接，
所述部分夹置在所述第一沟槽的第一端部和所述第一沟槽的第二端部之间，并且
所述芯片进一步包括设置在从所述第一端部或者所述第二端部延伸到所述第一沟槽外侧的第二沟槽中的绝缘层。
5.根据权利要求1所述的芯片，进一步包括：
插入到所述绝缘层中的阻挡金属层。
6.根据权利要求1所述的芯片，其中，所述绝缘层的材料包括氮化硅(Si3N4)、碳化硅(SiC)、碳氮化硅(SiCN)和二氧化硅(SiO2)中的至少一种。
7.根据权利要求1所述的芯片，其中，在所述过孔与所述半导体衬底之间设置包括与所述绝缘层的材料相同的材料的绝缘层。
8.根据权利要求5所述的芯片，其中，在所述过孔与所述半导体衬底之间设置包括与所述阻挡金属层的材料相同的材料的阻挡金属层。
9.根据权利要求1所述的芯片，其中，如在垂直于所述半导体衬底的所述第一主表面的方向上所观察的，所述第一沟槽是闭合环形沟槽。
10.根据权利要求1所述的芯片，其中，在平行于所述半导体衬底的所述第一主表面的方向上，如从所述外围区域向所述电路区域所观察的，所述电路区域中的所述半导体衬底由设置在所述第一沟槽中的所述绝缘层所分隔。
11.根据权利要求1所述的芯片，其中，在所述第一沟槽中设置的所述绝缘层中形成空间。
12.根据权利要求4所述的芯片，其中，所述第一沟槽和所述第二沟槽隔着所述半导体衬底而彼此相对。
13.根据权利要求4所述的芯片，其中，所述第二沟槽平行于所述第一沟槽延伸。
14.根据权利要求4所述的芯片，其中，在平行于所述半导体衬底的所述第一主表面的方向上，如从所述外围区域向所述电路区域所观察的，所述部分由设置在所述第二沟槽中的所述绝缘层遮蔽。
15.根据权利要求1所述的芯片，其中，
如在垂直于所述半导体衬底的所述第一主表面的方向上所观察的，所述外围区域的所述半导体衬底包括一个部分，在该部分处所述电路区域一侧上的半导体衬底和与所述电路区域相对一侧上的半导体衬底跨越所述第一沟槽相连接，
所述部分夹置在所述第一沟槽的第一端部和所述第一沟槽的第二端部之间，并且
所述芯片进一步包括设置在从所述第一端部或者所述第二端部延伸到所述第一沟槽之内的第二沟槽中的绝缘层。
16.一种半导体芯片，包括：
半导体衬底，具有第一主表面和在所述第一主表面的相对侧的第二主表面，所述半导体衬底设置有包括元件和布线的电路部以及在所述第一主表面一侧上围绕所述电路部的保护环结构部；
过孔，设置在从所述半导体衬底的所述第一主表面一侧延伸到所述第二主表面一侧的通路孔中；及
抑制部，被配置为对设置在所述半导体衬底中的杂质金属的扩散进行抑制，
如在垂直于所述半导体衬底的所述第一主表面的方向上所观察的，
所述通路孔位于包括所述电路部的电路区域中，
所述抑制部位于围绕所述电路部且包括所述保护环结构部的外围区域中，并且
所述抑制部在平行于所述第一主表面的方向上的宽度比所述通路孔在所述平行方向上的宽度窄。
17.根据权利要求16所述的芯片，其中，所述抑制部从所述半导体衬底的所述第一主表面一侧延伸到所述第二主表面一侧。
18.根据权利要求16所述的芯片，其中，如在垂直于所述半导体衬底的所述第一主表面的方向上所观察的，所述抑制部围绕所述电路区域。
19.根据权利要求16所述的芯片，其中，在平行于所述半导体衬底的所述第一主表面的方向上，如从所述外围区域向所述电路区域所观察的，所述电路区域中的所述半导体衬底由所述抑制部分隔。
20.一种半导体器件，包括：
半导体芯片，所述半导体芯片包括：
半导体衬底，具有第一主表面和在所述第一主表面的相对侧的第二主表面，所述半导体衬底设置有包括元件和布线的电路部以及在所述第一主表面一侧上围绕所述电路部的保护环结构部；
过孔，设置在从所述半导体衬底的所述第一主表面一侧延伸到所述第二主表面一侧的通路孔中；以及
绝缘层，设置在从所述半导体衬底的所述第一主表面一侧延伸到所述第二主表面一侧的第一沟槽中，
如在垂直于所述半导体衬底的所述第一主表面的方向上所观察的，
所述通路孔位于包括所述电路部的电路区域中，
所述第一沟槽位于围绕所述电路部且包括所述保护环结构部的外围区域中，并且
所述第一沟槽在平行于所述第一主表面的方向上的宽度比所述通路孔在所述平行方向上的宽度窄，
堆叠两个或更多个所述半导体芯片，并且
用密封树脂来密封所述两个或更多个半导体芯片。
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