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JP5354765B2 - 三次元積層構造を持つ半導体装置の製造方法 - Google Patents

三次元積層構造を持つ半導体装置の製造方法 Download PDF

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JP5354765B2
JP5354765B2 JP2006531871A JP2006531871A JP5354765B2 JP 5354765 B2 JP5354765 B2 JP 5354765B2 JP 2006531871 A JP2006531871 A JP 2006531871A JP 2006531871 A JP2006531871 A JP 2006531871A JP 5354765 B2 JP5354765 B2 JP 5354765B2
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semiconductor
substrate
insulating film
semiconductor circuit
film
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カミヤチョウ アイピー ホールディングス
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Description

本発明は、種々の機能を持つ複数の半導体回路層を積層してなる三次元積層構造を持つ半導体装置（三次元積層半導体装置）の製造方法に関し、さらに言えば、積層された前記半導体回路層間の縦方向（積層方向）の電気的接続を行うための埋込配線の形成を含む、三次元積層半導体装置の製造方法に関する。ここに「埋込配線（buried interconnections）」とは、前記半導体回路層の各々の内部に埋設された積層方向の電気的接続用の配線を言う。
近年、複数の半導体チップを積層して三次元構造とした半導体装置が提案されている。例えば、栗野らは１９９９年に発行された「１９９９アイ・イー・ディー・エム テクニカル・ダイジェスト」において、「三次元構造を持つインテリジェント・イメージセンサ・チップ」を提案している（非特許文献１参照）。
このイメージセンサ・チップは、４層構造を持っており、第１半導体回路層にプロセッサ・アレイと出力回路を配置し、第２半導体回路層にデータラッチとマスキング回路を配置し、第３半導体回路層に増幅器とアナログ・デジタル変換器を配置し、第４半導体回路層にイメージセンサ・アレイを配置している。イメージセンサ・アレイの最上面は、マイクロレンズ・アレイを含む石英ガラス層で覆われており、マイクロレンズ・アレイはその石英ガラス層の表面に形成されている。イメージセンサ・アレイ中の各イメージセンサには、半導体受光素子としてフォトダイオードが形成されている。４層構造を構成する各半導体回路層の間は、接着剤を用いて機械的に接続されていると共に、導電性プラグを用いた埋込配線とそれら埋込配線に接触せしめられたマイクロバンプ電極とを用いて電気的に接続されている。
このイメージセンサ・チップは、各半導体回路層の間の電気的接続にボンディング・ワイヤは使用されていない。したがって、支持基板上に複数の半導体チップを積層・一体化すると共にそれら半導体チップの周囲にボンディング・ワイヤを配置し、それボンディング・ワイヤによって前記半導体チップ間の電気的接続を実現した三次元構造の半導体装置（これは特許文献１に開示されているように従来より公知である）とは異なっている。
また、李らは、２０００年４月に発行された「日本応用物理学会誌」において、「高度並列画像処理チップ用の三次元集積技術の開発」とのタイトルで、栗野らの提案した上記固体イメージセンサと同様のイメージセンサを含む画像処理チップを提案している（非特許文献２）。
李らの画像処理チップは、栗野らが上記論文で提案した固体イメージセンサとほぼ同じ構造を持っている。
上述した三次元積層構造を持つ従来のイメージセンサ・チップと画像処理チップは、いずれも、所望の半導体回路を内蔵した複数の半導体ウェハー（以下、単にウェハーともいう）を積層して互いに固着させた後、得られたウェハー積層体を切断（ダイシング）して複数のチップ群に分割することにより製造される。すなわち、内部に半導体回路を形成した半導体ウェハーをウェハーレベルで積層・一体化することにより三次元積層構造を形成し、それを分割してイメージセンサ・チップまたは画像処理チップを得ているのである。
なお、これら従来のイメージセンサ・チップと画像処理チップでは、当該チップの内部の積層された複数の半導体回路のそれぞれが「半導体回路層」を構成する。
さらに、特許文献２には、半導体基板に、径小部と径大部とが連接された凸型構造を有し、且つ前記径小部の端部が前記半導体基板の第１主面に露呈され、前記径大部の端部が前記半導体基板の第２主面に露呈される貫通孔を形成し、次に、その貫通孔の壁面を絶縁膜で覆ってからその内部に導電体を埋設して導電体プラグを形成し、その後、前記第１主面に多層配線層を形成する、半導体チップの製造方法が開示されている。この製造方法によれば、デバイスの集積度が高く、バンプとの固着強度が高く、熱応力ストレスに対する高い信頼性が得られる、とされている。
栗野ら、「三次元構造を持つインテリジェント・イメージセンサ・チップ」、１９９９年アイ・イー・ディー・エム テクニカル・ダイジェストｐ．３６．４．１〜３６．４．４（H. Kurino et al.," Intelligent Image Sensor Chip with Three Dimensional Structure", 1999 IEDM Technical Digest, pp. 36.4.1 - 36.4.4, 1999） 李ら、「高度並列画像処理チップ用の三次元集積技術の開発」、「日本応用物理学会誌」第３９巻、ｐ．２４７３〜２４７７、第１部４Ｂ、２０００年４月、（K. Lee et al.," Development of Three-Dimensional Integration Technology for Highly Parallel Image-Processing Chip", Jpn. J. Appl. Phys. Vol. 39, pp. 2474 - 2477, April 2000） 特開２００２−１１０９０２号公報（図１、図４） 特開２００４−１４６５７号公報（図１−図９）
上述した従来の三次元積層構造を持つイメージセンサ・チップと画像処理チップの製造工程では、ウェハー積層体（これは複数の半導体ウェハーを積層・一体化して構成される）の内部における半導体回路層（ここでは半導体ウェハー）間の縦方向（積層方向）の電気的接続は、各半導体回路層を積層方向に貫通して形成された微細な埋込配線（あるいは導電性プラグ）と、それら埋込配線の端に固着されたマイクロバンプ電極とを使用して行われている。しかし、埋込配線とマイクロバンプ電極の具体的な形成方法は明示されていない。埋込配線もマイクロバンプ電極も数μｍ程度の大きさであって極めて微細であるだけでなく、多数が近接して配置されるので、これらを実現するのは容易ではない。このため、そのような埋込配線とマイクロバンプ電極を使用した信頼性の高い積層方向の電気的接続を実現する方法が要望されている。
また、ウェハー積層体の内部の半導体回路層（半導体ウェハー）は、一般に、当該半導体回路層を形成する半導体基板の表面に形成された複数の半導体素子と、層間絶縁膜を介してそれら半導体素子の上に形成された配線構造とから構成される。このため、埋込配線（あるいは導電性プラグ）は、半導体基板上の半導体素子のレイアウトや配線構造内の配線のレイアウトや製造工程に応じて最適な方法で形成する必要がある。例えば、配線構造内の配線のレイアウトの如何によっては、配線構造を貫通する埋込配線（あるいは導電性プラグ）を形成できない場合があり、また、半導体基板の表面側からでは埋込配線用のトレンチを形成することが困難または不可能な場合もある。よって、このような制約にも対応できることが望ましい。
これら二つの要望は、上述した従来の三次元積層構造を持つイメージセンサ・チップと画像処理チップの製造工程において、「ウェハー積層体」に代えて、複数の半導体チップを積層・一体化してなる「チップ積層体」を使用する場合にも言えることである。
上述した特許文献２に開示された半導体チップの製造方法は、半導体基板に、径小部と径大部とが連接された凸型構造を有する貫通孔を形成する必要があるため、当該貫通孔を形成するためにはマスク形成工程とエッチング工程がそれぞれ二回必要である等の難点がある。
本発明は、これらの点を考慮してなされたものであって、その目的とするところは、積層された半導体回路層の間の積層方向の電気的接続を埋込配線を使用して容易に実現することができる、三次元積層構造を持つ半導体装置の製造方法を提供することにある。
本発明の他の目的は、積層された半導体回路層の各々の素子や回路のレイアウト（半導体回路層が配線構造を持つ場合は、前記素子や回路のレイアウトに加えて、その配線構造内の配線のレイアウトを含む）に起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、三次元積層構造を持つ半導体装置の製造方法を提供することにある。
ここに明記しない本発明の他の目的は、以下の説明及び添付図面から明らかになるであろう。
（１） 本発明の第１の観点による三次元積層構造を持つ半導体装置の製造方法は、
複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
複数の前記半導体回路層のうちの一つを構成する半導体基板の内部にその表面側から、第１絶縁膜で内壁面が覆われたトレンチを形成する工程と、
前記半導体基板の表面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と、
前記導電性プラグが形成された前記半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
前記素子または回路が形成された前記半導体基板の表面を第２絶縁膜で覆う工程と、
前記第２絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第１絶縁膜を前記半導体基板の裏面側に露出させる工程と、
前記半導体基板の裏面側に露出せしめられた前記第１絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程と
を備えてなることを特徴とするものである。
（２） 本発明の第１の観点の三次元積層構造を持つ半導体装置の製造方法では、上述したように、まず、複数の半導体回路層のうちの一つを構成する半導体基板の内部にその表面側から、第１絶縁膜で内壁面が覆われたトレンチを形成し、当該トレンチの内部に前記半導体基板の表面側から導電性材料を充填して導電性プラグを形成する。次に、前記導電性プラグが形成された前記半導体基板の内部または表面にその表面側から所望の素子または回路を形成し、その素子または回路が形成された前記半導体基板の表面を第２絶縁膜で覆う。そして、前記第２絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する。その後、前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去することによって、前記第１絶縁膜を前記半導体基板の裏面側に露出させる。続いて、前記半導体基板の裏面側に露出せしめられた前記第１絶縁膜を選択的に除去することによって、前記導電性プラグを前記半導体基板の裏面側に露出させる。
これらの工程はすべて公知のプロセス（例えば、ＣＶＤ法、等方性エッチング法、機械的研磨法、ＣＭＰ法など）を用いて実行することができる。また、前記支持基板または複数の前記半導体回路層の他の一つと、前記半導体基板の裏面側に露出せしめられた前記導電性プラグとの電気的接続は、前記半導体基板の表面に形成される配線（前記半導体基板が配線構造を有する場合は、その配線構造の内部の配線及び前記半導体基板の表面に形成される配線）を利用して容易に実現することができる。さらに、前記半導体基板の表面に形成される配線（配線構造が存在する場合は、その配線構造内の配線及び前記半導体基板の表面に形成される配線）と、前記トレンチの内部の前記導電性プラグとが、当該半導体回路層を積層方向に貫通する「埋込配線」となる。よって、この埋込配線を使用することにより、積層された前記半導体回路層の間の積層方向の電気的接続を容易に実現することができる。
また、本発明の第１の観点の半導体装置の製造方法では、前記トレンチの形成と前記導電性材料の充填が前記半導体基板の表面側から行われると共に、前記トレンチが前記第２絶縁膜（配線構造が存在する場合は、前記第２絶縁膜と前記配線構造）を貫通しない。このため、前記トレンチの形成と前記導電性材料の充填を前記半導体基板の裏面側から行えない場合や、前記第２絶縁膜（配線構造が存在する場合は、前記第２絶縁膜と前記配線構造）を貫通するトレンチの形成が不可能または困難な場合に、この製造方法は好適に適用できる。すなわち、前記半導体回路層の前記素子または回路のレイアウト（前記半導体回路層が配線構造を持つ場合は、前記素子や回路のレイアウトに加えて、その配線構造内の配線のレイアウトを含む）に起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる。
なお、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程において、第１電極を使用してもよい。この場合、前記第１電極は、前記第２絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に配置される。そして、前記半導体基板は、前記第１電極を使用して、前記支持基板または複数の前記半導体回路層の他の一つに固定される。
（３） 本発明の第１の観点の半導体装置の製造方法において、「支持基板」は、複数の半導体回路層を支持するに足る剛性を持つものであればよく、その材質は任意である。半導体であってもよいし、ガラスであってもよいし、その他の材質であってもよい。内部に回路が形成された半導体基板、すなわち、いわゆるＬＳＩウェハーでもよい。
「半導体回路層」は、半導体回路の層、換言すれば、層状に形成された半導体回路を意味する。したがって、「半導体回路層」は、「半導体基板」と、その半導体基板の内部または表面に形成された「素子」または「回路」とを有していればよく、他の構成は任意である。
前記「半導体基板」の内部または表面には、何らかの「回路」（例えば、増幅回路、信号処理回路など、あるいは所定の機能を提供する集積回路）が形成されるのが通常であるが、何らかの「素子」（例えば、受光素子）のみが形成されていてもよい。例えば、アレイ状に配置された多数の「受光素子」だけが、「半導体基板」の内部または表面に形成されていてもよい。「素子」としては、トランジスタ等の能動素子と、抵抗器等の受動素子とがあるが、いずれであってもよい。「能動素子」としては、典型的には、占有面積の小ささ等を考慮してＭＯＳ電界効果トランジスタ（Metal-Oxide-Semiconductor Field-Effect Transistor、ＭＯＳＦＥＴ）が使用されるが、ＭＯＳＦＥＴ以外のトランジスタでもよいし、ダイオード等でもよい。「受動素子」としては、例えば抵抗器、容量素子等が使用される。
前記「半導体基板」は、単一の半導体部材（例えば半導体ウェハーまたは半導体チップ）により形成されていてもよいし、複数の半導体部材（例えば半導体ウェハーまたは半導体チップ）により形成されていてもよい。また、前記「半導体基板」の物理寸法には制限はなく、半導体ウェハーのサイズ（ウェハーサイズ）でもよいし、半導体ウェハーを分割して得られるチップのサイズ（チップサイズ）でもよいし、ウェハーサイズとチップサイズの中間のサイズであってもよいし、ウェハーサイズより大きいサイズであってもよい。また、前記「半導体基板」の材質は任意であり、所望の半導体素子や回路を形成できるものであれば、シリコンでもよいし、化合物半導体でもよいし、その他の半導体でもよい。「半導体基板」の構造も任意であり、半導体製の単なる板でもよいし、いわゆるＳＯＩ（Silicon On Insulator）基板でもよい。
「トレンチ」は、所望の深さを持ち、埋込配線となる導電性材料を収容するものであればよく、構成は任意である。「トレンチ」の深さ、開口形状、開口寸法、断面形状等は、必要に応じて任意に設定できる。「トレンチ」の形成方法は、半導体基板をその表面側から選択的に除去して形成できるものであれば、任意の方法が使用できる。マスクを用いた異方性エッチング法が好適に使用できる。
トレンチの内壁面を覆う「第１絶縁膜」は、前記半導体回路層の「半導体基板」と、前記トレンチの内部に充填される「導電性材料」とを電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮx）等が好適に使用できる。「第１絶縁膜」の形成方法は、任意である。
トレンチの内部に充填される「導電性材料」は、導電性プラグ（埋込配線）として使用できるものであればよく、任意の材料が使用できる。例えば、ポリシリコン等の半導体、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属が好適に使用できる。「導電性材料」の充填方法は、前記半導体基板の表面側から導電性材料をトレンチの内部に充填できるものであれば、任意の方法が使用できる。
「第２絶縁膜」は、前記素子または回路が形成された半導体回路層の「半導体基板」の表面を覆って、当該表面をその隣接部分から電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮx）等が好適に使用できる。「第２絶縁膜」の形成方法は、任意である。
「第１電極」は、前記第２絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に配置されればよく、その構成と形状は任意に選択できる。「第１電極」は、好ましくは、前記第２絶縁膜上に直接または配線構造を介して間接的に形成されればよく、その構成と形状は任意に選択できる。「第１電極」は通常、第２絶縁膜の表面（半導体回路層が配線構造を持つ場合は、その配線構造の表面）から突出して形成されるが、必ずしも突出していなくてもよい。前記支持基板または複数の前記半導体回路層の他の一つとの電気的接続ができるものであれば足りる。「第１電極」の材質は、トレンチ内部の導電性プラグを用いる外部との電気的接続に使用できる導電性を有していれば、任意のものを使用できる。「第１電極」は、別個に形成された導電性材料片を、前記第２絶縁膜の表面または前記配線構造の表面（あるいは、前記支持基板または複数の前記半導体回路層の他の一つの対向面）に固着させて形成してもよいし、前記第２絶縁膜の表面または前記配線構造の表面（あるいは、前記支持基板または複数の前記半導体回路層の他の一つの対向面）に導電性材料をメッキ法等によって直接堆積させて形成してもよい。また、前記半導体基板の表面に形成され且つ前記第２絶縁膜で覆われた配線、または前記配線構造内の配線、または前記支持基板または複数の前記半導体回路層の他の一つの対向面に形成された配線を利用して形成してもよい。
「配線構造」の材質、構成、機能等は任意である。単層構造であってもよいし、多層構造であってもよい。通常は、一つまたは複数のパターン化された金属配線膜と、一つまたは複数の絶縁膜とから構成されるが、その具体的構成は必要に応じて任意に選択される。「配線構造」は、積層方向の電気的接続に使用される前記第１電極とは別に、前記支持基板または複数の前記半導体回路層の他の一つとの間の電気的接続のための電極を含んでいてもよい。
「前記第２絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程」を実行する方法は、特に限定されない。
「前記第１電極を使用して、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程」を実行する方法も、特に限定されない。典型的には、溶着または加熱下あるいは室温での加圧によって第１電極を前記支持基板または複数の前記半導体回路層の他の一つに接合し、接着剤を併用するが、これ以外の方法でもよい。溶着や直接的な加圧接合ができない場合は、適当な接合用金属（例えばＩｎ、Ａｕ、Ａｇ、Ｓｎ、Ｃｕ、Ａｌ、あるいはＷ等、またはそれらの二つ以上からなる合金またはそれらの二つ以上からなる積層膜）を間に挟んで接合を行う。
「前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第１絶縁膜を前記半導体基板の裏面側に露出させる工程」を実行する方法は、特に限定されない。典型的には、マスクを用いた等方性エッチング法や異方性エッチング法、またはＣＭＰ法が使用される。機械的研磨法を併用してもよい。
「前記半導体基板の裏面側に露出せしめられた前記第１絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程」を実行する方法は、特に限定されない。典型的には、マスクを用いた等方性エッチング法や異方性エッチング法、またはＣＭＰ法が使用される。
（４） 本発明の第１の観点の半導体装置の製造方法の好ましい例では、前記半導体回路層が、前記素子または回路に加えて、前記第２絶縁膜上に形成された配線構造を有しており、前記第１電極が前記第２絶縁膜上に前記配線構造を介して間接的に形成される。この例では、前記半導体回路層の前記素子または回路のレイアウトだけでなく、前記配線構造内の配線のレイアウトにも起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、という利点がある。
本発明の第１の観点の半導体装置の製造方法の他の好ましい例では、前記半導体基板の裏面側に前記第１絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第３絶縁膜を形成する工程をさらに含んでおり、前記導電性プラグを露出させる工程において、前記第１絶縁膜と共に前記第３絶縁膜が選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第３絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点がある。
本発明の第１の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に前記第１絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第３絶縁膜を形成する工程と、前記第３絶縁膜の上に平坦化膜を形成する工程と、前記平坦化膜を選択的に除去する工程とをさらに含んでおり、前記導電性プラグを露出させる工程において、前記第１絶縁膜と共に、前記第３絶縁膜と残存した前記平坦化膜とが選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第３絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点と、前記導電性プラグが前記半導体基板の裏面から突出して形成されるため、前記導電性プラグをバンプ電極として利用することができる利点とがある。
本発明の第１の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端に、第２電極を形成する工程をさらに含む。この第２電極は、バンプ電極として利用されるものである。この第２電極形成工程では、別個に形成された導電性材料片を前記導電性プラグの端に固着させてもよいし、前記導電性プラグの端に導電性材料をメッキ法等によって直接堆積させてもよい。しかし、前記導電性プラグの端をそのまま第２電極として使用することも可能である。
本発明の第１の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板が、単一の半導体部材により形成され、あるいは、複数の半導体部材により形成される。
（５） 本発明の第２の観点による三次元積層構造を持つ半導体装置の製造方法は、上述した第１の観点による半導体装置の製造方法とは異なり、複数の半導体回路層のうちの一つを構成する半導体基板の表面を覆う第１絶縁膜（その半導体基板が配線構造を有する場合は、前記第１絶縁膜とその配線構造）を貫通する導電性プラグ（埋込配線）を形成するものである。
すなわち、本発明の第２の観点による半導体装置の製造方法は、
複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
前記素子または回路が形成された前記半導体基板の表面を第１絶縁膜で覆う工程と、
前記第１絶縁膜を貫通して前記半導体基板の内部に到達すると共に、第２絶縁膜で内壁面が覆われたトレンチを、前記半導体基板の表面側から形成する工程と、
前記半導体基板の表面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と、
前記導電性プラグの前記半導体基板の表面側の端に対応する位置に配置される第１電極を使用して、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第２絶縁膜を前記半導体基板の裏面側に露出させる工程と、
前記半導体基板の裏面側に露出せしめられた前記第２絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程と
を備えてなることを特徴とするものである。
（６） 本発明の第２の観点の三次元積層構造を持つ半導体装置の製造方法では、上述したように、まず、複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面にその表面側から所望の素子または回路を形成してから、前記半導体基板の表面を第１絶縁膜で覆う。次に、前記第１絶縁膜を貫通して前記半導体基板の内部に到達すると共に、第２絶縁膜で内壁面が覆われたトレンチを、前記半導体基板の表面側から形成し、さらに、前記半導体基板の表面側から前記トレンチの内部に導電性プラグを形成してから、前記導電性プラグの前記半導体基板の表面側の端に対応する位置に配置される第１電極を使用して、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する。その後、前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去することによって、前記第２絶縁膜を前記半導体基板の裏面側に露出させる。続いて、前記半導体基板の裏面側に露出せしめられた前記第２絶縁膜を選択的に除去することによって、前記導電性プラグを前記半導体基板の裏面側に露出させる。
これらの工程はすべて公知のプロセス（例えば、ＣＶＤ法、等方性エッチング法、機械的研磨法、ＣＭＰ法など）を用いて実行することができる。また、前記トレンチは、前記第１絶縁膜を貫通して前記半導体基板の内部に到達するので、前記トレンチの内部の前記導電性プラグが当該半導体回路層を積層方向に貫通する「埋込配線」となる。よって、この埋込配線と前記第１電極を使用することにより、積層された前記半導体回路層の間の積層方向の電気的接続を容易に実現することができる。
また、本発明の第２の観点の半導体装置の製造方法では、前記トレンチの形成と前記導電性材料の充填が前記半導体基板の表面側から行われると共に、前記トレンチが前記第１絶縁膜を貫通して前記半導体基板の内部に到達する。このため、前記第１絶縁膜を貫通して前記半導体基板の内部に到達するトレンチの形成が可能な場合に、この製造方法は好適に適用できる。すなわち、前記半導体回路層の前記素子または回路のレイアウト（前記半導体回路層が配線構造を持つ場合は、前記素子や回路のレイアウトに加えて、その配線構造内の配線のレイアウトを含む）に起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる。
（７） 本発明の第２の観点の半導体装置の製造方法において、「支持基板」、「半導体回路層」、「半導体基板」、「回路」、「素子」、そしてトレンチの内部に充填される「導電性材料」の意味するところは、いずれも、本発明の第１の観点の半導体装置の製造方法の場合と同じである。
「第１絶縁膜」は、前記素子または回路が形成された半導体回路層の「半導体基板」の表面を覆って、当該表面をその隣接部分から電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮx）等が好適に使用できる。「第１絶縁膜」の形成方法は、任意である。
「トレンチ」は、前記第１絶縁膜（前記半導体回路層が配線構造を持つ場合は、前記第１絶縁膜とその配線構造）を貫通して前記半導体基板の内部に到達すると共に、第２絶縁膜で内壁面が覆われたものであれば、所望の深さを持ち、埋込配線となる導電性プラグを収容するものであればよく、任意の構成のものが使用できる。「トレンチ」の深さ、開口形状、開口寸法、断面形状等は、必要に応じて任意に設定できる。「トレンチ」の形成方法は、前記第１絶縁膜（前記半導体回路層が配線構造を持つ場合は、前記第１絶縁膜とその配線構造）を貫通して前記半導体基板をその表面側から選択的に除去して形成できるものであれば、任意の方法が使用できる。マスクを用いた異方性エッチング法が好適に使用できる。
トレンチの内壁面を覆う「第２絶縁膜」は、前記半導体回路層の「半導体基板」と、前記トレンチの内部に充填される「導電性材料」とを電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮx）等が好適に使用できる。「第２絶縁膜」の形成方法は、任意である。
前記導電性プラグの前記半導体基板の表面側の端に対応する位置に配置される「第１電極」は、任意の構成と形状を使用できる。「第１電極」は通常、配線構造の表面から突出して形成されるが、必ずしも突出していなくてもよい。「第１電極」は、前記支持基板または複数の前記半導体回路層の他の一つの前記導電性プラグに対応する箇所に形成されてもよい。要は、前記支持基板または複数の前記半導体回路層の他の一つとの電気的接続ができるものであれば足りる。「第１電極」の材質は、トレンチ内部の導電性プラグを用いる外部との電気的接続に使用できる導電性を有していれば、任意のものを使用できる。「第１電極」は、別個に形成された導電性材料片を前記導電性プラグの端に固着させて形成してもよいし、前記導電性プラグの端に導電性材料をメッキ法等によって直接堆積させて形成してもよい。また、前記導電性プラグを利用して前記第１電極を形成してもよい。前記導電性プラグの端ではなく、これらのいずれかの方法を用いて、前記支持基板または複数の前記半導体回路層の他の一つに形成してもよい。
「前記導電性プラグの前記半導体基板の表面側の端に対応する位置に配置される第１電極を使用して、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程」を実行する方法は、特に限定されない。典型的には、溶着または加熱下あるいは室温での加圧によって第１電極を前記支持基板または複数の前記半導体回路層の他の一つに接合し、接着剤を併用するが、これ以外の方法でもよい。溶着や直接的な加圧接合ができない場合は、本発明の第１の観点による半導体装置の製造方法において述べたような接合用金属を間に挟んで接合を行ってもよい。
「前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第２絶縁膜を前記半導体基板の裏面側に露出させる工程」を実行する方法は、本発明の第１の観点の半導体装置の製造方法の場合と同様に、特に限定されない。典型的には、マスクを用いた等方性エッチング法や異方性エッチング法、またはＣＭＰ法が使用される。機械的研磨法を併用してもよい。
「前記半導体基板の裏面側に露出せしめられた前記第２絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程」を実行する方法は、本発明の第１の観点の半導体装置の製造方法の場合と同様に、特に限定されない。典型的には、マスクを用いた等方性エッチング法や異方性エッチング法、またはＣＭＰ法が使用される。
（８） 本発明の第２の観点の半導体装置の製造方法の好ましい例では、前記半導体回路層が、前記素子または回路に加えて、前記第１絶縁膜上に形成された配線構造を有しており、前記トレンチが、前記第１絶縁膜と前記配線構造を貫通して形成される。この例では、前記半導体回路層の前記素子または回路のレイアウトだけでなく、前記配線構造内の配線のレイアウトにも起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、という利点がある。
前記「配線構造」の材質、構成、機能等は任意である。単層構造であってもよいし、多層構造であってもよい。通常は、一つまたは複数のパターン化された金属配線膜と、一つまたは複数の絶縁膜とから構成されるが、その具体的構成は必要に応じて任意に選択される。「配線構造」は、積層方向の電気的接続に使用される前記第１電極とは別に、前記支持基板または複数の前記半導体回路層の他の一つとの間の電気的接続のための電極を含んでいてもよい。
本発明の第２の観点の半導体装置の製造方法の他の好ましい例では、前記半導体基板の裏面側に前記第２絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第３絶縁膜を形成する工程をさらに含んでおり、前記前記導電性プラグを露出させる工程において、前記トレンチの壁面を覆う前記第２絶縁膜と共に前記第３絶縁膜が選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第３絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点がある。
本発明の第２の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に前記第２絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第３絶縁膜を形成する工程と、前記第３絶縁膜の上に平坦化膜を形成する工程と、前記平坦化膜を選択的に除去する工程とをさらに含んでおり、前記導電性プラグを露出させる工程において、前記第２絶縁膜と共に、前記第３絶縁膜と残存した前記平坦化膜とが選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第３絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点と、前記導電性プラグが前記半導体基板の裏面から突出して形成されるため、前記導電性プラグをバンプ電極として利用することができる利点とがある。
本発明の第２の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端に、第２電極を形成する工程をさらに含む。この第２電極は、バンプ電極として利用されるものである。この第２電極形成工程では、別個に形成された導電性材料片を前記導電性プラグの端に固着させてもよいし、前記導電性プラグの端に導電性材料をメッキ法等によって直接堆積させてもよい。しかし、前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端を、そのまま第２電極として使用することも可能である。
本発明の第２の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板が、単一の半導体部材により形成され、あるいは、複数の半導体部材により形成される。
（９） 本発明の第３の観点による三次元積層構造を持つ半導体装置の製造方法は、上述した第１及び第２の観点による半導体装置の製造方法と異なり、複数の半導体回路層のうちの一つを構成する半導体基板の裏面側からトレンチを形成すると共に、当該トレンチの内部に導電性材料を半導体基板の裏面側から充填することにより、導電性プラグ（埋込配線）を形成するものである。
すなわち、本発明の第３の観点による半導体装置の製造方法は、
複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
前記素子または回路が形成された前記半導体基板の表面を第１絶縁膜で覆う工程と、
前記第１絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板の内部にその裏面側から、第２絶縁膜で内壁面が覆われたトレンチを形成する工程と、
前記半導体基板の裏面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と
を備えてなることを特徴とするものである。
（１０） 本発明の第３の観点の三次元積層構造を持つ半導体装置の製造方法では、上述したように、複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面に所望の素子または回路を形成してから、その素子または回路が形成された前記半導体基板の表面を第１絶縁膜で覆う。次に、前記第１絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する。そして、前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板の内部にその裏面側から、第２絶縁膜で内壁面が覆われたトレンチを形成してから、前記半導体基板の裏面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する。
これらの工程はすべて公知のプロセス（例えば、ＣＶＤ法、等方性エッチング法、機械的研磨法、ＣＭＰ法など）を用いて実行することができる。また、前記支持基板または複数の前記半導体回路層の他の一つと、前記導電性プラグとの電気的接続は、前記半導体基板の表面に形成される配線（前記半導体基板が配線構造を有する場合は、その配線構造の内部の配線及び前記半導体基板の表面に形成される配線）を利用して容易に実現することができる。さらに、前記半導体基板の表面に形成される配線（配線構造が存在する場合は、その配線構造内の配線及び前記半導体基板の表面に形成される配線）と、前記トレンチの内部の前記導電性プラグとが、当該半導体回路層を積層方向に貫通する「埋込配線」となる。よって、この埋込配線を使用することにより、積層された前記半導体回路層の間の積層方向の電気的接続を容易に実現することができる。
また、本発明の第３の観点の半導体装置の製造方法では、前記トレンチの形成と前記導電性材料の充填が前記半導体基板の裏面側から行われる。このため、前記トレンチの形成と前記導電性材料の充填を前記半導体基板の表面側から行えない場合や、前記第１絶縁膜（配線構造が存在する場合は、前記第１絶縁膜と前記配線構造）を貫通するトレンチの形成が不可能または困難な場合に、この製造方法は好適に適用できる。すなわち、前記半導体回路層の前記素子または回路のレイアウト（前記半導体回路層が配線構造を持つ場合は、前記素子や回路のレイアウトに加えて、その配線構造内の配線のレイアウトを含む）に起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる。
なお、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程において、第１電極を使用してもよい。この場合、前記第１電極は、前記第１絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に配置される。そして、前記半導体基板は、前記第１電極を使用して、前記支持基板または複数の前記半導体回路層の他の一つに固定される。
（１１） 本発明の第３の観点の半導体装置の製造方法において、「支持基板」、「半導体回路層」、「半導体基板」、「回路」、「素子」、そしてトレンチの内部に充填される「導電性材料」の意味するところは、いずれも、本発明の第１の観点の半導体装置の製造方法の場合と同じである。
「第１絶縁膜」は、前記素子または回路が形成された半導体回路層の「半導体基板」の表面を覆って、当該表面をその隣接部分から電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮx）等が好適に使用できる。「第１絶縁膜」の形成方法は、任意である。
「トレンチ」は、所望の深さを持ち、埋込配線となる導電性プラグを収容するものであればよく、任意の構成のものが使用できる。「トレンチ」の開口形状、開口寸法、断面形状等は、必要に応じて任意に設定できる。「トレンチ」の形成方法は、半導体基板をその裏面側から選択的に除去して形成できるものであれば、任意の方法が使用できる。マスクを用いた異方性エッチング法が好適に使用できる。
トレンチの内壁面を覆う「第２絶縁膜」は、前記半導体回路層の「半導体基板」と、前記トレンチの内部に充填される「導電性材料」とを電気的に絶縁できるものであれば、任意の絶縁膜が使用できる。二酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮx）等が好適に使用できる。「第２絶縁膜」の形成方法は、任意である。
「第１電極」は、前記第１絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に配置されればよく、その構成と形状は任意に選択できる。「第１電極」は、好ましくは、前記第１絶縁膜上に直接または配線構造を介して間接的に形成されればよく、その構成と形状は任意に選択できる。「第１電極」は通常、第１絶縁膜の表面（半導体回路層が配線構造を持つ場合は、その配線構造の表面）から突出して形成されるが、必ずしも突出していなくてもよい。前記支持基板または複数の前記半導体回路層の他の一つとの電気的接続ができるものであれば足りる。「第１電極」の材質は、トレンチ内部の導電性プラグを用いる外部との電気的接続に使用できる導電性を有していれば、任意のものを使用できる。「第１電極」は、別個に形成された導電性材料片を、前記第１絶縁膜の表面または前記配線構造の表面（あるいは、前記支持基板または複数の前記半導体回路層の他の一つの対向面）に固着させて形成してもよいし、前記第１絶縁膜の表面または前記配線構造の表面（あるいは、前記支持基板または複数の前記半導体回路層の他の一つの対向面）に導電性材料をメッキ法等によって直接堆積させて形成してもよい。また、前記半導体基板の表面に形成され且つ前記第２絶縁膜で覆われた配線、または前記配線構造内の配線、または前記支持基板または複数の前記半導体回路層の他の一つの対向面に形成された配線を利用して形成してもよい。
「前記第１絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程」を実行する方法は、特に限定されない。
「前記第１電極を使用して、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程」を実行する方法も、特に限定されない。典型的には、溶着または加熱下あるいは室温での加圧によって第１電極を前記支持基板または複数の前記半導体回路層の他の一つに接合し、接着剤を併用するが、これ以外の方法でもよい。溶着や直接的な加圧接合ができない場合は、本発明の第１の観点による半導体装置の製造方法において述べたような接合用金属を間に挟んで接合を行ってもよい。
（１２） 本発明の第３の観点の半導体装置の製造方法の好ましい例では、前記半導体回路層が、前記素子または回路に加えて、前記第１絶縁膜上に形成された配線構造を有しており、前記第１電極が前記第１絶縁膜上に前記配線構造を介して間接的に形成される。この例では、前記半導体回路層の前記素子または回路のレイアウトだけでなく、前記配線構造内の配線のレイアウトにも起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、という利点がある。
本発明の第３の観点の半導体装置の製造方法の他の好ましい例では、前記第２絶縁膜で内壁面が覆われた前記トレンチを形成する工程において、前記半導体基板をその裏面側から選択的に除去することによって前記半導体基板を貫通する前記トレンチが形成され、そのトレンチの内壁面を覆う前記第２絶縁膜は、前記第１電極と前記導電性プラグとの電気的接続を可能にする開口を持つように形成される。この場合、前記導電性材料を前記トレンチの内部に充填するだけで、前記開口を介して、前記第１電極と前記導電性プラグとの電気的接続を容易に行える利点がある。
前記第２絶縁膜の前記開口は、前記トレンチの前記半導体基板の表面側の端部近傍に形成するのが好ましい。前記半導体回路の表面または内部に形成された前記素子や回路または配線に、前記導電性プラグを接触させ易くなるため、前記第１電極と前記導電性プラグとの電気的接続がいっそう容易になる利点がある。
本発明の第３の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に露出した前記導電性プラグの端に、第２電極を形成する工程をさらに含む。この第２電極は、バンプ電極として利用されるものである。この第２電極形成工程では、別個に形成された導電性材料片を前記導電性プラグの端に固着させてもよいし、前記導電性プラグの端に導電性材料をメッキ法等によって直接堆積させてもよい。しかし、前記半導体基板の裏面側に露出した前記導電性プラグの端を、そのまま第２電極として使用することも可能である。
本発明の第３の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板が、単一の半導体部材により形成され、あるいは、複数の半導体部材により形成される。
（１３） 本発明の第４の観点による三次元積層構造を持つ半導体装置の製造方法は、上述した第１の観点による半導体装置の製造方法において、素子または回路を形成する工程とトレンチを形成する工程の順序を入れ替えたものに相当する。すなわち、
本発明の第４の観点による半導体装置の製造方法は、
複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
複数の前記半導体回路層のうちの一つを構成する半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
前記素子または回路が形成された前記半導体基板の内部にその表面側から、第１絶縁膜で内壁面が覆われたトレンチを形成する工程と、
前記半導体基板の表面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と、
前記素子または回路と前記導電性プラグが形成された前記半導体基板の表面を第２絶縁膜で覆う工程と、
前記第２絶縁膜を直接または配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第１絶縁膜を前記半導体基板の裏面側に露出させる工程と、
前記半導体基板の裏面側に露出せしめられた前記第１絶縁膜を選択的に除去し、もって前記導電性プラグを前記半導体基板の裏面側に露出させる工程と
を備えてなることを特徴とするものである。


（１４） 本発明の第４の観点の三次元積層構造を持つ半導体装置の製造方法では、上述したように、前記素子または回路を形成する工程と前記トレンチを形成する工程の順序が入れ替わっている以外は、本発明の第１の観点の半導体装置の製造方法と同じであるから、第１の観点の半導体装置の製造方法と同じ理由により、それと同じ効果が得られることが明らかである。
なお、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程において、第１電極を使用してもよい。この場合、前記第１電極は、前記第２絶縁膜または前記配線構造と、前記支持基板または複数の前記半導体回路層の他の一つとの少なくとも一方に配置される。そして、前記半導体基板は、前記第１電極を使用して、前記支持基板または複数の前記半導体回路層の他の一つに固定される。
（１５） 本発明の第４の観点の半導体装置の製造方法において、「支持基板」等の意味するところは、本発明の第１の観点の半導体装置の製造方法の場合と同じである。
（１６） 本発明の第４の観点の半導体装置の製造方法の好ましい例では、前記半導体回路層が、前記素子または回路に加えて、前記第２絶縁膜上に形成された配線構造を有しており、前記第１電極が前記第２絶縁膜上に前記配線構造を介して間接的に形成される。この例では、前記半導体回路層の前記素子または回路のレイアウトだけでなく、前記配線構造内の配線のレイアウトにも起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、という利点がある。
本発明の第４の観点の半導体装置の製造方法の他の好ましい例では、前記半導体基板の裏面側に前記第１絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第３絶縁膜を形成する工程をさらに含んでおり、前記導電性プラグを露出させる工程において、前記第１絶縁膜と共に前記第３絶縁膜が選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第３絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点がある。
本発明の第４の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に前記第１絶縁膜を露出させる工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記半導体基板の裏面を覆う第３絶縁膜を形成する工程と、前記第３絶縁膜の上に平坦化膜を形成する工程と、前記平坦化膜を選択的に除去する工程とをさらに含んでおり、前記導電性プラグを露出させる工程において、前記第１絶縁膜と共に、前記第３絶縁膜と残存した前記平坦化膜とが選択的に除去される。この場合、前記導電性プラグを露出させる工程の終了後に、前記半導体基板の裏面が残存した前記第３絶縁膜で覆われるため、前記半導体基板の裏面の電気的絶縁性を確保できる利点と、前記導電性プラグが前記半導体基板の裏面から突出して形成されるため、前記導電性プラグをバンプ電極として利用することができる利点とがある。
本発明の第４の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端に、第２電極を形成する工程をさらに含む。この第２電極は、バンプ電極として利用されるものである。この第２電極形成工程では、別個に形成された導電性材料片を前記導電性プラグの端に固着させてもよいし、前記導電性プラグの端に導電性材料をメッキ法等によって直接堆積させてもよい。しかし、前記導電性プラグの端をそのまま第２電極として使用することも可能である。
本発明の第４の観点の半導体装置の製造方法のさらに他の好ましい例では、前記半導体基板が、単一の半導体部材により形成され、あるいは、複数の半導体部材により形成される。
これらの好ましい例は、本発明の第１の観点の半導体装置の製造方法の場合と同じである。
（１７） 上述した本発明の第１〜第４の観点の半導体装置の製造方法は、三次元積層構造を持つ任意の半導体装置に適用可能であり、そのサイズは問わない。三次元積層半導体装置がウェハーサイズ（この場合、三次元積層構造を構成する半導体回路層の各々がウェハーサイズとなる）であってもよいし、チップサイズ（この場合、前記半導体回路層の各々がチップサイズとなる）であってもよいし、ウェハーサイズとチップサイズの中間のサイズ（この場合、三次元積層構造を構成する半導体回路層の各々がウェハーサイズとチップサイズの中間のサイズとなる）であってもよいし、ウェハーサイズより大きいサイズ（この場合、三次元積層構造を構成する半導体回路層の各々がウェハーサイズより大きいサイズとなる）であってもよい。ここに「ウェハーサイズ」とは、半導体ウェハーとほぼ同じサイズ（例えば直径８インチ）を意味する。本発明において半導体回路層の積層数は任意であるから、三次元積層半導体装置の高さも任意である。
前記半導体回路層の各々は、一つの半導体ウェハーまたは二次元に配置された複数の半導体ウェハーから形成されていてもよいし、一つの半導体チップ（あるいは半導体部材）または二次元に配置された複数の半導体チップ（あるいは半導体部材）から形成されていてもよい。
本発明の第１〜第４の観点による三次元積層構造を持つ半導体装置の製造方法では、（ｉ）積層された半導体回路層の間の積層方向の電気的接続を埋込配線を使用して容易に実現することができる、（ｉｉ）積層された半導体回路層の各々の素子や回路のレイアウト（半導体回路層が配線構造を持つ場合は、前記素子や回路のレイアウトに加えて、その配線構造内の配線のレイアウトを含む）に起因する制約に対応して、最適な電気的接続用の埋込配線を形成することができる、という効果が得られる。
以下、本発明の好適な実施の形態について、添付図面を参照して詳細に説明する。
（第１実施形態）
図１（ａ）〜図７（ｌ）は、本発明の第１実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。この第１実施形態は、半導体ウェハーを積み重ねて三次元積層構造を持つ半導体装置を製造する例である。
まず最初に、図１（ａ）に示すように、半導体基板として単結晶シリコン（Ｓｉ）よりなるウェハー（Ｓｉウェハー）１１を用意する。次に、そのウェハー（半導体基板）１１の表面（第１主面）に二酸化シリコン（ＳｉＯ2）膜１２（厚さ１０ｎｍ程度）を形成し、当該表面の全体をＳｉＯ2膜１２で覆う。続いて、ＳｉＯ2膜１２の上に、窒化シリコン（Ｓｉ3Ｎ4）膜１２ａ（厚さ５０ｎｍ程度）を形成し、ＳｉＯ2膜１２の表面全体をＳｉ3Ｎ4膜１２ａで覆う。さらに、Ｓｉ3Ｎ4膜１２ａの上に、所望のトレンチ１３が得られるようにパターン化されたフォトレジスト膜１７を形成する。
その後、フォトレジスト膜１７をマスクとして、その下のＳｉ3Ｎ4膜１２ａを選択的に除去し、トレンチ１３を形成すべき箇所に開口を形成する。続いて、こうして開口が形成されたＳｉＮx膜１２ａをマスクとして、その下のＳｉＯ2膜１２とＳｉ基板（ウェハー）１１を順に選択的に除去する。ここでは、公知の異方性エッチング法（ドライエッチング法）を用いる。こうして、基板（ウェハー）１１の内部の所定位置にその表面側から、所望深さのトレンチ１３を複数個形成する。トレンチ１３は、Ｓｉ基板（ウェハー）１１の積層方向の電気的接続を行うための埋込配線（導電体プラグ）を形成すべき箇所にそれぞれ配置される。各トレンチ１３の断面形状と大きさは、いずれも任意であるが、例えば直径あるいは一辺が数μｍ程度の円形または矩形とされる。この時の状態は図１（ａ）に示す通りである。
エッチング終了後、マスクとして使用されたフォトレジスト膜１７を除去する。なお、マスクとして使用されたフォトレジスト膜１７は、Ｓｉ3Ｎ4膜１２ａのエッチングの終了後、ＳｉＯ2膜１２のエッチング前に除去してもよい。
その後、Ｓｉ基板（ウェハー）１１の表面にＳｉ3Ｎ4膜１２ａを残したままで、熱酸化法により、これらトレンチ１３の露出面（内壁面）にＳｉＯ2膜１４（厚さ５００ｎｍ程度）を選択的に形成する。ＳｉＯ2膜１４は、トレンチ１３の内壁面全体を覆うと共に、基板１１の表面を覆うＳｉＯ2膜１２とつながって一体になる。この時の状態は図１（ｂ）に示す通りである。熱酸化終了後、Ｓｉ3Ｎ4膜１２ａを除去する。
次に、露出面が絶縁膜１４で覆われた各トレンチ１３の内部に、公知の方法で、基板１１の表面側から適当な導電性材料を選択的に埋め込み、導電性プラグ１５を形成する。例えば、ＣＶＤ（Chemical Vapor Deposition）法によりＳｉ基板（ウェハー）１１の全面にわたって導電性材料の膜を堆積させた後、エッチバック法により、または機械的研磨法とＣＭＰ（Chemical Mechanical Polishing）（化学機械研磨）法の組み合わせにより、その導電性材料膜のＳｉＯ2膜１２上にある部分を選択的に除去すると共に、トレンチ１３の内部にある部分を残すことにより、導電性プラグ１５が得られる。ここで使用する導電性材料としては、例えばポリシリコン等の半導体や、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属があるが、これらに限定されるわけではない。
図１（ｃ）では、各導電性プラグ１５の上端は、ＳｉＯ2膜１２の表面よりも少し低く描かれているが、ＳｉＯ2膜１２の表面と同じであってもよい。
そして、基板１１の表面のトレンチ１３が形成されていない箇所に、換言すれば、基板１１の表面のトレンチ１３と重ならない位置に、公知の方法で、必要個数のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（以下、ＭＯＳトランジスタという）を形成し、所望の回路とする。各ＭＯＳトランジスタは、基板１１の内部に間隔をあけて形成された一対のソース・ドレイン領域１６と、ソース・ドレイン領域１６の間に形成されたゲート絶縁膜１２ｂと、ゲート絶縁膜１２ｂの上に形成されたゲート電極１８とから構成される。ゲート絶縁膜１２ｂは、ＳｉＯ2膜１２とは別工程で形成されたＳｉＯ2膜から形成されている。すなわち、ゲート絶縁膜１２ｂを形成すべき箇所でＳｉＯ2膜１２を選択的に除去し、その後に改めて同じ箇所にＳｉＯ2膜を形成することにより、形成されている。この時の状態は図１（ｃ）に示すようになる。
ここでは、基板１１上に形成される半導体素子の一例としてＭＯＳトランジスタを示しているが、本実施形態はこれに限定されず、必要に応じて任意の半導体素子を形成することは、言うまでもない。この点は、後述する他の実施形態においても同様である。
次に、図２（ｄ）に示すように、基板１１の表面を覆っている絶縁膜１２上にＳｉ基板（ウェハー）１１の全面にわたって層間絶縁膜１９を形成し、この層間絶縁膜１９によってＭＯＳトランジスタとそれらより露出した面の全体を覆う。層間絶縁膜１９としては、公知の有機あるいは無機の絶縁膜が任意に使用される。そして、層間絶縁膜１９を選択的にエッチングして、所望のソース・ドレイン領域１６及び各トレンチ１３の内部の導電性プラグ１５まで達する貫通孔をそれぞれ形成する。次に、公知の方法により、層間絶縁膜１９のソース・ドレイン領域１６に対応する貫通孔の内部に導電性材料２１を充填する。その後、層間絶縁膜１９の上に導電性金属膜（図示せず）を形成してから当該金属膜を選択的にエッチングし、パターン化された金属配線膜２０を得る。この金属配線膜２０は、いくつかの配線部に分かれていて、これらの配線部が層間絶縁膜１９の貫通孔を通して対応する導電性プラグ１５にそれぞれ接触しており、それによって当該金属配線膜２０の各配線部とそれに対応する導電性プラグ１５とが電気的に相互接続されている。図２（ｄ）では、この金属配線膜２０の一つの配線部は、層間絶縁膜１９の対応する貫通孔の内部に充填された導電性材料２１を介して、対応するソース・ドレイン領域１６に電気的に接続されている。
続いて、金属配線膜２０の上に、公知の方法によって多層配線構造３０を形成する。この多層配線構造３０は、絶縁材料３１と、絶縁材料３１の内部に埋め込まれた三つの配線層３２、３３、３４と、主としてそれら配線層３２、３３、３４の層間接続に用いられる導電体３５、３６とを有する。導電体３５、３６は通常、絶縁材料３１に形成されたビアホール（via hole）中に埋設されるが、これに限定されるわけではない。絶縁材料３１は、単一の電気的絶縁材料から形成されていてもよいが、いくつかの異なる電気的絶縁材料の層からなる積層体から形成されることが多い。多層配線構造３０の構成・使用材料や形成方法は、公知であるから、それらの詳細な説明は省略する。
そして、多層配線構造３０の表面（平坦化されている）に、公知の方法によって複数のマイクロバンプ電極３７（これは「第１電極」に対応する）を形成する。各マイクロバンプ電極３７の形状と大きさは、いずれも任意であるが、例えば直径あるいは一辺が数μｍ程度の円形または矩形とされる。この時の状態は図２（ｄ）に示す通りである。これらマイクロバンプ電極３７は、それぞれ、多層配線構造３０内の配線層３２、３３または３４と導電体３５または３６とを介して、トレンチ１３の内部の対応する導電性プラグ１５に対して電気的に接続される。こうして、多層配線構造３０の表面にあるマイクロバンプ電極３７と、多層配線構造３０の下方にある導電性プラグ１５とが、電気的に相互接続され、これを通じてＳｉ基板１１の縦方向（積層方向）の電気的相互接続が可能となる。他方、Ｓｉ基板１１に形成されたＭＯＳトランジスタ（すなわち、基板１１に形成された回路）は、必要に応じて、多層配線構造３０や導電性プラグ１５に金属配線膜２０を介して電気的に接続されているので、マイクロバンプ電極３７や導電性プラグ１５を介してＭＯＳトランジスタ（すなわち、基板１１に形成された回路）に対する電気信号の入力・出力も可能となる。
マイクロバンプ電極３７は、別個に形成された導電性材料片を多層配線構造３０の表面の所定箇所に固着させて形成してもよいし、多層配線構造３０の表面に直接、導電性材料をメッキ法等によって選択的に堆積させて形成してもよい。また、多層配線構造３０の導電体３６等を利用してマイクロバンプ電極３７を形成してもよい。例えば、導電体３６の上端を多層配線構造３０の表面に露出または突出させて形成し、それをマイクロバンプ電極３７としてもよい。
以上のようにして形成されたＭＯＳトランジスタ（回路）を有するＳｉ基板（Ｓｉウェハー）１１と、基板１１上に形成された多層配線構造３０とは、第１半導体回路層１を構成する。
続いて、多層配線構造３０の表面に形成されたマイクロバンプ電極３７を利用して、第１半導体回路層１を支持基板４０に固着させる。換言すれば、マイクロバンプ電極３７を利用して、第１半導体回路層１と支持基板４０との機械的接続を行う。支持基板４０としては、例えばガラス、単結晶Ｓｉ製のウェハー等が好適に使用できるが、ここではＳｉウェハー（半導体回路を内蔵したＬＳＩウェハー）を用いている。マイクロバンプ電極３７により、第１半導体回路層１は、Ｓｉウェハーよりなる支持基板４０内に形成された半導体回路に対して電気的にも接続される。Ｓｉウェハーとしては、半導体回路を内蔵していない単なるウェハーでもよい。
この状態では、多層配線構造３０と支持基板４０との間にマイクロバンプ電極３７の厚さに相当する隙間があいている。そこで、その隙間に電気的絶縁性の接着剤３９を充填して硬化させる。接着剤３９としては、ポリイミド樹脂やエポキシ樹脂等が好適に使用できる。こうして、接着剤３９とマイクロバンプ電極３７により、第１半導体回路層１は支持基板４０に対して電気的・機械的に接続される。
なお、支持基板４０が、ガラスより形成される場合や半導体回路を内蔵していない半導体ウェハーより形成される場合は、マイクロバンプ電極３７は、第１半導体回路層１と支持基板４０との間の機械的接続のためだけに使用されることになる。この場合は、マイクロバンプ電極３７を省略し、第１半導体回路層１と支持基板４０とを直接、接着することも可能である。
その後、支持基板４０を用いて第１半導体回路層１を保持しながら、機械的研磨法及びＣＭＰ法により、Ｓｉ基板１１の裏面（第２主面）側を内部の各トレンチ１３の下端からの距離が例えば１μｍ程度になるまで研磨し、基板１１全体の厚さを小さくする。こうして研磨されて薄くなった第１半導体回路層１を、以後は１ａで示す。この時の状態は図２（ｅ）に示す通りである。
次に、薄くなった第１半導体回路層１ａ（すなわちＳｉ基板１１）の裏面側を、ウェット・エッチングまたはプラズマ・エッチング等の等方性エッチングにより選択的に除去し、図３（ｆ）に示すように、トレンチ１３の内壁面を覆うＳｉＯ2膜１４を第１半導体回路層１ａの裏面側に露出させる。この時のエッチング量は、エッチング終了時に導電性プラグ１５の下端が基板１１の裏面から所定距離だけ突出するように調整する。
続いて、図３（ｇ）に示すように、基板１１の裏面と露出したＳｉＯ2膜１４の上に、ＳｉＯ2膜４１をＣＶＤ法等の公知の方法で形成する。ＳｉＯ2膜４１の厚さは、例えば０．２μｍ程度とする。その後、基板１１の裏面側をＣＭＰ法で研磨することにより、このＳｉＯ2膜４１と共にＳｉＯ2膜１４を選択的に除去し、図４（ｈ）に示すように、トレンチ１３の内部の導電性プラグ１５の下端を露出させる。残存したＳｉＯ2膜４１は、基板１１の裏面の導電性プラグ１５とＳｉＯ2膜１４以外の部分を覆っており、基板１１の裏面側は全体が平坦になっている。換言すれば、第１半導体回路層１ａの裏面全体が平坦になっている。
その後、公知の方法により、図４（ｉ）に示すように、露出した各導電性プラグ１５の下端にそれぞれマイクロバンプ電極４２を形成する。これらのマイクロバンプ電極４２は、例えば、図４（ｈ）に示す状態にある基板１１（第１半導体回路層１ａ）の裏面全体に導電膜（図示せず）を形成した後、その導電膜をリソグラフィー及びエッチングによって選択的に除去して形成することもできるし、リフトオフ法やメッキ法を使用して形成することもできる。リフトオフ法を使用する場合は、まず図４（ｈ）に示す状態にある基板１ａの裏面全体に、マイクロバンプ電極４２を形成すべき箇所に透孔を有するレジスト膜（図示せず）を形成し、次にそのレジスト膜の上に導電層（図示せず）を形成してからそのレジスト膜を引き剥がす。すると、当該レジスト膜の透孔を介して半導体回路層１ａの裏面に接触している前記導電膜の部分のみが選択的に残存し、電極４２となる。各電極４２は、対応する導電性プラグ１５の下端に固着する。メッキ法の場合も、リフトオフ法の場合と同様にして形成できる。
次に、第１半導体回路層１ａの裏面に、以下のようにして、第２半導体回路層２を固着させる。ここでは、第２半導体回路層２は、第１半導体回路層１とほぼ同一の構成を有しているので、対応する要素には第１半導体回路層１の場合と同一符号を付してその説明を省略する。なお、必要に応じて、第２半導体回路層２を第１半導体回路層１とは異なる構成としてもよいことは言うまでもない。
第２半導体回路層２の多層配線構造３０の表面には、図５（ｊ）に示すように、第１半導体回路層１ａ（Ｓｉウェハー１１）の裏面に設けられたマイクロバンプ電極４２に対応する（重なり合う）位置に、それぞれマイクロバンプ電極４３が形成されている。これらの電極４３は、それぞれ、第１半導体回路層１ａの対応する電極４２に溶着させることにより接合せしめられる。第２半導体回路層２は、こうして第１半導体回路層１ａの裏面側に固着（機械的に接続）せしめられると共に、両回路層１ａ及び２の間の電気的接続も同時に行われる。この時、両半導体回路層１ａと２の間には、電極４２と４３の厚さの和に相当する隙間が生じている。この時の状態は図５（ｊ）に示す通りである。
ここでは、電極４３と電極４２の接合を「溶着」によって行っているが、これに限定されるものではなく、電極４３と電極４２の接合には他の任意の方法も使用できる。例えば、室温または加熱下で電極４３と電極４２とを直接、加圧・接触させることにより、相互に圧接させてもよいし、接合用金属を挟んで電極４３と電極４２とを接触させてからその接合用金属加熱・溶融させることにより、接合してもよい。
次に、図６（ｋ）に示すように、第１及び第２の半導体回路層１ａと２の間の隙間に、注入法などにより電気的絶縁性の接着剤４４を充填して硬化させる。こうして、両半導体回路層１ａと２の間の機械的接続と電気的接続が完了する。接着剤４４としては、ポリイミド樹脂やエポキシ樹脂等が使用できる。
なお、接合した第１及び第２の半導体回路層１ａと２の間の隙間に接着剤４４を充填する代わりに、接合前に第１及び第２の半導体回路層１ａと２の対向面（あるいはいずれか一方の対向面）に接着剤４４を塗布しておき、第１及び第２の半導体回路層１ａと２の接合時にそれらの間の隙間に接着剤４４が充填せしめられると同時に、その隙間から余分な接着剤４４が押し出されるようにしてもよい。この場合、余分な接着剤４４を除去してから、上記隙間内の接着剤４４を硬化させることになる。
その後、第１半導体回路層１ａに接合せしめられた第２半導体回路層２について、第１半導体回路層１ａの場合と同様に、機械的研磨法及びＣＭＰ法により、Ｓｉ基板（ウェハー）１１の裏面側を各トレンチ１３の下端からの距離が例えば１μｍ程度となるまで研磨する。こうして厚さが薄くされた第２半導体回路層２を、以後は２ａと表示する（図７（ｌ）を参照）。
次に、第１半導体回路層１ａの場合と同じ方法によって、第２半導体回路層２ａの基板（ウェハー）１１の下部を選択的に除去してトレンチ１３の内部のＳｉＯ2膜１４を露出させ、基板１１の裏面と露出せしめられたＳｉＯ2膜１４の上にＳｉＯ2膜４１を形成し、ＳｉＯ2膜４１とＳｉＯ2膜１４を選択的に除去して導電性プラグ１５の下端を露出させ、さらに、露出した導電性プラグ１５の下端にそれぞれマイクロバンプ電極４２を形成する。こうして、半導体回路層２ａの構成は図７（ｌ）に示すようになる。図７（ｌ）の第２半導体回路層２ａは、図４（ｉ）に示された第１半導体回路層１ａと実質的に同じ状態にある。
当該半導体装置が第１及び第２の半導体回路層１ａと２ａより構成される二層構造の三次元積層半導体装置である場合は、第２半導体回路層２ａの裏面に形成されたマイクロバンプ電極４２が、外部回路接続用のマイクロバンプ電極として使用される。この場合、第２半導体回路層２ａの裏面は、マイクロバンプ電極４２以外の箇所がＳｉＯ2膜１４とＳｉＯ2膜４１で覆われているので、支障は生じない。
当該半導体装置が第３あるいはそれ以上の半導体回路層を有する場合は、必要に応じて、上記と同様の方法により、第２の半導体回路層２ａに重ねて第３、第４、第５・・・・の半導体回路層（図示せず）が順次、積層・固着され、三層構造、四層構造、五層構造・・・・・の三次元積層構造を持つ半導体装置が製造される。
この段階では、図７（ｌ）より明らかなように、第１半導体回路層１ａの内部の回路は、一方では、第１半導体回路層１ａ内の多層配線構造３０中の配線とマイクロバンプ電極３７を介して、上位にある支持基板４０内の回路に対して電気的に接続され、他方では、第１半導体回路層１ａ内の導電性プラグ１５とマイクロバンプ電極４２及び４３と第２半導体回路層２ａ内の多層配線構造３０中の配線を介して、第２半導体回路層２ａ内の回路に対して電気的に接続されている。同様にして、第２半導体回路層２ａ内の回路は、第２半導体回路層２ａ内の導電性プラグ１５とマイクロバンプ電極４２（及び４３）を介して、下位にある外部回路または第３半導体回路層内の回路に対して電気的に接続される。
以上説明したように、本発明の第１実施形態に係る半導体装置の製造方法では、まず、第１半導体回路層１を構成するＳｉ基板（Ｓｉウェハー）１１の内部の所定位置にその表面側から、ＳｉＯ2膜１４で内壁面が覆われた所定深さのトレンチ１３を複数個形成し、当該トレンチ１３の内部に基板１１の表面側から導電性材料を充填して導電性プラグ１５を形成する。次に、基板１１の表面側から、所望の回路を構成すべく、トレンチ１３（すなわち導電性プラグ１５）とは重ならないように所望の半導体素子（ここではＭＯＳトランジスタ）を基板１１の表面に形成し、その上に層間絶縁膜１９を介して多層配線構造３０を形成してから、当該多層配線構造３０の表面に導電性プラグ１５に対して電気的に接続されたマイクロバンプ電極３７を複数個形成する。そして、それらマイクロバンプ電極３７を使用して、多層配線構造３０を有するＳｉ基板１１を支持基板４０の一面に固定する。その後、支持基板４０に固定されたＳｉ基板１１をその裏面側から選択的に除去してＳｉ基板１１自体を薄くすることによって、トレンチ１３の内壁面（露出面）を覆うＳｉＯ2膜１４を基板１１の裏面側に露出させる。続いて、基板１１の裏面側に露出せしめられたＳｉＯ2膜１４を選択的に除去することによって、導電性プラグ１５を基板１１の裏面側に露出させ、その露出端にマイクロバンプ電極４２を形成している。この点は、第２半導体回路層２や第３、第４、第５・・・・・の半導体回路層について同様である。
これらの工程はすべて公知のプロセス（例えば、ＣＶＤ法、等方性エッチング法、機械的研磨法、ＣＭＰ法など）を用いて実行することができる。また、多層配線構造３０の表面のマイクロバンプ電極３７と、トレンチ１３の内部に形成され且つ基板１１の裏面側に一端が露出せしめられた導電性プラグ１５との電気的接続は、多層配線構造３０の内部の金属配線と、層間絶縁膜１９の上に形成された配線膜２０とを利用して行われているから、多層配線構造３０の内部の配線（配線層３２、３３、３４と導電体３５、３６）と配線膜２０と導電性プラグ１５とが、第１半導体回路層１ａを積層方向に貫通する「埋込配線」となる。よって、この埋込配線とマイクロバンプ電極３７（またはマイクロバンプ電極４２及び４３）を使用することにより、支持基板４０と第１半導体回路層１ａの間（あるいは、第１半導体回路層１ａと第２半導体回路層２ａの間、さらには第２半導体回路層２ａ以降の隣接する半導体回路層の間）の積層方向の電気的接続を容易に実現することができる。
また、本発明の第１実施形態の半導体装置の製造方法では、トレンチ１３の形成とそれらトレンチ１３への導電性材料の充填がＳｉ基板（ウェハー）１１の表面（第１主面）側から行われると共に、トレンチ１３が多層配線構造３０と層間絶縁膜１９を貫通しない。このため、トレンチ１３の形成と導電性材料の充填を基板１１の裏面（第２主面）側から行えない場合や、多層配線構造３０を貫通するトレンチ１３の形成が不可能または困難な場合に、この製造方法は好適に適用できる。すなわち、第１半導体回路層１ａ内の半導体素子や配線のレイアウトや多層配線構造３０内の配線のレイアウトに起因する制約に対応することができる。これは、第２半導体回路層２ａとそれ以降の半導体回路層についても同様である。
なお、上述した例では、支持基板４０の下に第１半導体回路層１ａと第２半導体回路層２ａを順に積層・固着した場合を示しているが、支持基板４０の向きを上下逆にして、支持基板４０の上に第１半導体回路層１ａと第２半導体回路層２ａを順に積層・固着してもよいことは言うまでもない。
また、上述した例では、図２（ｄ）に示す構造の第１半導体回路層１を形成してから、電極３７を用いて直ちに支持基板４０に接続し、その次に図５（ｊ）に示す構造の第２半導体回路層２を形成してから、マイクロバンプ電極４２と４３を用いて直ちに第１半導体回路層１に接続しているが、本実施形態の製造方法はこれに限定されない。例えば、次のようにしてもよい。すなわち、まず、図２（ｄ）に示す構造の第１半導体回路層１と図５（ｊ）に示す構造の第２半導体回路層２とを先に製造しておく。その後、第１半導体回路層１を支持基板４０に固着させてから第１半導体回路層１の裏面を加工し、図４（ｉ）に示す構造を持つ第１半導体回路層１ａを形成する。続いて、図５（ｊ）に示す構造の第２半導体回路層２を第１半導体回路層１ａに固着させてから第２半導体回路層２の裏面を加工し、図７（ｌ）に示す構造を持つ第２半導体回路層２ａを形成するのである。
さらに、上述した構成を持つウェハーサイズの三次元積層半導体装置は、積層された複数のウェハーからなるウェハー積層体を分割せず、単一のウェハーサイズの三次元積層半導体装置としてそのまま使用することもできるが、支持基板４０に対して直交する方向（積層方向）に適宜ダイシングを行うことによって複数の部分に分割し、ウェハーサイズより小さい複数の三次元積層半導体装置としても使用できることは言うまでもない。
（第２実施形態）
図８（ａ）〜図１３（ｉ）は、本発明の第２実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。この第２実施形態は、半導体チップを積み重ねることによって三次元積層構造を持つ半導体装置を製造する例である。
上述した第１実施形態では、第１及び第２の半導体回路層１ａと２ａがいずれも、Ｓｉウェハーを用いて構成されていたが、この第２実施形態では、第１及び第２の半導体回路層１ａ’と２ａ’が、それぞれ、一平面内に配置された複数のＳｉチップから構成される点で両者は異なる。ここでは、説明を簡単にするために、図１３（ｉ）に示すように、第１半導体回路層１ａ’が、一平面内に配置された二つのＳｉチップ５１ａと５２ａから構成され、第２半導体回路層２ａ’が二つのＳｉチップ６１ａと６２ａから構成されるとして説明する。
まず最初に、第１実施形態の場合と同様にして、図２（ｄ）に示す構成を持つ第１半導体回路層１を形成する。そして、この第１半導体回路層１に対して公知の方法によりダイシングを行い、図８（ａ）に示すような二つのＳｉチップ５１と５２を得る。ダイシングの方向は、Ｓｉ基板１１に対して直交する方向（積層方向）である。なお、Ｓｉチップ５１と５２を他の方法で製造してもよいことは言うまでもない。
続いて、Ｓｉチップ５１と５２の多層配線構造３０の表面に形成されたマイクロバンプ電極３７を利用して、Ｓｉチップ５１と５２を支持基板４０の一面の所定箇所にそれぞれ固着（機械的に接続）させる。支持基板４０としては、例えばガラス、単結晶Ｓｉ製のウェハー等が好適に使用できるが、ここでは半導体回路を内蔵したＳｉウェハーを用いている。マイクロバンプ電極３７により、Ｓｉチップ５１と５２は、Ｓｉウェハーよりなる支持基板４０内に形成された半導体回路に対して電気的に接続される。
図８（ａ）では、Ｓｉチップ５１を接続するためのマイクロバンプ電極３７が一つしか示されていないが、実際は多数のマイクロバンプ電極３７で接続されることは言うまでもない。この点は、Ｓｉチップ５についても同様である。
この状態では、Ｓｉチップ５１及び５２の多層配線構造３０と支持基板４０との間に、それぞれマイクロバンプ電極３７の厚さに相当する隙間があいている。そこで、第１実施形態の場合と同様に、その隙間に電気的絶縁性の接着剤５３を充填して硬化させるが、第１実施形態の場合とは異なり、接着剤５３による接着強度を増すため、またＳｉチップ５１と５２の間の隙間を埋めるために、接着剤５３の厚さを十分大きくする。こうして、図８（ｂ）に示すように、Ｓｉチップ５１及び５２の裏面側の一部以外が接着剤５３中に埋没するようにする。接着剤５３としては、ポリイミド樹脂やエポキシ樹脂等が使用できる。こうして、最終的には、接着剤５３とマイクロバンプ電極３７により、Ｓｉチップ５１及び５２は支持基板４０に対して機械的・電気的に接続される。こうして、Ｓｉチップ５１及び５２を有する第１半導体回路層１’が形成される。
なお、支持基板４０が、ガラスより形成される場合や半導体回路を内蔵していない半導体ウェハーより形成される場合は、マイクロバンプ電極３７は、Ｓｉチップ５１及び５２と支持基板４０との間の機械的接続のためだけに使用されることになる。
その後、支持基板４０を用いてＳｉチップ５１及び５２を一体的に保持しながら、ＣＭＰ法により、両チップ５１と５２のＳｉ基板１１の裏面（第２主面）側を内部の各トレンチ１３の下端からの距離が例えば１μｍ程度になるまで研磨し、チップ５１と５２の全体の厚さを小さくする。こうして研磨されて薄くなったチップ５１と５２を、以後は５１ａと５２ａでそれぞれ示す。また、こうして研磨されて薄くなった第１半導体回路層１’を以後は１ａ’で示す。
次に、両チップ５１ａと５２ａのＳｉ基板１１の裏面側を、ウェット・エッチングまたはプラズマ・エッチング等の等方性エッチングにより選択的に除去し、図９（ｃ）に示すように、トレンチ１３の内部のＳｉＯ2膜１４を露出させる。この時のエッチング量は、エッチング終了後にトレンチ１３の内部の導電性プラグ１５の下端が基板１１の裏面から所定距離だけ突出するように、また、接着剤５３の露出面が基板１１の裏面と同一平面となるように調整する。
続いて、図９（ｄ）に示すように、基板１１の裏面とそこから露出したＳｉＯ2膜１４の上に、厚さ０．２μｍ程度のＳｉＯ2膜４１をＣＶＤ法等の公知の方法で形成する。そして、こうして形成したＳｉＯ2膜４１とＳｉＯ2膜１４を、導電性プラグ１５の下端が露出するまでＣＭＰ法で研磨することにより、ＳｉＯ2膜４１と共にＳｉＯ2膜１４を選択的に除去し、図１０（ｅ）に示すように、導電性プラグ１５の下端を露出させる。残存したＳｉＯ2膜４１は、各チップ５１ａと５２ａの基板１１の裏面の導電性プラグ１５以外の部分と接着剤５３の露出面とを覆っており、これらは平坦になっている、換言すれば、チップ５１ａと５２ａよりなる第１半導体回路層１ａ’の裏面全体が平坦になっている。
その後、公知の方法により、図１０（ｆ）に示すように、露出した各導電性プラグ１５の下端にそれぞれマイクロバンプ電極４２を形成する。これらのマイクロバンプ電極４２は、第１実施形態で述べたのと同じ方法で形成することができる。
次に、第１半導体回路層１ａ’を形成するチップ５１ａと５２ａの裏面の所定位置に、図１１（ｇ）に示すように、第２半導体回路層２’を形成する二つのＳｉチップ６１と６２をそれぞれ固着させる。ここでは、Ｓｉチップ６１と６２は、それぞれ、Ｓｉチップ５１と５２とほぼ同一の構成を有しているので、対応する要素にはＳｉチップ５１と５２の場合と同一符号を付してその説明を省略する。なお、必要に応じて、Ｓｉチップ６１と６２をＳｉチップ５１と５２とは異なる構成としてもよいことは言うまでもない。
Ｓｉチップ６１と６２の多層配線構造３０の表面には、図１１（ｇ）に示すように、Ｓｉチップ５１ａと５２ａの裏面に形成されたマイクロバンプ電極４２に対応する位置に、それぞれマイクロバンプ電極４３が形成されている。これら電極４３は、Ｓｉチップ５１ａと５２ａの対応する電極４２にそれぞれ溶着させることにより接合せしめられるが、他の任意の方法で接合してもよいことは言うまでもない。第２半導体回路層２’を形成するＳｉチップ６１と６２は、こうして、第１半導体回路層１ａ’を形成するＳｉチップ５１ａと５２ａの裏面側にそれぞれ固着せしめられると共に、これら二つの半導体回路層１ａ’と２’の間の電気的接続も行われる。この時、図１１（ｇ）に示すように、半導体回路層１ａ’と２’の間には電極４２と４３の厚さの和に相当する隙間があいている。
次に、図１２（ｈ）に示すように、第１及び第２の半導体回路層１ａ’と２’の間の隙間に、注入法などにより電気的絶縁性の接着剤４４を充填して硬化させる。この時、接着剤４４による接着強度を増すため、またＳｉチップ６１と６２の間の隙間を埋めるために、接着剤４４の厚さを十分大きくする。こうして、図１２（ｈ）に示すように、Ｓｉチップ６１及び６２の裏面側の一部以外が接着剤４４中に埋没せしめられる。これにより、第１および第２の半導体回路層１ａ’と２’を形成するＳｉチップ５１ａ及び５２ａとＳｉチップ６１及び６２の間の電気的・機械的接続が完了する。接着剤４４としては、ポリイミド樹脂やエポキシ樹脂等が使用できる。
その後、第２半導体回路層２’のＳｉチップ６１及び６２について、機械的研磨法及びＣＭＰ法により、Ｓｉ基板１１の下部を内部の各トレンチ１３の下端からの距離が例えば１μｍ程度となるまで研磨し、基板１１を薄くする。こうして厚さが薄くされたＳｉチップ６１及び６２を、以後はそれぞれＳｉチップ６１ａ及び６２ａと表示する。また、こうして研磨されて薄くなった第２半導体回路層２’を以後は２ａ’で示す。
次に、第１半導体回路層１ａ’を形成するＳｉチップ５１ａ及び５２ａの場合と同じ方法によって、第２半導体回路層２ａ’を形成するＳｉチップ６１ａ及び６２ａの基板１１の下部を選択的に除去し、トレンチ１３の内部のＳｉＯ2膜１４を露出させ、ＳｉＯ2膜１４を選択的に除去し、露出した各導電性プラグ１５の下端にそれぞれマイクロバンプ電極４２を形成する。こうして、第２半導体回路層２ａ’の構成は図１３（ｉ）に示すようになる。図１３（ｉ）に示す第２半導体回路層２ａ’（すなわちＳｉチップ６１ａ及び６２ａ）は、図１０（ｆ）に示された第１半導体回路層１ａ’（すなわちＳｉチップ５１ａ及び５２ａ）と実質的に同じ状態である。
当該半導体装置が第１及び第２の半導体回路層１ａ’と２ａ’より構成される二層構造の場合は、第２半導体回路層２ａ’（すなわちＳｉチップ６１ａ及び６２ａ）の裏面に形成されたマイクロバンプ電極４２が、外部回路接続用のマイクロバンプ電極として使用される。当該半導体装置が第３あるいはそれ以上の半導体回路層を有する場合は、必要に応じて、上記と同様の方法により、第３、第４、第５・・・・の半導体回路層（図示せず）が積層・固着され、三次元積層構造を持つ半導体装置が製造される。
以上説明したように、本発明の第２実施形態に係る半導体装置の製造方法では、まず、第１半導体回路層１’を構成するＳｉチップ５１と５２について、そのＳｉ基板１１の内部の所定位置にその表面側から、それぞれ、絶縁膜１４で内壁面が覆われた所定深さのトレンチ１３を複数個形成し、当該トレンチ１３の内部に基板１１の表面側から導電性材料を充填して導電性プラグ１５を形成する。次に、基板１１の表面側から、所望の回路を構成すべく、トレンチ１３（すなわち導電性プラグ１５）とは重ならないように所望の半導体素子（ここではＭＯＳトランジスタ）を基板１１の表面に形成し、その上に層間絶縁膜１９を介して多層配線構造３０を形成してから、当該多層配線構造３０の表面に導電性プラグ１５に対して電気的に接続されたマイクロバンプ電極３７を複数個形成する。そして、それらマイクロバンプ電極３７を使用して、多層配線構造３０を有するＳｉチップ５１と５２を支持基板４０の一面の所定箇所に固定する。その後、支持基板４０に固定されたＳｉチップ５１ａと５２ａをその裏面側から選択的に除去してＳｉチップ５１ａと５２ａを薄くすることによって、トレンチ１３の内壁面（露出面）を覆うＳｉＯ2膜１４をＳｉチップ５１ａと５２ａの裏面側に露出させる。続いて、Ｓｉチップ５１ａと５２ａの裏面側に露出せしめられたＳｉＯ2膜１４を選択的に除去することによって、導電性プラグ１５をＳｉチップ５１ａと５２ａの裏面側に露出させ、その露出端にマイクロバンプ電極４２を形成している。この点は、第２半導体回路層２や第３、第４、第５・・・・・の半導体回路層についても同様である。
これらの工程はすべて公知のプロセス（例えば、ＣＶＤ法、等方性エッチング法、機械的研磨法、ＣＭＰ法など）を用いて実行することができる。また、多層配線構造３０の表面の電極３７と、チップ５１ａと５２ａのトレンチ１３の内部に形成され且つ基板１１の裏面側に露出せしめられた導電性プラグ１５との電気的接続は、多層配線構造３０の内部の金属配線と、層間絶縁膜１９の上に形成された配線膜２０とを利用して行われているから、多層配線構造３０の内部の配線（配線層３２、３３、３４と導電体３５、３６）と配線膜２０と導電性プラグ１５とが、第１半導体回路層１ａ’（すなわちチップ５１ａと５２ａ）を積層方向に貫通する「埋込配線」となる。よって、この埋込配線とマイクロバンプ電極３７（またはマイクロバンプ電極４２及び４３）を使用することにより、支持基板４０と第１半導体回路層１ａ’（チップ５１ａと５２ａ）の間（あるいは、第１半導体回路層１ａ’と第２半導体回路層２ａ’（チップ６１ａと６２ａ）の間、さらには第２半導体回路層２ａ’以降の隣接する半導体回路層の間）の積層方向の電気的接続を容易に実現することができる。
また、本発明の第２実施形態の半導体装置の製造方法では、トレンチ１３の形成とそれらトレンチ１３への導電性材料の充填が各チップ５１、５２、６１、６２のＳｉ基板１１の表面（第１主面）側から行われると共に、トレンチ１３が多層配線構造３０と層間絶縁膜１９を貫通しない。このため、トレンチ１３の形成と導電性材料の充填を基板１１の裏面（第２主面）側から行えない場合や、多層配線構造３０を貫通するトレンチ１３の形成が不可能または困難な場合に、この製造方法は好適に適用できる。すなわち、第１半導体回路層１ａ’のレイアウトや多層配線構造３０内の配線のレイアウトに起因する制約に対応することができる。これは、第２半導体回路層２ａとそれ以降の半導体回路層についても同様である。
なお、上述した例では、支持基板４０の下に第１半導体回路層１ａ’（チップ５１ａと５２ａ）と第２半導体回路層２ａ’（チップ６１ａと６２ａ）を順に積層・固着した場合を示しているが、支持基板４０の向きを上下逆にして、支持基板４０の上に第１半導体回路層１ａ’と第２半導体回路層２ａ’を順に積層・固着してもよいことは言うまでもない。
また、上述した構成を持つ三次元積層半導体装置は、そのまま使用することもできるが、支持基板４０に対して直交する方向（積層方向）にダイシングを行うことによって複数の部分に分割して使用してもよい。この場合は、分割により形成された各部分が三次元積層半導体装置となる。
第１及び第２の半導体回路層１ａ’と２ａ’は、それぞれ、単一のＳｉチップ（すなわち単一のチップ状Ｓｉ基板またはＳｉ部材）から構成されてもよい。
（第３実施形態）
図１４（ａ）〜図１６（ｆ）は、本発明の第３実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。上述した第１及び第２の実施形態では、トレンチとその内部に充填された導電性材料が、Ｓｉ基板のみを貫通し、多層配線構造を貫通していなかったが、第３実施形態では、トレンチとその内部に充填された導電性材料が、Ｓｉ基板だけでなく多層配線構造をも貫通している点で、第１及び第２の実施形態とは異なる。また、ここではＳｉウェハーを使用して説明するが、第２実施形態の場合と同様に、Ｓｉウェハーを一つまたは二つ以上のＳｉチップに代えてもよいことは言うまでもない。
まず最初に、図１４（ａ）に示すように、半導体基板として単結晶Ｓｉよりなるウェハー（Ｓｉウェハー）１１を用意する。次に、そのウェハー１１の表面（第１主面）に絶縁膜１２を形成し、当該表面の全体をＳｉＯ2膜１２で覆う。この時の状態は図１４（ａ）に示す通りである。
次に、基板１１の表面のトレンチ１３が形成されない箇所に、換言すれば、基板１１の表面のトレンチ１３と重ならない位置に、公知の方法で、必要個数のＭＯＳトランジスタを形成し、所望の回路とする。各ＭＯＳトランジスタは、基板１１の内部に間隔をあけて形成された一対のソース・ドレイン領域１６と、それらソース・ドレイン領域１６の間においてゲート絶縁膜１２ｂの上に形成されたゲート電極１８とから構成される。ゲート絶縁膜１２ｂは、ＳｉＯ2膜１２とは別工程で形成されたＳｉＯ2膜から形成されている。すなわち、ゲート絶縁膜１２ｂを形成すべき箇所でＳｉＯ2膜１２を選択的に除去し、その後に改めて同じ箇所にＳｉＯ2膜を形成することにより、形成されている。この時の状態は図１４（ｂ）に示す通りである。
次に、図１５（ｃ）に示すように、絶縁膜１２上に基板１１の全面にわたって層間絶縁膜１９を形成し、この層間絶縁膜１９によってＭＯＳトランジスタとそれらより露出した面の全体を覆う。層間絶縁膜１９は、公知の有機または向きの絶縁材料から形成される。さらに、層間絶縁膜１９を選択的にエッチングして、所望のソース・ドレイン領域１６まで達する貫通孔をそれぞれ形成する。次に、公知の方法により、絶縁膜１９のソース・ドレイン領域１６に対応する貫通孔の内部に導電性材料２１を充填する。その後、絶縁膜１９の上に導電性の金属膜（図示せず）を形成してから当該金属膜を選択的にエッチングし、パターン化された金属配線膜２０を得る。この金属配線膜２０は、いくつかの配線部に分かれており、図１５（ｃ）では、一つの配線部が層間絶縁膜１９の対応する貫通孔の内部に充填された導電性材料２１を介してソース・ドレイン領域１６に電気的に接続されている。
続いて、金属配線膜２０の上に、公知の方法によって多層配線構造３０Ａを形成する。この多層配線構造３０Ａは、絶縁材料３１と、絶縁材料３１の内部に埋め込まれた三つの配線層３２、３３、３４と、主としてそれら配線層３２、３３、３４の層間接続に用いられる導電体３５、３６、３８とを有する。導電体３５、３６、３８は通常、絶縁材料３１に形成されたビアホール中に埋設されるが、これに限定されるわけではない。絶縁材料３１は、単一の電気的絶縁材料から形成されていてもよいが、いくつかの異なる電気的絶縁材料の層からなる積層体から形成されることが多い。多層配線構造３０Ａの構成や使用材料や形成方法は、公知であるから、それらの詳細な説明は省略する。
ＭＯＳトランジスタを有するＳｉ基板（Ｓｉウェハー）１１と、基板１１上に形成された多層配線構造３０Ａとは、第１半導体回路層１Ａを構成する。
次に、公知の方法で、多層配線構造３０Ａの表面側から、多層配線構造３０Ａと金属配線膜２０と層間絶縁膜１９とＳｉＯ2膜１２とＳｉ基板１１を順に選択的にエッチングすることにより、図１５（ｄ）に示すように、Ｓｉ基板１１上の所定位置に所定深さのトレンチ１３を複数個形成する。これらのトレンチ１３は、多層配線構造３０Ａをその上下方向（厚さ方向）に貫通すると共に基板１１の内部に深く到達している（トレンチ１３は通常、基板１１の表面から３０〜５０μｍ程度、基板１１内に入り込む）が、基板１１を貫通してはいない。これらトレンチ１３は、埋込配線（導電体プラグ）を形成すべき箇所にそれぞれ配置される。その後、公知の方法（例えばＣＶＤ法）により、トレンチ１３の露出面（内壁面）をＳｉＯ2膜１４で覆う。このＳｉＯ2膜１４は、多層配線構造３０Ａの表面をも覆っている。
次に、内壁面（露出面）がＳｉＯ2膜１４で覆われた各トレンチ１３の内部に、多層配線構造３０Ａの表面側から、公知の方法で、適当な導電性材料を選択的に埋め込む。例えば、第１実施形態で述べた方法を使用することができる。すなわち、ＣＶＤ法により多層配線構造３０Ａの全面にわたって導電性材料の膜を堆積させた後、エッチバック法により、または機械的研磨法とＣＭＰ（Chemical Mechanical Polishing）（化学機械研磨）法の組み合わせにより、その導電性材料膜の各トレンチ１３の外部にある部分を選択的に除去する。こうすることにより、各トレンチ１３の内部に導電性プラグ１５が得られる。この導電性材料としては、例えばシリコン等の半導体やタングステン（Ｗ）等の金属が使用される。この時の状態は図１５（ｄ）に示す通りであり、多層配線構造３０Ａの表面には各導電性プラグ１５の上端が露出している。その後、図１６（ｅ）に示すように、多層配線構造３０Ａの表面から露出した導電性プラグ１５の各々の上端に、公知の方法によってマイクロバンプ電極３７をそれぞれ形成する。
続いて、導電性プラグ１５の上端に形成されたマイクロバンプ電極３７を利用して、図１６（ｅ）に示すように、第１半導体回路層１ＡをＳｉウェハーよりなる支持基板４０に固着させる。換言すれば、第１半導体回路層１Ａと支持基板４０との機械的接続を行う。マイクロバンプ電極３７により、第１半導体回路層１Ａは、Ｓｉウェハーよりなる支持基板４０内に形成された半導体回路に対して電気的にも接続される。
この状態では、多層配線構造３０Ａと支持基板４０との間にマイクロバンプ電極３７の厚さに相当する隙間があいている。そこで、その隙間に電気的絶縁性の接着剤３９を充填して硬化させる。接着剤３９としては、ポリイミド樹脂やエポキシ樹脂等が使用できる。こうして、接着剤３９とマイクロバンプ電極３７により、第１半導体回路層１Ａは支持基板４０に対して機械的・電気的に接続される。この時の状態は図１６（ｅ）に示す通りである。
なお、支持基板４０が、ガラスより形成される場合や半導体回路を内蔵していない半導体ウェハーより形成される場合は、マイクロバンプ電極３７は、第１半導体回路層１Ａと支持基板４０との間の機械的接続のためだけに使用されることになる。
その後、第１実施形態の場合と同様に、支持基板４０を用いて第１半導体回路層１Ａを保持しながら、機械的研磨法及びＣＭＰ法により、Ｓｉ基板１１の裏面（第２主面）側を内部の各トレンチ１３の下端からの距離が例えば１μｍ程度になるまで研磨し、基板１１全体の厚さを小さくする。こうして研磨されて薄くなった第１半導体回路層１Ａを、以後は１Ａａで示す。
次に、第１実施形態の場合と同様に、薄くなった基板１１の裏面側を、ウェット・エッチングまたはプラズマ・エッチング等の等方性エッチングにより選択的に除去し、トレンチ１３の内部のＳｉＯ2膜１４を露出させる。この時のエッチング量は、エッチング終了後にトレンチ１３の内部の導電性プラグ１５の下端が基板１１の裏面から所定距離だけ突出するように調整する。
続いて、第１実施形態の場合と同様に、基板１１の裏面と露出したＳｉＯ2膜１４の上に、厚さ０．２μｍ程度のＳｉＯ2膜４１をＣＶＤ法等の公知の方法で形成する。次に、こうして形成したＳｉＯ2膜４１をＣＭＰ法で研磨することにより、このＳｉＯ2膜４１と共にＳｉＯ2膜１４を選択的に除去し、図１６（ｆ）に示すように、トレンチ１３の内部の導電性プラグ１５の下端を露出させる。残存したＳｉＯ2膜４１は、半導体基板１１の裏面の導電性プラグ１５とＳｉＯ2膜１４以外の部分を覆っており、基板１１の裏面は平坦になっている、換言すれば、第１半導体回路層１Ａａの裏面全体が平坦になっている。
その後、公知の方法により、図１６（ｆ）に示すように、露出した各導電性プラグ１５の下端にそれぞれマイクロバンプ電極４２を形成する。これらのマイクロバンプ電極４２の形成方法は、第１実施形態で述べたものと同じである。
次に、第１半導体回路層１Ａａの裏面に、第１実施形態で述べたものと同様にして、第２半導体回路層（図示せず）を固着させる。
当該半導体装置が第１半導体回路層１Ａａと図示しない第２半導体回路層より構成される二層構造の場合は、第２半導体回路層の裏面に形成されたマイクロバンプ電極４２が、外部回路接続用のマイクロバンプ電極として使用される。当該半導体装置が第３あるいはそれ以上の半導体回路層を有する場合は、必要に応じて、上記と同様の方法により、第３、第４、第５・・・・の半導体回路層（図示せず）が積層・固着され、三次元積層構造を持つ半導体装置が製造される。
以上説明したように、本発明の第３実施形態に係る半導体装置の製造方法では、まず、第１半導体回路層１Ａを構成するＳｉ基板（Ｓｉウェハー）１１の表面の所定位置に、その表面側から所望の半導体素子（ここではＭＯＳトランジスタ）を形成し、その上に層間絶縁膜１９を介して多層配線構造３０Ａを形成する。その後、多層配線構造３０Ａ（すなわちＳｉ基板１１）の表面側から、多層配線構造３０Ａと層間絶縁膜１９を貫通して基板１１の内部に到達すると共に、ＳｉＯ2膜１４で内壁面が覆われた所定深さのトレンチ１３を複数個形成する。これらトレンチ１３は、ＭＯＳトランジスタと重ならないように形成される。次に、多層配線構造３０Ａの表面側から、各トレンチ１３の内部に導電性材料を充填して導電性プラグ１５を形成する。そして、これら導電性プラグ１５の上端（すなわち、多層配線構造３０Ａ側の端）にそれぞれマイクロバンプ電極３７を形成する。そして、これらマイクロバンプ電極３７を使用して、多層配線構造３０Ａを有する基板１１を支持基板４０に固定する。その後、支持基板４０に固定された基板１１をその裏面側から選択的に除去して薄くすることによって、ＳｉＯ2膜１４を基板１１の裏面側に露出させる。続いて、基板１１の裏面側に露出せしめられたＳｉＯ2膜１４を選択的に除去することによって、導電性プラグ１５を基板１１の裏面側に露出させる。最後に、露出せしめられた導電性プラグ１５の端にマイクロバンプ電極４２を形成する。この点は、第２半導体回路層やそれ以降の半導体回路層（図示せず）についても同様である。
これらの工程はすべて公知のプロセス（例えば、ＣＶＤ法、等方性エッチング法、機械的研磨法、ＣＭＰ法など）を用いて実行することができる。また、多層配線構造３０Ａの表面側のマイクロバンプ電極３７は、同表面側に露出せしめられた導電性プラグ１５に直接、電気的に接続されているから、トレンチ１３の内部の導電性プラグ１５それ自体が、第１半導体回路層１Ａａを積層方向に貫通する「埋込配線」となる。よって、この埋込配線とマイクロバンプ電極３７（またはマイクロバンプ電極４２及び４３）を使用することにより、支持基板４０と第１半導体回路層１Ａａの間（あるいは、第１半導体回路層１Ａａと第２半導体回路層の間、さらには第２半導体回路層以降の隣接する半導体回路層の間）の積層方向の電気的接続を容易に実現することができる。
また、本発明の第３実施形態の半導体装置の製造方法では、トレンチ１３の形成と導電性材料の充填が多層配線構造３０Ａ（すなわちＳｉ基板１１）の表面側から行われると共に、トレンチ１３が多層配線構造３０Ａと層間絶縁膜１９を貫通している。このため、トレンチ１３の形成と導電性材料の充填を基板１１の裏面（第２主面）側から行えない場合や、多層配線構造３０Ａを貫通するトレンチ１３の形成が可能な場合に、この製造方法は好適に適用できる。すなわち、第１半導体回路層１Ａａ内の半導体素子や配線のレイアウトや多層配線構造３０Ａ内の配線のレイアウトに起因する制約に対応することができる。これは、第２半導体回路層とそれ以降の半導体回路層についても同様である。
（第４実施形態）
図１７（ａ）〜図２０（ｈ）は、本発明の第４実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。上述した第１〜第３の実施形態では、トレンチとその内部への導電性材料の充填が、Ｓｉ基板１１（多層配線構造３０、３０Ａ）の表面側から行われている。これとは異なり、第４実施形態では、トレンチとその内部への導電性材料の充填がＳｉ基板１１の裏面側から行われる。なお、ここではＳｉウェハーを使用して説明するが、第２実施形態の場合と同様に、Ｓｉウェハーを一つあるいは二つ以上のＳｉチップに代えてもよいことは言うまでもない。
まず最初に、図１７（ａ）に示すように、半導体基板としてＳｉウェハー１１を用意する。次に、そのウェハー１１の表面（第１主面）にＳｉＯ2膜１２を形成し、当該表面の全体をＳｉＯ2膜１２で覆う。
次に、基板１１の表面のトレンチ１３が形成されない箇所に、換言すれば、基板１１の表面のトレンチ１３と重ならない位置に、公知の方法で、必要個数のＭＯＳトランジスタを形成し、所望の回路とする。各ＭＯＳトランジスタは、基板１１の内部に間隔をあけて形成された一対のソース・ドレイン領域１６と、それらソース・ドレイン領域１６の間においてゲート絶縁膜１２ｂの上に形成されたゲート電極１８とから構成される。ゲート絶縁膜１２ｂは、ＳｉＯ2膜１２とは別工程で形成されたＳｉＯ2膜から形成されている。すなわち、ゲート絶縁膜１２ｂを形成すべき箇所でＳｉＯ2膜１２を選択的に除去し、その後に改めて同じ箇所にＳｉＯ2膜を形成することにより、形成されている。
次に、ＳｉＯ2膜１２上に基板１１の全面にわたって層間絶縁膜１９を形成し、この層間絶縁膜１９によってＭＯＳトランジスタとそれらより露出した面の全体を覆う。さらに、層間絶縁膜１９を選択的にエッチングして、所望のソース・ドレイン領域１６まで達する貫通孔をそれぞれ形成する。次に、公知の方法により、層間絶縁膜１９のソース・ドレイン領域１６に対応する貫通孔の内部に導電性材料２１を充填する。その後、層間絶縁膜１９の上に導電性金属膜（図示せず）を形成してから当該金属膜を選択的にエッチングし、パターン化された金属配線膜２０を得る。この金属配線膜２０は、いくつかの配線部に分かれており、図１７（ａ）では、一つの配線部が層間絶縁膜１９の対応する貫通孔の内部に充填された導電性材料２１を介してソース・ドレイン領域１６に電気的に接続されている。
続いて、金属配線膜２０の上に、公知の方法によって多層配線構造３０Ｂを形成する。この多層配線構造３０Ｂは、絶縁材料３１と、絶縁材料３１の内部に埋め込まれた三つの配線層３２、３３、３４と、主としてそれら配線層３２、３３、３４の層間接続に用いられる導電体３５、３６とを有する。多層配線構造３０Ｂの構成や使用材料や形成方法は、第１実施形態の多層配線構造３０Ａと同様であるから、それらの詳細な説明は省略する。そして、多層配線構造３０の表面に、公知の方法によって複数のマイクロバンプ電極３７を形成する。これらマイクロバンプ電極３７は、後述するように、多層配線構造３０Ｂ内の配線と金属配線膜２０とを介して、トレンチ１３の内部の導電性プラグ１５に対して電気的に接続される。この時の状態は図１７（ａ）に示す通りである。
ＭＯＳトランジスタを有するＳｉ基板（Ｓｉウェハー）１１と、基板１１上に形成された多層配線構造３０Ｂとは、第１半導体回路層１Ｂを構成する。
続いて、多層配線構造３０Ｂの表面に形成されたマイクロバンプ電極３７を利用して、図１７（ｂ）に示すように、第１半導体回路層１Ｂを支持基板４０に固着（機械的に接続）させる。支持基板４０としては、例えばガラス、単結晶Ｓｉ製のウェハー等が好適に使用できるが、ここではＳｉウェハーを用いている。マイクロバンプ電極３７により、第１半導体回路層１Ｂは、Ｓｉウェハーよりなる支持基板４０内に形成された半導体回路に対して電気的にも接続される。
この状態では、多層配線構造３０Ｂと支持基板４０との間にマイクロバンプ電極３７の厚さに相当する隙間があいている。そこで、その隙間に電気的絶縁性の接着剤３９を充填して硬化させる。接着剤３９としては、ポリイミド樹脂やエポキシ樹脂等が使用できる。こうして、接着剤３９とマイクロバンプ電極３７により、第１半導体回路層１Ｂは支持基板４０に対して機械的・電気的に接続される。この時の状態は図１７（ｂ）に示す通りである。
なお、支持基板４０が、ガラスより形成される場合や半導体回路を内蔵していない半導体ウェハーより形成される場合は、マイクロバンプ電極３７は、第１半導体回路層１Ｂと支持基板４０との間の機械的接続のためだけに使用されることになる。
その後、支持基板４０を用いて第１半導体回路層１Ｂを保持しながら、機械的研磨法及びＣＭＰ法により、Ｓｉ基板１１の裏面（第２主面）側を研磨し、基板１１全体の厚さを所定値まで小さくする。こうして研磨されて薄くなった第１半導体回路層１Ｂを、以後は１Ｂａで示す。この時の状態は図１８（ｃ）に示すようになる。
次に、薄くなった基板１１の裏面全体をＳｉＯ2膜４５で覆った後、プラズマ・エッチング等の異方性エッチングによって、基板１１の裏面側から複数個のトレンチ１３ａを形成する。すなわち、埋込配線（導電体プラグ）を形成すべき箇所に複数個の透孔を有するマスク（図示省略）を用いて、基板１１の裏面にあるＳｉＯ2膜４５を選択的に除去し、埋込配線（導電体プラグ）を形成すべき箇所においてＳｉＯ2膜４５に複数個の開口を形成する。続いて、同じマスクを用い、ＳｉＯ2膜４５の開口を介してＳｉ基板１１を選択的に除去し、複数個のトレンチ１３ａを形成する。
さらに、同じマスクを用いて、ＳｉＯ2膜４５の開口とトレンチ１３ａを介して、基板１１の表面側のＳｉＯ2膜１２を選択的に除去し、ＳｉＯ2膜１２に複数個の開口を形成する。こうして基板１１の裏面側から形成された複数個のトレンチ１３ａの底部（下端）は、いずれも、ＳｉＯ2膜４５の対応する開口を介して下方に露出している。また、これらトレンチ１３ａの頂部（上端）は、ＳｉＯ2膜１２の対応する開口を介して上方にも露出している。その結果、図１８（ｄ）に示すように、金属配線２０の下部は、トレンチ１３ａを介して基板１１の下方（トレンチ１３ａの内部）に露出せしめられている。
その後、公知の方法（例えばＣＶＤ法）により、基板１１の裏面側からＳｉＯ2膜１４を堆積させる。すると、図１９（ｅ）に示すように、基板１１の裏面を覆っているＳｉＯ2膜４５の露出面と、各トレンチ１３ａの内壁の露出面と、金属配線膜２０の露出面と、層間絶縁膜１９の露出面と、ＳｉＯ2膜１２の露出面とが、このＳｉＯ2膜１４で覆われる。
次に、異方性エッチングにより、基板１１の裏面側からＳｉＯ2膜１４を選択的に除去する。この時、各トレンチ１３ａの内部において、金属配線膜２０の露出面と層間絶縁膜１９の露出面にあるＳｉＯ2膜１４が完全に除去されるように、エッチング量を調整する。こうすることにより、図１９（ｆ）に示すように、ＳｉＯ2膜１４がトレンチ１３ａの内壁側面のみに残り、基板１１の裏面がＳｉＯ2膜４５で覆われた状態が得られる。
続いて、基板１１の裏面側から、内壁側面がＳｉＯ2膜１４で覆われた各トレンチ１３ａの内部に、公知の方法で適当な導電性材料を埋め込む。例えば、ＳｉＯ2膜４５の上に、ＣＶＤ法によりＳｉ基板（ウェハー）１１の裏面全体にわたって導電性材料の膜を堆積させた後、エッチバック法や機械的研磨法やＣＭＰ法によりその導電性材料膜のＳｉＯ2膜４５上にある部分を選択的に除去することにより、当該導電性材料をトレンチ１３の内部にのみ残す。こうすることにより、各トレンチ１３ａの内部にその導電性材料が埋め込まれる。ここで使用する導電性材料としては、例えばシリコン等の半導体やタングステン（Ｗ）等の金属がある。この状態では、図２０（ｇ）に示すように、各導電性プラグ１５の下端は、ＳｉＯ2膜４１の露出面と同じ面内にあり、基板１１すなわち第１半導体回路層１Ｂａの裏面全体が平坦になっていて、各導電性プラグ１５の下端は露出している。
続いて、基板１１の裏面の全面に、厚さ０．２μｍ程度のＳｉＯ2膜４１をＣＶＤ法等の公知の方法で形成し、このＳｉＯ2膜４１によって第１半導体回路層１Ｂａの裏面全体を覆う。そして、こうして形成したＳｉＯ2膜４１を選択的にエッチングして複数の透孔を形成し、図２０（ｈ）に示すように、トレンチ１３の内部の各導電性プラグ１５の下端をＳｉＯ2膜４１の対応する透孔から露出させる。その後、露出している各導電性プラグ１５の下端に、ＳｉＯ2膜４１の透孔を介してそれぞれマイクロバンプ電極４２を形成する。各マイクロバンプ電極４２の高さは、ＳｉＯ2膜４１の厚さより大きいので、各マイクロバンプ電極４２はＳｉＯ2膜４１より下方に突出している。これらのマイクロバンプ電極４２の形成方法は、第１実施形態で述べたのと同じである。この時の状態は、図２０（ｈ）に示すようになる。
次に、第１半導体回路層１Ｂａの裏面に、第１実施形態で述べたのと同様にして、第２半導体回路層（図示せず）をマイクロバンプ電極４２（とマイクロバンプ電極４３）を用いて固着させる。
当該半導体装置が第１半導体回路層１Ｂａと図示しない第２半導体回路層より構成される二層構造の場合は、第２半導体回路層の裏面に形成されたマイクロバンプ電極４２が、外部回路接続用のマイクロバンプ電極として使用される。当該半導体装置が第３あるいはそれ以上の半導体回路層を有する場合は、必要に応じて、上記と同様の方法により、第３、第４、第５・・・・の半導体回路層（図示せず）が積層・固着され、三次元積層構造を持つ半導体装置が製造される。
以上説明したように、本発明の第４実施形態に係る半導体装置の製造方法では、まず、第１半導体回路層１Ｂを構成するＳｉ基板（ウェハー）１１の表面（第１主面）に、その表面側から所望のＭＯＳトランジスタを形成して所望の回路とし、それらＭＯＳトランジスタ上に層間絶縁膜１９を介して多層配線構造３０Ｂを形成する。次に、多層配線構造３０Ｂ内の配線に対して電気的に接続されたマイクロバンプ電極３７を多層配線構造３０Ｂの表面に形成してから、これらのマイクロバンプ電極３７を使用して多層配線構造３０Ｂを有する基板１１を支持基板４０に固定する。そして、基板１１を薄くした後、基板１１の裏面（第２主面）側から、その表面（第１主面）に向かって貫通する複数のトレンチ１３ａを形成し、これらトレンチ１３ａの内壁面を絶縁膜１４で覆ってから、基板１１の裏面側からトレンチ１３ａの内部に導電性材料を充填し、多層配線構造３０Ｂ内の配線に電気的に接続された導電性プラグ１５を得ている。この点は、第２半導体回路層やそれ以降の半導体回路層（図示せず）についても同様である。
これらの工程はすべて公知のプロセス（例えば、ＣＶＤ法、等方性エッチング法、機械的研磨法、ＣＭＰ法など）を用いて実行することができる。また、トレンチ１３ａと導電性プラグ１５は、基板１１を貫通していて、基板１１の表面にある金属配線膜２０を介して多層配線構造３０Ｂ内の配線に電気的に接続されている。また、多層配線構造３０Ｂ内の配線は、多層配線構造３０Ｂの表面のマイクロバンプ電極３７に電気的に接続されている。このため、トレンチ１３ａ内の導電性プラグ１５と金属配線膜２０と多層配線構造３０Ｂ内の配線が、第１半導体回路層１Ｂａを積層方向（厚さ方向）に貫通する埋込配線となる。よって、この埋込配線とマイクロバンプ電極３７（またはマイクロバンプ電極４２及び４３）を使用することにより、支持基板４０と第１半導体回路層１Ｂａの間（あるいは、第１半導体回路層１Ｂａと第２半導体回路層の間、さらには第２半導体回路層以降の隣接する半導体回路層の間）の積層方向の電気的接続を容易に実現することができる。
また、本発明の第４実施形態の半導体装置の製造方法では、トレンチ１３ａの形成とその中への導電性材料の充填がＳｉ基板１１の裏面（第２主面）側から行われる。このため、トレンチ１３ａの形成と導電性材料の充填を基板１１の表面（第１主面）側から行えない場合や、多層配線構造３０を貫通するトレンチ１３の形成が不可能または困難な場合に、この製造方法は好適に適用できる。すなわち、第１半導体回路層１Ｂａ内の半導体素子や配線のレイアウトや多層配線構造３０Ｂ内の配線のレイアウトに起因する制約に対応することができる。これは、第２半導体回路層とそれ以降の半導体回路層についても同様である。
（第５実施形態）
図２１（ａ）〜（ｃ）は、本発明の第５実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。この第５実施形態は、上述した第１実施形態の第１の変形例に相当するものであり、上述した第１実施形態において、ＭＯＳトランジスタの形成とトレンチ及び導電性プラグの形成の順序を逆にしたものである。すなわち、第１実施形態では、トレンチ及び導電性プラグの形成を先にしてからＭＯＳトランジスタの形成をしているのに対し、第５実施形態では、ＭＯＳトランジスタの形成を先にしてから、トレンチ及び導電性プラグの形成をする点で、両実施形態は異なっている。その点以外は、両実施形態は同じである。
まず、図２１（ａ）に示すように、半導体基板としてのＳｉウェハー１１の表面（第１主面）にＳｉＯ2膜１２を形成し、当該表面の全体をＳｉＯ2膜１２で覆う。次に、基板１１の表面のトレンチ１３が形成されない箇所に、換言すれば、基板１１の表面のトレンチ１３と重ならない位置に、必要個数のＭＯＳトランジスタを形成し、所望の回路とする。各ＭＯＳトランジスタは、基板１１の内部に間隔をあけて形成された一対のソース・ドレイン領域１６と、ソース・ドレイン領域１６の間に形成されたゲート絶縁膜１２ｂと、ゲート絶縁膜１２ｂの上に形成されたゲート電極１８とから構成される。ゲート絶縁膜１２ｂは、ＳｉＯ2膜１２とは別工程で形成されたＳｉＯ2膜から形成されている。すなわち、ゲート絶縁膜１２ｂを形成すべき箇所でＳｉＯ2膜１２を選択的に除去し、その後に改めて同じ箇所にＳｉＯ2膜を形成することにより、形成されている。この時の状態は図２１（ｂ）に示すようになる。
こうしてＭＯＳトランジスタを形成した後に、公知の方法により、Ｓｉ基板１１とＳｉＯ2膜１２を基板１１の表面側から選択的にエッチングし、基板１１上の所定位置に所定深さのトレンチ１３を複数個形成する。そして、熱酸化法によってそれらトレンチ１３の内壁面をＳｉＯ2膜１４で覆ってから、各トレンチ１３の内部に基板１１の表面側から導電性材料を充填し、導電性プラグ１５とする。
その後の工程、すなわち、層間絶縁膜１９の形成と多層配線構造３０の形成は、第１実施形態の場合と同じであるので、その説明は省略する。
本発明の第５実施形態に係る半導体装置の製造方法は、ＭＯＳトランジスタの形成とトレンチ及び導電性プラグの形成の順序を逆にした以外は上述した第１実施形態と同じであるから、第１実施形態の場合と同じ効果が得られることが明らかである。
（第６実施形態）
図２２は、本発明の第６実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。この第６実施形態は、上述した第１実施形態の第２の変形例に相当するものであり、第１実施形態においてトレンチ１３の内部の導電性プラグ１５の下端に形成されたマイクロバンプ電極４２に代えて、マイクロバンプ電極４２ａを無電解メッキ法または選択ＣＶＤ法により導電性プラグ１５の端に直接形成する。それ以外の点は、第１実施形態の場合と同様である。
すなわち、第６実施形態では、導電性プラグ１５用の導電性材料をうまく選んで無電解メッキ法で金属膜を第１半導体回路層１ａの裏面に形成すると、その金属膜を導電性プラグ１５の端面のみに選択的に成長させることができる。すなわち、その金属膜よりなるマイクロバンプ電極４２ａが、各導電性プラグ１５の下端面に自己整合的に形成されるのである。
無電解メッキ法に好適な導電性プラグ１５用の導電性材料としては、Ｎｉ、Ｃｕ、Ｓｎ、Ａｇ、Ａｕ、Ｔｉ、ＰｔあるいはＴａ、またはそれらの二つ以上からなる合金またはそれらの二つ以上からなる積層膜等が挙げられる。
これは、選択ＣＶＤ法による場合でも同様である。すなわち、導電性プラグ１５用の導電性材料をうまく選ぶことにより、金属製あるいは金属以外よりなる導電膜を選択ＣＶＤ法で半導体回路層１ａの裏面に成長させると、その導電膜は導電性プラグ１５の端面のみに選択的に成長する。こうして、マイクロバンプ電極４２ａが導電性プラグ１５の端面に自己整合的に形成される。
選択ＣＶＤ法に好適な導電性プラグ１５用の導電性材料としては、Ｃｕ、Ｎｉ、Ｗ、Ｔｉ、Ｔａ、ＴｉＮ、ＴａＮ等、またはそれらの二つ以上からなる合金またはそれらの二つ以上からなる積層膜等が挙げられる。
したがって、第６実施形態に係る半導体装置の製造方法では、上述した第１実施形態の場合と同様の効果が得られることが明らかである。
（第７実施形態）
図２３（ａ）〜図２５（ｅ）は、本発明の第７実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。この第７実施形態は、上述した第１実施形態の第３の変形例に相当するものであり、第１実施形態の場合とは異なる方法でマイクロバンプ電極４２を形成する。すなわち、第１実施形態と同様にして、図１（ａ）〜図３（ｇ）までの工程を実行した後、それ以降の工程を図２３（ｂ）〜図２５（ｅ）に示す工程を順に実行する。
まず、第１実施形態と同様にして、図２３（ａ）（これは図３（ｆ）に等しい）に示す構成を形成する。次に、Ｓｉ基板１１の裏面とそれより露出したＳｉＯ2膜１４の上に、図２３（ｂ）に示すようにＳｉＯ2膜４１を形成する。第１実施形態では、この状態からただちにＳｉＯ2膜４１をＣＭＰ法で研磨することにより、ＳｉＯ2膜４１と共にＳｉＯ2膜１４を選択的に除去し、図４（ｈ）に示すように、トレンチ１３の内部の導電性プラグ１５の下端を露出させている。これに対し、第７実施形態では、こうして形成したＳｉＯ2膜４１の上にさらに平坦化膜としてレジスト膜６０を形成する。このレジスト膜６０により、図２３（ｂ）に示すように、第１半導体回路層１ａの裏面の凹凸が埋められて平坦化せしめられる。
その後、エッチバック法によりこのレジスト膜（平坦化膜）６０を選択的にエッチングし、図２４（ｃ）に示すように、各導電性プラグ１５の下端部においてＳｉＯ2膜４１をレジスト膜６０から露出させる。この時、レジスト膜６０は、ＳｉＯ2膜４１の上において導電性プラグ１５とＳｉＯ2膜１４の外側に残存する。
そして、ＳｉＯ2膜４１上に残存しているレジスト膜６０をマスクとして、ＳｉＯ2膜１４とその上のＳｉＯ2膜４１を選択的に除去し、図２４（ｄ）に示すようにトレンチ１３内の導電性プラグ１５の下端を露出させる。この状態では、各導電性プラグ１５の下端は、ＳｉＯ2膜４１とレジスト膜６０の露出面と同じ面内にあり、基板１１すなわち第１半導体回路層１ａの裏面全体が平坦になっている。
その後、図２５（ｅ）に示すように、露出している各導電性プラグ１５の下端にそれぞれマイクロバンプ電極４２を形成する。これらのマイクロバンプ電極４２の形成方法は、上述した第１実施形態または第６実施形態で使用したものを使用することができる。残存しているＳｉＯ2膜４１とレジスト膜６０は、第２半導体回路層（図示せず）との間の電気的な絶縁作用を行う。
なお、図２４（ｄ）に示す状態において、残存しているレジスト膜６０を除去してもよい。この場合は、残存しているＳｉＯ2膜４１が、第２半導体回路層（図示せず）との間の電気的な絶縁作用を行う。レジスト膜６０の除去によりその部分に空隙が生じるが、その空隙には第１半導体回路層１ａを第２半導体回路層（図示せず）に対して固着する際に接着剤が充填されるため、何ら支障はない。
第７実施形態に係る半導体装置の製造方法では、上述した第１実施形態の場合と同様の効果が得られることが明らかである。
（第８実施形態）
図２６は、本発明の第８実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図であり、図２（ｄ）に対応するものである。この第８実施形態は、上述した第１実施形態の第４の変形例に相当するもので、第１半導体回路層が多層配線構造３０を有していない点のみが異なっている。それ以外は、第１実施形態の製造方法と同じである。
上述した第１〜第７実施形態では、いずれも、第１半導体回路層が多層配線構造を有しているが、本発明はこのような構成に限定されるものではない。第８実施形態は、多層配線構造を有しない一例として示したものである。ここでは、第８実施形態を第１実施形態の変形例として説明するが、第２〜第７実施形態のいずれかの変形例としても適用可能である。
第８実施形態では、図２６に示すように、第１半導体回路層１”が多層配線構造３０を有していない。第１半導体回路層１”を構成するＳｉ基板１１の表面にある層間絶縁膜１９上に、パターン化された金属配線膜２０（これは、ＭＯＳトランジスタと導電性プラグ１５を電気的に接続するための導電膜であり、多層配線構造３０には含まれない）が形成されており、その金属配線膜２０は層間絶縁膜１９上に形成されたもう一つの層間絶縁膜１９ａによって覆われている。層間絶縁膜１９ａの表面は平坦化されていて、その表面に複数のマイクロバンプ電極３７が形成されている。各マイクロバンプ電極３７は、導電体３５ａを介して金属配線膜２０の対応する部分に接続されている。第８実施形態では、基板１１の表面は、二つの層間絶縁膜１９と１９ａで覆われていることになる。
図２６の構成は、第２半導体回路層あるいはそれ以降の半導体回路層にも適用可能であることは言うまでもない。
このように、本発明では、三次元積層半導体装置の複数の前記半導体回路層のうちの一つを構成する半導体回路層は、半導体基板と、その半導体基板の表面または内部に形成された素子または回路を有していれば足り、単層または多層の配線構造を有していても、有していなくてもよいのである。
（変形例）
上述した第１〜第８実施形態は、本発明を具体化した例を示すものであり、したがって本発明はこれらの実施形態に限定されるものではなく、本発明の趣旨を外れることなく種々の変形が可能であることは言うまでもない。例えば、上述した各実施形態では、マイクロバンプ電極を使用しているが、トレンチの内部に充填された導電性材料の端をマイクロバンプ電極として機能させることができれば、マイクロバンプ電極は省略することができる。また、上述した第１〜第７実施形態では、隣接する半導体回路層のマイクロバンプ電極同士を溶着によって接合させているが、本発明はこれに限定されない。マイクロバンプ電極の材質によっては、溶着による接合が不可能または困難であるから、そのような場合には、マイクロバンプ電極同士を接合用金属（例えばハンダ合金）を用いて接合させてもよいことは言うまでもない。
また、上述した第１〜第８実施形態では、主として第１半導体回路層を支持基板に固着する場合について説明しているが、本発明はこれに限定されない。例えば、本発明を第２半導体回路層に適用すれば、当該第２半導体回路層はそれに隣接する第１半導体回路層に固着されることになる。
さらに、上述した第１〜第８実施形態では、半導体回路層の各々を単一の半導体ウェハーにより形成する場合と、複数の半導体チップにより形成する場合について述べているが、本発明はこれらに限定されない。例えば、少なくとも一つの半導体回路層を単一の半導体ウェハーにより形成し、残りの半導体回路層の各々を複数の半導体チップにより形成してもよい。ある半導体回路層を複数の半導体チップにより形成する場合、それら半導体チップのすべてが電子回路を内蔵していなくてもよい。すなわち、いくつかの半導体チップは電子回路を内蔵していない（または電子回路を内蔵しているが使用されていない）「ダミーチップ」でもよい。また、ある半導体回路層を単一の半導体ウェハーにより形成する場合、その半導体ウェハーが、電子回路を内蔵していない（または電子回路を内蔵しているが使用されていない）「ダミー領域」を含んでいてもよい。
本発明の第１実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。 本発明の第１実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図１の続きである。 本発明の第１実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図２の続きである。 本発明の第１実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図３の続きである。 本発明の第１実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図４の続きである。 本発明の第１実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図５の続きである。 本発明の第１実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図６の続きである。 本発明の第２実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。 本発明の第２実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図８の続きである。 本発明の第２実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図９の続きである。 本発明の第２実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図１０の続きである。 本発明の第２実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図１１の続きである。 本発明の第２実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図１２の続きである。 本発明の第３実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。 本発明の第３実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図１４の続きである。 本発明の第３実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図１５の続きである。 本発明の第４実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。 本発明の第４実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図１７の続きである。 本発明の第４実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図１８の続きである。 本発明の第４実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図１９の続きである。 本発明の第５実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。 本発明の第６実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。 本発明の第７実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図である。 本発明の第７実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図２３の続きである。 本発明の第７実施形態に係る三次元積層構造を持つ半導体装置の製造方法を工程毎に示す部分断面図で、図２４の続きである。 本発明の第８実施形態に係る三次元積層構造を持つ半導体装置の製造方法を示す部分断面図である。
符号の説明
１、１’、１”、１Ａ、１Ｂ 第１半導体回路層
１ａ、１ａ’、１Ａａ、１Ｂａ 薄くされた第１半導体回路層
２、２’、 第２半導体回路層
２ａ、２ａ’ 薄くされた第２半導体回路層
１１ 半導体基板
１２ ＳｉＯ2膜
１２ｂ ゲート絶縁膜
１３、１３ａ トレンチ
１４ ＳｉＯ2膜
１５ 導電性プラグ
１６ ソース・ドレイン領域
１８ ゲート電極
１９、１９ａ 層間絶縁膜
２０ 金属配線膜
２１ 導電性材料
３０、３０Ａ、３０Ｂ 多層配線構造
３１ 絶縁材料
３２、３３、３４ 配線層
３５、３５ａ、３６ 導電体
３７ マイクロバンプ電極
３８ 導電体
３９ 接着剤
４０ 支持基板
４１ 接着剤
４２、４２ａ、４３ マイクロバンプ電極
４４ 接着剤
５１、５２ Ｓｉチップ
５１a、５２ａ 薄くされたＳｉチップ
５３ 接着剤
６１、６２ Ｓｉチップ
６１a、６２ａ 薄くされたＳｉチップ

Claims (9)

  1. 複数の半導体回路層を支持基板上に積層して構成された三次元積層構造を持つ半導体装置の製造方法であって、
    複数の前記半導体回路層のうちの一つを構成する半導体基板の内部にその表面側から、第１絶縁膜で内壁面が覆われたトレンチを形成する工程と、
    前記半導体基板の表面側から前記トレンチの内部に導電性材料を充填して導電性プラグを形成する工程と、
    前記導電性プラグが形成された前記半導体基板の内部または表面にその表面側から所望の素子または回路を形成する工程と、
    前記素子または回路が形成された前記半導体基板の表面を第２絶縁膜で覆う工程と、
    前記第２絶縁膜または配線構造に、前記支持基板または複数の前記半導体回路層の他の一つとの機械的接続のためだけに使用される第１電極を配置する工程と、
    前記第２絶縁膜を直接または前記配線構造を介して間接的に、前記支持基板または複数の前記半導体回路層の他の一つに前記第１電極を用いた室温での圧接で接合することにより、前記半導体基板を前記支持基板または複数の前記半導体回路層の他の一つに固定する工程と、
    前記支持基板または複数の前記半導体回路層の他の一つに固定された前記半導体基板をその裏面側から選択的に除去し、もって前記第１絶縁膜を前記半導体基板の裏面側に露出させる工程と、
    前記第１絶縁膜が露出せしめられた前記半導体基板の裏面を覆う第３絶縁膜を形成する工程と、
    前記第１絶縁膜と共に前記第３絶縁膜を選択的に除去し、もって前記半導体基板の裏面側を平坦にすると共に前記導電性プラグを前記半導体基板の裏面側に露出させる工程と
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記半導体回路層が、前記素子または回路に加えて、前記第２絶縁膜上に形成された前記配線構造を有しており、前記第１電極が前記第２絶縁膜上に前記配線構造を介して間接的に形成される請求項１に記載の半導体装置の製造方法。
  3. 前記半導体基板の裏面側に前記第３絶縁膜を形成する工程と、前記半導体基板の裏面側に前記導電性プラグを露出させる工程との間に、前記第３絶縁膜の上に平坦化膜を形成する工程と、前記平坦化膜を選択的に除去する工程とをさらに含んでおり、
    前記導電性プラグを露出させる工程において、前記第１絶縁膜と共に、前記第３絶縁膜と残存した前記平坦化膜とが選択的に除去される請求項１〜２のいずれか１項に記載の半導体装置の製造方法。
  4. 前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端に、第２電極を形成する工程をさらに含む請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２電極形成工程において、別個に形成された導電性材料片を前記導電性プラグの端に固着させることにより、前記第２電極が形成される請求項４に記載の半導体装置の製造方法。
  6. 前記第２電極形成工程において、前記導電性プラグの端に導電性材料を直接堆積させることにより、前記第２電極が形成される請求項４に記載の半導体装置の製造方法。
  7. 前記半導体基板の裏面側に露出せしめられた前記導電性プラグの端が第２電極として使用される請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  8. 前記半導体基板が、単一の半導体部材により形成されている請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
  9. 前記半導体基板が複数の半導体部材の組み合わせにより形成されている請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
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