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JP2011530810A - ウェハ貫通ビアおよびこれを作成する方法 - Google Patents

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JP2011530810A JP2011522102A JP2011522102A JP2011530810A JP 2011530810 A JP2011530810 A JP 2011530810A JP 2011522102 A JP2011522102 A JP 2011522102A JP 2011522102 A JP2011522102 A JP 2011522102A JP 2011530810 A JP2011530810 A JP 2011530810A
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wafer
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Abstract

【課題】 ウェハ貫通ビアおよびこれを作成する方法を提供する。
【解決手段】 ウェハ貫通ビア構造である。この構造は、上面（１０５）および反対側の底面（３２０）を有する半導体基板（１００）と、少なくとも１つの導電性ウェハ貫通ビア（１３０）および少なくとも１つの非導電性ウェハ貫通ビア（１２５）を含むウェハ貫通ビアのアレイであって、ウェハ貫通ビアのアレイの各ウェハ貫通ビアが基板（１００）の上面（１０５）から基板（１００）の底面（３２０）への中間点を越えたところと全域との間まで延びている、ウェハ貫通ビアのアレイとを含む。また、このウェハ貫通ビア構造を製作するための方法である。
【選択図】 図１７

Description

本発明は、集積回路チップの分野に関し、より具体的には、集積回路チップ内で使用するためのウェハ貫通ビア（through wafer via）およびウェハ貫通ビアを製作する方法に関する。
集積回路チップを使用してデバイスの密度を高めるために、集積回路チップの上面と底面の両方への相互接続を行えるようにすることが望ましい。これには、集積チップの上面から底面へのウェハ貫通ビアであって、高周波信号とＤＣ信号の両方の運搬と互換性があるウェハ貫通ビアの形成が必要である。多くの既存の貫通ビア方式は、既存の集積回路製作プロセスに統合するのが困難であるか、または結果的に集積回路チップの前面から集積回路チップの底面へあるいは集積回路チップの底面から集積回路チップの前面へまたはその両方に伝搬する信号が容認できないほど劣化する。
したがって、当技術分野では、上記の欠点および制限を克服する必要がある。
本発明の第１の態様は、上面および反対側の底面を有する半導体基板と、少なくとも１つの導電性（electrically conductive）ウェハ貫通ビアおよび少なくとも１つの非導電性（electrically non-conductive）ウェハ貫通ビアを含むウェハ貫通ビアのアレイであって、ウェハ貫通ビアのアレイの各ウェハ貫通ビアが基板の上面から基板の底面への中間点を越えたところと全域との間まで延びている、ウェハ貫通ビアのアレイとを含む、構造体である。
本発明の第２の態様は、上面および反対側の底面を有する半導体基板を通る少なくとも１つの導電性ウェハ貫通ビアおよび少なくとも１つの非導電性ウェハ貫通ビアを含むウェハ貫通ビアのアレイであって、ウェハ貫通ビアのアレイの各ウェハ貫通ビアが基板の上面から基板の底面への中間点を越えたところと全域との間まで延びている、ウェハ貫通ビアのアレイを形成するステップを含む、方法である。
本発明の第３の態様は、（ａ）半導体基板内に第１のトレンチと第２のトレンチとを形成するステップであって、第１および第２のトレンチが基板の厚さより小さい距離だけ基板の上面から基板の反対側の底面に向かって独立して延びるステップと、（ｂ）同時に誘電体材料で第１のトレンチを完全に充填し、第２のトレンチの側壁上に誘電体材料のライナを形成するステップと、（ｃ）導電性材料で第２のトレンチ内の残りの空間を充填するステップと、（ｄ）基板の底面から基板を薄型化して基板の新しい底面を形成するステップであって、第１のトレンチの誘電体材料と第２のトレンチのライナおよび導電性材料が基板の新しい底面内で露出されるステップとを含む、方法である。
本発明の第４の態様は、半導体基板を通る信号伝送線であって、基板が上面および反対側の底面を有し、基板の上面から基板の底面まで延びている導電性ウェハ貫通ビアであって、導電性貫通ビアの側壁が基板から電気的に絶縁されている導電性ウェハ貫通ビアと、基板の上面から基板の底面への中間点を越えたところと全域との間まで延びている非導電性貫通ビアであって、非導電性貫通ビアが導電性貫通ウェハに近接し、基板の一領域によって導電性貫通ウェハから分離されている非導電性貫通ビアとを含む、信号伝送線である。
本発明の特徴は特許請求の範囲に明記されている。しかし、本発明自体は、添付図面に併せて読んだときに、以下に示す例示的な一実施形態の詳細な説明を参照することにより最も良く理解されるであろう。
本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する３次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する３次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する３次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する３次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する３次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する３次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する３次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する３次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する３次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する３次元デバイスの製作の完了を示す断面図である。 本発明の諸実施形態によるウェハ貫通ビアの平面図である。 本発明の諸実施形態によるウェハ貫通ビアの平面図である。 本発明の諸実施形態によるウェハ貫通ビアの平面図である。 本発明の諸実施形態によるウェハ貫通ビアの平面図である。 本発明の諸実施形態によるウェハ貫通ビアを使用する導波管モデルの概略平面図である。 本発明の諸実施形態によるウェハ貫通ビアを使用する導波管モデルの概略平面図である。 本発明の諸実施形態によるウェハ貫通ビアを使用する導波管モデルの概略平面図である。 本発明の諸実施形態によるウェハ貫通ビアを使用する導波管モデルの概略平面図である。 図２に示されている構造に対する代替構造を示す断面図である。 図２４に示されている構造に対する代替構造を示す断面図である。
ウェハ貫通ビアという用語は、パッケージ化された集積回路またはチップの基板の上面から基板を貫通して基板の反対側の底面まで延びる構造を定義するものである。本発明の諸実施形態によるウェハ貫通ビアは導電性または非導電性にすることができる。以下の説明では、導電性と非導電性（すなわち、絶縁）の両方の貫通ビアがチップの上面から底面まで延びるものとして記載され例示されているが、非導電性貫通ビアの一目的は分離のためであって、チップの上面と底面との間で電気信号を通すことではないので、導電性貫通ビアは完全にチップを貫通して延びているが、非導電性ビアは部分的にのみチップを貫通している場合に、本発明を実践することができる。導電性貫通ビアは、少なくとも１つの導電性エレメントを含み、複数の非導電性エレメントを含むこともできる。非導電性貫通ビアは、少なくとも１つの非導電性エレメントを含み、複数の非導電性エレメントによって完全に囲まれた複数の導電性エレメントを含むこともできる。ウェハ貫通ビアの「ウェハ」は、ウェハと呼ばれる半導体基板から複数の集積回路が個別化される（singulate）前にビアが形成されることに由来する。「３次元デバイス」という用語は、１つずつ積み重ねられることにより電気的に接続され物理的に接触している２つまたはそれ以上の個別基板を含むデバイスを定義するものである。
図１〜図１５は、本発明の諸実施形態によるウェハ貫通ビアのアレイの製作における初期段階を示す断面図である。図１では、半導体基板１００は上面１０５を有する。上面１０５上には第１の誘電体層１１０が形成されている。第１の誘電体層１１０の上面１１５上には第２の誘電体層１２０が形成されている。第１および第２の誘電体層１１０および１２０は模範的なものであり、１つの誘電体層または３つ以上の誘電体層としていくつかの誘電体層が基板１００の上面１０５の上に形成される場合もある。一例では、基板１００はバルク・シリコン基板である。一例では、第１の誘電体層１１０は二酸化シリコンであり、第２の誘電体層１２０は窒化シリコンである。
図２では、第１および第２の誘電体層１１０および１２０を貫通して基板１００内にトレンチ１２５および１３０がエッチングされている。トレンチ１２５および１３０は、フォトリソグラフィ／エッチング・プロセスを使用して形成することができる。模範的なフォトリソグラフィ／エッチング・プロセスは、（１）第２の誘電体層１２０上にフォトレジスト層を形成することと、（２）パターン形成されたフォトマスクを通してフォトレジスト層を化学線に曝すことによりフォトレジスト層内に開口部を形成することと、（３）フォトレジストの露出領域または未露出領域のいずれかを現像することと、（４）たとえば、反応性イオン・エッチング（ＲＩＥ）プロセスを使用して第１および第２の誘電体層をエッチングすることと、（５）パターン形成されたフォトレジスト層を除去することと、（６）パターン形成されたハードマスクとして第１および第２の誘電体層内のパターンを使用して、たとえば、ＲＩＥプロセスを使用して基板１００にエッチングすることを含む。図２ではトレンチ１２５および１３０は同じ深さまでエッチングされた状態で示されているが、トレンチ１２５および１３０は異なる深さまでエッチングすることができる。たとえば、一般に「ボッシュ」シリコン・エッチング・プロセスと呼ばれるエッチング・プロセスは、狭い開口部（Ｗ１）を有するトレンチより深く、広い開口部（Ｗ２）を有するトレンチをエッチングすることになる。図３４を参照されたい。より深くトレンチ１３０をエッチングすると、その結果、図３５の構造が得られるであろう。したがって、トレンチ１２５および１３０は、１０５から基板１００の底面への中間点を越えたところと全域との間まで独立して延びることができる。
しかし、基板１００がシリコン・オン・インシュレータ（ＳＯＩ）基板（すなわち、埋め込み酸化物層またはＢＯＸ層を有するシリコン基板）であり、埋め込み酸化物層の上面が基板１００の上面１０５から距離Ｄ１のところに位置する場合、ＢＯＸ層はエッチング・ストップとして作用するので、「ボッシュ」エッチング・プロセスを使用する場合でもトレンチ１２５および１３０は同じ深さまでエッチングされるであろう。一例では、ＢＯＸ層は二酸化シリコンを含む。
トレンチ１２５および１３０は、基板の上面１０５から距離Ｄ１だけ基板１００内に延びている。トレンチ１２５は幅Ｗ１を有し、トレンチ１３０は幅Ｗ２を有する。Ｗ２はＷ１より大きい。一例では、Ｗ１は約１ミクロン〜約３ミクロンである。一例では、Ｗ２は約３ミクロン〜約１０ミクロンである。一例では、Ｄ１は約５０ミクロン〜約２００ミクロンである。一例では、Ｗ１は約２ミクロンであり、Ｗ２は約５ミクロンであり、Ｄ１は約１５０ミクロンである。トレンチ１２５および１３０は図面の平面内でおよび平面から外へ延長することができる（すなわち、上から見ると長方形である）ので、Ｗ１およびＷ２はトレンチ１２５および１３０の最小幅（すなわち、長方形の短辺）を測定するものである。
図３では、第２の誘電体層１２０の上面１４０上と、トレンチ１２５および１３０の側壁１４５および底面１５０上に、ポリシリコン層１３５が付着している。一例では、ポリシリコン層１３５はＮ型またはＰ型ドープ・ポリシリコンを含む。一例では、ポリシリコン層１３５はボロン・ドープ・ポリシリコンを含む。ポリシリコン層１３５は厚さＴ１を有する。一例では、Ｔ１は約０．８ミクロン〜約２．４ミクロンである。
図４では、ポリシリコン層１３５（図３を参照）を二酸化シリコン層１５５に転化するために酸化が実行される。二酸化シリコン層１５５は厚さＴ２を有する。二酸化シリコン層１５５はトレンチ１２５を完全に充填するが、トレンチ１３０の幅Ｗ２は二酸化シリコン層１５５の厚さＴ２の２倍より大きいので、トレンチ１３０を完全に充填するわけではない。二酸化シリコン層は、トレンチ１３０の側壁および底面を共形的に覆う。一例では、Ｔ２はＷ１の半分にほぼ等しい。一例では、高圧酸化（ＨＩＰＯＸ）プロセスを使用して、二酸化シリコン層１５５を形成するためのポリシリコン層１３５（図３を参照）の酸化が実行される。
ボロン・ドープ・ポリシリコンは酸化速度が高く、ＨＩＰＯＸは深いトレンチ内に均一の厚さの酸化物を形成することができるので、ボロン・ドープ・ポリシリコン（すなわち、図３の層１３５）のＨＩＰＯＸは好ましい。
代わって、図２のトレンチ１２５および１３０の側壁および底面の酸化（たとえば、炉内で）によるか、あるいはトレンチ１２５および１３０の側壁および底面上の酸化物の付着（たとえば、化学的気相堆積（ＣＶＤ）または原子層付着（ＡＬＤ）による）により、図４に示されている構造を形成することができる。代わって、窒化シリコン、アルミナ、または複数の誘電体の組み合わせなど、適切な誘電体であれば、どれでも適切なものになるであろう。
図５では、二酸化シリコン層１５５の上面１７５上にポリシリコン層１７０が形成され、このポリシリコン層１７０はトレンチ１３０内の残りの空間を完全に充填する。一例では、ポリシリコン層１７０は真性（すなわち、ドープなし）ポリシリコンを含む。第２の例では、ポリシリコンには、リン、ヒ素、またはボロンなどの任意の既知のドーパントが現場でドープされる。
図６では、二酸化シリコン層１５５の上からポリシリコン層１７０を除去するためにＣＭＰが実行され、したがって、二酸化シリコン層１５５の上面１７５はトレンチ１３０内のポリシリコン層１７０の上面と同一平面上にある。代わって、当技術分野で既知の通り、ＣＭＰまたはリソグラフィ・パターン形成エッチ・バック・プロセスの任意の組み合わせを使用して、ウェハを平坦化できるであろう。
図７では、誘電体層１５５の上面１７５およびトレンチ１３０の上部領域からポリシリコン層１７０のすべてを除去するポリシリコン陥凹プロセスが実行される。陥凹プロセス後にトレンチ１３０内に残存しているポリシリコン層１７０の上面は基板１００の上面１０５より下になる。ＲＩＥ、ウェット・エッチング、またはＲＩＥエッチングとウェット・エッチングの組み合わせを使用して、ポリシリコン陥凹プロセスを実行することができる。この好ましい実施形態では、図９に示されているように、層１８５によるトレンチのキャッピングを容易にするために、この陥凹部は誘電体層１１０の下に延びている。
図８では、二酸化シリコン層１５５の表面１７５の上およびトレンチ１３０内に誘電体層１８５が形成される。誘電体層１８５は、図６のポリシリコン陥凹エッチングによってトレンチ１３０内に作成された空間を完全に充填する。代わって、図９に示されている平坦化後の表面１０５までボイドが延びないように、誘電体層１８５はトレンチ１３０内に作成された空間を充填する。一例では、誘電体層１８５は、ＴＥＯＳ酸化物（すなわち、テトラエトキシシラン前駆物質を使用するＣＶＤによって形成された酸化物）、シラン酸化物（すなわち、シラン前駆物質を使用するＣＶＤによって形成された酸化物）、またはＬＰＣＶＤ（すなわち、低圧ＣＶＤ）またはＨＤＰＣＶＤ（すなわち、高密度プラズマＣＶＤ）または任意の他の既知の方法を使用して付着した任意の誘電体を含む。
図９では、基板１００の上面１０５の上から誘電体層１８５、二酸化シリコン層１５５、第２の誘電体層１２０を除去してトレンチ１３０内に誘電体層１８５のキャップを残すために、ＣＭＰあるいはその他のエッチングまたはその両方が実行される。トレンチ１２５内にも二酸化シリコン層１５５が残存している。ＣＭＰ後、トレンチ１２５内の二酸化シリコン層１５５の上面、トレンチ１３０内の二酸化シリコン層１５５のエッジ、トレンチ内の誘電体層１８５の上面、および基板１００の上面１０５はすべて同一平面上にあるかまたは実質的に同一平面上にある。基板１００上のすべての層の完全除去が示されているが、部分除去または選択的部分除去も行うことができる。
図１０では、基板１００の上面１０５上に新しい第１の誘電体層１９０および新しい第２の誘電体層１９５が形成される。誘電体層１９０および１９５によって保護された状態でトレンチ１２５内には二酸化シリコン層１５５が残存しており、トレンチ１３０内には二酸化シリコン層１５５、ポリシリコン層１７０、および誘電体層１８５が残存している。誘電体層１９０および１９５の目的は、当技術分野で既知の通り、浅いトレンチ分離（ＳＴＩ）、深いトレンチ・キャパシタ、ＭＯＳＦＥＴトランジスタ、バイポーラ接合トランジスタ、ダイオード、バラクタ、薄膜抵抗器、ＭＯＳキャパシタなどの集積回路構造の形成を容易にすることである。代わって、任意の既知の１組の方法および構造を使用して、これらの集積回路構造を形成することもできるであろう。
図１１では、上記のものと同様に新しい第１および第２の誘電体層１９０および１９５（図１０を参照）と組み合わせて、フォトリソグラフィ／エッチング・プロセスと、その後のＴＥＯＳ ＣＶＤ、さらにその後のＣＭＰにより、ＳＴＩ２００が基板１００内に形成されている。
次に、ＦＥＴ２０５およびトレンチ・キャパシタ２１０を形成するために、追加のフォトリソグラフィ／エッチング・プロセス／付着プロセスが実行された。ＦＥＴ２０５およびトレンチ・キャパシタは、製作のこの時点で形成可能な集積回路デバイスの例である。この時点で形成可能なその他のデバイスとしては、バイポーラ・トランジスタ、ＢｉＣＭＯＳ ＳｉＧｅトランジスタ、ダイオード、ＭＯＳキャパシタ、および抵抗器を含む。ＦＥＴ２０５はソース／ドレイン２１５とゲート誘電体２２０とゲート電極２２５とシリサイド接点２３０とを含む。トレンチ・キャパシタ２１０は内部プレート２３５と誘電体層２３８とを含む。新しい第１および第２の誘電体層１９０および１９５はゲート誘電体層２２０を形成する前に除去され、層間誘電体層２４０はシリサイド層２３０を形成した後に基板１００の上面１０５の上に形成される。層間誘電体層２４０は、例として、下部誘電体層２４５と上部誘電体層２５０とを含む。層間誘電体層２４０は、単一層である場合もあれば、３つ以上の層を含む場合もある。一例では、下部誘電体層２４５は窒化シリコンを含み、上部誘電体層２５０はボロリン酸シリケート・ガラス（ＢＰＳＧ）を含む。
図１１およびその後の図１２〜図１５では、下部誘電体層２４５は、明瞭にするために、ＦＥＴ２０５のゲート２２５を覆わないものとして示されている。実際には、下部誘電体層２４５はＦＥＴ２０５のゲート２２５も覆っている。
図１２では、上記の通り、フォトリソグラフィ／エッチング・プロセスを使用して、ＦＥＴ２０５のシリサイド層２３０の上に下部および上部誘電体層２４５および２５０を貫通する開口部２５５が形成される。
図１３では、開口部２５５内のシリサイド層２３０に対する導電性スタッド接点２６５が形成され、接点２６５および上部誘電体層２５０上には保護層２７０が形成される。接点２６５は、たとえば、上部誘電体層２５０の上に、トレンチ２５５を完全に充填する導電性の層を（たとえば、蒸着、スパッタリング、または付着により）形成し、続いてＣＭＰを実行することによって形成することができる。次に、保護層２７０が形成される。接点２６５は、ウェハ貫通ビア・コア２７５（図１５を参照）およびウェハ貫通ビア接点２８０（図１５を参照）について以下に記載する材料の組み合わせのうちのいずれかを独立して含むことができる。一例では、保護層２７０は誘電体層である。一例では、保護層２７０は窒化シリコンを含む。
基板１００内の他のデバイスに対する他の多くのスタッド接点２６５がこの時点で形成されることを理解されたい。スタッド接点２６５を形成し金属化するための他の多くの方法が存在することを理解されたい。当技術分野で既知の通り、集積回路デバイスに対するスタッド接点を形成するために使用される多くの方法および構造が存在することを理解されたい。
図１４では、上記の通り、フォトリソグラフィ／エッチング・プロセスを使用して、トレンチ１４０の上に保護層２７０ならびに上部および下部誘電体層２４５および２５０を貫通する開口部１３２が形成される。次に、トレンチ１３０から誘電体層１８５（図１２を参照）を除去するために、ＲＩＥが実行される。次に、トレンチ１３０からポリシリコン層１７０（図１２を参照）を除去するために、ＲＩＥエッチング、ウェット・エッチング、またはウェット・エッチングとＲＩＥとの組み合わせが使用される。これらのポリシリコン層１７０のエッチング中に、誘電体層１５５は（基板１００がシリコンであるときに）基板１００がエッチングされないように保護することに留意されたい。基板１００のエッチングを回避するために、トレンチ１３０の上の開口部１３２は誘電体層１５５の外側にあってはならず、好ましい一実施形態では、層１８５がエッチングされた後にポリシリコン層１７０が開口部１３２内で露出されたときに、ポリシリコン層１７０がエッチングで取り除かれるまで誘電体層１５５が開口部内で露出されないように、開口部１３２が層１５５の内側になるように位置合わせされる（すなわち、層２７０、２５０、および２４０がエッチングされたときに、開口部は完全に層１８５上に位置し、図１３を参照）。
図１５では、トレンチ１３０内にウェハ貫通ビア・コア２７５が形成され、トレンチ１３０の上の保護層２７０（図１４を参照）および層間誘電体層２４０内の開口部内に（ウェハ貫通ビア・コア２７５と）一体的に形成されたウェハ貫通ビア接点２８０が形成される。ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０は、たとえば、上部誘電体層２５０の上に、トレンチ１３０ならびに保護層２７０（図１４を参照）および層間誘電体層２４０内の開口部を完全に充填する導電性の層を（たとえば、蒸着、スパッタリング、または付着により）形成し、続いてＣＭＰを実行することによって形成することができる。図１５では、ＣＭＰにより保護層２７０（図１４を参照）のすべてが完全に除去されている。代わって、ＣＭＰ後に保護層２７０を薄型化した層が残存する場合もある。ウェハ貫通ビア接点２８０およびスタッド接点２６５の上面は上部誘電体層２５０の上面と同一平面上にある。
一例では、ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０は金属を含む。一例では、ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０はタングステン（Ｗ）またはタングステンと窒化チタン（ＴｉＮ）を含む。一例では、ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０は、窒化チタンからなる第１の付着共形層とタングステンからなる第２の付着層とを含む。一例では、ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０は、窒化チタンからなる第１の付着共形層と、共形チタン（Ｔｉ）からなる第２の付着層と、タングステンからなる第３の付着層とを含む。チタン、窒化チタン、およびタングステンは、ＣＶＤを使用して付着させることができる。
一例では、ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０はタングステンまたはタングステンと窒化タンタル（ＴａＮ）を含む。一例では、ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０は、窒化タンタルからなる第１の付着共形層とタングステンからなる第２の付着層とを含む。一例では、ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０は、窒化タンタルからなる第１の付着共形層と、共形タンタル（Ｔａ）からなる第２の付着層と、タングステンからなる第３の付着層とを含む。タンタル、窒化タンタル、およびタングステンは、ＣＶＤを使用して付着させることができる。
ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０に使用可能なその他の冶金学的組み合わせとしては、銅（Ｃｕ）、ルテニウム（Ｒｕ）、Ｔａ、およびＴａＮの組み合わせを含む。これらの組み合わせは、Ｔａ／Ｃｕ、ＴａＮ／Ｃｕ、Ｒｕ／Ｃｕ、ＴａＮ／Ｔａ／Ｃｕ、ＴａＮ／Ｒｕ／Ｃｕ、Ｔａ／Ｒｕ／Ｃｕ、Ｒｕ／Ｔａ／Ｃｕ、Ｒｕ／ＴａＮ／Ｃｕ、ＴａＮ／Ｔａ／Ｒｕ／Ｃｕという組み合わせを含み、そのそれぞれは形成順になっている。
スタッド接点２６５は、ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０が形成されるものと同じ材料または異なる材料から形成できることを理解されたい。この場合も、スタッド接点は、ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０について以前に列挙した材料の組み合わせのうちのいずれかから形成することができる。多くのウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０がこの時点で形成されることを理解されたい。ウェハ貫通ビア・コア２７５およびウェハ貫通ビア接点２８０を形成し金属化するための他の多くの方法が存在することを理解されたい。たとえば、タングステンの代わりに電気メッキされた銅を使用することができ、窒化チタンの代わりにタンタルまたは窒化タンタルを使用することができるであろう。底面から基板１００を薄型化することにより、図１６〜図２５に示され、以下に記載する通り、ウェハ貫通ビアが形成されることも理解されたい。ウェハ貫通ビア・コア２７５は、二酸化シリコン層１５５により基板１００から電気的に分離される。ウェハ貫通ビア・コア２７５と、トレンチ１３０の側壁上の二酸化シリコン層１５５の各部分はいずれも、導電性ウェハ貫通ビアになる（ウェハ貫通ビア・コア２７５は導電性部分であり、二酸化シリコン層は非導電性部分である）。トレンチ１２５内の二酸化シリコン層１５５は非導電性ウェハ貫通ビアになる。
図１６〜図２５は、本発明の諸実施形態によるウェハ貫通ビアのアレイの製作および本発明の諸実施形態によるウェハ貫通ビアのアレイを使用する３次元デバイスの製作の完了を示す断面図である。
図１６では、１組の層間誘電体層３００内に対応するワイヤおよびビア３０５が形成されている（一定の縮尺で描かれているわけではない）。任意選択の端子パッド３１０は、１組の層間誘電体層３００の上面３１５上に形成され、１組の層間誘電体層３００の最上部層間誘電体層内の最上部ワイヤ３０５と電気的に接触している。１組の層間誘電体層の最下部層間誘電体層内のワイヤはスタッド接点２６５および一体型接点領域２８０と物理的かつ電気的に接触している。１組の層間誘電体層３００の個々の層間誘電体層は図１６には示されていない。ハンドル基板３２５は１組の層間誘電体層３００の上面３１５に取り付けられている。ハンドル・ウェハ３２５は接着剤の層（図示せず）を使用して取り付けられる。一例では、ハンドル基板３２５は水晶ウェハである。
図１７では、トレンチ１２５および１３０から距離Ｄ２のところに位置する新しい底面３２０を形成するために、（たとえば、研磨することにより）基板１００が底面から薄型化される。一例では、Ｄ２は約５ミクロン〜約５０ミクロンである。一例では、Ｄ２は約２０ミクロンである。薄型化した後、基板１００の厚さはＤ３になる。一例では、Ｄ３は約５０ミクロン〜約２００ミクロンである。一例では、Ｄ３は約１７０ミクロンである。
図１８では、トレンチ１２５および１３０の充填材料が新しい上面３２０Ａの上に突出するように底面３２０（図１７を参照）を陥凹させるために、シリコンに対して選択的なＲＩＥまたはウェット・エッチングが実行される。
図１９では、ウェハ貫通ビア・アレイ３３０を形成するために、上面３２０Ａ（図１８を参照）の上に突出する充填材料を除去するようにＣＭＰが実行される。図１９の例では、各ウェハ貫通ビア・アレイ３３０は、２つの非導電性ウェハ貫通ビア１２５Ａと１つの導電性貫通ビア１３０Ａとを含む。ＣＭＰ後、導電性ウェハ貫通領域２７５および二酸化シリコン層１５５（図１８を参照）は基板１００の底面３２０で露出される。
図２０では、ウェハ貫通ビア・アレイ３３０の底面より下に底面３２０Ａ（図１９を参照）を陥凹させ、基板１００の新しい底面３３５を形成するために、二酸化シリコンの上のシリコンを優先的にエッチングするように選択的なＲＩＥまたはウェット・エッチングが実行される。
図２１では、基板の底面３３５の上ならびにウェハ貫通ビア・アレイ３３０の上に誘電体層３４０が形成される。一例では、誘電体層３４０はプラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）二酸化シリコンである。
図２２では、ウェハ貫通ビア・アレイ３３０の底面の上から誘電体層３４０を除去するためにＣＭＰが実行される。誘電体層３４０は誘電体層３４０の底面３３５上に残存し、誘電体層３４０はそれぞれのウェハ貫通ビア・アレイの個々のウェハ貫通ビア１２５Ａおよび１３０Ａの間のウェハ貫通ビア・アレイ３３０間の任意の空間を充填する。ウェハ貫通ビア１２５Ａおよび１３０Ａの底面は誘電体層３４０の上面３５０と同一平面上にあるかまたは実質的に同一平面上にある。
代わって、図１９の非導電性ウェハ貫通ビア１２５Ａおよび導電性ウェハ貫通ビア１３０Ａが（図１８のプロセスを省略して）直接形成されるか、ウェハ貫通ビアおよび表面３２０Ａ（図１９を参照）に対する任意の研磨損傷を除去するための研磨および「クリーンアップ」ＣＭＰ後に形成されるまで、図１７に示され、以前に記載されている背面研磨プロセスを続行することができる。トレンチ１２５がトレンチ１３０よりかなり深くまで基板内にエッチングされていない場合（図１６を参照）、この代替策が有利に適用される。トレンチ１３０がトレンチ１２５よりかなり深くまでエッチングされる場合（図３４を参照）、図３５に示されている通り、研磨により導電性貫通ビア１３０Ａが露出される可能性があるが、非導電性貫通ビア１２５Ａは露出されない可能性がある。
ウェハ貫通ビア１２５Ａは絶縁体のみで充填された第１のトレンチを含み、ウェハ貫通ビア１３０Ａは導電性コアを囲む誘電ライナのみから構成される充填剤を有する第２のトレンチを含むことに留意されたい。
図２３では、ウェハ貫通ビア・アレイ３３０上の誘電体層３４０の上面３５０上に導電性パッド３４５が形成され、パッド３４５上に導電性半田バンプ３５５が形成される。一例では、パッド３４５および半田バンプ３５５は、パターン形成されたフォトレジスト層による電気メッキによるかまたは金属マスクによる蒸着により形成される。パッド３４５がメッキにより形成される場合、まず薄い電気的シード層が付着され、これはフォトレジスト層が除去された後でＲＩＥまたはウェット・エッチングにより除去される。
図２４では、ハンドル・ウェハ３２５（図２２を参照）は、チップ・ダイシング前またはチップ・ダイシング後のいずれかに除去される。ハンドル・ウェハ３２５を除去する模範的な方法は、当技術分野で周知の通り、接着剤を紫外線に曝すことである。好ましい一実施形態では、薄型化したウェハを壊す可能性を最小限にするために、ハンドル・ウェハ３２５はダイシング後に除去される。
図２５は、半田リフロー・ステップ前の分解組み立て図である。図２５では、電気コンポーネントを含む上部基板３６０は導電性半田バンプ３６５により端子パッドに位置合わせされ、基板１００は半田バンプ３５５により、導電性パッド３７５を有し、電気コンポーネント（図示せず）を含む下部基板３７０に位置合わせされる。この配置により、半田バンプを溶解するアニール前に３つのコンポーネントのセルフアライメントが可能になり、基板１００、３６０、および３７０をまとめて電気的に配線し、製作プロセスを完了する。電気コンポーネントの例としては、トランジスタ、ダイオード、抵抗器、キャパシタ、インダクタ、およびワイヤを含むが、これらに限定されない。
パッドと半田バンプとの接続が図２５に示されているが、（ｉ）基板３６０と基板１００との間、（ｉｉ）基板１００と基板３７０との間、または（ｉｉｉ）基板３６０と基板１００との間ならびに基板１００と基板３７０との間では、パッドとパッドなどのその他の接続タイプも使用することができる。半田バンプが基板３６０上に示され、パッドが基板１００上に示されているが、パッドは基板３６０上に形成することができ、半田バンプは基板３７０上に形成することができる。半田バンプが基板１００上に示され、パッドが基板３７０上に示されているが、パッドは基板１００上に形成することができ、半田バンプは基板３７０上に形成することができる。基板３６０はワイヤまたはタブ・ボンドで置き換えることもできる。基板１００の半田バンプおよびパッドが交換される場合、基板３７０はワイヤまたはタブ・ボンドで置き換えることができる。
図２６〜図２９は、本発明の諸実施形態によるウェハ貫通ビアの模範的な平面図である。図２６では、単一のウェハ貫通ビア・アレイ３３０Ａは、二酸化シリコン層１５５で充填された非導電性ウェハ貫通ビア１２５Ａと、導電性貫通ビア領域２７５と基板１００との間に介在する二酸化シリコン層１５５からなる単一の導電性ウェハ貫通ビア１３０Ａから構成される。
図２７では、ウェハ貫通ビア・アレイ３３０Ｂは、導電性貫通ビア領域２７５と基板１００との間に介在する二酸化シリコン層１５５からなる導電性ウェハ貫通ビア１３０Ａの両側に位置する二酸化シリコン層１５５で充填された２つの非導電性ウェハ貫通ビア１２５Ａから構成される。
図２８では、ウェハ貫通ビア３３０Ｃは、導電性貫通ビア領域２７５と基板１００との間に介在する二酸化シリコン層１５５からなる導電性ウェハ貫通ビア１３０Ａの４つの辺のそれぞれの向かい側に位置する二酸化シリコン層１５５で充填された４つのトレンチ非導電性ウェハ貫通ビア１２５Ａから構成される。
図２９では、ウェハ貫通ビア３３０Ｄは、二酸化シリコン層１５５で充填された７つの非導電性ウェハ貫通ビア１２５Ａと、導電性貫通ビア領域２７５と基板１００との間に介在する二酸化シリコン層１５５からなる２つの導電性ウェハ貫通ビア１３０Ａから構成される。ウェハ貫通ビア１２５Ａのうちの３つは２つのウェハ貫通ビア１３０Ａの間に位置決めされている。ウェハ貫通ビア１２５Ａのうちの４つは、最初の３つのウェハ貫通ビア１２５Ａと２つのウェハ貫通ビア１３０Ａの組み合わせによって形成された４つの辺のそれぞれの向かい側に位置決めされている。
図２６、図２７、図２８、および図２９のそれぞれでは、すべてのウェハ貫通ビア１２５Ａおよび１３０Ａは基板１００の一領域によって囲まれている。本発明のこの実施形態のウェハ貫通ビアは、基板の上面から基板を貫通して基板の底面まで延びている少なくとも１つの導電性エレメントと、同じく基板の上面から基板を貫通して基板の底面まで延びている少なくとも１つの非導電性（すなわち、誘電体または絶縁体）エレメントとを含む。
異なる数および構成のウェハ貫通ビア１２５Ａおよび１３０Ａを有する非常に多くの他のウェハ貫通ビア・アレイが可能であり、図２６、図２７、図２８、および図２９に示されているものに限定されないことを理解されたい。
図３０〜図３３は、本発明の諸実施形態によるウェハ貫通ビアを使用する導波管モデルの概略平面図である。図３０、図３１、図３２、および図３３では、Ｇは基板から絶縁されておらず、アースに接続されている電気導体充填トレンチを示し、Ｓは基板から絶縁されておらず、信号ソースに接続されている電気導体充填トレンチを示し、Ｉは電気絶縁体充填トレンチを示し、ＩＧはアースに接続され、基板から絶縁されている電気導体充填トレンチを示し、ＩＳは信号ソースに接続され、基板から絶縁されている電気導体充填トレンチを示している。Ｇ、Ｓ、Ｉ、ＩＧ、およびＩＳ構造間の空間は基板である。
図３０、図３１、図３２、および図３３の構造は、特性インピーダンス、伝搬損失、および有効誘電率（Ｅｒ）について信号導波管としてモデル化されている。低い伝搬損失と小さい有効誘電率が好ましい。このモデルは、比誘電率が１１．９で導電率が７．４１ジーメンス／メートルのシリコン基板と、Ｇ、ＩＧ、Ｓ、およびＩＳ構造用の電気導体について導電率が１．８２Ｅ７ジーメンス／メートルのタングステンと、Ｉ、ＩＧ、およびＩＳ構造用の絶縁体について比誘電率が４．１の二酸化シリコンに基づくものであった。
平面図におけるＧおよびＳ構造の寸法は５０×３ミクロンであった。平面図におけるＩＧおよびＩＳ構造の寸法は５２×５ミクロンであった（ＧおよびＳ構造は厚さが１ミクロンの絶縁体で囲まれている）。平面図におけるＩ構造の寸法は５２×５ミクロンであった。Ａｎｓｏｆｔ ＨＦＳＳ−３Ｄ全波ＥＭシミュレータ上でシミュレーションを実行した。表Ｉは図３０、図３１、図３２、および図３３のそれぞれの構造に関するシミュレーションの結果を示している。
Figure 2011530810
シミュレーションの結果として、以下の結論に達することができる。同一平面上の導波管の場合、絶縁されたウェハ貫通ビアは、より高い特性インピーダンスと、より小さい伝搬損失と、より低い有効誘電率を有し、信号伝搬についてはより良好であり、潜在的な不要結合は小さくなる。その理由は、シリコンは損失が大きいが、二酸化シリコンはそうではないからである。シリコンの方が誘電率が高いことにより、誘電率が低い二酸化シリコンの寄生キャパシタンスと比較して、寄生キャパシタンスが高くなる。
したがって、本発明の諸実施形態のように基板に直接接触するウェハ貫通ビア（Ｇ構造）は、基板を通って伝導される電流がほとんどないかまたはまったくない場合にウェハ貫通ビアの両端間の電圧が十分低い間、アース構造に使用することができる。この信号構造の場合、基板を通る信号伝導を削減するために、本発明の第２および第３の実施形態などの絶縁導体（ＩＳ構造）が好ましい。
図３４は、図２に示されている構造に対する代替構造を示す断面図である。図３４では、トレンチ１３０Ｂは距離Ｄ３だけ上面１０５から基板１００内に延びており、トレンチ１２５は図２に関して上記した通り、距離Ｄ２だけ上面１０５から基板１００内に延びている。Ｄ３はＤ２より大きく、Ｄ２はＤ１と等しい（図２を参照）。
図３５は、図２４に示されている構造に対する代替構造を示す断面図である。図２の構造を図３４の構造で置き換えた場合に、結果として図３５の構造が得られる。図３５では、導電性貫通ビア１３０Ｂはパッド３４５に接触し、非導電性貫通ビア１２５Ｂ（この場合は誤った名称であり、実際は部分貫通ビアである）はパッド３４５に接触していない。基板１００および誘電体層３４０の領域は非導電性貫通ビアとパッド３４５との間に介在する。
したがって、本発明の諸実施形態は、集積回路チップの前面から集積回路チップの底面へあるいは集積回路チップの底面から集積回路チップの前面へまたはその両方の信号伝搬が良好である既存の集積回路製作プロセスにウェハ貫通ビアを統合するための構造および方法を提供する。
本発明を理解するために、本発明の諸実施形態の説明が上記で示されている。本発明は本明細書に記載された特定の諸実施形態に限定されず、本発明の範囲を逸脱せずに当業者にとって明らかになるような様々な修正、再配列、および代用が可能であることが理解されるであろう。したがって、以下の特許請求の範囲は、本発明の真の精神および範囲に該当するこのような修正および変更をすべて包含するものである。

Claims (30)

  1. 上面および反対側の底面を有する半導体基板と、
    少なくとも１つの導電性ウェハ貫通ビアおよび少なくとも１つの非導電性ウェハ貫通ビアを含むウェハ貫通ビアのアレイであって、ウェハ貫通ビアの前記アレイの各ウェハ貫通ビアが前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びているウェハ貫通ビアのアレイと、
    を含む、構造体。
  2. 前記少なくとも１つの非導電性ビアが絶縁体のみで充填された第１のトレンチを含み、前記少なくとも１つの導電性ビアが導電性コアを囲む誘電ライナのみから構成される充填剤を有する第２のトレンチを含む、請求項１記載の構造体。
  3. 前記コアが、（ｉ）タングステン、（ｉｉ）銅、（ｉｉｉ）チタン、窒化チタン、またはチタンおよび窒化チタンと組み合わせたタングステン、（ｉｖ）タンタルおよび窒化タンタルと組み合わせたタングステン、（ｖ）チタン、窒化チタン、およびルテニウムのうちの１つまたは複数と組み合わせた銅、あるいは（ｖｉ）タンタル、窒化タンタル、およびルテニウムのうちの１つまたは複数と組み合わせた銅を含む、請求項２記載の構造体。
  4. 前記基板の前記上面において前記少なくとも１つの導電性ウェハ貫通ビアに対する導電性スタッド接点と、
    前記少なくとも１つの導電性貫通ウェハと物理的かつ電気的に接触している導電性背面パッドであって、前記背面パッドが前記基板の前記底面に近接している、導電性背面パッドと、
    をさらに含む、請求項２記載の構造体。
  5. 前記背面パッドが、前記少なくとも１つの非導電性ウェハ貫通ビアと物理的に接触している、請求項４記載の構造体。
  6. 前記基板の前記底面上の絶縁層であって、前記少なくとも１つの導電性ウェハ貫通ビアおよび前記少なくとも１つの非導電性ウェハ貫通ビアが前記絶縁層を通って前記絶縁層上の前記背面パッドまで延びる、絶縁層をさらに含む、請求項４記載の構造体。
  7. 前記スタッド接点が前記導電性コアと一体的に形成される、請求項４記載の構造体。
  8. 前記基板の前記上面の上に形成された１組の配線レベルと、
    前記配線レベルの上面上の導電性前面パッドであって、前記前面パッドが前記１組の配線レベル内のワイヤによって前記スタッド接点に電気的に接続される、導電性前面パッドと、
    をさらに含む、請求項４記載の構造体。
  9. （ｉ）前記背面パッド上の半田バンプ、（ｉｉ）前記前面パッド上の半田バンプ、または（ｉｉｉ）前記背面パッド上の第１の半田バンプと前記前面パッド上の第２の半田バンプをさらに含む、請求項８記載の構造体。
  10. 少なくとも部分的に前記基板内に形成された１つまたは複数のデバイスであって、前記１つまたは複数のデバイスが電界効果トランジスタ、バイポーラ・トランジスタ、ＢｉＣＭＯＳ ＳｉＧｅトランジスタ、ダイオード、抵抗器、およびキャパシタからなるグループから選択された、１つまたは複数のデバイスをさらに含む、請求項１記載の構造体。
  11. 上面および反対側の底面を有する半導体基板を通る少なくとも１つの導電性ウェハ貫通ビアおよび少なくとも１つの非導電性ウェハ貫通ビアを含むウェハ貫通ビアのアレイであって、ウェハ貫通ビアの前記アレイの各ウェハ貫通ビアが前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで独立して延びている、ウェハ貫通ビアのアレイを形成するステップ
    を含む、方法。
  12. 前記少なくとも１つの非導電性ビアが絶縁体のみで充填されたトレンチを含み、前記少なくとも１つの導電性ビアが導電性コアを囲む誘電ライナのみから構成される充填剤を有するトレンチを含む、請求項１１記載の方法。
  13. 前記コアに対する導電性スタッド接点を形成するステップと、
    前記基板の前記底面上に絶縁層を形成するステップと、
    前記絶縁層上に導電性背面パッドを形成するステップであって、前記少なくとも１つの導電性ウェハ貫通ビアおよび前記少なくとも１つの非導電性ウェハ貫通ビアが前記絶縁層を通って延び、前記背面パッドが前記コアと物理的かつ電気的に接触し、前記誘電ライナおよび前記絶縁体と物理的に接触しているステップと、
    をさらに含む、請求項１２記載の方法。
  14. （ａ）半導体基板内に第１のトレンチと第２のトレンチとを形成するステップであって、前記第１および第２のトレンチが前記基板の厚さより小さい距離だけ前記基板の上面から前記基板の反対側の底面に向かって独立して延びるステップと、
    （ｂ）同時に誘電体材料で前記第１のトレンチを完全に充填し、前記第２のトレンチの側壁上に前記誘電体材料のライナを形成するステップと、
    （ｃ）導電性材料で前記第２のトレンチ内の残りの空間を充填するステップと、
    （ｄ）前記基板の前記底面から前記基板を薄型化して前記基板の新しい底面を形成するステップであって、前記第１のトレンチの前記誘電体材料と前記第２のトレンチの前記ライナおよび導電性材料が基板の前記新しい底面内で露出されるステップと、
    を含む、方法。
  15. （ｂ）が、
    前記第１のトレンチの側壁上および前記第２のトレンチの前記側壁上にポリシリコンの層を形成するステップと、
    前記ポリシリコン層を酸化して、前記第１のトレンチ内の前記誘電体材料および前記第２のトレンチの前記側壁上の前記誘電体材料の前記ライナを形成するステップと、
    を含む、請求項１４記載の方法。
  16. 前記ポリシリコンにボロンがドープされる、請求項１４記載の方法。
  17. （ｂ）と（ｃ）との間に、
    （ｉ）前記第２のトレンチ内の残りの空間をポリシリコンで充填するステップと、
    （ｉｉ）前記基板の前記上面より下に前記ポリシリコンを陥凹させるステップと、
    （ｉｉｉ）前記ポリシリコンより上の前記トレンチを追加の誘電体材料で充填するステップと、
    （ｉｖ）前記第２のトレンチから前記ポリシリコンおよび前記追加の誘電体材料を除去するステップと、
    をさらに含む、請求項１４記載の方法。
  18. （ｉｉｉ）と（ｉｖ）との間に、
    少なくとも部分的に前記基板内に１つまたは複数のデバイスを形成するステップと、
    前記基板の前記上面上に層間誘電体層を形成するステップと、
    前記層間誘電体層を通って前記追加の誘電体材料までの第１の開口部を形成し、前記層間誘電体層を通って前記１つまたは複数のデバイスのうちの少なくとも１つまでの第２の開口部を形成するステップと、
    をさらに含み、
    （ｃ）は同時に前記第２のトレンチ、前記第１の開口部、および前記第２の開口部を充填する、請求項１７記載の方法。
  19. 前記１つまたは複数のデバイスが、電界効果トランジスタ、バイポーラ・トランジスタ、ＢｉＣＭＯＳ ＳｉＧｅトランジスタ、ダイオード、抵抗器、およびキャパシタからなるグループから選択される、請求項１８記載の方法。
  20. （ｂ）と（ｃ）との間に、
    前記基板の前記上面の上に１組の配線レベルを形成するステップと、
    前記配線レベルの上面上に導電性前面パッドを形成するステップであって、前記前面パッドが前記１組の配線レベル内のワイヤにより前記スタッド接点に電気的に接続されるステップと、
    をさらに含む、請求項１４記載の方法。
  21. （ｅ）前記第２のトレンチの前記導電性材料と物理的かつ電気的に接触している導電性背面パッドを形成するステップであって、前記背面パッドが前記基板の前記底面に近接しているステップ
    をさらに含む、請求項２０記載の方法。
  22. 前記背面パッドが、前記第１のトレンチの前記誘電体材料と物理的に接触している、請求項２１記載の方法。
  23. （ｄ）と（ｅ）との間に、
    前記基板の前記底面上に絶縁層を形成するステップであって、前記第１のトレンチの前記誘電体材料が前記絶縁層を通って延び、前記第２のトレンチの前記ライナおよび前記導電性材料が前記絶縁層を通って延び、前記背面パッドが前記絶縁層上に形成されるステップ
    をさらに含む、請求項２１記載の方法。
  24. （ｉ）背面パッド上に半田バンプを形成するステップ、（ｉｉ）前記前面パッド上に半田バンプを形成するステップ、または（ｉｉｉ）背面パッド上に第１の半田バンプを形成し、前記前面パッド上に第２の半田バンプ形成するステップ
    をさらに含む、請求項２１記載の方法。
  25. （ｄ）が、
    前記基板の前記底面を研磨して、前記基板の新しい底面を形成するステップと、
    前記基板の前記新しい底面を化学的にエッチングして、前記第１のトレンチの前記誘電体材料および前記第２のトレンチの前記ライナを露出するステップと、
    化学的機械的研磨して、前記第２のトレンチの前記導電性材料を露出するステップと、
    を含む、請求項１４記載の方法。
  26. 半導体基板を通る信号伝送線であって、前記基板が上面および反対側の底面を有し、
    前記基板の前記上面から前記基板の前記底面まで延びている導電性ウェハ貫通ビアであって、前記導電性貫通ビアの側壁が前記基板から電気的に絶縁されている、導電性ウェハ貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている非導電性貫通ビアであって、前記非導電性貫通ビアが前記導電性貫通ウェハに近接し、前記基板の一領域によって前記導電性貫通ウェハから分離されている、非導電性貫通ビアと、
    を含む、信号伝送線。
  27. 前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている追加の非導電性貫通ビアであって、前記追加の非導電性貫通ビアが前記非導電性貫通ビアから前記導電性貫通ビアの反対側に配置され、前記追加の非導電性貫通ビアが前記導電性貫通ウェハに近接し、前記基板の追加の一領域によって前記導電性貫通ウェハから分離されている、追加の非導電性貫通ビア
    をさらに含む、請求項２６記載の信号伝送線。
  28. 前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている第１、第２、および第３の追加の非導電性貫通ビアであって、前記非導電性貫通ビアならびに前記第１、第２、および第３の追加の非導電性貫通ビアが前記導電性貫通ビアのそれぞれの第１、第２、第３、および第４の辺上に配置され、前記第１の辺が前記第２の辺の向かい側に配置され、前記第３の辺が前記第４の辺の向かい側に配置され、前記第１、第２、および第３の追加の非導電性貫通ビアが、前記基板のそれぞれ第１、第２、および第３の追加の領域によって前記導電性貫通領域から分離されている、第１、第２、および第３の追加の非導電性貫通ビア
    をさらに含む、請求項２６記載の信号伝送線。
  29. 前記基板の前記上面から前記基板の前記底面まで延びている追加の導電性ウェハ貫通ビアであって、前記追加の導電性貫通ビアの側壁が前記基板から電気的に絶縁されている、追加の導電性ウェハ貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている１つまたは複数の内部非導電性貫通ビアであって、前記１つまたは複数の内部非導電性貫通ビアが前記導電性貫通ビアと前記追加の導電性貫通ビアとの間に介在し、前記１つまたは複数の内部非導電性貫通ビアが前記非導電性貫通ビアから前記導電性貫通ビアの反対側にある、１つまたは複数の内部非導電性貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている追加の非導電性貫通ビアであって、前記追加の非導電性貫通ビアが前記１つまたは複数の内部非導電性貫通ビアから前記追加の導電性貫通ビアの反対側に配置されている、追加の非導電性貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている第１および第２の外部非導電性貫通ビアであって、前記第１および第２の外部非導電性貫通ビアが、前記導電性貫通ビア、前記１つまたは複数の内部非導電性貫通ビア、および前記追加の導電性貫通ビアからなるコア・グループの異なる辺上に配置される、第１および第２の外部非導電性貫通ビアと、
    をさらに含む、請求項２６記載の信号伝送線。
  30. 前記基板の前記上面から前記基板の前記底面まで延びている第１および第２の追加の導電性ウェハ貫通ビアであって、前記追加の導電性貫通ビアの側壁が前記基板から電気的に絶縁されている、第１および第２の追加の導電性ウェハ貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている第１の１つまたは複数の内部非導電性貫通ビアであって、前記第１の１つまたは複数の非導電性貫通ビアが前記導電性貫通ビアと前記第１の追加の導電性貫通ビアとの間に介在し、前記第１の１つまたは複数の内部非導電性貫通ビアが前記追加の非導電性貫通ビアから前記導電性貫通ビアの反対側にある、第１の１つまたは複数の内部非導電性貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている第２の１つまたは複数の内部非導電性貫通ビアであって、前記第２の１つまたは複数の非導電性貫通ビアが前記第１の追加の導電性貫通ビアと前記第２の追加の導電性貫通ビアとの間に介在し、前記第２の１つまたは複数の内部非導電性貫通ビアが前記非導電性貫通ビアから前記導電性貫通ビアの反対側にある、第２の１つまたは複数の内部非導電性貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている追加の非導電性貫通ビアであって、前記追加の非導電性貫通ビアが前記第２の１つまたは複数の内部非導電性貫通ビアから前記第２の追加の導電性貫通ビアの反対側に配置されている、追加の非導電性貫通ビアと、
    前記基板の前記上面から前記基板の前記底面への中間点を越えたところと全域との間まで延びている第１および第２の外部非導電性貫通ビアであって、前記第１および第２の外部非導電性貫通ビアが、前記導電性貫通ビア、前記第１の１つまたは複数の内部非導電性貫通ビア、前記第１の追加の導電性ビア、前記第２の１つまたは複数の内部非導電性貫通ビア、および前記追加の導電性貫通ビアからなるコア・グループの異なる辺上に配置される、第１および第２の外部非導電性貫通ビアと、
    をさらに含む、請求項２６記載の信号伝送線。
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