JP2017059834A - 固体撮像装置及び電子機器 - Google Patents

Abstract

【課題】積層される半導体ウェハのそれぞれの性能を十分に発揮して高性能化を図り、且つ量産性、コスト低減を図った、固体撮像装置を提供する。【解決手段】画素アレイが形成され、光入射面とは反対側に設けられた第１の配線層を備える第１の半導体ウェハと、第２の配線層が形成され、第１の半導体ウェハに貼り合わされた第２の半導体ウェハと、第１の半導体ウェハを貫通して設けられ、第２の配線層に達する貫通接続孔と、第１の半導体ウェハ内の光入射面側に設けられた溝部と、貫通接続孔と溝部とを含む領域に形成された導電材料とを備え、導電材料が第１の配線層と第２の配線層とを電気的に接続する固体撮像装置を構成する。【選択図】図４

Description

本発明は、固体撮像装置及び、固体撮像装置を備えた電子機器に関する。

固体撮像装置として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のＭＯＳ型イメージセンサに代表される増幅型固体撮像装置が知られている。また、ＣＣＤ（Charge Coupled Device）イメージセンサに代表される電荷転送型固体撮像装置が知られている。これら固体撮像装置は、デジタルスチルカメラ、デジタルビデオカメラなどに広く用いられている。近年、カメラ付き携帯電話やＰＤＡ（Personal Digital Assistant）などのモバイル機器に搭載される固体撮像装置としては、電源電圧が低く、消費電力の観点などからＭＯＳ型イメージセンサが多く用いられている。

ＭＯＳ型の固体撮像装置は、単位画素が光電変換部となるフォトダイオードと複数の画素トランジスタで形成され、この複数の単位画素が２次元アレイ状に配列された画素アレイ（画素領域）と、周辺回路領域を有して構成される。複数の画素トランジスタは、ＭＯＳトランジスタで形成され、転送トランジスタ、リセットトランジスタ、増幅とトランジスタの３トランジスタ、あるいは選択トランジスタを加えた４トランジスタで構成される。

従来、このようなＭＯＳ型固体撮像装置において、複数の画素が配列された画素領域が形成された半導体チップと、信号処理を行うロジック回路が形成された半導体チップを電気的に接続して１つのデバイスとして構成した固体撮像装置が種々提案されている。例えば、特許文献１では、各画素セル毎にマイクロパッドを有する裏面照射型のイメージセンサチップと、信号処理回路が形成されマイクロパッドを有する信号処理チップとを、マイクロバンプによって接続した半導体モジュールが開示されている。

特許文献２では、インターポーザ（中間基板）上に、撮像画素部が設けられた裏面照射型のＭＯＳ固体撮像素子であるセンサチップと、信号処理を行う周辺回路が設けられた信号処理チップを実装したデバイスが開示されている。特許文献３では、イメージセンサチップと、薄型回路基板と、信号処理を行うロジック回路チップとを備えた構成である。そして、この薄膜回路基板とロジック回路チップが電気的に接続され、薄膜回路基板がイメージセンサチップの裏面からスルホールビアを介して電気的に接続された構成が開示されている。

また、特許文献４では、透明基板に支持された固体撮像素子に貫通電極を設け、この貫通電極を介して固体撮像素子をフレキシブル回路基板に電気的に接続した固体撮像装置が開示されている。さらに、特許文献５では、裏面照射型の固体撮像装置において、支持基板を貫通する電極を設けた構成が開示されている。

特許文献１〜３に示すように、イメージセンサチップとロジック回路などの異種回路チップを混載する技術は、種々提案されている。従来技では、いずれも機能チップがほぼ完成した状態のものを用い、貫通接続孔を形成して、上下に積層されるチップ間の相互接続を可能な状態で１つのチップ上に形成されることが特徴となっている。

特開２００６−４９３６１号公報 特開２００７−１３０８９号公報 特開２００８−１３０６０３号公報 特許第４０００５０７号公報 特開２００３−３１７８５号公報

上述した従来の固体撮像装置にも見られるように、基板を貫通する接続導体によって積層された異種チップ間を接続して半導体デバイスを構成することは、アイデアとして知られていた。しかし、深い基板に絶縁を確保しながら接続孔を開けねばならず、接続孔の加工と、接続導体の埋め込みに必要な製造プロセスのコスト経済性から実用化は困難とされていた。

一方、例えば１μｍ程度の小さなコンタク穴を形成するためには、上部チップを極限まで薄肉化する必要がある。この場合、薄肉化する前に上部チップを支持基板に貼り付ける等の複雑な工程とコスト増を招いてしまう。しかも、高アスペクト比の接続孔に接続導体で埋めるためには、接続導体としてタングステン（Ｗ）等の被覆性の良いＣＶＤ膜を使うことが必然的に求められ、接続導体材料が制約される。

量産で簡便に適用できる経済性を有する為には、この接続孔のアスペクト比を劇的に下げて、形成し易くすると共に、特別な接続孔加工を用いずに従来のウェハ製造プロセス内で加工できる技術を選択できることが望ましい。この際、上部チップに接続するコンタクト穴と、上部チップを貫通して下部チップに達するコンタクト穴は深さが異なるが、可能な限り同一のエッチング工程や金属埋め込み工程での形成ができることが求められている。

また、固体撮像装置などでは、画像領域と、信号処理を行うロジック回路とを、それぞれの性能を十分発揮できるように形成し、高性能化が図られることが望まれている。
固体撮像装置に限らず、他の半導体集積回路を有する半導体装置においても、それぞれの半導体集積回路の性能を十分に発揮できるように形成し、高性能化が図れることが望まれる。

しかしながら、上下のチップそれぞれに必要な機能を盛り込んだ設計を行うと、共通の機能を持った部分の回路面積が重複してしまうため、チップサイズが大きくなり、コスト低減が困難になる。このため、少なくとも、コスト削減のためには、上下のチップで同じ機能を持つ部分の面積を極力共通に使えるような構成で設計されることが臨まれる。

本発明は、上述の点に鑑み、積層される半導体ウェハのそれぞれの性能を十分に発揮して高性能化を図り、且つ量産性、コスト低減を図った、固体撮像装置及び、固体撮像装置を備えた電子機器を提供するものである。

本発明に係る固体撮像装置は、画素アレイが形成され、光入射面とは反対側に設けられた第１の配線層を備える第１の半導体ウェハと、第２の配線層が形成され、第１の半導体ウェハに貼り合わされた第２の半導体ウェハと、第１の半導体ウェハを貫通して設けられ、第２の配線層に達する貫通接続孔と、第１の半導体ウェハ内の光入射面側に設けられた溝部と、貫通接続孔と溝部とを含む領域に形成された導電材料とを備え、導電材料が第１の配線層と第２の配線層とを電気的に接続する。
本発明に係る電子機器は、上記本発明に係る固体撮像装置を備える。

本発明によれば、最適なプロセス技術で、それぞれの性能を十分に発揮することができる回路が形成された半導体ウェハが複数積層された構成とされるので、量産性に優れ、低コストで高性能の固体撮像装置を得ることができる。

本発明に適用されるＭＯＳ固体撮像装置の一例を示す概略構成図である。 Ａ 従来の固体撮像装置の模式図である。Ｂ，Ｃ 本発明の実施の形態に係る固体撮像装置の模式図である。 本発明に適用されるＭＯＳ固体撮像装置の画素構成の回路の一例を示す図である。 第１の実施形態に係る固体撮像装置を示す要部の概略構成図である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その１）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その２）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その３）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その４）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その５）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その６）である。 第１の実施形態に係る固体撮像装置の製造方法例を示す製造工程図（その７）である。 第１の実施形態に係る固体撮像装置及びその製造方法を示す製造工程図（その８）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その９）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１０）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１１）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１２）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１３）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１４）である。 第１の実施形態に係る固体撮像装置の製造方法を示す製造工程図（その１５）である。 本発明の第２の実施形態に係る固体撮像装置の概略断面構成図である。 第２の実施形態に係る半導体装置の製造方法を示す製造工程図（その１）である。 第２の実施形態に係る半導体装置の製造方法を示す製造工程図（その２）である。 第２の実施形態に係る半導体装置の製造方法を示す製造工程図（その３）である。 第２の実施形態に係る半導体装置の製造方法を示す製造工程図（その４）である。 第２の実施形態に係る半導体装置の製造方法を示す製造工程図（その５）である。 第２の実施形態に係る半導体装置の製造方法を示す製造工程図（その６）である。 本発明の第３の実施形態に係る固体撮像装置の要部の概略断面構成図である。 Ａ，Ｂ 第１の半導体基板の裏面側に裏面配線を用いた例と、用いない例である。 Ａ，Ｂ 積層されるチップ間で共通の電位の配線を接続した場合の平面レイアウトの構成例と、共通の電位の配線を接続しない場合の平面レイアウトの構成例である。 本発明の固体撮像装置の設計方法を示すフローである。 Ａ，Ｂ 本発明の設計方法に沿った上チップ及び下チップの製造工程図である。 Ａ，Ｂ 本発明の設計方法に沿った上チップ及び下チップの製造工程図である。 Ａ，Ｂ 本発明の設計方法に沿った上チップ及び下チップの製造工程図である。 Ａ，Ｂ 本発明の設計方法に沿った上チップ及び下チップの製造工程図である。 本発明の第４の実施形態に係る電子機器を示す概略構成図である。

以下、発明を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．ＭＯＳ型固体撮像装置の概略構成例
２．第１の実施形態（裏面照射型の固体撮像装置の構成例とその製造方法例）
３．第２の実施形態（半導体装置の構成例とその製造方法例）
４．第３の実施形態（固体撮像装置の構成例と、その設計方法）
５．第４の実施形態（電子機器の構成例）

〈１．ＭＯＳ型固体撮像装置の概略構成例〉
図１に、本発明の半導体装置に適用されるＭＯＳ型固体撮像装置の概略構成を示す。このＭＯＳ型固体撮像装置は、各実施の形態の固体撮像装置に適用される。本例の固体撮像装置１は、図示しない半導体基板例えばシリコン基板に複数の光電変換部を含む画素２が規則的に２次元アレイ状に配列された画素領域（いわゆる画素アレイ）３と、周辺回路部とを有して構成される。画素２は、光電変換部となる例えばフォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有して成る。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路については後述する。画素２は、１つの単位画素として構成することができ、また、複数の画素でトランジスタを共有する共有画素構造とすることもできる。この共有画素構造は、複数のフォトダイオードが、転送トランジスタを構成するフローティングディフュージョン、及び転送トランジスタ以外の他のトランジスタを共有する構造である。

周辺回路部は、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８などを有して構成される。

制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また固体撮像装置の内部情報などのデータを出力する。すなわち、制御回路８では、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。そして、これらの信号を垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に入力する。

垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素を駆動するためのパルスを供給し、行単位で画素を駆動する。すなわち、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換部となる例えばフォトダイオードにおいて受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路５に供給する。

カラム信号処理回路５は、画素２の例えば列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。すなわちカラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling:相関二重サンプリング）や、信号増幅、ＡＤ変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。

水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。

出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。例えば、バファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１２は、外部と信号のやりとりをする。

次に、本実施形態に係るＭＯＳ型固体撮像装置の構造について説明する。図２Ａは、従来のＭＯＳ型固体撮像装置の構造を示す概略構成図であり、図２Ｂ及び図２Ｃは、本実施形態に係るＭＯＳ型固体撮像装置の構造を示す概略構成図である。

従来のＭＯＳ型固体撮像装置１５１は、図２Ａに示すように、１つの半導体チップ１５２内に、画素領域１５３と、制御回路１５４と、信号処理するためのロジック回路１５５とを搭載して構成される。通常、画素領域１５３と制御回路１５４でイメージセンサ１５６が構成される。

これに対して、本実施形態例のＭＯＳ型固体撮像装置２１は、図２Ｂに示すように、第１の半導体チップ部２２に画素領域２３と制御領域２４を搭載し、第２の半導体チップ部２６に信号処理するための信号処理回路を含むロジック回路２５を搭載する。この第１の半導体チップ部２２と第２の半導体チップ部２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ型固体撮像装置２１が構成される。

本発明の他の実施形態例におけるＭＯＳ型固体撮像装置２７は、図２Ｃに示すように、第１の半導体チップ部２２に画素領域２３を搭載し、第２の半導体チップ部２６にと制御領域２４、信号処理回路を含むロジック回路２５を搭載する。この第１の半導体チップ部２２と第２の半導体チップ部２６を相互に電気的に接続して１つの半導体チップとしてＭＯＳ型固体撮像装置２７が構成される。

図３は、単位画素２の回路構成の一例を示す回路図である。本回路例に係る単位画素２は、光電変換部、例えばフォトダイオードＰＤと、４つの画素トランジスタとを有して構成される。４つの画素トランジスタは、例えば転送トランジスタ１１、リセットトランジスタ１３、増幅トランジスタ１４及び選択トランジスタ１５である。これら画素トランジスタは、例えばｎチャネルのＭＯＳトランジスタを用いている。

転送トランジスタ１１は、フォトダイオードＰＤのカソードとフローティングディフュージョン部１６との間に接続される。フォトダイオードＰＤで光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスφＴＲＧが与えられることによってフローティングディフュージョン部１６に転送する。

リセットトランジスタ１３は、電源ＶＤＤにドレインが、フローティングディフュージョン部１６にソースがそれぞれ接続される。そして、フォトダイオードＰＤからフローティングディフュージョン部１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってフローティングディフュージョン部１６の電位をリセットする。

選択トランジスタ１５は、例えば、電源ＶＤＤにそのドレインが接続され、増幅トランジスタ１４のドレインにそのソースがそれぞれ接続される。そして選択トランジスタ１５のゲートに選択パルスφＳＥＬが与えられることによってオン状態となり、増幅トランジスタ１４に対して電源ＶＤＤを供給することによって画素２の選択ができる。なお、この選択トランジスタ１５については、増幅トランジスタ１４のソースと垂直信号線９との間に接続した構成を採ることも可能である。

増幅トランジスタ１４は、フローティングディフュージョン部１６にゲートが、選択トランジスタ１５のソースにドレインが、垂直信号線９にソースがそれぞれ接続されたソースフォロア構成となっている。増幅トランジスタ１４は、リセットトランジスタ１３によってリセットした後のフローティングディフュージョン部１６の電位をリセットレベルとして垂直信号線９に出力する。さらに増幅トランジスタ１４は、転送トランジスタ１１によって信号電荷を転送した後のフローティングディフュージョン部１６の電位を信号レベルとして垂直信号線９に出力する。

本実施形態例の固体撮像装置１では、例えば、フォトダイオード及び複数のＭＯＳトランジスタ等の素子が図２Ｂ又は図２Ｃの第１の半導体チップ部２２に形成される。また、転送パルス、リセットパルス、選択パルス、電源電圧は、図２Ｂ又は図２Ｃの制御領域２４から供給される。また、選択トランジスタのドレインに接続される垂直信号線９から後段の素子は、図２Ｂ又は図２Ｃのロジック回路２５に構成されており、第２の半導体チップ部２６に形成される。

上述の実施形態例に係るＭＯＳ型固体撮像装置は、異種の半導体チップが積層した構造を有しており、後述するように、その製造方法と、その製造方法に基づいて得られた構成に特徴を有している。
以下に説明する実施形態例では、本発明の固体撮像装置と、その製造方法について説明する。

〈２．第１の実施形態〉
［固体撮像装置の構成例とその製造方法例］
図４〜図１９を用いて、本発明の第１の実施形態例に係る半導体装置として、裏面照射型のＭＯＳ型固体撮像装置をその製造方法と共に説明する。

図４は、本実施形態例の固体撮像装置８１の電極パッド部７８を含む概略断面構成図（完成図）である。本実施形態例の固体撮像装置８１は、画素アレイ（以下、画素領域という）２３と制御領域２４とを含む第１の半導体チップ部２２と、ロジック回路２５が搭載された第２の半導体チップ部２６が電気的に接続された状態で上下に積層されている。
図５〜図１９を用いて、本実施形態例の固体撮像装置８１の製造方法について説明する。

第１の実施形態例においては、先ず、図５に示すように、第１の半導体ウェハ（以下、第１の半導体基板という）３１の各チップ部となる領域に、半製品状態のイメージセンサ、すなわち画素領域２３と制御領域２４を形成する。すなわち、シリコン基板からなる第１の半導体基板３１の各チップ部となる領域に、各画素の光電変換部となるフォトダイオード（ＰＤ）を形成し、その半導体ウェル領域３２に各画素トランジスタのソース／ドレイン領域３３を形成する。半導体ウェル領域３２は、第１導電型、例えばｐ型の不純物を導入して形成し、ソース／ドレイン領域３３は、第２導電型、例えばｎ型の不純物を導入して形成する。フォトダイオード（ＰＤ）及び各画素トランジスタのソース／ドレイン領域３３は、基板表面からのイオン注入で形成する。

フォトダイオード（ＰＤ）は、ｎ型半導体領域３４と基板表面側のｐ型半導体領域３５を有して形成される。画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極３６を形成し、ゲート電極３６と対のソース／ドレイン領域３３により画素トランジスタＴｒ１、Ｔｒ２を形成する。図５では、複数の画素トランジスタを、２つの画素トランジスタＴｒ１、Ｔｒ２で代表して示す。フォトダイオード（ＰＤ）に隣接する画素トランジスタＴｒ１が転送トランジスタに相当し、そのソース／ドレイン領域がフローティングディフージョン（ＦＤ）に相当する。各単位画素３０が素子分離領域３８で分離される。

一方、制御領域２４側では、第１の半導体基板３１に制御回路を構成するＭＯＳトランジスタを形成する。図４では、ＭＯＳトランジスタＴｒ３、Ｔｒ４で代表して、制御領域２４を構成するＭＯＳトランジスタを示す。各ＭＯＳトランジスタＴｒ３、Ｔｒ４は、ｎ型のソース／ドレイン領域３３と、ゲート絶縁膜を介して形成したゲート電極３６とのより形成される。

次いで、第１の半導体基板３１の表面上に、１層目の層間絶縁膜３９を形成し、その後、層間絶縁膜３９にコンタクトホールを形成し、所要のトランジスタに接続する接続導体４４を形成する。高さの異なる接続導体４４の形成に際しては、トランジスタ上面を含む全面に第１絶縁薄膜４３ａを例えばシリコン酸化膜にて形成し、エッチングストッパとなる第２絶縁薄膜４３ｂを例えばシリコン窒化膜にて形成して積層する。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜３９を形成する。１層目の層間絶縁膜３９は、例えば、Ｐ−ＳｉＯ膜（プラズマ酸化膜）を１０〜１５０ｎｍで成膜後、ＮＳＧ（ノンドープケイ酸ガラス）膜又はＰＳＧ膜（リンケイ酸ガラス）を５０ｎｍ〜１０００ｎｍで形成する。その後、ｄＴＥＯＳ膜を１００〜１０００ｎｍで成膜後、Ｐ−ＳｉＨ_４膜（プラズマ酸化膜）を５０〜２００ｎｍで成膜することで形成することができる。

その後、１層目の層間絶縁膜３９に深さの異なるコンタクトホールをエッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成する。次いで、各コンタクトホールに連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングしてコンタクトホールを形成する。そして、各コンタクトホールに接続導体４４を埋め込む。

また、第２絶縁薄膜４３ｂ形成後、第１の半導体基板３１の半導体ウェル領域３２内の所望の領域を分離する絶縁スペーサ層４２を形成する。絶縁スペーサ層４２は、第２絶縁薄膜４３ｂ形成後、第１の半導体基板３１の所望の位置を表面側から開口し、絶縁材料を埋め込むことで形成される。この絶縁スペーサ層４２は、図４の基板間配線６８を囲む領域に形成されるものである。

次いで、各接続導体４４に接続するように、層間絶縁膜３９を介して複数層、本例では３層の銅配線４０を形成して第１の多層配線層４１を形成する。通常、各銅配線４０は、Ｃｕ拡散を防止するため図示しないバリアメタル層で覆われる。バリアメタル層は、例えばＳｉＮ膜、ＳｉＣ膜を１０〜１５０ｎｍで成膜することで形成することができる。また、２層目からの層間絶縁膜３９は、ｄＴＥＯＳ膜（プラズマＣＶＤ（Chemical Vapor Deposition）法により形成されたシリコン酸化膜）を１００〜１０００ｎｍで成膜することで形成することができる。層間絶縁膜３９とバリアメタル層を介して形成される銅配線４０とを交互に形成することにより、第１の多層配線層４１が形成される。本実施形態例では、第１の多層配線層４１を銅配線４０で形成する例としたが、その他の金属材料によるメタル配線とすることも可能である。

これまでの工程で、上部に第１の多層配線層４１を有し、半製品状態の画素領域２３及び制御領域２４が構成された第１の半導体基板３１が形成される。

一方、図６に示すように、例えばシリコンからなる第２の半導体基板（半導体ウェハ）４５の各チップ部となる領域に、半製品状態の信号処理するための信号処理回路を含むロジック回路２５を形成する。すなわち、第２の半導体基板４５の表面側のｐ型の半導体ウェル領域４６に、素子分離領域５０で分離されるようにロジック回路２５を構成する複数のＭＯＳトランジスタを形成する。ここでは、複数のＭＯＳトランジスタを、ＭＯＳトランジスタＴｒ６，Ｔｒ７、Ｔｒ８で代表する。各ＭＯＳトランジスタＴｒ６、Ｔｒ７、Ｔｒ８は、それぞれ１対のｎ型のソース／ドレイン領域４７と、ゲート絶縁膜を介して形成したゲート電極４８を有して形成される。ロジック回路２５は、ＣＭＯＳトランジスタで構成することができる。

次いで、第２の半導体基板４５の表面上に、１層目の層間絶縁膜４９を形成し、その後、層間絶縁膜４９にコンタクトホールを形成し、所要のトランジスタに接続する接続導体５４を形成する。高さの異なる接続導体５４の形成に際しては、前述と同様に、トランジスタ上面を含む全面に第１絶縁薄膜４３ａ、例えばシリコン酸化膜と、エッチングストッパとなる第２絶縁薄膜４３ｂ、例えばシリコン窒化膜を積層する。この第２絶縁薄膜４３ｂ上に１層目の層間絶縁膜４９を形成する。そして、１層目の層間絶縁膜３９に深さの異なるコンタクトホールをエッチングストッパとなる第２絶縁薄膜４３ｂまで選択的に形成する。次いで、各コンタクトホールに連続するように、各部で同じ膜厚の第１絶縁薄膜４３ａ及び第２絶縁薄膜４３ｂを選択エッチングしてコンタクトホールを形成する。そして、各コンタクトホールに接続導体５４を埋め込む。

その後、層間絶縁膜４９の形成と複数層のメタル配線の形成を繰り返すことにより、第２の多層配線層５５を形成する。本実施形態例では、第１の半導体基板３１上に形成した第１の多層配線層４１の形成工程と同様の工程と同様にして３層の銅配線５３を形成したあと、最上層にアルミ配線５７を形成する例とする。アルミ配線５７の形成は、まず、最上層の銅配線５３上部に層間絶縁膜４９形成した後、最上層の銅配線５３上部の所望の位置が露出されるように層間絶縁膜４９をエッチング除去し、コンタクトホールを形成する。そして、コンタクトホール内を含む領域にバリアメタル層５６となるＴｉＮ（下層）／Ｔｉ（上層）からなる積層膜を５〜１０ｎｍ、又はＴａＮ（下層）／Ｔａ（上層）からなる積層膜を１０〜１００ｎｍで成膜する。その後、コンタクトホールを被覆してアルミニウムを５００〜２０００ｎｍで成膜した後、所望の形状にパターニングすることによりアルミ配線５７を形成する。さらに、アルミ配線５７上部に、後の工程で必要となるバリアメタル層５８を成膜する。このバリアメタル層５８も、アルミ配線５７の下層に成膜したバリアメタル層５６と同様の構成とすることができる。

続いて、上部にバリアメタル層５８が形成されたアルミ配線５７を被覆して層間絶縁膜４９を成膜する。アルミ配線５７上部の層間絶縁膜４９は、例えばＨＤＰ膜（高密度プラズマ酸化膜）又はＰ−ＳｉＯ膜（プラズマ酸化膜）を５００〜２０００ｎｍで成膜した後、その上部にさらにＰ−ＳｉＯ膜を１００〜２０００ｎｍの厚みで成膜することで形成することができる。以上により、層間絶縁膜４９を介して形成された３層の銅配線５３と最上層に形成されたアルミ配線５７からなる第２の多層配線層５５が形成される。

そして、第２の多層配線層５５上部には、第１の半導体基板３１と第２の半導体基板４５の貼り合わせの際に反りを軽減するための反り矯正膜５９を形成する。反り矯正膜５９は、例えばＰ−ＳｉＮ膜又はＰ−ＳｉＯＮ膜（プラズマ窒酸化膜）を１００〜２０００ｎｍで成膜することで形成することができる。

これまでの工程で、上部に第２の多層配線層５５を有し、半製品状態のロジック回路が構成された第２の半導体基板４５が形成される。

次に、図７に示すように、第１の半導体基板３１と第２の半導体基板４５とを、第１の多層配線層４１、及び第２の多層配線層５５が向き合うように貼り合わせる。貼り合わせは、例えば接着剤にて行う。接着剤にて接合する場合には、第１の半導体基板３１又は第２の半導体基板４５の接合面の一方の側に接着剤層６０を形成し、この接着剤層６０を介して重ね合わせて両者を接合する。本実施形態例では、画素領域が構成された第１の半導体基板３１を上層に配置し、第２の半導体基板４５を下層に配置して貼り合わせた。

また、本実施形態例では、接着剤層６０を介して第１の半導体基板３１上部の第１の多層配線層４１と第２の半導体基板４５上部の第２の多層配線層５５とを貼り合わせる例としたが、この他、プラズマ接合で貼り合わせる例としてもよい。プラズマ接合の場合には、第１の多層配線層４１と第２の多層配線層５５の接合面に、それぞれプラズマＴＥＯＳ膜、プラズマＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいは、ＳｉＣ膜などを形成する。この膜が形成された接合面をプラズマ処理して重ね合わせ、その後、アニール処理して両者を接合する。貼り合わせ処理は、配線などに影響を与えない４００℃以下の低温プロセスで行うことが好ましい。

そして、上部に多層配線層を有する第１の半導体基板３１と第２の半導体基板４５とが積層して貼り合わされることにより、２つの異種基板からなる積層体８１ａが形成される。

次に、図８に示すように、第１の半導体基板３１の裏面側から研削、研磨して第１の半導体基板３１を薄肉化する。この薄肉化は、フォトダイオード（ＰＤ）が臨むように行われる。第１の半導体基板３１として、例えばｐ型の高濃度不純物層をエッチングストッパ層（図示せず）として形成された半導体基板を用いることにより、エッチングストッパ層まで基板をエッチング除去することで平坦に薄肉化することができる。薄肉化した後、フォトダイオード（ＰＤ）の裏面に暗電流抑制のためのｐ型半導体層（図示せず）を形成する。第１の半導体基板３１の厚さは例えば６００μｍ程度あるが、例えば３〜５μｍ程度まで薄肉化する。

従来、このような薄肉化は、別途用意した支持基板を第１の半導体基板３１上に形成された第１の多層配線層４１側に貼り合わせて行われていた。しかし、本実施の形態では、ロジック回路２５が形成された第２の半導体基板４５を支持基板に兼用して第１の半導体基板３１の薄肉化が行われる。この第１の半導体基板３１の裏面が裏面照射型の固体撮像装置として構成されたときの、光入射面となる。

次に、図９に示すように、第１の半導体基板３１の裏面上に、反射防止膜６１を形成する。反射防止膜６１は、例えばＴａＯ_２又はＨｆＯ_２を５〜１００ｎｍで成膜し、必要な熱処理を行うことで暗電流が抑制する効果を付加することができる。その後、反射防止膜６１上に、プラズマＳｉＯ膜を１００〜１５００ｎｍの厚みに成膜することにより、絶縁膜６２を形成する。

次に、図１０に示すように、絶縁スペーサ層４２の内側の所望の領域に溝部６４を形成し、遮光が必要な遮光領域に、遮光膜用溝部８２を形成する。この溝部６４及び遮光膜用溝部８２は、第１の半導体基板３１の裏面側に形成された絶縁膜６２上面からエッチングにより開口を形成することで形成し、例えば第１の半導体基板３１に達しない深さに形成する。

次に、図１１に示すように、絶縁スペーサ層４２の内側に形成された溝部６４の所望の底部領域から第１の多層配線層４１の最下層（図１１では、一番上側）の銅配線４０に達する直前の深さまで開口し、接続孔６６を形成する。

また、同じく、絶縁スペーサ層４２の内側に形成された溝部６４の所望の底部領域から第１の多層配線層４１と第２の多層配線層５５との貼り合わせ面を貫通する貫通接続孔６５を形成する。この貫通接続孔６５は、第２の半導体基板４５上部に形成された第２の多層配線層５５の最上層のアルミ配線５７に達する直前の深さまで開口することにより形成する。このとき、貫通接続孔６５の直径は接続孔６６の直径の１．５〜１０倍程度大きく、より好ましくは、３〜４倍程度大きく形成する。

貫通接続孔６５の直径が接続孔６６の１．５倍よりも小さい場合には、貫通接続孔６５のアスペクト比が大きくなり、後の工程で導電材料を孔内に埋め込む際に、ボイドが発生するおそれがある。また、貫通接続孔６５の直径が接続孔６６の１０倍よりも大きい場合には、貫通接続孔６５の占める領域が大きくなり、装置の小型化が実施できないという問題がある。したがって、貫通接続孔６５の直径を接続孔６６の直径の１．５〜１０倍程度大きくすることで、導電材料の埋め込みに最適なアスペクト比で、かつ、レイアウトスペースも大きくならない孔とすることができる。

接続孔６６、及び貫通接続孔６５は、第１の半導体基板３１を薄肉化（図８の工程）した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。また、接続孔６６は、第１の半導体基板３１上部の第１の多層配線層４１のうち、最下層、すなわち、第１の半導体基板３１に最も近い側の銅配線４０に達する直前まで開口して形成されるため、開口深さがより浅くなり、微細孔に形成に有利になる。

次に、接続孔６６、及び貫通接続孔６５の側壁及び底部を含む領域に、例えばＳｉＯ_２膜から成る絶縁層６７を成膜し、その後エッチバックする。これにより、図１２に示すように接続孔６６及び貫通接続孔６５の側壁のみに絶縁層６７を残す。その後、接続孔６６及び貫通接続孔６５の底部をさらにエッチング除去する。これにより、接続孔６６おいては、第１の多層配線層４１の最下層の銅配線４０を、貫通接続孔６５においては第２の多層配線層５５の最上層のアルミ配線５７（厳密にはアルミ配線上部のバリアメタル層５８）を露出させる。

この結果、接続孔６６は、は第１の多層配線層４１の銅配線４０に達する。また、貫通接続孔６５は、第１の多層配線層４１及び第２の多層配線層５５の貼り合わせ面を貫通し、第２の多層配線層５５に形成されたアルミ配線５７に達する。

この時点では未だ画素アレイの製造プロセスとしてオンチップカラーフィルタ、オンチップレンズの加工工程を経ておらず、未完成である。それと共に、銅配線４０上に形成された接続孔６６とアルミ配線５７上に形成された貫通接続孔６５は、従来のウェハプロセスの延長で加工、形成することが可能である。一方、ロジック回路２５においても、回路技術として最適な最上層のメタル配線までの工程であって未完成である。このように、半製品である異種基板を貼り合わせるので、完成品とされた異種基板を貼り合わせる場合よりも製造コストの抑制を可能となる。

その後、図１３に示すように、溝部６４、遮光膜用溝部８２、接続孔６６、及び貫通接続孔６５を含む領域に、例えば、銅などの導電材料を形成し、ＣＭＰ（ChemicalMechanical Polising）法で表面を研磨する。これにより、溝部６４、遮光膜用溝部８２、接続孔６６、及び貫通接続孔６５の導電材料のみを残存させる。これにより、絶縁スペーサ層４２内の領域では、基板間配線６８が形成されると共に、遮光領域では遮光膜６３が形成される。本実施形態例では、接続孔６６内に形成された基板間配線６８、及び貫通接続孔６５内に形成された基板間配線６８は、溝部６４に形成されたダマシン配線からなる接続配線６８ａにより電気的に接続される。また、遮光膜６３もダマシン法によって形成される。そして、溝部６４、遮光膜用溝部８２、接続孔６６、及び貫通接続孔６５が導電材料で埋め込まれることにより、第１の多層配線層４１に形成された銅配線４０と第２の多層配線層５５に形成されたアルミ配線５７とが電気的に接続される。

そして、このとき、第２の半導体基板４５上の第２の多層配線層５５に形成されたアルミ配線５７上部にはバリアメタル層５８が形成されるため、基板間配線６８を銅で形成した場合でも、銅の拡散が防止される。また、接続孔６６及び貫通接続孔６５の孔内における第１の半導体基板３１を貫通する側壁には、絶縁層６７が形成されている。このため、基板間配線６８と第１の半導体基板３１とが電気的に分離されており、接続されることがない。また、本実施形態例では、基板間配線６８は、第１の半導体基板３１に形成された絶縁スペーサ層４２の領域内に形成されるので、これによっても、基板間配線６８と第１の半導体基板３１が電気的に接続されることが防止される。

本実施形態例の基板間配線６８の形成工程では、溝部６４と遮光膜用溝部８２、接続孔６６、貫通接続孔６５を３段階に分けて形成し、銅を埋め込むダマシン法を用いたが、これに限られるものでは無い。第１の半導体基板３１上部の第１の多層配線層４１の銅配線４０と、第２の半導体基板４５上部の第２の多層配線層５５のアルミ配線５７とが電気的に接続される基板間配線６８が形成される例であれば種々の変更が可能である。

たとえば、基板間配線６８は、ＣＶＤ法やスパッタ法などにより形成し、通常のリソグラフィーとドライエッチングにより形成することも可能であるが、配線層を積み上げることにより感度劣化が許容し難くなる。このため、絶縁膜の積み増しが少ないダマシン配線構造を適用することが望ましい。

また、本実施形態例では、遮光膜６３を形成するための遮光膜用溝部８２を、基板間配線６８を形成するための溝部６４と同時に加工する構成としたが、溝部６４、接続孔６６、貫通接続孔６５及び絶縁スペーサ層４２の形成後に形成してもよい。この場合にも、遮光膜用溝部８２は、溝部６４と同層に形成し、遮光膜用溝部８２内への導電材料の埋め込みは、溝部６４、接続孔６６、及び貫通接続孔６５への導電材料の埋め込みと同時に行う。遮光膜用溝部８２を溝部６４、接続孔６６、及び貫通接続孔６５と同時に加工する方が工程としては簡略化される。しかしながら、この場合には、絶縁スペーサ層４２を形成する際に遮光膜用溝部８２内にも絶縁スペーサ層４２が形成されてしまい、所望の遮光膜６３の線幅が得られない可能性がある。画素の微細化が進んだ場合は、遮光膜用溝部８２を溝部６４、接続孔６６、及び貫通接続孔６５と別工程で形成する方がより望ましい。

従来は、遮光膜６３は、基板間配線６８を形成する前の工程において、タングステンやアルミニウムなどによって別に形成されていたが、基板間配線６８の形成と同時のダマシン法によって形成することにより、工程を簡略できる。それと共に、第１の半導体基板３１の受光部側（裏面側）の絶縁膜厚を薄膜化することができ、感度向上に寄与できる。

また、貫通接続孔６５は接続孔６６の深さに対して、１．５〜１０倍の範囲内で深くなるため、同じ開口サイズでは、接続孔６６が導電材料で埋め込まれても、貫通接続孔６５内の導電材料にボイドを生じることがあり得る。

本実施形態例では、深さに応じて、開口サイズの異なる貫通接続孔６５及び接続孔６６を開口することにより、導電材料の埋め込みに最適なアスペクト比で、かつ、レイアウトスペースも大きくならない孔を形成することを可能としている。これにより、深さの深い貫通接続孔６５においても、導電材料の埋め込み時におけるボイドの発生を防止することができる。

また、本実施形態例では、接続孔６６は第１の半導体基板３１上部の第１の多層配線層４１の最下層の銅配線４０に接続する構成としているため、接続孔６６の周辺やその直下のスペースを、配線を通すことのできる有効スペースとして活用できる。このため、チップの縮小化に有利に働く。

なお、本実施形態例では、基板間配線６８と第１の半導体基板３１との絶縁は、絶縁層６７及び、絶縁スペーサ層４２で行う例としたが、どちらか一方で構成する例としてもよい。絶縁スペーサ層４２を形成しない場合には、絶縁スペーサ層４２分の領域が必要無くなるので、画素面積の縮小や、フォトダイオード（ＰＤ）の面積の拡大が可能となる。

次に、図１４に示すように、基板間配線６８、及び遮光膜６３の上部を覆うように、キャップ膜７２を形成する。このキャップ膜７２は、例えばＳｉＮ膜、又はＳｉＣＮ膜を１０〜１５０ｎｍで成膜することにより形成することができる。その後、フォトダイオード（ＰＤ）上部の絶縁膜６２に開口部を形成し、その開口部を含む所望の領域に導波路材料膜６９を成膜する。導波路材料膜６９としては、例えば、ＳｉＮを用いることができ、開口部に形成された導波路材料膜６９により、導波路７０が構成される。導波路７０を形成することにより、第１の半導体基板３１の裏面側から入射してくる光は、効率よくフォトダイオード（ＰＤ）に集光される。その後、導波路材料膜６９を含む全面に平坦化膜７１を形成する。

本実施形態例では、キャップ膜７２と、その上部の導波路材料膜６９を別の工程で別々に形成したが、導波路材料膜６９をキャップ膜７２に兼用する例としてもよい。また、本実施形態例では、フォトダイオード（ＰＤ）の光入射面側に導波路７０を形成する例としたが、導波路７０を形成しない例としてもよい。

次に、図１５に示すように、平坦化膜７１上に各画素に対応して例えば赤（Ｒ）、緑（Ｇ）、青（Ｂ）のオンチップカラーフィルタ７３を形成する。オンチップカラーフィルタ７３は、所望の色の顔料又は染料が含有された有機膜を成膜し、パターニングすることにより、所望の画素アレイを構成するフォトダイオード（ＰＤ）上部に形成することができる。その後、オンチップカラーフィルタ７３上部を含む画素アレイ領域にオンチップレンズ材料７４ａを成膜する。オンチップレンズ材料７４ａとしては，例えば有機膜、又はＳｉＯ、ＳｉＮ、ＳｉＯＮ等の無機膜を用いることができ、３０００ｎｍ〜４５００ｎｍに成膜する。

次に、図１６に示すように、オンチップレンズ材料７４ａ上部の各画素に対応する領域に、オンチップレンズ用のレジスト膜７５を、例えば３００ｎｍ〜１０００ｎｍの厚みに形成し、エッチング処理を行う。これにより、オンチップレンズ用のレジスト膜７５の形状が、オンチップレンズ材料７４ａに転写され、図１７に示すように、各画素上部に、オンチップレンズ７４が形成される。その後、ＣＦ_４系のガス（流量１０〜２００ｓｃｃｍ）により、第１の半導体基板３１上部に形成された絶縁膜６２等の酸化膜をエッチングし、第１の半導体基板３１を露出させる。

次に、図１８に示すように、オンチップレンズ７４上部に、図３の電極パッド部７８が開口されたレジスト膜７６を形成する。このレジスト膜７６は、図１８に示すように、開口端部がオンチップレンズ７４の端部よりも画素側にくるように形成する。

次に、レジスト膜７６をマスクとして所望のエッチング条件でエッチング処理する。これにより、図１９に示すように、最上層の基板である第１の半導体基板３１側からエッチングされ、第１の多層配線層４１と第２の多層配線層５５の接合面を貫通する貫通開口部７７が形成される。そして、最下層の基板である第２の半導体基板４５上部に形成された第２の多層配線層５５に形成されたアルミ配線５７が露出するまで貫通開口部７７を形成する。このエッチング工程では、例えば、ＳＦ_６／Ｏ_２系のガス（流量は、ＳＦ_６：５０〜５００ｓｃｃｍ、Ｏ_２：１０〜３００ｓｃｃｍ）を用い、１〜６０分間エッチング処理することにより、第１の半導体基板３１をエッチング除去することができる。その後、ＣＦ_４系のガス（流量１０〜１５０ｓｃｃｍ）を用いて１〜１００分間エッチング処理することにより、アルミ配線５７に至るまでの酸化膜等をエッチング除去することができる。

そして、このようにして露出されたアルミ配線５７は、外部配線との接続を行う際に用いられる電極パッド部７８とされる。以下、露出されたアルミ配線５７を電極パッド部７８という。この電極パッド部７８は、各チップに形成される画素領域の外側の３辺若しくは４辺に複数ずつ形成されるのが好ましい。

そして、図１９に示したような２つ半導体基板を積層して形成された積層体８１ａは、その後、ダイシング加工することにより各チップ部に分割される。これにより、図４に示すように、第１の半導体チップ部２２と第２の半導体チップ部２６とからなる固体撮像装置８１が完成される。

このようにして形成された固体撮像装置８１は、図４に示すように、電極パッド部７８に対してボンディングワイヤ７９を接続し、ボンディングワイヤ７９によって実装基板の外部配線と接続することができる。そして、電極パッド部７８に外部配線が電気的に接続されることにより、基板間配線６８で接続された第１の多層配線層４１、及び第２の多層配線層５５の各配線間も電気的に接続される。

第１の実施形態の固体撮像装置８１では、電極パッド部７８に対してボンディングワイヤ７９を接続する例としたが、半田バンプを用い、電極パッド部７８と外部配線とを接続することができる。ユーザの希望により、ボンディングワイヤか半田バンプを選択することができる。

なお、第１の実施形態において、半導体ウェハでの固体撮像装置８１に対する検査は、電極パッド部７８を用いて行われる。また、検査は、ウェハ状態での検査と、チップに切断して最終モジュール状態での検査の２回である。

第１の実施形態に係る固体撮像装置８１及びその製造方法によれば、第１の半導体基板３１側のチップ部に画素領域２３及び制御領域２４を形成し、第２の半導体基板４５側のチップ部に信号処理するロジック回路２５を形成している。このように画素アレイの機能とロジック機能を異なるチップ部に形成した構成であるので、画素アレイ、ロジック回路のそれぞれに最適なプロセス形成技術を用いることができる。従って、画素アレイ、ロジック回路それぞれの性能を十分に発揮させることができ、高性能の固体撮像装置を提供することができる。

図２Ｃの構成を採用すれば、第１の半導体チップ部２２側には光を受ける画素領域２３を形成するだけで良く、その制御領域２４及びロジック回路２５は分離して第２の半導体チップ部２６に形成することができる。これによって、それぞれの機能チップに最適なプロセス技術を独立して選択できると共に、製品モジュールの面積も削減することができる。

従来のウェハプロセス技術で画素アレイとロジック回路との混載を可能にするので、製造も容易である。

また、本実施形態例では、画素領域２３及び制御領域２４を有する第１の半導体基板３１と、ロジック回路２５を有する第２の半導体基板４５を共に半製品状態で貼り合わせ、第１の半導体基板３１を薄肉化している。つまり、第２の半導体基板４５を、第１の半導体基板３１の薄肉化の際の支持基板として用いている。これによって、部材の節約、製造工程の節減を図ることができる。さらに、薄肉化後に貫通接続孔６５、接続孔６６の形成を行うので、孔のアスペクト比が小さくなり、高精度の接続孔の形成が可能になる。

また、基板間配線６８は、低アスペクト比の貫通接続孔６５及び接続孔６６に導電材料を埋め込むことで形成できるため、被覆性の良いタングステン（Ｗ）などの金属材料は勿論のこと、被覆性の悪い例えば銅（Ｃｕ）などの金属材料を用いることができる。つまり、基板間配線６８を構成する導体材料の制約を受けることがない。これにより、画素領域及び制御回路と、ロジック回路の電気的接続を高精度で行うことができる。従って、量産性を図り、製造コストを抑え、且つ高性能の固体撮像装置を製造することができる。

さらに、本実施形態例では、電極パッド部７８を開口するために形成された貫通開口部７７は、第１の多層配線層４１と第２の多層配線層５５の接合面を貫通して形成され、電極パッド部７８は、接合面より下層の第２の多層配線層５５の配線で構成される。これにより、電極パッド部７８は、第１の多層配線層４１と第２の多層配線層５５との間の脆弱な面とされる接合面よりも下層に形成される。このため、例えば、ボンディングワイヤ７９を電極パッド部７８に押し付ける際に、脆弱な面となる接合面にかかるボンディング応力を低減することができる。これにより、ワイヤボンディング時において、脆弱な接合面からクラックが発生するのを防ぐことができる。

本実施形態例では、２層の半導体ウェハを積層する例としたが、２層以上の複数層積層する構成に本発明を応用することができる。その場合には、一番下層の半導体ウェハの配線層を構成する配線が露出するように貫通開口部を形成し、その露出された配線を配線パッド部とする。これにより、外部配線と電極パッド部との接続を行う際に、基板間の脆弱な接合面に応力が発生することを低減することができる。

また、本実施形態例のように、裏面照射型の固体撮像装置では、受光部となるフォトダイオードを回路に近づけることが必要であるため、上述したような半導体層の薄肉化が必須とされている。また、接合面よりも下側の配線を露出させるための開口はより浅い方が好ましい。したがって、本実施形態例のように上層の半導体基板（本実施形態例では、第１の半導体基板）が画素アレイを備えた固体撮像素子である場合には、半導体層が薄肉化された第１の半導体基板側から電極パッド部を開口することが好ましい。

なお、上述の実施の形態に係る固体撮像装置では、信号電荷を電子とし、第１導電型をｐ型、第２導電型をｎ型として構成したが、信号電荷を正孔とする固体撮像装置にも適用できる。この場合、各半導体基板、半導体ウェル領域あるいは半導体領域の導電型を逆にし、ｎ型が第１導電型，ｐ型が第２導電型となる。

上述の第１の実施形態例では、ＭＯＳ型固体撮像装置を例としたが、本発明は、半導体装置にも適用することができる。次に、本発明の第２の実施形態として、異種チップが積層された構造を有する半導体装置について説明する。

〈３．第２の実施形態〉
［半導体装置の構成例とその製造方法例］
図２０〜図２６を用いて、本発明の第２の実施形態に係る半導体装置をその製造方法と共に説明する。本実施形態例の半導体装置１４０は、第１の半導体集積回路が形成された第１の半導体基板１０１と第２の半導体集積回路が形成された第２の半導体基板１０２が積層して構成された半導体装置である。図２０において、図４に対応する部分には同一符号を付し重複説明を省略する。

第２の実施形態においては、先ず、図２１に示すように、第１の半導体基板（半導体ウェハ）１０１の各チップ部となる領域に、半製品状態の第１の半導体集積回路、本例ではロジック回路を形成する。すなわち、シリコン基板からなる第１の半導体基板１０１に形成した半導体ウェル領域１０８の各チップ部となる領域に、複数のＭＯＳトランジスタＴｒ９、Ｔｒ１０、Ｔｒ１１を形成する。各ＭＯＳトランジスタＴｒ９〜Ｔｒ１１は、それぞれ１対のソース／ドレイン領域１０５と、ゲート絶縁膜を介して形成されたゲート電極１０６とを有して構成される。各ＭＯＳトランジスタＴｒ９〜Ｔｒ１１は、素子分離領域１００により分離される。

ＭＯＳトランジスタは、複数形成されるものであるが、図２１では、ＭＯＳトランジスタＴｒ９〜Ｔｒ１１をその代表として示した。ロジック回路は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタＴｒ９〜Ｔｒ１１としては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタとして構成することができる。従って、ｎチャネルＭＯＳトランジスタを形成するときは、ｐ型の半導体ウェル領域１０８にｎ型のソース／ドレイン領域が形成される。ｐチャネルＭＯＳトランジスタを形成するときは、ｎ型の半導体ウェル領域にｐ型のソース／ドレイン領域が形成される。

なお、第１の半導体集積回路としては、ロジック回路に代えて、例えば半導体メモリ回路とすることもできる。この場合、後述する第２の半導体集積回路となるロジック回路は半導体メモリ回路の信号処理に供される。

また、第２絶縁薄膜４３ｂ形成後、第１の実施形態と同様に、第１の半導体基板１０１の半導体ウェル領域１０８内の所望の領域を分離する絶縁スペーサ層１１３を形成する。絶縁スペーサ層１１３は、第２絶縁薄膜４３ｂ形成後、第１の半導体基板１０１の所望の
位置を裏面側から開口し、絶縁材料を埋め込むことで形成される。この絶縁スペーサ層１１３は、図２０の基板間配線１１５を囲む領域に形成されるものである。

次いで、第１の半導体基板１０１上に層間絶縁膜１０３を介して複数層、本例では３層の銅配線１０４を積層した第１の多層配線層１０７を形成する。本実施形態例では、第１の多層配線層１０７を構成する配線を銅で構成する例としたが、その他の金属材料でメタル配線を構成することもできる。これらの第１の多層配線層１０７は、第１の実施形態例と同様にして形成することができる。なお、各ＭＯＳトランジスタＴｒ９〜Ｔｒ１１は所要の１層目の銅配線１０４と接続導体１１２を介して接続する。また、３層の銅配線１０４は接続導体１１２を介して相互に接続する。

一方、図２２に示すように、第２の半導体基板(半導体ウェハ)１０２の各チップ部となる領域に、半製品状態の第２の半導体集積回路、本例ではロジック回路を形成する。すなわち、図２０と同様に、シリコンからなる第２の半導体基板１０２に形成した半導体ウェル領域１１６の各チップ部となる領域に、複数のＭＯＳトランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４を形成する。各ＭＯＳトランジスタＴｒ１２〜Ｔｒ１４は、それぞれ１対のソース／ドレイン領域１１７と、ゲート絶縁膜を介して形成されたゲート電極１１８とを有して構成される。また、各ＭＯＳトランジスタＴｒ１２〜Ｔｒ１４は、素子分離領域１２７により分離される。

ＭＯＳトランジスタは、複数形成されるものであるが、図２４では、ＭＯＳトランジスタＴｒ１２〜Ｔｒ１４を代表として示した。ロジック回路は、ＣＭＯＳトランジスタで構成することができる。このため、これら複数のＭＯＳトランジスタとしては、ｎチャネルＭＯＳトランジスタ、あるいはｐチャネルＭＯＳトランジスタとして構成することができる。従って、ｎチャネルＭＯＳトランジスタを形成するときは、ｐ型半導体ウェル領域にｎ型ソース／ドレイン領域が形成される。ｐチャネルＭＯＳトランジスタを形成するときは、ｎ型半導体ウェル領域にｐ型ソース／ドレイン領域が形成される。

次いで、第２の半導体基板１０２上に層間絶縁膜１１９を介して複数層、本例では４層のメタル配線を積層した第２の多層配線層１２４を形成する。本実施形態例では、３層の銅配線１２０と最上層に形成された１層のアルミ配線１２１とを形成する例とした。なお、各ＭＯＳトランジスタＴｒ１２〜Ｔｒ１４は所要の１層目の銅配線１２０と接続導体１２６を介して接続する。また、３層の銅配線１２０とアルミ配線１２１とは接続導体１２６により相互に接続される。さらに、本実施形態例においてもアルミ配線１２１の上下には、バリアメタル層１２９、１３０が成膜されており、アルミ配線１２１は、下層のバリアメタル層１２９を介して下層の銅配線１２０に接続されている。この第２の多層配線層１２４は、第１の実施形態の多層配線層と同様にして形成することができる。

そして、第２の多層配線層１２４上部には、第１の半導体基板１０１と第２の半導体基板１０２の貼り合わせの際に反りを軽減するための反り矯正膜１２３を形成する。反り矯正膜１２３も、第１の実施形態と同様にして形成することができる。

次に、図２３に示すように、第１の半導体基板１０１と第２の半導体基板１０２とを、互いの第１の多層配線層１０７及び第２の多層配線層１２４が向かい合うように、貼り合わせる。貼り合わせは、例えば接着剤にて行う。接着剤にて接合する場合には、第１の半導体基板１０１又は第２の半導体基板１０２の接合面の一方の側に接着剤層１２５を形成し、この接着剤層１２５を介して重ね合わせて両者を接合する。本実施形態例では、接着剤層１２５を介して第１の半導体基板１０１と第２の半導体基板１０２とを貼り合わせる例としたが、この他、プラズマ接合で貼り合わせる例としてもよい。プラズマ接合の場合には、第１の半導体基板１０１と第２の半導体基板１０２の接合面に、それぞれプラズマＴＥＯＳ膜、プラズマＳｉＮ膜、ＳｉＯＮ膜（ブロック膜）、あるいは、ＳｉＣ膜などを形成する。この膜が形成された接合面をプラズマ処理して重ね合わせ、その後、アニール処理して両者を接合する。貼り合わせ処理は、配線などに影響を与えない４００℃以下の低温プロセスで行うことが好ましい。そして、第１の半導体基板１０１と第２の半導体基板１０２とが積層して張り合わされることにより、２つの異種基板からなる積層体１４０ａが形成される。

次に、図２４に示すように、一方の第１の半導体基板１０１を、裏面側から研削、研磨して薄肉化する。第１の半導体基板１０１の厚さは例えば６００μｍ程度としたとき、膜厚が例えば５〜１０μｍ程度となるように、薄肉化する。

次に、図２５に示すように、薄肉化したのち、第１の実施形態における図１０〜図１３と同様の工程にて、絶縁スペーサ層１１３内に溝部１６４、貫通接続孔１６５及び接続孔１６６を形成する。その後、溝部１６４、貫通接続孔１６５及び接続孔１６６内に絶縁層１１４を介して基板間配線１１５を形成する。また、図示を省略するが、必要に応じて、第１の実施形態と同様に遮光領域には、遮光膜を形成する。本実施形態例においても、貫通接続孔１６５及び接続孔１６６は、第１の半導体基板１０１を薄肉化した後に形成するので、アスペクト比が小さくなり、微細孔として形成することができる。また、本実施形態例においても、深さに応じて、開口サイズの異なる貫通接続孔１６５及び接続孔１６６を別々に開口することにより、導電材料の埋め込みに最適なアスペクト比で、かつ、レイアウトスペースも大きくならない孔を形成することを可能としている。これにより、深さの深い貫通接続孔１６５においても、導電材料の埋め込み時におけるボイドの発生を防止することができる。

そして、基板間配線１１５により、第１の半導体基板１０１に形成された回路と第２の半導体基板１０２に形成された回路が電気的に接続される。その後、第１の実施形態と同様にして、基板間配線１１５上部を含む全面にキャップ膜７２を成膜する。

次に、所望の領域が開口されたマスク（図示せず）用いて、図２６に示すようにエッチングすることにより、第１の半導体基板１０１を貫通する貫通開口部１３２を形成し、アルミ配線１２１を露出させる。これにより、露出されたアルミ配線１２１からなる電極パッド部１４２が形成される。
その後、ダイシング加工することにより、各チップ部に分割することで、図２０に示す本実施形態例の半導体装置１４０が完成される。

分割された各チップは、図２０に示すように、電極パッド部１４２に対してボンディングワイヤ１３１を接続し、ボンディングワイヤ１３１によって実装基板の外部配線と接続することができる。そして、電極パッド部１４２に外部配線が電気的に接続されることにより、基板間配線１１５で接続された第１の半導体基板１０１及び第２の半導体基板１０２に形成されたそれぞれの配線間（回路間）も電気的に接続される。

第２の実施形態に係る半導体装置１４０及びその製造方法によれば、前述と同様に、異なるチップ部にそれぞれ第１の半導体集積回路、第２の半導体集積回路を最適なプロセス技術で形成することができ、高性能の半導体集積回路を提供することができる。また、半製品状態で第１及び第２の半導体ウェハを貼り合わせ、薄肉化し、また第１及び第２の半導体集積回路の電気接続の後、完成品状態としてチップ化することにより、製造コストの低減を図ることができる。

その他、第１の実施形態と同様の効果を得ることができる。

上述の第１の実施形態、及び第２の実施形態では、基板間配線は、第１の半導体基板に形成された第１の半導体集積回路と第２の半導体基板に形成された第２の半導体体集積回路とを電気的に接続する配線としてのみ用いる例を示した。しかしながら、これに限定されるものではなく、例えば、基板間配線を用いることで、第１の半導体基板と第２の半導体基板とで別個に形成されていた同電位の配線（例えば、電源配線や接地配線）の一部を、各基板で共通に用いることができる。
以下に、基板間配線を、第１の半導体基板及び第２の半導体基板に共通に用いられる電源配線、及び接地配線として形成する例を説明する。

〈４．第３の実施形態〉
図２７に、本発明の第３の実施形態に係る固体撮像装置の概略構成図を示す。図２７において、図４に対応する部分には同一符号を付し、重複説明を省略する。

図２７は、固体撮像装置の画素領域２３と、制御領域２４とを含む領域を示したものであり、簡略化のため、トランジスタやフォトダイオードの図示を省略する。

図２７に示すように、画素領域２３では、第１の半導体基板３１に形成された画素信号を出力する銅配線４０ａが、基板間配線６８を介して第２の多層配線層５５の最上層の配線で形成された信号配線５７ａに接続されている。この場合には、図３に示す回路構成において、第１の半導体基板３１に形成された選択トランジスタのドレインに接続される配線と、信号配線との間に基板間配線が形成されている。そして、信号配線５７ａより後段の処理は、第２の半導体基板４５で構成されたロジック回路２５内で行われる。

本実施形態例では、第２の多層配線層５５の最上層の配線で形成された電源配線５７ｂ及び接地配線５７ｃと、第１の多層配線層４１の最上層の配線で形成された銅配線４０ｂ、４０ｃとが基板間配線６８を介して接続されている。これにより、第１の半導体基板３１と第２の半導体基板４５との間で、電源配線５７ｂ、及び接地配線５７ｃが共有されている。

２枚の半導体基板を貼り合わせて基板間配線で接続する３次元デバイスにおいては、基板の貼り合わせ面における段差低減のために、配線層（図２７では、第１の多層配線層４１及び第２の多層配線層５５に相当）を厚く形成することができないという問題がある。このため、従来の３次元デバイスでは、配線間の距離が近くなり、配線間抵抗を下げることができず、２つの半導体基板上に、別々に電源配線や接地配線を形成すると大きな不可抵抗が乗り、素子の肥大化、ないし電源降下によるノイズの原因となる。

本実施形態例の固体撮像装置では、基板間配線６８を経由して、電源配線５７ｂや接地配線５７ｃを上下に形成された第１の半導体基板３１及び第２の半導体基板４５の間で共有化することにより、実効的に低抵抗な配線を形成することができる。また、薄肉化した第１の半導体基板３１の裏面側に基板間配線６８に接続される裏面配線を形成することにより、素子や異電位配線を跨ぐことも可能である。

以下に、第１の半導体チップ（以下、上チップ）と第２の半導体チップ（以下、下チップ）が積層された積層チップにおける配線レイアウト、及びその設計方法について説明する。

図２８Ａに、本実施形態例の固体撮像装置において、電源配線５７ｂが形成される電源供給回路９２の一部を裏面配線９９で形成した場合の積層チップ９０の概略構成図を示す。また、図２８Ｂに、比較例として、電源配線５７ｂが形成される電源供給回路９２を全て第２の多層配線層５５内に形成した場合の積層チップ９１の概略構成図を示す。

図２８Ａに示すように、第１の半導体基板３１と第２の半導体基板４５との間で、基板間配線６８を介してチップ間の電源配線を共有する。そして、電源供給回路９２の電源配線に接続される端子の実装基板への接続は、第２の多層配線層５５の最上層の電源配線５７ｂを介して行う。また、第１の多層配線層４１で形成された電源供給回路９２の一部は、レイアウトの重複を最小にできる位置で中断され、基板間配線６８を介して裏面配線９９で構成されている。すなわち、比較例として示した図２８Ｂの構成における電源供給回路９２の一部（破線で囲む領域ａ）を、本実施形態例では、第１の半導体基板３１の裏面側に形成された裏面配線９９で構成する。この場合、裏面配線９９は、基板間配線６８上部に形成される接続配線６８ａと同様にダマシン法で形成することができる。

このように、図２８Ａの例では電源供給回路９２の一部を第１の半導体基板３１の裏面側に移動し、裏面配線９９によって構成することにより、配線を縦に積層することができる。このため、図２８Ｂの構成に比較して、電源供給回路９２の面積を縮小することができる。

図２９Ａに、本実施形態例における積層チップ９０の、電源配線から電源端子への接続、及び接地配線から接地端子への接続を示したブロック図を示す。また、図２９Ｂに、比較例における積層チップ９１における回路部の、電源配線から電源端子への接続、及び接地配線から接地端子への接続を示したブロック図を示す。

図２９Ａ，Ｂでは、上チップと下チップとが積層された積層チップ９０、９１を上面から見たときの要部の概略構成図であり、上チップに形成された回路部９６と下チップに形成された回路部９７を模式的に示したものである。

比較例では、図２９Ｂに示すように、上チップの回路部９６の電源配線４０ｂ及び接地配線４０ｃと、下チップの回路部９７の電源配線５７ｂ及び接地配線５７ｃが、別々に各電源端子９５及び接地端子９４に接続されている。この場合、上チップ及び下チップの両方において、電源配線４０ｂ、５７ｂ及び接地配線４０ｃ、５７ｃの引き回しが必要となる。

このように、積層チップの設計において、上下のチップをそれぞれ独立して動作させるためには、電源配線又は接地配線等の入出力端子までの結線、及び入出力部の保護回路（図示せず）はそれぞれのチップ内で完結させなければならない。しかしながら、図２９Ｂに示すような積層チップ９１では電源配線や接地配線などの共有電位の配線や、図示しない保護回路を両方のチップに重複して配置する構成はレイアウト効率が悪く、チップコストを上げる要因となる

これに対し、本実施形態例の構成では、図２９Ａに示すように、上チップ、及び下チップ内の電源配線４０ｂ、５７ｂ及び接地配線４０ｃ、５７ｃは、それぞれ接続孔６６及び貫通接続孔６５に形成された基板間配線や裏面配線９９を介して接続されている。そして、接地端子９４及び電源端子９５への接続は、下チップの電源配線５７ｂ及び接地配線５７ｃで行われる。このため、上チップでは、電源配線４０ｂ及び接地配線４０ｃが基板間配線６８に接続された後は、配線の引き回しが必要ない。これにより、図２９Ｂの例に比較して、図２９Ａに示す破線で囲まれた領域ｚに余剰スペースができるので、この余剰スペースに新たな回路を形成することもできる。この結果、チップ面積を最大限に利用する最適な配置が実現できる。

本実施形態例では、回路の一部を、第１の半導体基板３１の裏面側に形成した裏面配線９９で構成する例としたが、配線の敷地面積に、余剰のスペースがより多くある基板側に２つのチップ間で共通の回路を形成すればよい。これにより、互いの多層配線層の配線層数やレイアウト面積を抑えることが可能となる。

ところで、本来同じ基板上で電源配線や接地配線等の同電位の配線が形成される場合には、隣接する回路間で共有し、レイアウト面積を抑えることは容易に実現できる。しかしながら、２層のチップを別々の基板に形成する構成では、相互の回路の結線経路が基板間配線によって限定されるため、共通電位の配線を共有することは容易ではない。
以下に、本実施形態例の固体撮像装置の設計を実現するための設計方法について説明する。

図３０に、本実施形態例の固体撮像装置の設計方法を示し、図３１〜図３４に、その設計プロセスに沿った上チップ（図３１〜図３４のＡ）と下チップ（図３１〜図３４のＢ）製造工程図を示す。

本実施形態例の固体撮像装置では、積層する上チップ２２及び下チップ２６間を基板間配線で接続するためには、回路や配線とバッティングしない位置に基板間配線６８を配置することが重要である。

まず、回路面積の総和からチップサイズを決定する（ステップＳ１）。次に、上チップ２２及び下チップ２６に入れる回路を分類する(ステップＳ２)。本実施形態例では、図３１Ａ，Ｂに示すように、上チップ２２に、画素領域２３と、制御回路９６を形成し、下チップ２６に、ロジック回路９７と入出力端子１２を形成する例とする。

次に、基板間配線のレイアウトを決定する。基板間配線のレイアウトは、上チップ２２及び下チップ２６との間で多くの信号線が直接接続するような個所（固体撮像装置においては、画素と信号配線との間の接続個所）などのように、カスタム設計（客先の注文による設計）された領域から決定する（ステップＳ２）。これにより、図３２Ａ，Ｂの領域ｚ１で示される領域にカスタム設計による基板間配線の配置領域が決定される。図３２Ａ，Ｂに示すように、直接接続する回路面（すなわち、カスタム設計における基板間配線の位置）は上チップ２２及び下チップ２６で同じ位置に来なければならず、これを決定すると回路の大まかな配置が限定される。

次に、上チップ２２及び下チップ２６に搭載する回路部品の仮の外形サイズを定義し仮レイアウトを確定し、回路が配置されない隙間の領域を確定する。これにより、カスタム設計以外の基板間配線の配置可能領域（図３２Ａの領域ｚ２）を確定する（ステップＳ４）。下チップ２６に関しては、基板間配線を受ける配線を置くことができれば、その直下にも回路を置くことができる。しかしながら、上チップ２２は、基板間配線を配置した場合、その直下と周辺には回路を置けなくなるため、基板間配線を配置する領域は、主に上チップ２２の回路配置によって限定される。

次に、下チップ２６における入出力端子１２と各回路の接続結線の配線経路（図３２Ｂの配線８８）を通常の回路設計と同様の自動配線により求める（ステップＳ５）。これにより、図３２Ｂに示すように、下チップ２６における入出力端子１２と、ロジック回路９７が配線８８により結線される。

次に、上チップ２２及び下チップ２６間で結線したい同電位の配線を抽出する(ステップＳ６)。これにより、図３３Ａに示すように、上チップ２２において、下チップ２６の配線８８と結線したい配線８９がレイアウトされる。次に、図３４Ａ，Ｂに示すように、ステップＳ４で確定した基板間配線の配置可能領域内において、自動配置により上チップ２２の配線８９と下チップ２６の配線８８の間の距離が裏面配線を含んで最短になる位置に貫通接続孔６５及び接続孔６６の配置位置を決定する。これにより、基板間配線の配置位置を決定する（ステップＳ７）。すなわち、ここにおいて、裏面配線９９の配線経路も決定される。これにより、下チップ２６と上チップ２２の所望の電極間が基板間配線で接続され、下チップ２６に接続される基板間配線と、上チップ２２に接続される基板間配線とが裏面配線９９によって接続される。

このようにして設計、製造された固体撮像装置は、一般的なフローと同様に、接続検証、物理検証、タイミング検証などを行い、完成される。

以上のように、本実施形態例の固体撮像装置では、積層されたチップ間を貫通する基板間配線を形成するため、回路や配線とバッティングしない位置に基板間配線を形成する必要があり、従来の設計プロセスには無いプロセスを追加する必要がある。

そして、本実施形態例の固体撮像装置の設計方法によれば、上チップ２２及び下チップ２６との間で、共通電位の配線を基板間配線で接続して形成することができ、かつ、裏面配線を用いることで、チップ内に形成される回路を簡略化することができる。これにより、チップ面積を有効に利用することが可能となり、また、チップサイズの縮小化が図られる。

なお、本実施形態例では、固体撮像装置を例に説明したが、第２の実施形態の半導体装置の製造においても、本実施形態例の設計方法を適用できる。

従来の積層チップの半導体装置の設計は、回路が機能ブロックごとに切り分けられ、それぞれが上下のチップに振り分けられていた。一方、本発明の半導体装置では、接続孔及び貫通接続孔のピッチを十分小さく（例えば１μｍ以下まで）することも可能であるため、基板間配線の配置面積を増大させずに、機能ブロックの一部を別の基板に移動することが可能になる。これにより、配線の配置面積が不足している基板から、余剰面積の多い基板へ回路の一部を移動させたり、回路の一部を共通で用いることができ、全体的に余剰面積が少ない最適なレイアウトが可能となる。

〈５．第４の実施形態〉
［電子機器の構成例］
上述した本発明の固体撮像装置は、例えばデジタルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話、あるいは撮像機能を備えた他の機器、などの電子機器に適用することができる。

図３５に、本発明の第４の実施形態に係る電子機器の概略構成図を示す。図３５は、本発明の電子機器として、カメラ２００を例としたものである。本実施形態例に係るカメラ２００は、静止画像又は動画撮影可能なビデオカメラを例とする。本実施形態例のカメラ２００は、固体撮像装置２０３と、固体撮像装置２０３のフォトダイオードで構成される光電変換部に入射光を導く光学系２０１と、シャッタ装置２０２を有する。さらに、カメラ２００は、固体撮像装置２０３を駆動する駆動回路２０５と、固体撮像装置２０３の出力信号を処理する信号処理回路２０４とを有する。

固体撮像装置２０３は、上述した第１の実施形態における固体撮像装置が適用される。光学系（光学レンズ）２０１は、被写体からの像光（入射光）を固体撮像装置２０３の撮像面上に結像させる。これにより、固体撮像装置２０３内に、一定期間信号電荷が蓄積される。光学系２０１は、複数の光学レンズから構成された光学レンズ系としてもよい。シャッタ装置２０２は、固体撮像装置２０３への光照射期間及び遮光期間を制御する。駆動回路２０５は、固体撮像装置２０３の転送動作及びシャッタ装置２０２のシャッタ動作を制御する駆動信号を供給する。駆動回路２０５から供給される駆動信号（タイミング信号）により、固体撮像装置２０３の信号転送を行う。信号処理回路２０４は、各種の信号処理を行う。信号処理が行われた映像信号は、メモリなどの記憶媒体に記憶され、或いは、モニタに出力される。

第４の実施形態に係るカメラ２００などの電子機器によれば、固体撮像装置２０３において高性能化が図られ、かつ製造コストの低減が図られる。このため、本実施形態では、安価で信頼性の高い電子機器を提供することができる。

１・・・固体撮像装置、２・・・画素、３・・・画素領域、４・・・垂直駆動回路、５・・・カラム信号処理回路、６・・・水平駆動回路、７・・・出力回路、８・・・制御回路、９・・・垂直信号線、１０・・・水平信号線、１１・・・転送トランジスタ、１２・・・入出力端子、１３・・・リセットトランジスタ、１４・・・増幅トランジスタ、１５・・・選択トランジスタ、１６・・・フローティングディフュージョン部、２１・・・ＭＯＳ型固体撮像装置、２２・・・第１の半導体チップ部、２３・・・画素領域、２４・・・制御領域、２５・・・ロジック回路、２６・・・第２の半導体チップ部、２７・・・ＭＯＳ型固体撮像置、３０・・・単位画素、３１・・・・第１の半導体基板、３１ｂ・・・裏面、３２・・・半導体ウェル領域、３３・・・ソース／ドレイン領域、３４・・・ｎ型半導体領域、３５・・・ｐ型半導体領域、３６・・・ゲート電極、３８・・・素子分離領域、３９・・・層間絶縁膜、４０・・・銅配線、４１・・・第１の多層配線層、４２・・・絶縁スペーサ層、４３ａ・・・第１絶縁薄膜、４３ｂ・・・第２絶縁薄膜、４４・・・接続導体、４５・・・第２の半導体基板、４６・・・半導体ウェル領域、４７・・・ソース／ドレイン領域、４８・・・ゲート電極、４９・・・層間絶縁膜、５０・・・素子分離領域、５３・・・銅配線、５４・・・接続導体、５５・・・第２の多層配線層、５６・・・バリアメタル層、５７・・・アルミ配線、５７ａ・・・信号配線、５７ｂ・・・電源配線、５７ｃ・・・接地配線、５８・・・バリアメタル層、５９・・・反り矯正膜、６０・・・接着剤層、６１・・・反射防止膜、６２・・・絶縁膜、６３・・・遮光膜、６４・・・溝部、６５・・・貫通接続孔、６６・・・接続孔、６７・・・絶縁層、６８・・・基板間配線、６８ａ・・・接続配線、６９・・・導波路材料膜、７０・・・導波路、７１・・・平坦化膜、７２・・・キャップ膜、７３・・・オンチップカラーフィルタ、７４・・・オンチップレンズ、７４ａ・・・オンチップレンズ材料、７５・・・レジスト膜、７６・・・レジスト膜、７７・・・貫通開口部、７８・・・電極パッド部、７９・・・ボンディングワイヤ、８１・・・固体撮像装置、８１ａ・・・積層体、１４０・・・半導体装置、１４０ａ・・・積層体

本発明は、上述の点に鑑み、積層される半導体基板のそれぞれの性能を十分に発揮して高性能化を図り、且つ量産性、コスト低減を図った、固体撮像装置及び、固体撮像装置を備えた電子機器を提供するものである。

本発明に係る固体撮像装置は、画素アレイが形成され、光入射面とは反対側に設けられた第１の配線層を備える第１の半導体基板と、第２の配線層が形成され、第１の半導体基板に貼り合わされた第２の半導体基板と、第１の半導体基板を貫通して設けられ、第２の配線層に達する貫通接続孔と、第１の半導体基板内の光入射面側に設けられた溝部と、貫通接続孔と溝部とを含む領域に形成された導電材料とを備え、導電材料が第１の配線層と第２の配線層とを電気的に接続する。
本発明に係る電子機器は、上記本発明に係る固体撮像装置を備える。

本発明によれば、最適なプロセス技術で、それぞれの性能を十分に発揮することができる回路が形成された半導体基板が複数積層された構成とされるので、量産性に優れ、低コストで高性能の固体撮像装置を得ることができる。

Claims (20)

1. 画素アレイが形成され、光入射面とは反対側に設けられた第１の配線層を備える第１の半導体ウェハと、
   第２の配線層が形成され、前記第１の半導体ウェハに貼り合わされた第２の半導体ウェハと、
   前記第１の半導体ウェハを貫通して設けられ、前記第２の配線層に達する貫通接続孔と、
   前記第１の半導体ウェハ内の前記光入射面側に設けられた溝部と、
   前記貫通接続孔と前記溝部とを含む領域に形成された導電材料と、
   を備え、
   前記導電材料が前記第１の配線層と第２の配線層とを電気的に接続する
   固体撮像装置。
2. 請求項１に記載の固体撮像装置であって、
   前記導電材料は、タングステンまたは銅を含む固体撮像装置。
3. 請求項１または２に記載の固体撮像装置であって、
   前記貫通接続孔の側壁には、絶縁層が形成された固体撮像装置。
4. 請求項１〜３の何れかに記載の固体撮像装置であって、
   前記貫通接続孔は、バリアメタル層と接している固体撮像装置。
5. 請求項１〜４の何れかに記載の固体撮像装置であって、
   前記導電材料により、前記第１の配線層と前記第２の配線層とに共通の電位を有する配線が接続される固体撮像装置。
6. 請求項５に記載の固体撮像装置であって、
   前記第１の半導体ウェハの前記光入射面側に形成され、前記導電材料に電気的に接続された裏面配線によって前記第１の半導体ウェハに設けられた第１の半導体集積回路と前記第２の半導体ウェハに設けられた第２の半導体集積回路とに共通に用いられる回路の一部が形成されている固体撮像装置。
7. 請求項１〜６の何れかに記載の固体撮像装置であって、
   前記第１の半導体ウェハ内の前記光入射面側に設けられた接続孔を備える固体撮像装置。
8. 請求項１〜７の何れかに記載の固体撮像装置であって、
   前記貫通接続孔と前記溝部は、画素領域内に配置されている固体撮像装置。
9. 請求項１〜８の何れかに記載の固体撮像装置であって、
   前記貫通接続孔と前記溝部は、画素領域外に配置されている固体撮像装置。
10. 請求項８に記載の固体撮像装置であって、
    前記画素領域内に複数の前記貫通接続孔と前記溝部とを含む固体撮像装置。
11. 請求項１〜１０の何れかに記載の固体撮像装置であって、
    前記第１の半導体ウェハは、フォトダイオードを含む固体撮像装置。
12. 請求項１〜１１の何れかに記載の固体撮像装置であって、
    前記第２の半導体ウェハは、信号処理回路または制御回路を含む固体撮像装置。
13. 請求項１〜１２の何れかに記載の固体撮像装置であって、
    電源端子と設置端子が、該四角形のチップにおいて対向する角に形成されている固体撮像装置。
14. 請求項７に記載の固体撮像装置であって、
    前記導電材料は、前記貫通接続孔と前記溝部と前記接続孔とを含む領域に形成された固体撮像装置。
15. 請求項１〜１４の何れかに記載の固体撮像装置であって、
    前記第１の配線層には、銅を含む固体撮像装置。
16. 請求項１〜１５の何れかに記載の固体撮像装置であって、
    前記第２の配線層には、銅またはアルミニウムを含む固体撮像装置。
17. 請求項７に記載の固体撮像装置であって、
    前記貫通接続孔の開口部の直径は、前記接続孔の開口部の直径よりも１．５〜１０倍大きく形成された固体撮像装置。
18. 請求項７に記載の固体撮像装置であって、
    前記貫通接続孔の深さは、前記接続孔の深さよりも１．５〜１０倍深く形成された固体撮像装置。
19. 請求項１〜１８の何れかに記載の固体撮像装置であって、
    前記第１の半導体ウェハ内に、所望の領域を分離する絶縁スペーサ層が形成された固体撮像装置。
20. 請求項１〜１９の何れかに記載の固体撮像装置と、
    前記光電変換部に入射光を導く光学系と、
    前記固体撮像装置の出力信号を処理する信号処理回路とを備えた
    電子機器。

Images