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JP2002026224A - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

Info

Publication number
JP2002026224A
JP2002026224A JP2000200958A JP2000200958A JP2002026224A JP 2002026224 A JP2002026224 A JP 2002026224A JP 2000200958 A JP2000200958 A JP 2000200958A JP 2000200958 A JP2000200958 A JP 2000200958A JP 2002026224 A JP2002026224 A JP 2002026224A
Authority
JP
Japan
Prior art keywords
semiconductor device
die pad
resin
semiconductor element
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000200958A
Other languages
English (en)
Inventor
Chikao Ikenaga
知加雄 池永
Koji Tomita
幸治 冨田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2000200958A priority Critical patent/JP2002026224A/ja
Publication of JP2002026224A publication Critical patent/JP2002026224A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
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    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 吊りリードのアップセット処理を不要とし、
しかも半導体装置の全体の厚みを小さくしながらも、ダ
イパッドの裏面を露出させないようにする。 【解決手段】 リードフレームの吊りリードで支持され
たダイパッド3上に搭載された半導体素子4と、この半
導体素子4の上面の電極とリードフレームの端子部5と
を電気的に接続した金属細線6と、端子部5の下面と側
面とを露出させた状態で、金属細線6を含む半導体素子
4の外囲領域を封止してなる封止樹脂7とを備えた樹脂
封止型半導体装置において、ダイパッド3の裏面がハー
フエッチングされ、そのハーフエッチングされて薄くな
った部分に封止樹脂7が回り込んでいる構成とする。従
来のように吊りリードにアップセット処理を行うことな
く、ダイパッドの裏面を露出させないことができるの
で、半導体装置の全体の厚みが小さくなる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、リードフレーム上
に半導体素子を搭載し、その外囲、特に半導体素子の上
面側をモールド樹脂で封止した樹脂封止型半導体装置の
技術分野に属するものである。
【0002】
【従来の技術】近年、基板実装の高密度化に伴い、基板
実装される半導体製品の小型化・薄型化が要求されてい
る。LSIも、高集積化によるチップ数の削減とパッケ
ージの小型・軽量化が厳しく要求され、いわゆるCSP
(Chip Size Package)の普及が急速に進んでいる。特
に、リードフレームを用いた薄型の半導体製品の開発に
おいては、リードフレームに半導体素子を搭載し、その
搭載面をモールド樹脂で封止する片面封止タイプの樹脂
封止型半導体装置が開発されている。
【0003】図1は樹脂封止型半導体装置の一例を示す
断面図、図2はその封止樹脂を透視した状態で示す平面
図である。これらの図に示される樹脂封止型半導体装置
は、リードフレーム1の吊りリード2で支持されたダイ
パッド3に搭載された半導体素子4と、この半導体素子
4の上面の電極とリードフレーム1の端子部5とを電気
的に接続した金属細線6と、半導体素子4の上側とダイ
パッド3の下側とを含む半導体素子4の外囲領域を封止
した封止樹脂7とを備えている。この樹脂封止型半導体
装置は、いわゆるアウターリードが突き出ておらず、イ
ンナーリードとアウターリードの両者が端子部5として
一体となったノンリードタイプである。また、用いられ
ているリードフレーム1は、ダイパッド3が端子部5よ
り上方に位置するように、吊りリード2がアップセット
処理されている。このようにダイパッド3は段差を有し
ているので、ダイパッド3の下側にも封止樹脂7を存在
させることができる。
【0004】上記のようなノンリードタイプの樹脂封止
型半導体装置は、半導体素子のサイズが小型であるた
め、1枚のフレームの幅方向に複数列配列して製造する
マトリックスタイプが主流である。そして、最近では、
コストダウンの要求から、図3に示すような個別にモー
ルドするタイプから、図4に示すような一括してモール
ドするタイプへ移行することが考えられている。
【0005】個別モールドタイプは、図3(A)に示す
ように、1枚のフレームF内に小さなサイズの個々のモ
ールドキャビティCを分かれた状態で設けるようにし、
モールド後は金型により個別に打ち抜いて図3(B)に
示す半導体装置Sを得るものである。すなわち、半導体
素子を銀ペースト等によりリードフレームのダイパッド
上に搭載し、ワイヤーボンディングを実施した後、個々
の半導体素子を個別にモールドしてから、金型により個
々の半導体装置として打ち抜くのである。
【0006】一括モールドタイプは、図4(A)に示す
ように、1枚のフレームF内に大きなサイズの幾つかの
モールドキャビティCを設けるようにし、その一つ一つ
のモールドキャビティC内には多数の半導体素子をマト
リックス状に配列し、それらの半導体素子を一括してモ
ールドした後、各リードフレームのグリッドリードLの
ところをダイシングソーで切断して図4(B)に示す半
導体装置Sを得るものである。すなわち、半導体素子を
銀ペースト等によりリードフレームのダイパッド上に搭
載し、ワイヤーボンディングを実施した後、複数個配列
されている半導体素子を所定のキャビティサイズで一括
モールドしてから、ダイシングにより個片化するのであ
る。
【0007】
【発明が解決しようとする課題】上記したノンリードタ
イプの樹脂封止型半導体装置は、ダイパッドが裏面に露
出していると、基板に実装した際に、使用環境下によっ
てはダイパッドの下の基板内配線との間でデンドライト
(銅の針状結晶)が発生する可能性がある。これを回避
するため、従来は、吊りリード2の部分をアップセット
処理し、図1に示すようにダイパッドの下側に封止樹脂
を存在させるようにしていた。しかしながら、アップセ
ット処理によりダイパッドの裏側を封止樹脂で覆うよう
にすると、半導体装置の全体の厚さが大きくなってしま
う。また、リードフレームの製造工程数が増える上に、
アップセット処理用の金型が必要でコストアップに繋が
るという問題点もあった。
【0008】本発明は、このような事情に鑑みてなされ
たものであり、その目的とするところは、吊りリードの
アップセット処理を不要とし、しかも半導体装置の全体
の厚みを小さくしながらも、ダイパッドの裏面を露出さ
せないようにした樹脂封止型半導体装置を提供すること
にある。
【0009】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の樹脂封止型半導体装置は、リードフレーム
の吊りリードで支持されたダイパッド上に搭載された半
導体素子と、この半導体素子の上面の電極とリードフレ
ームの端子部とを電気的に接続した金属細線と、端子部
の下面と側面とを露出させた状態で、金属細線を含む半
導体素子の外囲領域を封止してなる封止樹脂とを備えた
樹脂封止型半導体装置において、ダイパッドの裏面がハ
ーフエッチングされ、そのハーフエッチングされて薄く
なった部分に封止樹脂が回り込んでいることを特徴とし
ている。
【0010】
【発明の実施の形態】次に、本発明の実施の形態を図面
を参照して説明する。
【0011】図5は本発明の樹脂封止型半導体装置を製
造するのに使用するリードフレームの一例を示すもの
で、図5(A)は背面図、図5(B)は図5(A)のX
−X断面図である。
【0012】図示のように、リードフレーム1は、周辺
部からの4本の吊りリード2でダイパッド3を支持し、
そのダイパッド3に向けて周囲4辺からそれぞれ4本ず
つ端子部5が突き出た状態になっている。そして、ダイ
パッド3の裏面がハーフエッチングされて薄くなってい
る。このリードフレーム1は、殆どの場合、厚みが0.
2mmの銅製の金属板で構成されており、ハーフエッチ
ングは0.1mm程度で実施できる。通常、このような
リードフレームが1枚のフレームに複数個並んだ状態で
配列されている。
【0013】このリードフレーム1を用いて樹脂封止型
半導体装置を製造する手順は次のようである。まず、リ
ードフレーム1における吊りリード2に支持されたダイ
パッド3の上に半導体素子を銀ペーストにより搭載し、
端子部5と半導体素子の上面の電極との間にワイヤーボ
ンディングを実施した後、モールド型にセットして個別
にモールドしてから、金型により個々の半導体装置に打
ち抜く。
【0014】このようにして製造された樹脂封止型半導
体装置の断面図を図6に示す。この樹脂封止型半導体装
置は、図示のように、ダイパッド3の裏面がハーフエッ
チングされて薄くなっており、その薄くなった部分に封
止樹脂7が回り込んでいる。したがって、半導体素子4
の裏側が封止樹脂7で覆われた状態になり、半導体装置
を基板に実装した際に、ダイパッド3の下の基板内配線
との間でデンドライトが発生するのが防止される。ま
た、ダイパッド3が封止樹脂7から剥がれるようなこと
がない。
【0015】なお、上記の説明では、個別モールドタイ
プについて述べたが、一括モールドタイプの樹脂封止型
半導体装置についても同様である。
【0016】
【発明の効果】以上説明したように、本発明の樹脂封止
型半導体装置は、リードフレームの吊りリードで支持さ
れたダイパッド上に搭載された半導体素子と、この半導
体素子の上面の電極とリードフレームの端子部とを電気
的に接続した金属細線と、端子部の下面と側面とを露出
させた状態で、金属細線を含む半導体素子の外囲領域を
封止してなる封止樹脂とを備えた樹脂封止型半導体装置
において、ダイパッドの裏面がハーフエッチングされ、
そのハーフエッチングされて薄くなった部分に封止樹脂
が回り込んでいる構成としたので、従来のように吊りリ
ードにアップセット処理を行うことなく、ダイパッドの
裏面を露出させないことができるので、半導体装置の全
体の厚みが小さくなるという効果を奏する。
【0017】このようにアップセット処理を行わなくて
もよいので、アップセット処理用の金型の作製が不要に
なることから、初期費用を削減することができ、またリ
ードフレームの製造工程が簡略化されるので、この点か
らも製造コストを削減することができる。
【図面の簡単な説明】
【図1】樹脂封止型半導体装置の一例を示す断面図であ
る。
【図2】図1に示す樹脂封止型半導体装置の平面図であ
る。
【図3】個別モールドタイプの説明図である。
【図4】一括モールドタイプの説明図である。
【図5】本発明の樹脂封止型半導体装置を製造するのに
使用するリードフレームの一例を示すもので、(A)は
平面図、(B)は(A)のX−X断面図である。
【図6】図5に示すリードフレームを使用して製造され
た樹脂封止型半導体装置を示す断面図である。
【符号の説明】
1 リードフレーム 2 吊りリード 3 ダイパッド 4 半導体素子 5 端子部 6 金属細線 7 封止樹脂 C モールドキャビティ F フレーム L グリッドリード

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 リードフレームの吊りリードで支持され
    たダイパッド上に搭載された半導体素子と、この半導体
    素子の上面の電極とリードフレームの端子部とを電気的
    に接続した金属細線と、端子部の下面と側面とを露出さ
    せた状態で、金属細線を含む半導体素子の外囲領域を封
    止してなる封止樹脂とを備えた樹脂封止型半導体装置に
    おいて、ダイパッドの裏面がハーフエッチングされ、そ
    のハーフエッチングされて薄くなった部分に封止樹脂が
    回り込んでいることを特徴とする樹脂封止型半導体装
    置。
JP2000200958A 2000-07-03 2000-07-03 樹脂封止型半導体装置 Pending JP2002026224A (ja)

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