[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2001144208A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2001144208A
JP2001144208A JP32351099A JP32351099A JP2001144208A JP 2001144208 A JP2001144208 A JP 2001144208A JP 32351099 A JP32351099 A JP 32351099A JP 32351099 A JP32351099 A JP 32351099A JP 2001144208 A JP2001144208 A JP 2001144208A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
wiring pattern
semiconductor chip
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP32351099A
Other languages
English (en)
Other versions
JP3501281B2 (ja
Inventor
Yoshimi Egawa
良実 江川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP32351099A priority Critical patent/JP3501281B2/ja
Priority to US09/519,857 priority patent/US6426554B1/en
Publication of JP2001144208A publication Critical patent/JP2001144208A/ja
Application granted granted Critical
Publication of JP3501281B2 publication Critical patent/JP3501281B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29344Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29355Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/0665Epoxy resin
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/0781Adhesive characteristics other than chemical being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Non-Insulated Conductors (AREA)

Abstract

(57)【要約】 【課題】 半導体チップの縮小化に対応できかつCSP
に好適な半導体装置を提供する。 【解決手段】 接続パッド12が設けられた取付面11
を有する半導体チップ13と、取付面11に対向する接
着面19を有しかつ該接着面と反対の側に、接続パッド
16が設けられた回路基板15への取付面20を有する
フィルム14とを備える半導体装置10。フィルム14
は、該フィルムの取付面20に、回路基板15の接続パ
ッド16への接続端子部22が設けられた配線パターン
21を有し、該配線パターンと半導体チップ13の接続
パッド12との間で圧力を受けた部分が導電性を示しか
つ加熱後の冷却によりその導電性が維持された状態でそ
の接着面19が半導体チップ13に固着される異方導電
性フィルム14からなる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、集積回路(IC)
半導体装置に関し、特に、いわゆるチップサイズパッケ
ージ(CSP)と称される半導体装置に好適な半導体装
置に関する。
【0002】
【従来の技術】IC半導体装置のパッケージの1つに、
チップサイズパッケージ(以下、CSPと称する。)が
ある。このCSPでは、接続パッドが設けられた取付面
を有する半導体チップは、その取り扱いを容易とするた
めに、インタポーザと称される例えばガラスエポキシま
たはポリイミドのような合成樹脂材料、あるいはセラミ
ックからなる取付基板と一体化が図られている。取付基
板の上面には、前記チップの接続パッドに接続される端
子が設けられ、対応する端子がバンプを介して前記チッ
プの接続パッドに接続され、取付基板の下面には、バン
プを介して前記チップに接続された各端子に対応した取
付端子が設けられている。取付基板の前記上面と半導体
チップの前記取付面との間には、補強および防塵、防水
を目的として、アンダーフィルと称される樹脂材料が充
填されており、CSPは、前記取付基板の前記取付端子
が半田ボールを介して、プリント回路基板上の回路に接
続されることにより、前記取付端子でプリント回路基板
に固定され、これにより該プリント回路基板に搭載され
る。
【0003】
【発明が解決しようとする課題】ところで、半導体チッ
プの縮小化に伴い、この半導体チップの取付面に設けら
れる前記パッドの間隔が小さくなると、半導体チップと
取付基板との間に介在する前記バンプが小型化する。こ
のバンプが小型化すると、アンダーフィルを充填すべき
半導体チップと取付基板との間隔も減少することから、
アンダーフィルの確実な充填が困難になる。そこで、本
発明の目的は、半導体チップの縮小化に好適に対応でき
かつCSPに好適な半導体装置を提供することにある。
さらに、本発明の他の目的は、従来に比較して単純な構
成を有する半導体パッケージングを提供することにあ
る。
【0004】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明は接続パッドが設けられた取付面を有す
る半導体チップと、前記取付面に対向する接着面を有し
かつ該接着面と反対の側に、接続パッドが設けられた回
路基板への取付面を有するフィルムとを備える半導体装
置であって、前記フィルムは、該フィルムの前記取付面
に、前記回路基板の前記接続パッドへの接続端子部が設
けられた配線パターンを有し、該配線パターンと前記半
導体チップの前記接続パッドとの間で圧力を受けた部分
が導電性を示しかつ硬化処理によりその導電性が維持さ
れた状態で前記接着面が前記半導体チップに固着される
異方導電性フィルムからなることを特徴とする。
【0005】本発明によれば、前記半導体チップは、そ
の取付面に固着された前記導電性フィルムと一体化が図
られることから、従来のようなインタポーザを用いるこ
となく、補強を受けかつ取り扱いが容易となる。また、
前記導電性フィルムの前記取付面に設けられた配線パタ
ーンの前記接続端子で、従来におけると同様な半田ボー
ルを介して、所望の回路基板に接続され、これにより、
前記半導体装置は、回路基板に搭載されるが、前記半導
体チップの前記取付面は前記導電性フィルムにより覆わ
れ、これにより保護されていることから、従来のような
樹脂材料の充填作業が不要となる。
【0006】前記半導体装置は、チップサイズパッケー
ジ型以外の半導体装置に適用できるが、CSPに特に有
効である。前記フィルムの前記取付面のうち、前記配線
パターンの前記接続端子部を除く部分を絶縁膜により覆
うことができる。この絶縁膜は、パッケージの防水性能
を高める作用をなす。
【0007】前記回路基板の前記接続パッドへの接続端
となる前記配線パターンの前記接続端子部を、前記回路
基板へ向けて突出する凸部で形成することができる。こ
の凸部からなる前記接続端子は、該接続端子が半田を介
して前記回路基板の対応する前記接続パッドに固着され
るとき、その接続をより確実かつ容易となす。
【0008】前記半導体チップの前記接続パッドに前記
フィルムを介して対応する前記配線パターンの対応部分
には、介在する前記フィルムに押圧力を付与するため
の、前記半導体チップへ向けての凸部を設けることがで
きる。
【0009】また、前記フィルムに形成される前記配線
パターンは、剥離可能の支持フィルムに形成された導電
層からなる配線パターンを前記支持フィルムから前記異
方導電性フィルムの前記接着面へ貼附して形成すること
ができる。
【0010】これに代えて、前記配線パターンは、前記
フィルムの前記接着面に形成された導電層にパターニン
グを施すことにより、形成することができる。
【0011】前記異方導電性フィルムは、例えば合成樹
脂材料からなる微小な球体に金のような金属メッキを施
した導電性粉体あるいは銀、ニッケルまたは金のような
導材粒子を、例えばエポキシ系の熱硬化性あるいは熱可
塑性を有する合成樹脂材料に分散させて、得ることがで
きる。
【0012】
【発明の実施の形態】以下、本発明を図示の実施の形態
について詳細に説明する。 〈具体例1〉図1は、本発明に係る半導体装置がいわゆ
るチップサイズパッケージ(CSP)に適用された例を
示す断面図である。
【0013】本発明に係るCSPの半導体装置10は、
取付面となる下面11に接続パッドとなる従来における
と同様な例えば複数のAl電極12が設けられた半導体I
C(集積回路)チップ13を備える。本発明に係るCS
P10では、半導体チップ13は、その下面に固着され
た異方導電性フィルム14を介して、例えば電気製品の
回路基板であるプリント回路基板15に搭載されてい
る。回路基板15の上面には、半導体チップ13の前記
電極12に対応してそれらが接続される従来よく知られ
た複数の接続パッド16が設けられている。
【0014】半導体チップ13の電極12は、その取付
面11から下方に突出して形成されており、この電極1
2は、取付面11に固着された異方導電性フィルム14
により覆われている。異方導電性フィルム14は、例え
ば粒径が数ミクロンのニッケル粉からなる導電性粉体1
7を分散させた熱可塑性または熱硬化性の合成樹脂材料
からなるフィルム本体18を備え、その板厚方向へ強く
加圧を受けたとき、導電性粉体17の導電作用により強
い加圧を受けた部分のみ板厚方向への局部的な導通を許
す。導電性粉体17は、前記したニッケル粉に代えて、
例えば合成樹脂材料からなる微小な球体に金のような金
属メッキを施した導電性粉体あるいは銀または金のよう
な導材粒子を採用することができる。
【0015】異方導電性フィルム14の半導体チップ1
3への接着面となる一方の面19と反対側の面20に
は、配線パターン21が形成されている。配線パターン
21は、図2に示されているように、図1に示した回路
基板15上の接続パッド16に対応して形成された複数
の接続端子部22を備える。接続端子部22の直上に半
導体チップ13の対応する電極12が位置するものを除
き、各接続端子部22には、該端子部に対応するそれぞ
れの接続パッド16に対応する半導体チップ13の電極
12下に伸びる伸長部23が設けられている。
【0016】この配線パターン21は、例えば、フィル
ム本体18の面20に銅あるいはニッケルのような導電
層21A(図3参照)を形成し、従来よく知られたフォ
トリソエッチング技術を用いて、フィルム本体18上に
直接的に形成することができる。
【0017】また、配線パターン21は、フィルム本体
18上に直接的に形成することに代えて、図3に示され
る方法で異方導電性フィルム14に形成することができ
る。図3に示される方法では、その図3(a)に示され
ているように、粘着性を有する支持フィルム24上に、
前記したと同様な導電層21Aが形成される。この導電
層21Aに前記したと同様なフォトリソエッチング技術
が施され、その不要部分の除去により、図3(b)に示
されているように、前記したと同様な配線パターン21
が支持フィルム24上に形成される。その後、図3
(c)に示されているように、この配線パターン21が
形成された支持フィルム24上に異方導電性フィルム1
4が形成され、その後、図3(d)に示されているよう
に、異方導電性フィルム14から支持フィルム24を剥
離することにより、異方導電性フィルム14に配線パタ
ーン21が形成される。
【0018】支持フィルム24上に異方導電性フィルム
14を形成することに代えて、予め形成された異方導電
性フィルム14を例えば100℃程度で加熱することに
より、該異方導電性フィルムのフィルム本体18を半溶
融状態におき、この半溶融状態のフィルム本体18に、
支持フィルム24上の配線パターン21を仮圧着し、そ
の後、図3に示した例におけると同様に、支持フィルム
24を剥離することができる。
【0019】再び図1を参照するに、取付面20に配線
パターン21が形成された異方導電性フィルム14は、
取付面20と反対側の接着面19を半導体チップ13に
向けて、該半導体チップ13の取付面11と、配線パタ
ーン21との間で支持フィルム24が押圧された状態で
加熱され、その後、常温に冷却される。前記した押圧に
より、異方導電性フィルム14のうち、半導体チップ1
3の取付面11から突出する電極12と、該電極に対応
する配線パターン21すなわち接続端子部22または伸
長部23との間に位置する部分は、強い押圧力を受ける
ことにより、対応する電極12と配線パターン21との
間で局部的に導通性を示し、この局部的な導通により、
対応する電極12と配線パターン21とを電気的に接続
した状態で、異方導電性フィルム14は、固化される。
その結果、異方導電性フィルム14は、その配線パター
ン21が対応する電極12に電気的に接続された状態
で、半導体チップ13に固着される。
【0020】異方導電性フィルム14が設けられた半導
体チップ13は、異方導電性フィルム14の取付面20
に設けられた配線パターン21の接続端子部22で、従
来よく知られた例えば半田ボール25を介して、回路基
板15の対応する接続パッド16に接続され、これによ
り、半導体装置10は回路基板15上に搭載される。
【0021】図示の例では、異方導電性フィルム14の
取付面20は、絶縁膜26により覆われている。絶縁膜
26は、図4に示されているように、配線パターン21
の接続端子部22のみの露出を許すように、異方導電性
フィルム14の取付面20の接続端子部22を除く領域
を覆うことにより、水分等の配線パターン21への進入
を確実に防止すると共に、該配線パターンを異物等によ
る外傷から保護する作用をなす。
【0022】本発明に係る半導体装置10では、半導体
チップ13の電極12を直接的に覆う異方導電性フィル
ム14に設けられた配線パターン21の接続端子部22
で、回路基板15の接続パッド16に接続され、この配
線パターン21の回路基板15への接続により、半導体
装置10が回路基板15に搭載されることから、半導体
装置10の取り扱いが容易になる。
【0023】また、異方導電性フィルム14が、半導体
チップ13の電極12を覆った状態で、該電極と異方導
電性フィルム14に設けられた対応する配線パターン2
1との間の導通を許すことから、従来のような電極12
を保護するための充填材料が不要となる。また、異方導
電性フィルム14は、半導体チップ13の電極12と、
これに対応する配線パターン21との間で強い押圧を受
ける部分が導通することから、半導体チップ13の微細
化に伴う電極12の小型化にも、充分に対応することが
可能となる。しかも、異方導電性フィルム14の配線パ
ターン21で回路基板15に固着されることから、従来
のようなインタポーザが不要となり、これにより、構成
の簡素化を図り、安価な半導体装置10を提供すること
が可能となる。
【0024】異方導電性フィルム14の補強のために、
必要に応じて、この異方導電性フィルム14に補強用テ
ープ等を張り付けることができる。
【0025】〈具体例2〉図5に示されているように、
半導体チップ13の電極12が該電極と配線パターン2
1との間で異方導電性フィルム14に局部的に強い押圧
力を作用させる程に、半導体チップ13の取付面11か
ら充分な突出量を有しない場合、必要な押圧を異方導電
性フィルム14に作用させるために、配線パターン21
に半導体チップ13へ向けてのすなわち対応する電極1
2へ向けての凸部27を形成することができる。
【0026】この凸部27の形成は、配線パターン21
が設けられた異方導電性フィルム14を半導体チップ1
3に加熱圧着するとき、凸部27に対応する形状の金型
を用いることにより、比較的容易に形成することができ
る。
【0027】〈具体例3〉さらに、図6に示されている
ように、配線パターン21の各接続端子部22を回路基
板15の接続パッド16に向けて突出する凸部22′と
することができる。この凸状の接続端子部22′は、図
1に示した半田ボール25を用いた半導体装置10の回
路基板15への搭載時、半田ボール25と接続端子部2
2′との結合を確実にする。これにより、半田による電
気接続の信頼性が高められる。
【0028】異方導電性フィルム14のフィルム本体1
8を構成する合成樹脂材料として、前記した合成樹脂材
料に代えて、熱硬化性あるいは紫外線で硬化を図る紫外
線硬化型合成樹脂材料を用いることができる。また、本
発明に係る半導体装置10は、半導体ウエハに多数の半
導体チップ13の部分を集約的に形成し、異方導電性フ
ィルム14が連続的に形成されてなる連続フィルムと前
記半導体ウエハとの一体的な固着後に、この一体物を例
えばソーカットを用いてそれぞれの半導体装置10に分
離することにより、効率的に形成することできる。
【0029】前記したところでは、本発明をCSP型半
導体装置に適用した例について説明したが、これに限ら
ず、本発明をその他のタイプの半導体装置に適用するこ
とができる。
【0030】
【発明の効果】本発明によれば、前記したように、半導
体チップの取付面に固着される異方導電性フィルムによ
り、半導体チップの前記取付面が保護され、また前記異
方導電性フィルムの部分的な導通により前記半導体チッ
プの接続パッドと電気的に接続される異方導電性の取付
面に設けられた配線パターンの接続端子部で、前記半導
体チップおよび前記導電性フィルムが回路基板上に取り
付けられることから、前記半導体チップの取付面を保護
するための従来のような充填材が不要となる。また、前
記異方導電性フィルムが前記半導体チップの取り扱いを
容易としかつ該チップの補強作用を担うことから、従来
のような取付基板が不要となり、構成の簡素化を図るこ
とができる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の具体例1を示す断面
図である。
【図2】図1に示した本発明に係る配線パターンを示す
平面図である。
【図3】本発明に係る配線パターンの形成方法を示す断
面図である。
【図4】図1に示した本発明に係る絶縁膜を示す平面図
である。
【図5】本発明の他の具体例を示す図1と同様な図面で
ある。
【図6】本発明のさらに他の具体例を示す図1と同様な
図面である。
【符号の説明】
10 半導体装置 11 取付面 12 (電極)接続パッド 13 半導体チップ 14 異方導電性フィルム 15 回路基板 16 回路基板の接続パッド 17 導電性粉体 18 フィルム本体 19 接着面 20 取付面 21 配線パターン 22、22′ 配線パターンの接続端子部 24 支持フィルム 25 半田ボール 26 絶縁膜 27 配線パターン21の凸部

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 接続パッドが設けられた取付面を有する
    半導体チップと、前記取付面に対向する接着面を有しか
    つ該接着面と反対の側に、接続パッドが設けられた回路
    基板への取付面を有するフィルムとを備える半導体装置
    であって、 前記フィルムは、該フィルムの前記取付面に、前記回路
    基板の前記接続パッドへの接続端子部が設けられた配線
    パターンを有し、該配線パターンと前記半導体チップの
    前記接続パッドとの間で圧力を受けた部分が導電性を示
    しかつ硬化処理によりその導電性が維持された状態で前
    記接着面が前記半導体チップに固着される異方導電性フ
    ィルムからなることを特徴とする半導体装置。
  2. 【請求項2】 前記半導体装置は、チップサイズパッケ
    ージ型半導体装置である請求項1記載の半導体装置。
  3. 【請求項3】 前記フィルムの前記取付面は、前記配線
    パターンの前記接続端子部を除く部分が絶縁膜により覆
    われている請求項1記載の半導体装置。
  4. 【請求項4】 前記回路基板の前記接続パッドへの接続
    端となる前記配線パターンの前記接続端子部は、前記回
    路基板へ向けて突出する凸部からなり、該凸部が半田を
    介して前記回路基板の対応する前記接続パッドに固着さ
    れる請求項1記載の半導体装置。
  5. 【請求項5】 前記半導体チップの前記接続パッドに前
    記フィルムを介して対応する前記配線パターンの対応部
    分には、介在する前記フィルムに押圧力を付与するため
    の、前記半導体チップへ向けての凸部が設けられている
    請求項1記載の半導体装置。
  6. 【請求項6】 前記配線パターンは、剥離可能の支持フ
    ィルムに形成された導電層からなる配線パターンが前記
    支持フィルムから前記フィルムの前記接着面へ貼附され
    て形成される請求項1記載の半導体装置。
  7. 【請求項7】 前記配線パターンは、前記フィルムの前
    記接着面に形成された導電層のパターニングにより形成
    される請求項1記載の半導体装置。
  8. 【請求項8】 前記異方導電性フィルムは、導電性粉体
    を分散させた合成樹脂材料からなる請求項1記載の半導
    体装置。
JP32351099A 1999-11-15 1999-11-15 半導体装置 Expired - Fee Related JP3501281B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP32351099A JP3501281B2 (ja) 1999-11-15 1999-11-15 半導体装置
US09/519,857 US6426554B1 (en) 1999-11-15 2000-03-06 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP32351099A JP3501281B2 (ja) 1999-11-15 1999-11-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2001144208A true JP2001144208A (ja) 2001-05-25
JP3501281B2 JP3501281B2 (ja) 2004-03-02

Family

ID=18155502

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32351099A Expired - Fee Related JP3501281B2 (ja) 1999-11-15 1999-11-15 半導体装置

Country Status (2)

Country Link
US (1) US6426554B1 (ja)
JP (1) JP3501281B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227730B2 (en) 2004-05-28 2007-06-05 Infineon Technolgoies Ag Device for ESD protection of an integrated circuit
JP2008084959A (ja) * 2006-09-26 2008-04-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050151268A1 (en) * 2004-01-08 2005-07-14 Boyd William D. Wafer-level assembly method for chip-size devices having flipped chips
US7728437B2 (en) * 2005-11-23 2010-06-01 Fairchild Korea Semiconductor, Ltd. Semiconductor package form within an encapsulation
US8258624B2 (en) 2007-08-10 2012-09-04 Intel Mobile Communications GmbH Method for fabricating a semiconductor and semiconductor package
US20120228768A1 (en) * 2011-03-07 2012-09-13 Reza Argenty Pagaila Integrated circuit packaging system using b-stage polymer and method of manufacture thereof
KR20200112013A (ko) * 2019-03-20 2020-10-05 삼성전자주식회사 수직형 반도체 소자

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06203642A (ja) 1993-01-06 1994-07-22 Rohm Co Ltd 異方導電性フィルム及びフィルム状配線体
DE69627643D1 (de) * 1996-06-28 2003-05-28 St Microelectronics Srl Verfahren zur Herstellung einer Plastikpackung für eine elektronische Anordnung mit vollständig isolierter Wärmesenke
JPH1084014A (ja) * 1996-07-19 1998-03-31 Shinko Electric Ind Co Ltd 半導体装置の製造方法
JPH1056099A (ja) 1996-08-12 1998-02-24 Shinko Electric Ind Co Ltd 多層回路基板およびその製造方法
JPH10107072A (ja) 1996-10-02 1998-04-24 Oki Electric Ind Co Ltd 半導体素子の接続構造および接続方法
KR100248792B1 (ko) * 1996-12-18 2000-03-15 김영환 단일층 세라믹 기판을 이용한 칩사이즈 패키지 반도체
JP3793628B2 (ja) * 1997-01-20 2006-07-05 沖電気工業株式会社 樹脂封止型半導体装置
US6130483A (en) * 1997-03-05 2000-10-10 Kabushiki Kaisha Toshiba MMIC module using flip-chip mounting
JP3801300B2 (ja) * 1997-03-21 2006-07-26 セイコーエプソン株式会社 半導体装置の製造方法
JP2954110B2 (ja) * 1997-09-26 1999-09-27 九州日本電気株式会社 Csp型半導体装置及びその製造方法
JP3837215B2 (ja) * 1997-10-09 2006-10-25 三菱電機株式会社 個別半導体装置およびその製造方法
TW434646B (en) * 1997-11-21 2001-05-16 Rohm Co Ltd Semiconductor device and method for making the same
JP2000003977A (ja) * 1998-06-16 2000-01-07 Shinko Electric Ind Co Ltd 半導体チップ実装用基板
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
JP2000349306A (ja) * 1999-06-02 2000-12-15 Mitsubishi Electric Corp 集光レンズ付き半導体装置
TW546806B (en) * 1999-11-08 2003-08-11 Siliconware Precision Industries Co Ltd Semiconductor package with common lead frame and heat sink
US6300161B1 (en) * 2000-02-15 2001-10-09 Alpine Microsystems, Inc. Module and method for interconnecting integrated circuits that facilitates high speed signal propagation with reduced noise

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7227730B2 (en) 2004-05-28 2007-06-05 Infineon Technolgoies Ag Device for ESD protection of an integrated circuit
JP2008084959A (ja) * 2006-09-26 2008-04-10 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8211754B2 (en) 2006-09-26 2012-07-03 Shinko Electric Industries Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US6426554B1 (en) 2002-07-30
JP3501281B2 (ja) 2004-03-02

Similar Documents

Publication Publication Date Title
US6621172B2 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
US5610442A (en) Semiconductor device package fabrication method and apparatus
KR20010069223A (ko) 반도체 장치 및 그 제조 방법
US6277670B1 (en) Semiconductor chip package and fabrication method thereof
JP3654116B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3501281B2 (ja) 半導体装置
KR100295731B1 (ko) 전자패키지의제조방법
JP3339881B2 (ja) 半導体集積回路装置およびその製造方法
KR100533847B1 (ko) 캐리어 테이프를 이용한 적층형 플립 칩 패키지
KR100510518B1 (ko) 반도체 장치 및 반도체 장치의 패키지 방법
JP4035949B2 (ja) 配線基板及びそれを用いた半導体装置、ならびにその製造方法
JP3529507B2 (ja) 半導体装置
JP4626063B2 (ja) 半導体装置の製造方法
JP3552660B2 (ja) 半導体装置の製造方法
JP2002261192A (ja) ウエハレベルcsp
JP3825196B2 (ja) 電子回路装置
JP3676590B2 (ja) 半導体装置
JP3337922B2 (ja) 半導体装置及びその製造方法
JP3145892B2 (ja) 樹脂封止型半導体装置
JPH0837204A (ja) 半導体装置および半導体装置の製造方法
KR100475338B1 (ko) 와이어본더를이용한칩스케일패키지및제조방법
KR200172710Y1 (ko) 칩 크기의 패키지
JP3676591B2 (ja) 半導体装置
JP2003031602A (ja) 半導体装置パッケージ及びその製造方法
JP2002158327A (ja) 電子回路装置の製造方法

Legal Events

Date Code Title Description
A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20031126

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081212

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081212

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091212

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091212

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101212

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101212

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111212

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121212

Year of fee payment: 9

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121212

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121212

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131212

Year of fee payment: 10

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees