[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3337922B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP3337922B2
JP3337922B2 JP27217796A JP27217796A JP3337922B2 JP 3337922 B2 JP3337922 B2 JP 3337922B2 JP 27217796 A JP27217796 A JP 27217796A JP 27217796 A JP27217796 A JP 27217796A JP 3337922 B2 JP3337922 B2 JP 3337922B2
Authority
JP
Japan
Prior art keywords
wiring pattern
semiconductor device
film
conductive portion
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP27217796A
Other languages
English (en)
Other versions
JPH10116930A (ja
Inventor
和則 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP27217796A priority Critical patent/JP3337922B2/ja
Publication of JPH10116930A publication Critical patent/JPH10116930A/ja
Application granted granted Critical
Publication of JP3337922B2 publication Critical patent/JP3337922B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、より詳細には半導体チップと略同サイ
ズに形成する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】図3は半導体チップと略同サイズに形成
したチップサイズパッケージ(Chip Size Package)の従
来例について半導体装置を実装面側から見た図、図4は
外部接続端子と半導体チップとの接続部分を拡大して示
す断面図である。10は半導体チップ、12は半導体チ
ップ10の外側面を保護する金属リング、14は外部接
続端子である。本例では外部接続端子14としてはんだ
ボールを使用している。
【0003】半導体チップ10の周縁部の表面には電極
端子8が形成され、電極端子8と外部接続端子14とは
配線パターンフィルム16に設けた配線パターン18を
介して電気的に接続される。17は配線パターンフィル
ム16の基材であるポリイミド等の電気的絶縁性フィル
ム、19はソルダレジストである。配線パターンフィル
ム16はエラストマー等の所定の柔軟性を有する接着層
15を介して半導体チップ10の表面に接着して支持す
る。接着層15に柔軟性をもたせるのは半導体装置を実
装基板に実装した際に、実装基板と半導体チップ10と
の熱膨張係数の相違によって生じる熱応力を接着層15
で緩和させるためである。
【0004】配線パターンフィルム16では配線パター
ン18の一端に外部接続端子14を接合するとともに、
配線パターン18の他端は電気的絶縁性フィルム17の
周縁からリード状に延出させリード20とする。リード
20はボンディングツールを用いて湾曲させて電極端子
8にボンディングする。リード20をボンディングした
後は、ボンディング部に樹脂剤15aを充填し、リード
20および半導体チップ10の露出部分を封止する。
【0005】
【発明が解決しようとする課題】上記のチップサイズパ
ッケージは半導体チップと略同サイズに形成したきわめ
て小型の半導体装置として作製することを特徴とする。
この半導体装置では前述したように実装時の熱応力を緩
和するための接着層15を設けている。また、従来例で
リード20を湾曲させてボンディングしているのは、実
装時にリード20と電極端子8との接続部分に作用する
熱応力を緩和させるためであるが、リード20と電極端
子8との接続部に何回も熱応力が作用するとリード20
のボンディング部が損傷するといった問題が生じる。
【0006】また、配線パターンフィルム16から延出
したリード20を電極端子8にボンディングする際は、
ボンディングツールを用いてリード20を1本ずつ電極
端子8にボンディングして接合するが、この接合操作は
時間がかかり、また、リード20を正確に電極端子8に
位置合わせしてボンディングする操作が難しいという問
題がある。
【0007】本発明は、このような配線パターンフィル
ムを用いて形成するチップサイズの半導体装置での従来
における問題点を解消すべくなされたものであり、その
目的とするところは、実装基板と半導体チップとの熱膨
張係数の差を効果的に緩和して配線パターンフィルムの
配線パターンと電極端子との電気的接続を確実にし、か
つチップサイズの半導体装置の製造を容易にする半導体
装置及びその製造方法を提供するにある。
【0008】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、半導体装置とし
て、半導体チップの電極端子が形成された面に、一端が
外部接続端子に接続され他端が前記電極端子に電気的に
接続される配線パターンが電気的絶縁性フィルムに支持
されて形成された配線パターンフィルムが、電気的絶縁
性を有する接着層を介して接着された半導体装置におい
て、前記接着層が、電気的絶縁性および緩衝性を有する
母材中に、前記電極端子と前記配線パターンの他端側と
を電気的に接続する導電部を前記電極端子の平面配置と
同一配置で設けたエラストマー層によって形成されたこ
とを特徴とする。また、前記導電部が、エラストマー層
の母材中に分散した導電粒子が所定部位に凝集されたこ
とにより電気的導通性を有するとともに、前記母材と略
同等の緩衝性を有することを特徴とする。また、前記配
線パターンフィルムの電気的絶縁性フィルムを半導体装
置の外面側にし、配線パターンを前記エラストマー層に
接する内面側にして接着されたことを特徴とする。ま
た、半導体装置の製造方法として、半導体チップの電極
端子が形成された面に、一端が外部接続端子に接続され
他端が前記電極端子に電気的に接続される配線パターン
が電気的絶縁性フィルムに支持されて形成された配線パ
ターンフィルムを、電気的絶縁性および緩衝性を有する
母材中に前記電極端子の平面配置と同一配置で導電部を
設けた熱硬化性の樹脂材によって形成した接合用フィル
ムを介し、前記電極端子および前記配線パターンと前記
導電部とを位置合わせして接着した後、加熱工程を経
て、前記接合用フィルムを所定の緩衝性を有するエラス
トマー層として、前記電極端子と前記配線パターンとを
前記導電部により電気的に接続することを特徴とする。
また、Bステージ状態に形成された接合用フィルムを
ることを特徴とする。また、電気的絶縁性および緩衝
性を有する母材中に分散した導電粒子が所定部位に凝集
された導電部を設けた接合フィルムを用いることを特
徴とする。
【0009】
【発明の実施の形態】以下、本発明の好適な実施形態に
ついて説明する。図1は本発明に係る半導体装置の構成
を示す断面図であり、半導体チップ10と外部接続端子
14とを電気的に接続する部分を拡大して示す。8は半
導体チップ10の表面に設けた電極端子、9はパッシベ
ーション膜である。16は電極端子8と外部接続端子1
4とを電気的に接続する配線パターンフィルムで、本実
施形態ではポリイミド等の電気的絶縁性フィルム17を
基材として配線パターン18を形成し、電気的絶縁性フ
ィルム17を外面側にして配置している。
【0010】30は半導体チップ10の電極端子8を形
成した面に配線パターンフィルム16を接合して支持す
るエラストマー層である。エラストマー層30は電気的
絶縁性と所定の緩衝性(柔軟性)を有する母材から成る
とともに、半導体チップ10の表面に形成された電極端
子8と配線パターンフィルム16に設けた配線パターン
18とを電気的に接続する作用を有するものである。3
2は電極端子8と配線パターン18とを電気的に接続す
る導電部である。この導電部32はエラストマー層30
の母材中に金属粒子等の導電粒子を分散させて電気的導
通部として形成した部位である。
【0011】導電部32は電極端子8と配線パターン1
8との間に介在して、電極端子8と配線パターン18と
を電気的に導通し、これによって、電極端子8と配線パ
ターン18の一端に接合した外部接続端子14との電気
的導通を図っている。図1に示すように導電部32はエ
ラストマー層30の厚さ方向に設けるもので、電極端子
8の平面配置に合わせて配線パターン18の他端に導電
部32に接続するパッド部を形成しておき、エラストマ
ー層30と配線パターンフィルム16とを半導体チップ
10の電極端子8に位置合わせして一体化することによ
り、エラストマー層30と配線パターンフィルム16に
よって半導体チップ10のアクティブ面が封止され、電
極端子8と外部接続端子14とが電気的に接続された半
導体装置が得られる。
【0012】本実施形態の半導体装置は緩衝性(柔軟
性)を有するエラストマー層30を介して半導体チップ
10の表面に配線パターンフィルム16を接合している
が、エラストマー層30に設ける導電部32もエラスト
マー中に導電粒子を分散させて形成することによってエ
ラストマー層30の母材と略同等の緩衝性(柔軟性)を
得ている。このように導電部32に緩衝性を付与するこ
とは、半導体装置を実装した際に電極端子8と配線パタ
ーン18とに作用する熱応力を効果的に緩和することを
可能とし、半導体装置の信頼性、とくに配線パターン1
8と電極端子8の接続部の信頼性を向上させることが可
能になる。なお、導電部32についてはエラストマー層
30の母材にくらべて緩衝性が若干劣る場合でも半導体
装置全体として熱応力に対する耐久性を向上させること
は可能である。
【0013】図2は上記半導体装置の製造方法を示す説
明図である。この製造方法では、半導体チップ10に接
合しようとする配線パターンフィルム16にエラストマ
ー層30となる接合用フィルム40を位置合わせして接
合し、次いで、接合用フィルム40を介して半導体チッ
プ10に配線パターンフィルム16を接合することによ
る。
【0014】図2(a) 、(b) は配線パターンフィルム1
6の配線パターン18と接合用フィルム40の導電部3
2とを位置合わせして配線パターンフィルム16と接合
用フィルム40を一体に接合する方法を示す。図2(a)
は別体で形成した配線パターンフィルム16と接合用フ
ィルム40を示し、図2(b) は配線パターンフィルム1
6に接合用フィルム40を接合した状態を示す。接合用
フィルム40は半導体装置のエラストマー層30として
一定の緩衝性(柔軟性)を有するとともに、配線パター
ンフィルム16を半導体チップ10に接着するための接
着性を有する必要がある。
【0015】接合用フィルム40としては、たとえば、
スチレン、ジビニルベンゼン系、またはポリイミド、フ
ェノール系の熱硬化型樹脂で柔軟性を付与したものを、
フィルム状に形成したものが使用でき、Bステージ状態
としてそれ自体で接着性を有するものを使用する。導電
部32は電極端子8の配置に一致させて形成するが、こ
れは金属粒子あるいは樹脂粒子の表面に金属層を被着形
成した導電粒子をエラストマーの母材中に分散させ、電
極端子8のパターンにしたがって、例えば磁力により導
電粒子を凝集させることにより形成することができる。
導電粒子としては5〜100μm程度の粒径のものが好
適である。
【0016】図2(c) は接合用フィルム40の導電部3
2と電極端子8とを位置合わせして半導体チップ10に
配線パターンフィルム16を接合した状態である。次
に、素子全体を加熱し、接合用フィルム40を所要の柔
軟性を有するエラストマー層30とし、電極端子8と配
線パターン18とを導電部32を介して電気的に導通
し、半導体チップ10、エラストマー層30、配線パタ
ーンフィルム16を一体化する。
【0017】配線パターン18の一端には外部接続端子
14を接合するパッド部18aが露出して形成されてい
るから、このパッド部18aにはんだボール等の外部接
続端子14を接合することにより、図1に示す略チップ
サイズの半導体装置が得られる。なお、外部接続端子1
4としてははんだボールの他に銅ボールの表面にはんだ
めっきしたもの、ニッケルめっき等によりバンプを形成
したもの、またボール状の端子に限らずピン状に形成し
たものを使用することも可能である。
【0018】本実施形態では、上述したように、接合用
フィルム40を使用して半導体装置を構成することを特
徴とし、接合用フィルム40が加熱、キュアにより最終
的にエラストマー層30とした状態で所定の緩衝性を保
持していることを特徴とする。接合用フィルム40は導
電部32を所定の配置パターンにしたがって形成して提
供できるから、半導体装置の製造方法としては単一の半
導体チップ10を対象として加工する他、複数個の半導
体チップ10が形成されるウエハを加工対象として製造
することが可能である。
【0019】すなわち、ウエハに構成される各半導体チ
ップの電極端子8の配置位置に合わせて導電部32を設
けた接合用フィルム40と、各半導体チップごとに所定
の配線パターン18を設けた配線パターンフィルム16
を用意し、この接合用フィルム40を介してウエハと配
線パターンフィルム16とを接合し、加熱、キュアした
後、個々の単体の半導体チップ10ごとウエハと配線パ
ターンフィルム16、接合用フィルム40をスライスす
ることによってエラストマー層30によって配線パター
ンフィルム16が支持された半導体装置が得られる。
【0020】このように、接合用フィルム40を介して
半導体チップ10の電極端子8と配線パターンフィルム
16の配線パターン18とを接続して半導体装置とする
製造方法は、従来のリード20を電極端子8にボンディ
ングして半導体装置とする製造方法にくらべて、はるか
に効率的に半導体装置を製造することが可能である。ま
た、この製造方法の場合は、電極端子8の平面配置に応
じて導体部32の配置パターンを設定すればよく、ボン
ディング操作が不要であることから、電極端子8の配置
位置が、たとえばボンディングツールが使用可能な配置
であるといった制限がまったくなく、任意配置の電極端
子8について適用できるという利点がある。
【0021】なお、上記実施形態ではエラストマー層3
0に導電部32を形成する方法として、エラストマーの
母材中に導電粒子を分散させ、導電粒子を磁力により所
定部位で凝集させている。この他の導電部32を形成す
る方法として、エラストマー層30(または接合用フィ
ルム40)にレーザ光を照射して導電部32を形成する
部位に孔をあけ、この孔内にエラストマー層30と同じ
樹脂材中に導電粒子を分散させたベーストを充填するこ
とによることも可能である。また、上記実施形態では配
線パターンフィルム16にエラストマー層30となる接
合用フィルム40を接合した後、接合用フィルム40を
介して半導体チップ10に配線パターンフィルム16を
接着したが、半導体チップ10にエラストマー層30を
形成した後、エラストマー層30を介して配線パターン
フィルム16を接着して製造することも可能である。
【0022】
【発明の効果】本発明に係る半導体装置は、上述したよ
うに、エラストマー層を介して半導体チップと配線パタ
ーンフィルムとを接着して成るから、半導体装置を実装
した際に電極端子と導電部との接続部等に作用する熱応
力を好適に緩和することができ、これによって信頼性の
高い半導体装置として提供することができる。また、と
くに導電部に緩衝性を付与することによって、電極端子
と導電部、導電部と配線パターンとの接続部に作用する
熱応力を有効に緩和してさらに信頼性の高い半導体装置
として提供することができる。また、本発明に係る半導
体装置の製造方法によれば、接合用フィルムに設けた導
電部と電極端子および配線パターンとを位置合わせして
半導体チップに配線パターンフィルムを接着して半導体
装置を構成するから、従来の製造方法にくらべて容易に
半導体装置を製造することができる等の著効を奏する。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の電極端子と配線パタ
ーンとの接続部の構成を示す断面図である。
【図2】本発明に係る半導体装置の製造方法を示す説明
図である。
【図3】従来のチップサイズの半導体装置の底面図であ
る。
【図4】従来の半導体装置の電極端子と配線パターンと
の接続部の構成を示す断面図である。
【符号の説明】
8 電極端子 10 半導体チップ 12 回路基板 14 外部接続端子 16 配線パターンフィルム 17 電気的絶縁性フィルム 18 配線パターン 18a 接続パッド 20 リード 30 エラストマー層 32 導電部 40 接合用フィルム

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体チップの電極端子が形成された面
    に、一端が外部接続端子に接続され他端が前記電極端子
    に電気的に接続される配線パターンが電気的絶縁性フィ
    ルムに支持されて形成された配線パターンフィルムが、
    電気的絶縁性を有する接着層を介して接着された半導体
    装置において、 前記接着層が、電気的絶縁性および緩衝性を有する母材
    中に、前記電極端子と前記配線パターンの他端側とを電
    気的に接続する導電部を前記電極端子の平面配置と同一
    配置で設けたエラストマー層によって形成されたことを
    特徴とする半導体装置。
  2. 【請求項2】 導電部が、エラストマー層の母材中に分
    散した導電粒子が所定部位に凝集されたことにより電気
    的導通性を有するとともに、前記母材と略同等の緩衝性
    を有することを特徴とする請求項1記載の半導体装置。
  3. 【請求項3】 配線パターンフィルムの電気的絶縁性フ
    ィルムを半導体装置の外面側にし、配線パターンを前記
    エラストマー層に接する内面側にして接着されたことを
    特徴とする請求項1または2記載の半導体装置。
  4. 【請求項4】 半導体チップの電極端子が形成された面
    に、 一端が外部接続端子に接続され他端が前記電極端子に電
    気的に接続される配線パターンが電気的絶縁性フィルム
    に支持されて形成された配線パターンフィルムを、電気
    的絶縁性および緩衝性を有する母材中に前記電極端子の
    平面配置と同一配置で導電部を設けた熱硬化性の樹脂材
    によって形成した接合用フィルムを介し、前記電極端子
    および前記配線パターンと前記導電部とを位置合わせし
    て接着した後、 加熱工程を経て、前記接合用フィルムを所定の緩衝性を
    有するエラストマー層として、前記電極端子と前記配線
    パターンとを前記導電部により電気的に接続することを
    特徴とする半導体装置の製造方法。
  5. 【請求項5】 Bステージ状態に形成された接合用フィ
    ルムを用いることを特徴とする請求項4記載の半導体装
    置の製造方法。
  6. 【請求項6】 電気的絶縁性および緩衝性を有する母材
    中に分散した導電粒子が所定部位に凝集された導電部を
    設けた接合フィルムを用いることを特徴とする請求項
    または記載の半導体装置の製造方法。
JP27217796A 1996-10-15 1996-10-15 半導体装置及びその製造方法 Expired - Fee Related JP3337922B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP27217796A JP3337922B2 (ja) 1996-10-15 1996-10-15 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP27217796A JP3337922B2 (ja) 1996-10-15 1996-10-15 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPH10116930A JPH10116930A (ja) 1998-05-06
JP3337922B2 true JP3337922B2 (ja) 2002-10-28

Family

ID=17510160

Family Applications (1)

Application Number Title Priority Date Filing Date
JP27217796A Expired - Fee Related JP3337922B2 (ja) 1996-10-15 1996-10-15 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP3337922B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313072A (ja) * 1997-05-12 1998-11-24 Hitachi Cable Ltd 半導体素子搭載用基板および半導体装置
JP5001957B2 (ja) * 2009-01-27 2012-08-15 パナソニック株式会社 半導体装置及び半導体装置実装基板

Also Published As

Publication number Publication date
JPH10116930A (ja) 1998-05-06

Similar Documents

Publication Publication Date Title
US5627405A (en) Integrated circuit assembly incorporating an anisotropic elecctrically conductive layer
KR100522223B1 (ko) 반도체장치및그제조방법
JP3994262B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
WO2001018864A1 (fr) Dispositif a semi-conducteurs, son procede de fabrication, carte de circuit et dispositif electronique
JP2001217340A (ja) 半導体装置及びその製造方法
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3654116B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4070470B2 (ja) 半導体装置用多層回路基板及びその製造方法並びに半導体装置
JP3565090B2 (ja) 半導体装置の製造方法
US20080251944A1 (en) Semiconductor device
JP2002270717A (ja) 半導体装置
US7344916B2 (en) Package for a semiconductor device
JP2000277649A (ja) 半導体装置及びその製造方法
JP2001352021A (ja) 半導体パッケージ、半導体パッケージの実装構造及び半導体パッケージの製造方法
US20040007782A1 (en) Connecting circuit devices and assemblies thereof
JP3866777B2 (ja) 半導体装置及びその製造方法
JP3337922B2 (ja) 半導体装置及びその製造方法
JP4085572B2 (ja) 半導体装置及びその製造方法
JP2002026071A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP4035949B2 (ja) 配線基板及びそれを用いた半導体装置、ならびにその製造方法
JP3225800B2 (ja) 半導体装置
JP2002289735A (ja) 半導体装置
JP4030220B2 (ja) 半導体チップの実装構造
JP3841135B2 (ja) 半導体装置、回路基板及び電子機器
JP2002118210A (ja) 半導体装置用インタポーザ及びこれを用いた半導体装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees