JP2000310974A - Ａｃ型ｐｄｐの駆動方法 - Google Patents
Ａｃ型ｐｄｐの駆動方法Info
- Publication number
- JP2000310974A JP2000310974A JP12106499A JP12106499A JP2000310974A JP 2000310974 A JP2000310974 A JP 2000310974A JP 12106499 A JP12106499 A JP 12106499A JP 12106499 A JP12106499 A JP 12106499A JP 2000310974 A JP2000310974 A JP 2000310974A
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- Japan
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- pulse
- voltage
- cells
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- addressing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】背景輝度を低減してコントラストを高めること
を目的とする。 【解決手段】画面を構成する複数のセルの電荷を表示内
容に応じて制御するアドレッシングＴＡに先立って、複
数のセルに放電開始電圧Ｖｆより高い電荷制御電圧Ｖｄ
を維持パルスＰｓのパルス幅Ｗｓよりも短い時間Ｗｄず
つ連続的に複数回印加するとによって、複数のセルのそ
れぞれに必要量の空間電荷を形成して画面全体の電荷を
均等化する。
を目的とする。 【解決手段】画面を構成する複数のセルの電荷を表示内
容に応じて制御するアドレッシングＴＡに先立って、複
数のセルに放電開始電圧Ｖｆより高い電荷制御電圧Ｖｄ
を維持パルスＰｓのパルス幅Ｗｓよりも短い時間Ｗｄず
つ連続的に複数回印加するとによって、複数のセルのそ
れぞれに必要量の空間電荷を形成して画面全体の電荷を
均等化する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＡＣ型プラズマデ
ィスプレイパネル（Plasma Display Panel：ＰＤＰ）の
駆動方法に関する。
ィスプレイパネル（Plasma Display Panel：ＰＤＰ）の
駆動方法に関する。
【０００２】ＰＤＰは、カラー画面の実用化を機にテレ
ビジョン映像やコンピュータのモニターなどの用途で広
く用いられるようになってきた。画面の大型化は既に５
０インチサイズに及んでいる。大画面デバイスとして期
待の大きいＰＤＰの課題の１つにコントラストの向上が
ある。
ビジョン映像やコンピュータのモニターなどの用途で広
く用いられるようになってきた。画面の大型化は既に５
０インチサイズに及んでいる。大画面デバイスとして期
待の大きいＰＤＰの課題の１つにコントラストの向上が
ある。
【０００３】
【従来の技術】ＡＣ型ＰＤＰにおいて、主電極はメモリ
機能を実現する壁電荷を形成するための誘電体で被覆さ
れている。表示に際しては、点灯（発光）すべきセルの
みが帯電した状態を形成する線順次のアドレッシングを
行い、その後に全てのセルに対して一斉に交番極性の点
灯維持電圧Ｖｓを印加する。点灯維持電圧Ｖｓは（１）
式を満たす。
機能を実現する壁電荷を形成するための誘電体で被覆さ
れている。表示に際しては、点灯（発光）すべきセルの
みが帯電した状態を形成する線順次のアドレッシングを
行い、その後に全てのセルに対して一斉に交番極性の点
灯維持電圧Ｖｓを印加する。点灯維持電圧Ｖｓは（１）
式を満たす。
【０００４】Ｖｆ−Ｖｗ＜Ｖｓ＜Ｖｆ …（１） Ｖｆ：放電開始電圧 Ｖｗ：壁電圧 壁電荷の存在するセルでは、壁電圧Ｖｗが点灯維持電圧
Ｖｓに重畳するので、セルに加わるセル電圧（実効電圧
ともいう）Ｖｃが放電開始電圧Ｖｆを越えて放電が生じ
る。点灯維持電圧Ｖｓ（維持パルス）の印加周期を短く
すれば、見かけの上で連続的に点灯した状態（表示維持
状態）が得られる。
Ｖｓに重畳するので、セルに加わるセル電圧（実効電圧
ともいう）Ｖｃが放電開始電圧Ｖｆを越えて放電が生じ
る。点灯維持電圧Ｖｓ（維持パルス）の印加周期を短く
すれば、見かけの上で連続的に点灯した状態（表示維持
状態）が得られる。
【０００５】テレビジョンに代表される時系列の画像
（フィールド又はそれを分割したサブフィールド）の表
示に際しては、ある画像の点灯維持の終了から次の画像
のアドレッシングまでの期間に、表示の乱れを防止する
ために画面全体の帯電状態を均等化するアドレッシング
準備を行う。
（フィールド又はそれを分割したサブフィールド）の表
示に際しては、ある画像の点灯維持の終了から次の画像
のアドレッシングまでの期間に、表示の乱れを防止する
ために画面全体の帯電状態を均等化するアドレッシング
準備を行う。
【０００６】従来では、アドレッシング準備として、波
高値が放電開始電圧より十分に高く且つパルス幅が維持
パルスと同等以上である書込みパルスを印加し、それに
よって壁電荷の残存するセルと残存していないセルとに
係わらず強制的に放電を生じさせて全てのセルに必要量
の壁電荷を形成していた。消去アドレス形式の場合は、
その後の表示で点灯不要のセルについてアドレッシング
で壁電荷を消去する。また、書込みアドレス形式の場合
は、例えば書込みパルスの立下がりで自己消去放電を生
じさせて壁電荷を一旦消去し、点灯すべきセルのみに新
たに壁電荷を形成するアドレッシングを行う。
高値が放電開始電圧より十分に高く且つパルス幅が維持
パルスと同等以上である書込みパルスを印加し、それに
よって壁電荷の残存するセルと残存していないセルとに
係わらず強制的に放電を生じさせて全てのセルに必要量
の壁電荷を形成していた。消去アドレス形式の場合は、
その後の表示で点灯不要のセルについてアドレッシング
で壁電荷を消去する。また、書込みアドレス形式の場合
は、例えば書込みパルスの立下がりで自己消去放電を生
じさせて壁電荷を一旦消去し、点灯すべきセルのみに新
たに壁電荷を形成するアドレッシングを行う。
【０００７】
【発明が解決しようとする課題】従来では、上述のよう
に書込みパルスの印加によって強い放電を生じさせるの
で、アドレッシング準備において強い発光が生じて背景
輝度が高まり、表示のコントラストが低下するという問
題があった。カラー表示では１フレームを輝度の重み付
けをした複数のサブフレームに分割するので、サブフレ
ーム毎にアドレッシング準備を行うと、１フレームにお
いて表示画像の背景部分を含めて画面全体が複数回強く
光ることになる。また、強い放電によって一部のセルで
過剰に広範囲に壁電荷が帯電し、誤点灯が発生し易くな
るという問題もあった。
に書込みパルスの印加によって強い放電を生じさせるの
で、アドレッシング準備において強い発光が生じて背景
輝度が高まり、表示のコントラストが低下するという問
題があった。カラー表示では１フレームを輝度の重み付
けをした複数のサブフレームに分割するので、サブフレ
ーム毎にアドレッシング準備を行うと、１フレームにお
いて表示画像の背景部分を含めて画面全体が複数回強く
光ることになる。また、強い放電によって一部のセルで
過剰に広範囲に壁電荷が帯電し、誤点灯が発生し易くな
るという問題もあった。
【０００８】なお、アドレッシング準備における発光光
量を低減するために、書込みパルスとしてランプ波形パ
ルスを印加し、微小放電を連続的に生じさせて電荷を制
御する手法がある。しかし、これによれば、アドレッシ
ング準備の所要時間が長くなり、駆動の高速性が損なわ
れる。すなわち、アドレッシング及び表示維持に割り当
て可能な時間が短くなるので、画面のライン数、階調
性、又は輝度を低下させなければならなくなる。
量を低減するために、書込みパルスとしてランプ波形パ
ルスを印加し、微小放電を連続的に生じさせて電荷を制
御する手法がある。しかし、これによれば、アドレッシ
ング準備の所要時間が長くなり、駆動の高速性が損なわ
れる。すなわち、アドレッシング及び表示維持に割り当
て可能な時間が短くなるので、画面のライン数、階調
性、又は輝度を低下させなければならなくなる。
【０００９】本発明は、背景輝度を低減してコントラス
トを高めることを目的としている。
トを高めることを目的としている。
【００１０】
【課題を解決するための手段】本発明においては、画面
全体（厳密には画面を構成する全てのセル）の電荷を均
等化するアドレッシング準備として、セルに高周波電圧
を印加することにより、誘電体から遊離した空間電荷を
形成し、その後の過程で必要な量の電荷を確保する。放
電開始電圧より高い電圧を印加しても、印加時間が短け
れば、強い発光をともなうような放電は生じない。微弱
な放電が生じたとしても、空間電荷の静電吸着が進行し
ないので、壁電荷はほとんど形成されない。ただし、壁
電荷を形成しないことが目的ではなく、発光が抑制され
ればよいので、適量の壁電荷が生じてもよい。電圧の印
加によって放電ガスの電離が活発化して空間電荷が増加
する。そして、印加を繰り返す度に空間電荷が蓄積す
る。必要量の空間電荷の蓄積に要する時間を短縮する上
で、印加電圧はより高いのが望ましい。
全体（厳密には画面を構成する全てのセル）の電荷を均
等化するアドレッシング準備として、セルに高周波電圧
を印加することにより、誘電体から遊離した空間電荷を
形成し、その後の過程で必要な量の電荷を確保する。放
電開始電圧より高い電圧を印加しても、印加時間が短け
れば、強い発光をともなうような放電は生じない。微弱
な放電が生じたとしても、空間電荷の静電吸着が進行し
ないので、壁電荷はほとんど形成されない。ただし、壁
電荷を形成しないことが目的ではなく、発光が抑制され
ればよいので、適量の壁電荷が生じてもよい。電圧の印
加によって放電ガスの電離が活発化して空間電荷が増加
する。そして、印加を繰り返す度に空間電荷が蓄積す
る。必要量の空間電荷の蓄積に要する時間を短縮する上
で、印加電圧はより高いのが望ましい。
【００１１】図１は本発明に係るアドレッシング準備に
おける電荷形成の概念図である。対をなす主電極Ｘ，Ｙ
に電圧を印加すると、放電空間３０に存在する電子及び
イオンが外力（電界）を受けて移動し、粒子の衝突によ
って電離が促進される。ここで、放電空間３０にネオン
（Ｎｅ）にキセノン（Ｘｅ）を混合したペニングガスが
充填されているものとする。
おける電荷形成の概念図である。対をなす主電極Ｘ，Ｙ
に電圧を印加すると、放電空間３０に存在する電子及び
イオンが外力（電界）を受けて移動し、粒子の衝突によ
って電離が促進される。ここで、放電空間３０にネオン
（Ｎｅ）にキセノン（Ｘｅ）を混合したペニングガスが
充填されているものとする。
【００１２】印加電圧を適切に設定し、Ｎｅ＋ｅ→Ｎｅ
+ ＋２ｅの電離ではなく、主としてＮｅ＋ｅ→Ｎｅ* ＋
ｅの電離を発生させ、Ｎｅ* ，Ｘｅ* といった比較的に
寿命の長い準安定準位の荷電粒子を生成する。１回の電
圧印加ではセル構造の微妙な差異により画面を構成する
多数のセルの間で生成電荷量にばらつきが生じる場合が
ある。しかし、複数回の印加を連続的に行うことによ
り、画面全体にわたって均等に準安定状態の空間電荷Ｓ
Ｑが形成される。
+ ＋２ｅの電離ではなく、主としてＮｅ＋ｅ→Ｎｅ* ＋
ｅの電離を発生させ、Ｎｅ* ，Ｘｅ* といった比較的に
寿命の長い準安定準位の荷電粒子を生成する。１回の電
圧印加ではセル構造の微妙な差異により画面を構成する
多数のセルの間で生成電荷量にばらつきが生じる場合が
ある。しかし、複数回の印加を連続的に行うことによ
り、画面全体にわたって均等に準安定状態の空間電荷Ｓ
Ｑが形成される。
【００１３】なお、本明細書において「画面」とは、画
像の表示に用いるセルの集合である。例えばインタレー
ス形式の奇数フィールドの表示に奇数ラインのみを用
い、偶数フィールドの表示に偶数ラインのみを用いる場
合には、奇数フィールドの表示では奇数ラインに属する
セルの集合が画面であり、偶数フィールドの表示では偶
数ラインに属するセルの集合が画面である。
像の表示に用いるセルの集合である。例えばインタレー
ス形式の奇数フィールドの表示に奇数ラインのみを用
い、偶数フィールドの表示に偶数ラインのみを用いる場
合には、奇数フィールドの表示では奇数ラインに属する
セルの集合が画面であり、偶数フィールドの表示では偶
数ラインに属するセルの集合が画面である。
【００１４】請求項１の発明の方法は、画面を構成する
複数のセルの電荷を表示内容に応じて制御するアドレッ
シングと、前記複数のセルに波高値が放電開始電圧より
低い維持パルスを周期的に印加する表示の維持とを繰り
返し行い、一定の周期で前記複数のセルの電荷を均等化
するアドレッシング準備を行うＡＣ型ＰＤＰの駆動方法
であって、前記アドレッシング準備として、前記複数の
セルに前記放電開始電圧より高い電荷制御電圧を前記維
持パルスのパルス幅よりも短い時間ずつ連続的に複数回
印加するとによって、当該複数のセルのそれぞれに必要
量の空間電荷を形成するものである。
複数のセルの電荷を表示内容に応じて制御するアドレッ
シングと、前記複数のセルに波高値が放電開始電圧より
低い維持パルスを周期的に印加する表示の維持とを繰り
返し行い、一定の周期で前記複数のセルの電荷を均等化
するアドレッシング準備を行うＡＣ型ＰＤＰの駆動方法
であって、前記アドレッシング準備として、前記複数の
セルに前記放電開始電圧より高い電荷制御電圧を前記維
持パルスのパルス幅よりも短い時間ずつ連続的に複数回
印加するとによって、当該複数のセルのそれぞれに必要
量の空間電荷を形成するものである。
【００１５】請求項２の発明の駆動方法は、前記電荷制
御電圧の印加を、前記表示の維持において対をなす主電
極の一方のみにパルスを印加することによって行うもの
である。
御電圧の印加を、前記表示の維持において対をなす主電
極の一方のみにパルスを印加することによって行うもの
である。
【００１６】請求項３の発明の駆動方法は、前記電荷制
御電圧の印加を、前記表示の維持において対をなす主電
極の双方に同時にパルスを印加することによって行うも
のである。
御電圧の印加を、前記表示の維持において対をなす主電
極の双方に同時にパルスを印加することによって行うも
のである。
【００１７】請求項４の発明の駆動方法は、前記電荷制
御電圧の印加を、前記表示の維持において対をなす主電
極の双方に交互にパルスを印加することによって行うも
のである。
御電圧の印加を、前記表示の維持において対をなす主電
極の双方に交互にパルスを印加することによって行うも
のである。
【００１８】請求項５の発明の駆動方法は、バイアスし
た状態の主電極に前記パルスを印加するものである。
た状態の主電極に前記パルスを印加するものである。
【００１９】
【発明の実施の形態】図２は本発明に係るＰＤＰ１の内
部構造を示す分解斜視図である。例示のＰＤＰ１は３電
極面放電構造のＡＣ型カラーＰＤＰであり、一対の基板
構体１０，２０からなる。画面ＥＳを構成する各セル
（表示素子）において、一対の主電極Ｘ，Ｙと第３の電
極であるアドレス電極Ａとが交差する。主電極Ｘ，Ｙ
は、前面側のガラス基板１１の内面に配列されており、
それぞれが透明導電膜４１と金属膜４２とからなる。主
電極Ｘ，Ｙを被覆するように厚さ３０〜５０μｍ程度の
誘電体層１７が設けられ、誘電体層１７の表面には保護
膜１８としてＭｇＯが被着されている。
部構造を示す分解斜視図である。例示のＰＤＰ１は３電
極面放電構造のＡＣ型カラーＰＤＰであり、一対の基板
構体１０，２０からなる。画面ＥＳを構成する各セル
（表示素子）において、一対の主電極Ｘ，Ｙと第３の電
極であるアドレス電極Ａとが交差する。主電極Ｘ，Ｙ
は、前面側のガラス基板１１の内面に配列されており、
それぞれが透明導電膜４１と金属膜４２とからなる。主
電極Ｘ，Ｙを被覆するように厚さ３０〜５０μｍ程度の
誘電体層１７が設けられ、誘電体層１７の表面には保護
膜１８としてＭｇＯが被着されている。
【００２０】アドレス電極Ａは、背面側のガラス基板２
１の内面上に配列されており、厚さ１０μｍ程度の誘電
体層２４で覆われている。誘電体層２４の上に平面視直
線帯状の隔壁２９が等間隔に配置され、これら隔壁２９
によって放電ガス空間３０が行方向（画面の水平方向）
にセル毎に区画されている。放電ガスはネオンにキセノ
ンを混合したペニングガスである。
１の内面上に配列されており、厚さ１０μｍ程度の誘電
体層２４で覆われている。誘電体層２４の上に平面視直
線帯状の隔壁２９が等間隔に配置され、これら隔壁２９
によって放電ガス空間３０が行方向（画面の水平方向）
にセル毎に区画されている。放電ガスはネオンにキセノ
ンを混合したペニングガスである。
【００２１】カラー表示のためのＲ，Ｇ，Ｂの３色の蛍
光体層２８Ｒ，２８Ｇ，２８Ｂは、アドレス電極Ａの上
方及び隔壁２９の側面を含めて背面側の内面を覆うよう
に設けられている。表示の１ピクセルは行方向に並ぶ３
個のサブピクセルで構成され、列方向（画面の垂直方
向）に並ぶサブピクセルの発光色は同一である。隔壁２
９の配置パターンがストライプパターンであることか
ら、放電ガス空間３０のうちの各列に対応した部分は全
ての行に跨がって列方向に連続している。
光体層２８Ｒ，２８Ｇ，２８Ｂは、アドレス電極Ａの上
方及び隔壁２９の側面を含めて背面側の内面を覆うよう
に設けられている。表示の１ピクセルは行方向に並ぶ３
個のサブピクセルで構成され、列方向（画面の垂直方
向）に並ぶサブピクセルの発光色は同一である。隔壁２
９の配置パターンがストライプパターンであることか
ら、放電ガス空間３０のうちの各列に対応した部分は全
ての行に跨がって列方向に連続している。
【００２２】ＰＤＰ１では、各セルの点灯／非点灯を設
定するアドレッシングに、アドレス電極Ａと主電極Ｙと
が用いられる。すなわち、Ｎ本（Ｎは行数）の主電極Ｙ
に対して１本ずつ順にスキャンパルスを印加することに
よって画面走査が行われ、主電極Ｙと表示内容に応じて
選択されたアドレス電極Ａとの間で生じるアドレス放電
によって、行毎に帯電状態が２値制御される。アドレッ
シングの後、主電極Ｘと主電極Ｙとに交互に所定波高値
のサステインパルスを印加すると、アドレッシングの終
了時点で適量の壁電荷が存在したセルにおいて、基板面
に沿った面放電が生じる。面放電時に放電ガスの放つ紫
外線によって蛍光体層２８Ｒ，２８Ｇ，２８Ｂが局部的
に励起されて発光する。
定するアドレッシングに、アドレス電極Ａと主電極Ｙと
が用いられる。すなわち、Ｎ本（Ｎは行数）の主電極Ｙ
に対して１本ずつ順にスキャンパルスを印加することに
よって画面走査が行われ、主電極Ｙと表示内容に応じて
選択されたアドレス電極Ａとの間で生じるアドレス放電
によって、行毎に帯電状態が２値制御される。アドレッ
シングの後、主電極Ｘと主電極Ｙとに交互に所定波高値
のサステインパルスを印加すると、アドレッシングの終
了時点で適量の壁電荷が存在したセルにおいて、基板面
に沿った面放電が生じる。面放電時に放電ガスの放つ紫
外線によって蛍光体層２８Ｒ，２８Ｇ，２８Ｂが局部的
に励起されて発光する。
【００２３】図３は本発明に係るフィールド構成及び駆
動電圧波形の一例を示す図である。ＰＤＰ１によるテレ
ビジョン表示においては、２値の点灯制御によって階調
再現を行うために、入力画像である時系列の各フィール
ドｆ（符号の添字は表示順位を表す）を例えば８個のサ
ブフィールドｓｆ１，ｓｆ２，ｓｆ３，ｓｆ４，ｓｆ
５，ｓｆ６，ｓｆ７，ｓｆ８に分割する。すなわち、フ
ィールドｆを８個のサブフィールドｓｆ１〜ｓｆ８の集
合に置き換える。ただし、コンピュータ出力のようにノ
ンインタレース形式の画像を再生する場合には、各フレ
ームＦを８分割する。これらサブフィールドｓｆ１〜ｓ
ｆ８における輝度の相対比率が１：２：４：８：１６：
３２：６４：１２８となるように重み付けをして各サブ
フィールドｓｆ１〜ｓｆ８のサステインの発光回数を設
定する。サブフィールド単位の点灯／非点灯の組合せで
ＲＧＢの各色毎に２５６段階の輝度設定を行うことがで
きるので、表示可能な色の数は２５６3 となる。なお、
サブフィールドｓｆ１〜ｓｆ８を輝度の重みの順に表示
する必要はない。例えば重みの大きいサブフィールドｓ
ｆ８を表示期間の中間に配置するといった最適化を行う
ことができる。
動電圧波形の一例を示す図である。ＰＤＰ１によるテレ
ビジョン表示においては、２値の点灯制御によって階調
再現を行うために、入力画像である時系列の各フィール
ドｆ（符号の添字は表示順位を表す）を例えば８個のサ
ブフィールドｓｆ１，ｓｆ２，ｓｆ３，ｓｆ４，ｓｆ
５，ｓｆ６，ｓｆ７，ｓｆ８に分割する。すなわち、フ
ィールドｆを８個のサブフィールドｓｆ１〜ｓｆ８の集
合に置き換える。ただし、コンピュータ出力のようにノ
ンインタレース形式の画像を再生する場合には、各フレ
ームＦを８分割する。これらサブフィールドｓｆ１〜ｓ
ｆ８における輝度の相対比率が１：２：４：８：１６：
３２：６４：１２８となるように重み付けをして各サブ
フィールドｓｆ１〜ｓｆ８のサステインの発光回数を設
定する。サブフィールド単位の点灯／非点灯の組合せで
ＲＧＢの各色毎に２５６段階の輝度設定を行うことがで
きるので、表示可能な色の数は２５６3 となる。なお、
サブフィールドｓｆ１〜ｓｆ８を輝度の重みの順に表示
する必要はない。例えば重みの大きいサブフィールドｓ
ｆ８を表示期間の中間に配置するといった最適化を行う
ことができる。
【００２４】各サブフィールドｓｆ１〜ｓｆ８に割り当
てるサブフィールド期間Ｔｓｆは、本発明を適用して画
面全体の電荷を均等化する準備期間ＴＲ、消去形式又は
書込み形式のアドレッシングを行うアドレス期間ＴＡ、
及び階調レベルに応じた輝度を確保する表示の維持を行
うサステイン期間ＴＳからなる。各サブフィールド期間
Ｔｓｆにおいて、準備期間ＴＲ及びアドレス期間ＴＡの
長さは輝度の重みに係わらず一定であるが、サステイン
期間ＴＳの長さは輝度の重みが大きいほど長い。つま
り、１つのフィールドｆに対応する８つのサブフィール
ド期間Ｔｓｆの長さは互いに異なる。
てるサブフィールド期間Ｔｓｆは、本発明を適用して画
面全体の電荷を均等化する準備期間ＴＲ、消去形式又は
書込み形式のアドレッシングを行うアドレス期間ＴＡ、
及び階調レベルに応じた輝度を確保する表示の維持を行
うサステイン期間ＴＳからなる。各サブフィールド期間
Ｔｓｆにおいて、準備期間ＴＲ及びアドレス期間ＴＡの
長さは輝度の重みに係わらず一定であるが、サステイン
期間ＴＳの長さは輝度の重みが大きいほど長い。つま
り、１つのフィールドｆに対応する８つのサブフィール
ド期間Ｔｓｆの長さは互いに異なる。
【００２５】準備期間ＴＲにおいては、例えば全ての主
電極Ｘと全ての主電極Ｙとに交互に正極性のドリフトパ
ルスＰｄを印加する。ドリフトパルスＰｄの波高値Ｖｄ
は主電極間の放電開始電圧Ｖｆより高く、例えば点灯維
持電圧Ｖｓの約２倍の３００〜３５０ボルト程度であ
る。また、ドリフトパルスＰｄのパルス幅Ｗｄは１．５
μｓ以下であり、サステインパルスＰｓのパルス幅Ｗｓ
（２〜４μｓ程度）より短い。ドリフトパルスＰｄの印
加により放電ガスの電離が促進されて空間電荷が形成さ
れるが、パルス幅Ｗｄが十分に短いので、強い発光をと
もなうガス放電は生じない。ドリフトパルスＰｄを印加
する毎に空間電荷が増加し、所定数の印加で表示の維持
に必要量の空間電荷が形成される。例えば計１０〜２０
程度のドリフトパルスＰｄを連続的に印加した後、サス
テインパルスＰｓと同程度以上の長さの定着パルスＰｆ
を印加し、空間電荷を誘電体１７に引き寄せて壁電荷を
形成する。定着パルスＰｆの波高値は、不要の発光を抑
える上でより低いのが望ましい。このようにドリフトパ
ルスＰｄを連続的に複数回印加することにより、背景輝
度を高める不要の発光を抑えて画面全体の電荷を均等化
することができる。なお、ドリフトパルスＰｄを印加す
るときに、アドレス電極Ａを正電位にバイアスしておけ
ば、主電極Ｘ，Ｙとアドレス電極Ａとの間の無用の放電
を防ぐことができる。また、定着パルスＰｆを省略して
空間電荷をそのまま残存させてもよい。
電極Ｘと全ての主電極Ｙとに交互に正極性のドリフトパ
ルスＰｄを印加する。ドリフトパルスＰｄの波高値Ｖｄ
は主電極間の放電開始電圧Ｖｆより高く、例えば点灯維
持電圧Ｖｓの約２倍の３００〜３５０ボルト程度であ
る。また、ドリフトパルスＰｄのパルス幅Ｗｄは１．５
μｓ以下であり、サステインパルスＰｓのパルス幅Ｗｓ
（２〜４μｓ程度）より短い。ドリフトパルスＰｄの印
加により放電ガスの電離が促進されて空間電荷が形成さ
れるが、パルス幅Ｗｄが十分に短いので、強い発光をと
もなうガス放電は生じない。ドリフトパルスＰｄを印加
する毎に空間電荷が増加し、所定数の印加で表示の維持
に必要量の空間電荷が形成される。例えば計１０〜２０
程度のドリフトパルスＰｄを連続的に印加した後、サス
テインパルスＰｓと同程度以上の長さの定着パルスＰｆ
を印加し、空間電荷を誘電体１７に引き寄せて壁電荷を
形成する。定着パルスＰｆの波高値は、不要の発光を抑
える上でより低いのが望ましい。このようにドリフトパ
ルスＰｄを連続的に複数回印加することにより、背景輝
度を高める不要の発光を抑えて画面全体の電荷を均等化
することができる。なお、ドリフトパルスＰｄを印加す
るときに、アドレス電極Ａを正電位にバイアスしておけ
ば、主電極Ｘ，Ｙとアドレス電極Ａとの間の無用の放電
を防ぐことができる。また、定着パルスＰｆを省略して
空間電荷をそのまま残存させてもよい。
【００２６】アドレス期間ＴＡにおいては、先頭ライン
から順に各主電極ＹにスキャンパルスＰｙを印加し、こ
れと並行して点灯させるセルに対応したアドレス電極Ａ
にアドレスパルスＰａを印加する。スキャンパルスＰｙ
及びアドレスパルスＰａの印加されたセルでは、アドレ
ス放電が生じて不要の壁電荷が消去される。
から順に各主電極ＹにスキャンパルスＰｙを印加し、こ
れと並行して点灯させるセルに対応したアドレス電極Ａ
にアドレスパルスＰａを印加する。スキャンパルスＰｙ
及びアドレスパルスＰａの印加されたセルでは、アドレ
ス放電が生じて不要の壁電荷が消去される。
【００２７】サステイン期間ＴＳでは、最初に主電極Ｙ
に波高値Ｖｓの正極性のサステインパルスＰｓを印加
し、その後に主電極Ｘと主電極Ｙとに交互にサステイン
パルスＰｓを印加する。印加毎にアドレス期間ＴＡに消
去が行われなかったセルで放電が生じ、みかけの上で連
続した点灯状態が維持される。図示の例ではサステイン
期間ＴＳにおける最終のサステインパルスＰｓは主電極
Ｙに印加される。
に波高値Ｖｓの正極性のサステインパルスＰｓを印加
し、その後に主電極Ｘと主電極Ｙとに交互にサステイン
パルスＰｓを印加する。印加毎にアドレス期間ＴＡに消
去が行われなかったセルで放電が生じ、みかけの上で連
続した点灯状態が維持される。図示の例ではサステイン
期間ＴＳにおける最終のサステインパルスＰｓは主電極
Ｙに印加される。
【００２８】図４〜図６は電圧印加の変形例を示す波形
図である。図４（ａ）の例は、セルに放電開始電圧Ｖｆ
より低い電圧Ｖｄ’が加わるように主電極Ｘ，Ｙをバイ
アスしておき、その状態で所定波高値のドリフトパルス
Ｐｄ’を印加して、セルに所定の電荷制御電圧Ｖｄを印
加するものである。ドリフトパルスＰｄ’の波高値が電
荷制御電圧Ｖｄより低くなるので、より高速のパルス印
加が可能になるとともに、パルス回路に要求される耐圧
を低減することができる。
図である。図４（ａ）の例は、セルに放電開始電圧Ｖｆ
より低い電圧Ｖｄ’が加わるように主電極Ｘ，Ｙをバイ
アスしておき、その状態で所定波高値のドリフトパルス
Ｐｄ’を印加して、セルに所定の電荷制御電圧Ｖｄを印
加するものである。ドリフトパルスＰｄ’の波高値が電
荷制御電圧Ｖｄより低くなるので、より高速のパルス印
加が可能になるとともに、パルス回路に要求される耐圧
を低減することができる。
【００２９】図４（ｂ）（ｃ）の例は、主電極Ｘと主電
極Ｙとに極性の異なるドリフトパルスを交互に印加する
ものである。図５（ａ）（ｂ）の例は、主電極間の合成
印加電圧が所定値Ｖｄとなるように、主電極Ｘと主電極
Ｙとに極性の異なるドリフトパルスを同時に印加するも
のである。各主電極Ｘ，Ｙに印加するパルスの波高値Ｖ
ｄ’が低くなるので、上述の高速化及び耐圧低減の効果
がある。図５（ｃ）（ｄ）のようにバイアス状態でパル
スを加える手法を併用すれば、さらに効果は高まる。
極Ｙとに極性の異なるドリフトパルスを交互に印加する
ものである。図５（ａ）（ｂ）の例は、主電極間の合成
印加電圧が所定値Ｖｄとなるように、主電極Ｘと主電極
Ｙとに極性の異なるドリフトパルスを同時に印加するも
のである。各主電極Ｘ，Ｙに印加するパルスの波高値Ｖ
ｄ’が低くなるので、上述の高速化及び耐圧低減の効果
がある。図５（ｃ）（ｄ）のようにバイアス状態でパル
スを加える手法を併用すれば、さらに効果は高まる。
【００３０】図６（ａ）〜（ｆ）の例は、主電極Ｘ，Ｙ
のどちらか一方のみにドリフトパルスを印加するもので
ある。両方に印加する場合と比べて、駆動回路構成の簡
単化が可能である。特に図６（ｅ）（ｆ）の例は、駆動
回路にリアクタンス素子を設け、セルの静電容量とのＬ
Ｃ共振を利用してパルスを生成するものである。共振を
利用すれば、パルス印加の周波数を高め、限られた準備
期間内により高い電圧をより多数回印加することができ
る。
のどちらか一方のみにドリフトパルスを印加するもので
ある。両方に印加する場合と比べて、駆動回路構成の簡
単化が可能である。特に図６（ｅ）（ｆ）の例は、駆動
回路にリアクタンス素子を設け、セルの静電容量とのＬ
Ｃ共振を利用してパルスを生成するものである。共振を
利用すれば、パルス印加の周波数を高め、限られた準備
期間内により高い電圧をより多数回印加することができ
る。
【００３１】以上の実施例においては、サブフィールド
毎にアドレッシング準備を行うものとして説明したが、
サブフィールド毎に準備期間ＴＲを設けないフィールド
構成、すなわちサブフィールドを２個以上のグループに
分けてグループ毎に準備期間ＴＲを設ける構成にも本発
明を適用することができる。ただし、単位時間における
準備期間ＴＲの数が多いほど、本発明の効果は大きい。
毎にアドレッシング準備を行うものとして説明したが、
サブフィールド毎に準備期間ＴＲを設けないフィールド
構成、すなわちサブフィールドを２個以上のグループに
分けてグループ毎に準備期間ＴＲを設ける構成にも本発
明を適用することができる。ただし、単位時間における
準備期間ＴＲの数が多いほど、本発明の効果は大きい。
【００３２】
【発明の効果】請求項１乃至請求項７の発明によれば、
背景輝度を低減してコントラストを高めることができ
る。
背景輝度を低減してコントラストを高めることができ
る。
【図１】本発明に係るアドレッシング準備における電荷
形成の概念図である。
形成の概念図である。
【図２】本発明に係るＰＤＰの内部構造を示す分解斜視
図である。
図である。
【図３】本発明に係るフィールド構成及び駆動電圧波形
の一例を示す図である。
の一例を示す図である。
【図４】電圧印加の変形例を示す波形図である。
【図５】電圧印加の変形例を示す波形図である。
【図６】電圧印加の変形例を示す波形図である。
１ ＰＤＰ ＴＲ 準備期間（アドレッシング準備を行う期間） Ｐｄ ドリフトパルス Ｐｓ サステインパルス（維持パルス） Ｖｆ 放電開始電圧 ＥＳ 画面 Ｖｄ 波高値（電荷制御電圧） Ｗｓ パルス幅（時間） Ｘ，Ｙ 主電極 ＳＱ 空間電荷
───────────────────────────────────────────────────── フロントページの続き (72)発明者 椎崎 貴史 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5C080 AA05 BB05 DD03 DD09 DD30 FF12 GG12 HH02 HH04 JJ04 JJ06
Claims (5)
- 【請求項１】画面を構成する複数のセルの電荷を表示内
容に応じて制御するアドレッシングと、前記複数のセル
に波高値が放電開始電圧より低い維持パルスを周期的に
印加する表示の維持とを繰り返し行い、一定の周期で前
記複数のセルの電荷を均等化するアドレッシング準備を
行うＡＣ型ＰＤＰの駆動方法であって、 前記アドレッシング準備として、前記複数のセルに前記
放電開始電圧より高い電荷制御電圧を前記維持パルスの
パルス幅よりも短い時間ずつ連続的に複数回印加すると
によって、当該複数のセルのそれぞれに必要量の空間電
荷を形成することを特徴とするＡＣ型ＰＤＰの駆動方
法。 - 【請求項２】前記電荷制御電圧の印加を、前記表示の維
持において対をなす主電極の一方のみにパルスを印加す
ることによって行う請求項１記載のＡＣ型ＰＤＰの駆動
方法。 - 【請求項３】前記電荷制御電圧の印加を、前記表示の維
持において対をなす主電極の双方に同時にパルスを印加
することによって行う請求項１記載のＡＣ型ＰＤＰの駆
動方法。 - 【請求項４】前記電荷制御電圧の印加を、前記表示の維
持において対をなす主電極の双方に交互にパルスを印加
することによって行う請求項１記載のＡＣ型ＰＤＰの駆
動方法。 - 【請求項５】バイアスした状態の主電極に前記パルスを
印加する請求項２乃至請求項４のいずれかに記載のＡＣ
型ＰＤＰの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12106499A JP4140671B2 (ja) | 1999-04-28 | 1999-04-28 | Ａｃ型ｐｄｐの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12106499A JP4140671B2 (ja) | 1999-04-28 | 1999-04-28 | Ａｃ型ｐｄｐの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000310974A true JP2000310974A (ja) | 2000-11-07 |
| JP4140671B2 JP4140671B2 (ja) | 2008-08-27 |
Family
ID=14801957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12106499A Expired - Fee Related JP4140671B2 (ja) | 1999-04-28 | 1999-04-28 | Ａｃ型ｐｄｐの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4140671B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100389455B1 (ko) * | 2000-04-12 | 2003-06-27 | 닛뽕덴끼 가부시끼가이샤 | 교류형 플라즈마 디스플레이 패널을 구동하는 방법 |
| KR100420022B1 (ko) * | 2001-09-25 | 2004-02-25 | 삼성에스디아이 주식회사 | 어드레스 전위 가변의 플라즈마 디스플레이 패널 구동방법 |
| KR100484650B1 (ko) * | 2003-08-05 | 2005-04-20 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 표시장치 |
| KR100739634B1 (ko) | 2003-08-14 | 2007-07-13 | 삼성에스디아이 주식회사 | 플라즈마 표시 패널 및 그의 구동 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7143500B1 (ja) | 2021-11-25 | 2022-09-28 | 株式会社フジクラ | 電波伝搬特性測定装置 |
-
1999
- 1999-04-28 JP JP12106499A patent/JP4140671B2/ja not_active Expired - Fee Related
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| KR100739634B1 (ko) | 2003-08-14 | 2007-07-13 | 삼성에스디아이 주식회사 | 플라즈마 표시 패널 및 그의 구동 방법 |
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| JP4140671B2 (ja) | 2008-08-27 |
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