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DE2722757A1 - Dynamischer lese-auffrischdetektor - Google Patents

Dynamischer lese-auffrischdetektor

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Publication number
DE2722757A1
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DE
Germany
Prior art keywords
input
output
terminal
switching component
output terminal
Prior art date
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Withdrawn
Application number
DE19772722757
Other languages
English (en)
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DE2722757B2 (de
Inventor
Dennis Robert Wilson
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
Western Electric Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Western Electric Co Inc filed Critical Western Electric Co Inc
Publication of DE2722757A1 publication Critical patent/DE2722757A1/de
Publication of DE2722757B2 publication Critical patent/DE2722757B2/de
Withdrawn legal-status Critical Current

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Description

BLUMBACH . WESER . BERGEN · KRAMER ZWSRNER . HIRSCH · BREHM
PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN L I L L I *5 I
Patentconsult Radeckestraße 43 8000 München 60 Telefon (089)883603/833604 Telex 05-712313 Telegramme Pdlenlconsull Patentconsult Sonnenberger Strafle 43 6?00 Wiesbaden Telelon (06121) 5629-13/561998 Telex 04-186237 Telegramme Patentconsull
Western Electric Company
Incorporated
New York, N.Y. 10007, USA Wilson, D. R. 1
Dynamischer Lese-Auffrischdetektor
Die Erfindung betrifft einen Lese-Auffrischdetektor mit einem ersten und zweiten Schallbauteil, die je einen Steueranschluß und einen ersten und zweiten Ausgangsanschluß besitzen, mit einem ersten und zweiten Eingangs/Ausgangsanschluß, wobei der erste Ausgangsanschluß des ersten Schaltbauteils und der Steueranschluß des zweiten Schaltbauteils mit dem ersten Eingangs/Ausgangsanschluß und der erste Ausgangsanschluß des zweiten Schaltbauteils und der Steueranschluß des ersten Schaltbauteils mit dem zweiten Eingangs/Ausgangsanschluß verbunden sind, mit einer Spannungsausgleichschaltung, die an beide Eingangs/Ausgangsanschlüsse angeschaltet ist und periodisch deren Potentiale im wesentlichen ausgleicht, mit einer Spannungseinstellschaltung, die an den zweiten Ausgangsanschluß des ersten und zweiten Schaltbauteils angekoppelt ist und periodisch dessen Potential auf ein vorgewähltes Potential einstellt, und mit einer Einschaltbetätigungseinrichtung, die an den zweiten Ausgangsanschluß des ersten und zweiten Schaltbauteils angeschlossen ist und
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München: R. Kramer Dipl.-Ing. . W. Weser Dipl.-Fhys. Or. rer. nal. ■ P. Hirsili Dipl.-Ing. . H. P. Brehm Dipl.-Chem. Dr. piul. ndl. Wiesbaden: P. G. Blumbcich Dipl.-Ing. . P. Bp-gon Dipl.-Ing. O.-.jur. · G. Zwimer Dipl.-Ing. Dipl W Ing.
periodisch die Stromleitung über das erste und/oder das zweite Schaltbauteil ermöglicht.
Integrierte Siliziumspeicher mit dynamischem, wahlfreiem Zugriff (RAM-Speicher) weisen eine Matrixanordnung von Speicherzellen auf, die je mit sich rechtwinklig kreuzenden Wort- und Bitleitungen verbunden sind. Wenn eine Information auf einer der Bitleitungen gelesen wird, so muß sie festgestellt und normalerweise verstärkt werden. Ein Detektor für diesen Zweck ist im Prinzip ein Multivibrator oder ein Flipflop, bei dem ein Strom von einem Anschluß zum anderen in Abhängigkeit von der Feststellung des Eingangssignals wechselt. Jeder Anschluß ist an einen MOS-Lasttransistor in Reihe mit einem MOS-Schalttransistor verbunden. Das Gate (Steuerelektrode) jedes Schalttransistors ist überkreuz mit dem Drainanschluß des anderen Schalttransistors gekoppelt. An die gemeinsamen Drain-Anschlüsse der Lasttransistoren ist eine Versorgungsgleichspannung gelegt und ein Eingangssignal ist mit einem der Gate-Anschlüsse der Schalttransistoren gekoppelt. Eines der Hauptprobleme dieses Detektors besteht darin, daß der Leistungsverbrauch verhältnismäßig hoch ist, da praktisch immer ein Gleichstrom fließt.
Die Verwendung des MOS-Detektorflipflops in Verbindung mit einer impulsförmigen Versorgungsspannung verringert den Leistungsverbrauch. Im Idealfall sollte die Spannung kurz nach Erreichen des richtigen Ausgangszustandes abgeschaltet werden. Eine Schwierigkeit besteht darin, daß eine ausreichende
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Zeitspanne nach Erzeugung der Ausgangsspannung vorgesehen sein muß, um sicherzustellen, daß tatsächlich der richtige Pegel erreicht ist. Daraus ergibt sich eine Energieverschwendung.
Alternativ sind Detektorschaltungen mit zwei Gruppen von Uberkreuz gekoppelten MOS-Transistoren benutzt worden, um den Leistungsverbrauch automatisch dadurch zu begrenzen, daß alle Gleichstromwege wenigstens zu dem Zeitpunkt unterbrochen werden, zu dem die Ausgangssignale den richtigen Pegel erreichen. Eines der bei einer solchen Art eines Detektors auftretenden Probleme besteht darin, daß die Kompliziertheit und die doppelte Überkreuzkopplung zur praktischen Verwirklichung eine verhältnismäßig große Siliziumfläche benötigt.
Es besteht daher der Wunsch nach einem Lese-Auffrischdetektorverstärker, der dynamisch arbeitet, verhältnismäßig kleinen Leistungsverbrauch hat und nur eine verhältnismäßig kleine Siliziumfläche zur praktischen Verwirklichung benötigt.
Zur Lösung der sich daraus ergebenden Aufgabe geht die Erfindung aus von einem Lese-Auffrischdetektor der eingangs genannten Art und ist dadurch gekennzeichnet, daß erste und zweite, im wesentlichen identische Last-
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Auffrischschaltungen vorgesehen sind# die je ein kapazitives Bauteil mit einem ersten und zweiten Anschluß sowie dritte, vierte und fünfte Schaltbauteile mit je einem Steueranschluß und einem ersten und zweiten Ausgangsanschluß aufweisen, daß der Steueranschluß des dritten Schaltbauteils jeder Last-Auffrischschaltung mit dem ersten Ausgangsanschluß des vierten Schaltbauteils, dem zweiten Ausgangsanschluß des fünften Schaltbauteils und dem zweiten Anschluß des kapazitiven Bauteils verbunden ist, und daß die zweiten Ausgangsanschlüsse des dritten und vierten Schaltbauteils miteinander und mit einem Eingangs/Ausgangsanschluß verbunden sind.
Bei einem Ausführungsbeispiel der Erfindung ist ein Lese-Auffrischdetektor vorgesehen, der im wesentlichen einen ersten und zweiten MOS-Transistor, deren Gate-Anschlüsse überkreuz mit den Drain-Anschlüssen gekoppelt sind (kreuzgekoppeltes Paar), eine Spannungsausgleichschaltung und zv/ei im wesentlichen identische Last-Auffrischschaltungen aufweist, die je drei MOS-Transistoren und einen Kondensator enthalten. In typischer Weise ist jeder Kondensator ein MOS-Transistor, dessen Gate als ein Anschluß und dessen Drain- und Source-Elektrode zusammen als der andere Anschluß dienen.
Die Drain-Anschlüsse des kreuzgekoppelten Paars dienen als Eingangs/Ausgangsanschlüsse. Jeder Eingangs/Ausgangsanschluß ist mit einer getrennten Last-
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Auffrischschaltung verbunden. Die Spannungsausgleichschaltung ist an beide Eingangs/Ausgangsanschlüsse angekoppelt. Die Source-Anschlüsse des kreuzgekoppelten Paars sind zusammen an die Drain-Anschlüsse der beiden anderen Transistoren angekoppelt. Der erste dieser Transistoren wird benutzt, um selektiv das Potential der Source-Anschlüsse des kreuzgekoppelten Paares auf ein vorgewähltes Potential einzustellen. Der zweite Transistor wird benutzt, um eine selektive Stromleitung über einen oder beide Transistoren des kreuzgekoppelten Paares zu ermöglichen.
Die Arbeitsweise des vorgenannten Detektorverstärkers ist die folgende: Am Anfang eines Zyklus wird die Spannungsausgleichschaltung aktiviert, derart, daß die beiden Eingangs/Ausgangsanschlüsse im wesentlichen in ihrem Potential ausgeglichen werden. Praktisch gleichzeitig werden die Source-Anschlüsse des kreuzgekoppelten Paares auf ein Potential eingestellt, das im wesentlichen gleich dem der Eingangs/Ausgangsanschlüsse ist. Dann wird die zur Herstellung der Anfangsbedingungen benutzte Schaltung außer Tätigkeit gesetzt. Anschließend wird ein Eingangssignal 1 oder 0, in typischer Weise das Lesesignal einer Speicherzelle eines dynamischen Speichers mit wahlfreiem Zugriff (RAM) an einen Eingangs/Ausgangsanschluß angelegt, und ein Bezugssignal mit einem Potentialwert in der Mitte zwischen einem 1- und O-Signal wird an den anderen Eingangs/Ausgangsanschluß gegeben. Dadurch wird eine Unsymmetriefür die Potentiale der beiden Eingangs/
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to
Ausgangsanschlüsse bewirkt. Danach wird ein leitender Weg hergestellt, derart, daß einer der Transistoren des kreuzgekoppelten Paares leiten kann und den angekoppelten Eingangs/Ausgangsanschluß entladen kann. Die Stromleitung über einen der Transistoren des kreuzgekoppelten Paares erhöht den Potentialunterschied zwischen den beiden Eingangs/Ausgangsanschlüssen weiter und führt damit zu einer Sperrung oder eines Festhaltens des kreuzgekoppelten Paares. Anschließend wird ein Spannungsimpuls an den Kondensator jeder Last-Auffrischschaltung angelegt. Wenn der Eingangs/Ausgangsanschluß zu Anfang auf den 1-Pegel aufgeladen war, dann wird die an ihn angekoppelte Last-Auffrischschaltung eingeschaltet und der Eingangs/Ausgangsanschluß auf den 1-Potentialpegel zuzüglich einer Schwellenwertspannung aufgeladen und nicht nur auf einen Wert im Bereich einer Schwellenwertspannung für den 1-Pegel. Dadurch wird sichergestellt, daß während des Auffrischens ein voller 1-Pegel zurück in die Speicherzelle geschrieben wird. Wenn das Eingangssignal eine 0 ist, dann schaltet die zugeordnete Last-Auffrischschaltung nicht ein und die 0 wird aufrechterhalten.
Die Last-Auffrischschaltungen können praktisch überall an den Bitleitungen eines RAM angeordnet werden, so daß sich ein großer Spielraum für die konstruktive Auslegung ergibt. Darüberhinaus ist der für die praktische Verwirklichung des Lese-Auffrischdetektorverstärkers erforderliche Siliziumfläche verhältnismäßig klein. Dadurch wird eine Verkleinerung von RAM-Speichern
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bei Anwendung der Erfindung ermöglicht. Schließlich besteht am Ende jedes Betriebszyklus des Lese-Auffrischdetektorverstärkers kein Gleichstromweg und während eines Zyklus tritt nur kurzzeitig eine Stromleitung auf. Demgemäß wird der Leistungsverbrauch verhältnismäßig niedrig gehalten.
Nachfolgend soll die Erfindung anhand der Zeichnung näher beschrieben werden . Es zeigen:
Fig. 1 einen Lese-Auffrischdetektorverstärker entsprechend
einem Ausfuhrungsbeispiel der Erfindung;
Rg. 2 grafisch typische Kurvenformen, die bei dem Aus-
führungsbeispiel gemäß Fig. 1 benutzt werden.
In Fig. 1 ist ein dynamischer Lese-Auffrischdetektorverstärker 10 dargestellt, der die Transistoren Ql bis Q15 enthält. Zur Erläuterung wird angenommen,
«
daß alle Transistoren η-Kanal-MOS-Transistoren sind. Ein MOS-Transistor wird als betätigt oder eingeschaltet angegeben, wenn das Potential seines Gate-Anschlusses mit Bezug auf den Source-Anschluß eine solche Amplitude und Polarität besitzt, daß eine Stromleitung zwischen dem Source- und Drain-Anschluß stattfindet. Dagegen ist ein MOS-Transistor abgeschaltet, wenn das Potential seines Gate-Anschlusses nicht ausreicht oder die falsche Polarität besitzt, um eine Stromleitung zwischen seinem Source- und Drain-
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AZ
Anschluß zu ermöglichen.
Die Drain-Anschlüsse der Transistoren Q3, Q4, Q6, Q8, Q9, Q12undQ13 sind alle an eine Versorgungsspannung VDD (typisch +12 V) angeschlossen. Der Source-Anschluß des Transistors Q7 ist mit einer Versorgungsspannung VSS (typisch 0 V) verbunden. Die Gate-Anschlüsse der Transistoren Q3, Q4, Q5, 06, Q8 und Ql 3 sind alle mit einer Spannungsimpulsquelle PC verbunden. Der Gate-Anschluß des Transistors Q7 ist mit einer Spannungsimpulsquelle Sl gekoppelt. Die Gate-Anschlüsse der Transistoren QIl und QI4 sowie die Drain- und Sourceanschlüsse der Transistoren QIO und Ql5 sind alle mit einer Spannungsimpulsquelle S2 verbunden. Die Source-Anschlüsse der Transistoren Q3, Q9 und QIl sowie die Drain-Anschlüsse der Transistoren Ql, Q5 und der Gate-Anschluß des Transistors Q2 liegen an einem Eingangs/Ausgangsanschluß A. Ein parasitärer Kondensator CA ist zwischen den Eingangs/Ausgangsanschluß A und die Versorgungsspannung VBB (typisch -5 V) geschaltet. Die Source-Anschlüsse der Transistoren Q4, Q5 und Ql2 sowie der Gate-Anschluß des Transistors Ql sind an den Eingangs/Ausgangsanschluß B angeschaltet. Ein parasitärer Kondensator CB liegt zwischen dem Eingangs/Ausgangsanschluß B und der Versorgungsspannung VBB. Die Source-Anschlüsse der Transistoren Ql, Q2 und Q6 sowie der Drain-Anschluß des Transistors Q7 sind mit dem Knotenpunkt C verbunden. Der Source-Anschluß des Transistors Q8, die Gate-Anschlüsse der Transistoren Q9, QIO und der
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Drain-Anschluß des Transistors QIl sind an den Knotenpunkt D angeschlossen. Der Transistor QlO ist als Kondensator geschaltet. Die Gate-Anschlüsse der Transistoren Ql2, Ql5, der Source-Anschluß des Transistors Ql 3 und der Drain-Anschluß des Transistors Q14 sind mit dem Knotenpunkt E verbunden. Der Transistor Ql5 ist als Kondensator geschaltet.
Eine Speicherzelle, beispielsweise die in dem strichpunktiert dargestellten Rechteck 12 enthaltene Speicherzelle ist eine von einer Anordnung von Speicherzellen eines RAM und ist über eine Bit leitung mit dem Eingangs/ Ausgangsanschluß A verbunden.Eine Bezugszelle, beispielsweise die in dem strichpunktiert dargestellten Rechteck 14 enthaltene Zelle ist mit dem Eingangs/Ausgangsanschluß B gekoppelt. Die in dem strichpunktiert dargestellten Rechteck 12 enthaltene Speicherzelle wird üblicherweise als geschaltete Kondensator-Speicherzelle bezeichnet. Sie enthält den Transistor Q18 und einen Kondensator CC. Der Gate-Anschluß des Transistors Ql 8 ist mit einer Wortleitung WL gekoppelt. Ein Anschluß des Kondensators CC liegt am Source-Anschluß des Transistors QI8 und der andere Anschluß des Kondensators ist mit der Versorgungsspannung VDD verbunden. Der Drain-Anschluß des Transistors Ql8 liegt am Eingangs/Ausgangsanschluß A. Die in dem strichpunktiert dargestellten Rechteck 14 enthaltene Bezugszelle weist die Transistoren Ql6, Ql 7 und den Kondensator CD auf. Der Drain-Anschluß des Transistors Ql6 liegt am Eingangs/Ausgangsanschluß B und
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sein Gate-Anschluß ist mit einer Bezugswortleitung WR einer RAM-Speicheranordnung (nicht dargestellt) verbunden. Der Source-Anschluß der Transistoren Q16, Ql 7 und ein Anschluß des Kondensators CD sind zusammengeschaltet. Der zweite Anschluß des Kondensators CD ist mit der Versorgungsspannung VDD und der Gate-Anschluß des Transistors Ql7 ist mit der Versorgungsspannung PC verbunden. Der Drain-Anschluß des Transistors Ql7 liegt an einer Impulsspannungsquelle VMR.
Die in dem Rechteck 12 gezeigte Zelle und ihre Betriebsweise sind bekannt. Wenn der Transistor Ql8 eingeschaltet wird, so wird das Potential des Eingangs/Ausgangsanschlusses A an den Kondensator CC übertragen.. Eine in der Speicherzelle gespeicherte 1 bewirkt, daß deren Kondensator auf ein Potential von etwa VDD abzuglich einer Schwellenwertspannung aufgeladen wird. Eine in der Speicherzelle gespeicherte 0 bewirkt, daß deren Kondensator auf ein Potential von etwa VSS geladen wird. Eine 1 wird in die Speicherzelle 12 durch Einschalten des Transistors Q18 und Anlegen eines Potentials von VDD zuzUglich einer Schwellenwertspannung an den Drain-Anschluß des Transistors Ql8 (Eingangs/Ausgangsanschluß A) geschrieben. Das Auslesen von Informationen aus der Speicherzelle 12 wird dadurch erreicht, daß der Transistor Ql 8 eingeschaltet wird, so daß dessen Drain-Anschluß (Eingangs/Ausgangsanschluß A) sein Potential in Abhängigkeit von der gespeicherten Information (der Spannung des Kondensators CC)
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ändern kann. Das Auslesen erfolgt zerstörend, so daß die ursprunglich gespeicherte Information aufgefrischt/(zurückgeschricben) werden muß. Andernfalls geht sie verloren.
Die im strichpunktiert dargestellten Rechteck 14 enthaltene Bezugszelle beinhaltet im wesentlichen die gleiche Speicherzelle wie die im Rechteck 12. Es ist jedoch der Knotenpunkt zwischen dem Transistor Ql 6 und dem Kondensator CD ebenso wie über den Transistor Q16 auch über den Transistor Ql 7 zugänglich. Eine Information wird in die Bezugszelle 14 in Abhängigkeit von der Spannung des Kondensators CD geschrieben. In typischer Weise wird dieser Kondensator auf eine Spannung aufgeladen, deren Wert in der Mitte zwischen einer 1 und einer 0 liegt, und zwar durch Abschalten des Transistors Ql6 und Einschalten des Transistors Ql 7 sowie Anlegen des richtigen Potentials (VMR) an den Drain-Anschluß des Transistors Ql 7. Das Auslesen wird durch Einschalten des Transistors Ql6 bewirkt, so daß sich das Potential des Drain-Anschlusses des Transistors QI6 (Eingangs/Ausgangsanschluß B) in Abhängigkeit von der in der Bezugszelle 14 gespeicherten Information ändern kann. Die Information in der Speicherstelle 14 wird beim Auslesen zerstört und dadurch wieder hergestellt, daß der Transistor Q17 erneut eingeschaltet und ein geeignetes Potential angelegt wird. Dieses Potential mittleren Wertes sorgt für eine symmetrische Störgrenze, d.h., die Differenzspannung zwischen einem an den Eingangs/Ausgangsanschluß A angelegten Signal 1
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und der cn den Eingangs/Ausgangsanschluß D angelegten Bezugsspannung ist im wesentlichen die gleiche wie zwischen einem an den Eingangs/Ausgangsanschluß A angelegten Signal O und der an den Eingangs/Ausgangsanschluß B angelegten Bezugsspannung. CA und CB stellen die parasitäre Kapazität der Schaltungsanordnung 10 zuzuglich der der gesamten zugeordneten Bitleitung eines RAM (nicht dargestellt) und der an sie angekoppelten Speicherzellen dar. In typischer Weise sind CA und CB wesentlich größer als CC und CD. Demgemäß beträgt bei Einschalten der Transistoren Q16 und Ql 8 die Änderung der Potentialdifferenzen der Eingangs/Ausgangsanschlüsse A und B in typischer Weise nur mehrere hundert Millivolt.
Die Schaltungsanordnung 10 arbeitet wie folgt: Zu Anfang wird PC auf dem Pegel 1 und WL, WR, Sl und S2 werden auf dem Pegel 0 gehalten. Der Anschluß VMR wird auf einem Potential zwischen den Pegeln 1 und 0 gehalten. Dadurch werden die Transistoren Q3, Q4, Q5, Qo, Q8 und QI3 eingeschaltet. Unter diesen Umständen werden der Knotenpunkt D auf VDD abzuglich der Schwellenwertspannung des Transistors QB, der Knotenpunkt E auf VDD abzüglich der Schwellenwertspannung des Transistors Ql3 und der Knotenpunkt C auf VDD abzüglich der Schwellenwertspannung des Transistors Q6 aufgeladen. In typischer Weise haben die Transistoren Q3 und Q4 praktisch die gleiche Schwellenwertspannung, da sie so ausgewählt werden, daß sie die gleiche Geometrie besitzen, und zusammen auf einem einzigen Halblei terplättchen einer integrierten Schaltung erzeugt werden. Jeder Unter-
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"if"
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schied in der Schwellenwertspannung der Transistoren Q3 und Q4 kann bewirken, daß die Eingangs/Ausgangsanschlüsse A und B auf unterschiedliche Potentialwerte eingestellt werden. Der Transistor Q5 stellt sicher, daß die Eingangs/Ausgangsanschlüsse A und B praktisch auf das gleiche Potential eingestellt werden und zwar dadurch, daß die Eingangs/Ausgangsanschlüsse A und B direkt miteinander verbunden werden, wenn der Transistor Q5 eingeschaltet wird.
Bei einem bevorzugten Ausführungsbeispiel der Erfindung ist die Geometrie des Transistors Q5 so gewählt, daß seine Schwellenwertspannung kleiner als die der Transistoren Q3 und Q4 ist. Dadurch wird sichergestellt, daß der Transistor Q5 vor den Transistoren Q3 und Q4 eingeschaltet wird und daß, selbst nachdem die Anschlüsse A und B das Potential VDD abzüglich der Schwellenwertspannung des Transistors Q3 bzw. Q4 erreicht haben, der Transistor Q5 eingeschaltet bleibt. Selbst kleine Unterschiede in der Schwellenwertspannung der Transistoren Q3 und Q4 werden also beseitigt, weil der Transistor Q5 sicherstellt, daß die Eingangs/Ausgangsanschlüsse A und B in ihrem Potential angeglichen werden. Wenn demgemäß die Transistoren Q3, Q4 und Q5 eingeschaltet sind, werden die Eingangs/Ausgangsanschlüsse A und B auf ein Potential von etwa VDD abzüglich der Schwellenwertspannung der Transistoren Q3 oder Q4 (welche von ihnen jeweils niedriger ist) eingestellt. Der Transistor Q5 erhöht demgemäß die
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Empfindlichkeit des Lese-Auffrischdetektorverstärkers 10 dadurch, daß die Eingangssignale etwas kleiner sein können als sie bei Nichtverwendung des Transistors Q5 zulässig wären. Für viele Anwendungen ist jedoch der
Transistor Q5 unnötig und kann weggelassen werden.
Typische Spannungskurven zur Verwendung bei der Schaltung nach Fig. 1 sind in Fig. 2 gezeigt. Zu Anfang werden PC auf VDD und WL, WR, Sl und S2 auf VSS gehalten. Wie oben angegeben, beträgt VDD typisch +12 V und
VSS typisch 0 V. PC wird dann impulsförmig auf VSS gebracht. Dadurch
verbleiben die Eingangs/AusgangsanschlUsse A und B sowie die Knotenpunkte C, D und E schwimmend auf einem Potential von etwa VDD abzüglich einer Schwellenwertspannung. Wie oben bereits erläutert, ist der Wert der Schwellenwertspannung eine Funktion des bzw. der an den jeweiligen Eingangs/ Ausgangsanschluß oder Schaltungsknoten angekoppelten Transistoren. Wenn PC auf VSS ist, werden die Potentiale WL und WR impulsförmig von VSS
auf VDD gebracht. Dadurch werden die Transistoren Q16 und Ql 8 eingeschaltet, so daß die Eingangs/Ausgangsanschlüsse A und B ihr Potential entsprechend der in der Speicherzelle 12 bzw. der Bezugszelle 14 gespeicherten Information ändern.
Nimmt man an, daß die Speicherzelle eine 1 (VDD abzüglich einer Schwellenwertspannung) und die Bezugszelle ein Potential in der Mitte zwischen 1 und
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gespeichert hat, so bleibt der Eingangs/Ausgangsanschluß A auf im wesentlichen VDD abzüglich einer Schwellenwertspannung und der Eingangs/Ausgangsanschluß B wird entladen ouf eine Spannung etwas unterhalb von VDD abzuglich einer Schwellenwertspannung. Demgemäß wird also eine Spannungsdifferenz zwischen den Eingangs/Ausgangsanschlüssen A und B erzeugt.
SI wird dann impulsform ig von VSS auf VDD gebracht. Dadurch schaltet der Transistor Q7 ein, wodurch der Knotenpunkt C sich von VDD abzüglich einer Schwellenwertspannung auf VSS entlädt. Wenn der Knotenpunkt C sich auf VDD abzüglich von zwei Schwellenwertspannungen entladen hat, wird der Transistor Q2 eingeschaltet. Dann beginnt der Eingangs/Ausgangsanschluß B sich in Richtung auf VSS zu entladen. Der Transistor Ql bleibt abgeschaltet, so daß der Eingangs/Ausgangsanschluß A auf VDD abzüglich einer Schwellenwertspannung bleibt. Zu diesem Zeitpunkt ist der Transistor Ql 2 eingeschaltet, so daß ein Strom von VDD Über die eingeschalteten Transistoren Ql 2, Q2 und Q7 nach VSS fließt. Das Verhältnis zwischen den geometrischen Abmessungen der Transistoren Ql 2 und Q2 ist so gewählt, daß der Verstärkungsfaktor von Q2 wesentlich größer als der von QI2 ist. Dadurch wird sichergestellt, daß der Eingangs/Ausgangsanschluß B in seinem Potential etwa um eine Schwellenwertspannung oberhalb von VSS liegt. Diese Bedingung hält den Transistor Ql abgeschaltet, so daß der Eingangs/Ausgangsanschluß A schwimmend auf einem Potential von VDD abzuglich einer SchwelIenwertspannung bleibt.
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ft)
Nach einer gewissen Verzögerung (typisch 15 ns) wird S2 impulsförmig von VSS auf VDD abzüglich einer Schwellenwertspannung gebracht. S2 ist mit den Transistoren QlO, QIl, Q14und Q15 verbunden. Die Transistoren QlO und Ql5 sind beide vorher eingeschaltet worden und wirken demgemäß zu diesem Zeitpunktals Kondensatoren. Wenn die Spannung am Gate-Anschluß des Transistors Ql 4 einen Wert gleich dem Potential des Eingangs/Ausgangsanschlusses B zuzüglich einer Schwellenwertspannung erreicht, so wird der Transistor Ql4 eingeschaltet, und das Potential des Gate-Anschlusses des Transistors Ql 2 (Knotenpunkt E) beginnt in Richtung auf das Potential des Eingangs/Ausgangsanschlusses B abzusinken. Der Transistor Ql2 wird ausgeschaltet und der Eingangs/Ausgangsanschluß B entlädt sich vollständig auf VSS. Zu dem Zeitpunkt, zu dem S2 die Spannung VDD abzüglich einer Schwellenwertspannung erreicht, befindet sich der Eingangs/Ausgangsanschluß A auf einer Spannung von etwa VDD abzüglich einer Schwellenwertspannung. Der Transistor QU, der abgeschaltet worden war, bleibt abgeschaltet, und das Potential des Knotenpunktes D wird auf einen Wert von wenigstens VDD zuzüglich einer Schwellenwertspannung erhöht. Wenn das Potential des Knotenpunktes D auf einen Wert von wenigstens einer Schwellenwertspannung oberhalb von VDD ansteigt, so erhöht sich das Potential des Eingangs/Ausgangsanschlusses A (Source-Anschluß des Transistors Q9) von einem anfänglichen Potential VDD abzüglich einer Schwellenwertspannung auf den Wert VDD. Die endgültigen Potentiale der Eingangs/Ausgangs-
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-tr- 27227S7
anschlüsse A und B betragen daher VDD bzw. VSS. Dadurch wird das Auslesen einer 1 aus der Speicherzelle 12 angegeben. Es werden jetzt die Potentiale der Eingangs/Ausgangsanschlüsse A und/oder B abgefühlt. Der Transistor Ql8 ist zu diesem Zeitpunkt bereits eingeschaltet und sein Drain-Anschluß liegt auf dem Potential VDD. Dadurch wird die Speicherzelle 12 aufgefrischt (rückgeschrieben), und zwar durch Aufladen des Kondensators CC auf VDD abzüglich einer Schwellenwertspannung, d.h., auf eine 1 .
Es sei darauf hingewiesen, daß zu diesem Zeitpunkt keine Gleichstromwege zwischen VDD und VSS vorhanden sind. Demgemäß wird der Gleichstromverbrauch verhältnismäßig niedrig gehalten. Außerdem wird die Störgrenze hoch gehalten, da die Speicherzelle auf VDD abzüglich einer Schwellenwertspannung aufgefrischt wird, weil der Eingangs/Ausgangsanschluß A auf VDD aufgeladen wird, obwohl die aus der Speicherzelle zum Eingangs/Ausgangsan-Schluß A gelesene Information auf VDD abzüglich einer Schwellenwertspannung war.
Es werden jetzt PC, WL, WR, Sl und S2 impulsförmig zurück auf die ursprünglichen Pegel gebracht, und es kann ein neuer Zyklus der Schaltungsanordnung 10 beginnen.
709849/0925
Wenn die in der Speicherzelle 12 gespeicherte Information eine 0 statt eine ist, so wird der Transistor QI eingeschaltet und der Eingangs/Ausgangsanschluß A entlädt sich in Richtung auf VSS. Dadurch wird der Transistor Ql 1 eingeschaltet und entlädt dann den Gate-Anschluß des Transistors Q9, wodurch dieser Transistor ausschaltet. Dann kann sich der Eingangs/Ausgangsanschluß A auf VSS entladen. Der Transistor Ql8 ist zu diesem Zeitpunkt bereits eingeschaltet und sein Drain-Anschluß liegt auf dem Potential VSS. Auf diese Weise wird die Speicherzelle aufgefrischt, weil der Kondensator CC auf das ursprüngliche Potential VSS zurückgebracht wird, eine 0. Der Eingangs/Ausgangsanschluß B wird auf VDD aufgeladen, da der Transistor QI2 eingeschaltet bleibt und der Knotenpunkt E auf wenigstens VDD zuzüglich einer Schwellenwertspannung aufgeladen wird.
Wenn die Speicherzelle 12 eine 1 enthält, wird der Eingangs/Ausgangsanschluß A auf VDD gebracht. Wenn eine 0 gespeichert ist, so wird der Eingangs/Ausgangsanschluß A auf VSS gebracht. In beiden Fällen ist die Arbeitsweise der Schaltungsanordnung 10 so, daß alle möglichen Gleichstromwege zwischen VDD und VSS am Anfang und Ende eines Zyklus unterbrochen werden. Ein Gleichstromweg zwischen VDD und VSS besteht praktisch nur während der vorübergehenden Stromleitung über den Transistor Ql und/oder Q2 sowie die angekoppelten Last-Auffrischschaltungen.
7Ü9849/0925
"JT"
Es wurden vierundsechzig der oben beschriebenen Lese-Auffrischdelekiorverstärker 10 als Teil eines dynamischen n-Kanal-RAM-Speichersystems mit 4096 Bits hergestellt, das auf einem einzigen Siliziumpläftchen einer integrierten Schaltung erzeugt wurde. Jeder Abfühl-Auffrischverstärker wurde
auf einer Halbleiterfläche von etwa 0,017 mm (26 Quadratmil) hergestellt. Das Potential VDD (typisch -5 V) wird an das Halbleitersubstrat angelegt. Der Speicher ist in zwei Anordnungen von 32 χ 64 Speicherzellen unterteilt, die durch die 64 kreuzgekoppelten Paare der Transistoren Ql und Q2 getrennt sind. Die 64 Last-Auffrischschaltungen mit den Transistoren Q8, Q9, QlO und QlI sind oberhalb der ersten Anordnung von Speicherzellen gelegen und mit deren Bitleitungen gekoppelt. Die 64 Last-Auffrischschaltungen mit den Transistoren Ql 2, Ql 3, Ql4 und Ql 5 befinden sich unterhalb der zweiten Anordnung von Speicherzellen und sind mit deren Bitleitungen gekoppelt. Die Spannungen PC, Sl, S2, WL, WR und VMR werden von der Schaltungsanordnung des RAM geliefert. Die Spannung PC, die im allgemeinen als Vorauflade-SpannungsimpuIs bezeichnet wird, wird benutzt, um die Potentiale der Schaltungen des RAM außer denen des Lese-Auffrischdetektorverstärkers 10 einzustellen. Der Aufbau der Last-Auffrischschaltungen und insbesondere das Fehlen einer direkten Kreuzkopplung zwischen ihnen erleichtert die oben erläuterte Auslegung des RAM. Dadurch wird wiederum die Verkleinerung des gesamten Plättchens ermöglicht.
709849/0925
Der Leistungsverbrauch des Lese-Auffrischdetektorverstärkers von MOS-Speichem hoher Kapazität stellt gegenwärtig einen verhältnismäßig großen Teil des Gesamtleistungsverbrauches dar. Der dynamische Betrieb des vorgestellten Lese-Auffrischdetektorverstärkers ermöglicht einen verhältnismäßig niedrigen Leistungsverbrauch des gesamten RAM.
Die beschriebenen Ausführungsbeispiele sollen lediglich die Prinzipien der Erfindung erläutern. Es sind zahlreiche Abänderungen im Rahmen der Erfindung möglich. Beispielsweise können p-Kanal-MOS-Transistoren für die
η-Kanal-MOS-Transistoren eingesetzt werden, falls die Polarität der Versorgungsspannungen und der Spannungs impulse entsprechend geändert wird.
7038A9/0Ü25

Claims (5)

  1. BLUMBACH · WESER · BERGEN ■ KRAMER
    ZWIRNER· HIRSCH ♦ BREHM
    2/22 ··' li /
    PATENTANWÄLTE IN MÜNCHEN UND WIESBADEN
    Patentconsult Radedceslraße 43 8000 München 60 Telefon (089) 883603/883604 Telex 05-212313 Telegramme Patentconsult Patentconsull Sonnenberger Straße 43 6200 Wiesbaden Telefon (06121) 502943/5619V8 Telex 04-186237 Telegramme Palentconsult
    PATENTANSPRÜCHE
    Lese-Auffrischdetektor mit einem ersten und zweiten Schaltbau/teil (z.B. Ql# Q2)# die je einen Steueranschluß und einen ersten und zweiten Ausgangsanschluß besitzen,
    mit einem ersten und zweiten Eingangs/Ausgangsanschluß (z.B. A, B), wobei der erste Ausgangsanschluß des ersten Schaltbauteils und der Steueranschluß des zweiten Schaltbauteils mit dem ersten Eingangs/ Ausgangsanschluß und der erste Ausgangsanschluß des zweiten Schaltbauteils und der Steueranschluß des ersten Schaltbauteils mit dem zweiten Eingangs/Ausgangsanschluß verbunden sind,
    mit einer Spannungsausgleichsschaltung (z.B. Q3, Q4), die an beide Eingangs/Ausgangsanschlüsse angeschaltet ist und periodisch deren Potentiale im wesentlichen ausgleicht,
    mit einer Spannungseinstellschaltung (z.B. Q6), die an den zweiten Ausgangsanschluß des ersten und zweiten Schaltbauteils angekoppelt ist und periodisch dessen Potential auf ein vorgewähltes Potential
    709849/092S
    München: R. Kramer Dipl.-Ing. · W. Weser Dipl.-Pnys. Dr. rer. nal. · P. Hirsch Dipl.-Ing. · H. P. Brehm DIpI -Chem. Dr. phil. nat. Wiesbaden: P. G. Blumbach Dipl.-Ing. · P. Bergen Dipl.-Ing Dr. jur. . G. Zw.rner Dipl.-Ing. Dipl.-W.-Ing.
    ORIGINAL INSPECTED
    einstallt, und
    mit einer Einschalte lofigungseinrichtung (z.B. Q7), die an den zweiten Ausgant^anschluß des ersten und zweiten Schaltbauteils angeschlossen ist und periodisch die Stromleitung über das erste und/oder das zweite Schaltbauteil ermöglicht,
    dadurch gekennzeichnet,
    daß erste und zweite, im wesentlichen identische Last-Auffrischschaltungen (z.B. Q8, QIl; Q12, Ql5) vorgesehen sind, die je ein kapazitives Bauteil (z.B. QlO, Ql5) mit einem ersten und zweiten Anschluß sowie dritte, vierte und fünfte Schaltbauteile (z.B. Q9, Q12; QIl, Q14; Q8, Q13) mit je einem Steueranschluß und einem ersten und zweiten Ausgangsanschluß aufweisen,
    daß der Steueranschluß des dritten Schaltbauteils (Q9, Ql2) jeder Last-Auffrischschaltung mit dem ersten Ausgangsanschluß des vierten Schaltbauteils (QIl, Q14), dem zweiten Ausgangsanschluß des fünften Schaltbauteils (Q8, Ql3) und dem zweiten Anschluß des kapazitiven Bauteils (QH, Ql 5) verbunden ist,
    und daß die zweiten Ausgangsanschlüsse des dritten und vierten Schaltbauteils (Q9, Q12; QIl, Ql4) miteinander und mit einem Eingangs/ Ausgangsanschluß (A, B) verbunden sind.
    7098^9/0925
  2. 2. Detektor nach Anspruch 1, dadurch gekennzeichnet,
    daß die ersten AusgangsanschlUsse des dritten und fünften Schaltbauteih jeder Last-Auffrischschaltung miteinander verbunden sind und daß der Steueranschluß des vierten Schaltbauteils und der erste Anschluß des kapazitiven Bauteils miteinander verbunden sind.
  3. 3. Detektor nach Anspruch 2, dadurch gekennzeichnet,
    daß die Spannungsausgleichsschaltung ein sechstes, siebtes und achtes Schaltbauteil (03, 04, Q5) mit je einem Steueranschluß und einem ersten und zweiten Ausgangsanschluß aufweist, daß die SteueranschlUsse des sechsten, siebten und achten Schaltbauteils miteinander verbunden sind und die ersten AusgangsanschlUsse des sechsten und siebten Schaltbauteils zusammengeschaltet sind, daß der zweite Ausgangsanschluß des sechsten Schaltbauteils mit dem ersten Eingangs/Ausgangsanschluß und dem ersten Ausgangsanschluß des achten Schaltbauteils verbunden ist, und daß der zweite Ausgangsanschluß des siebten Schaltbauteils mit dem zweiten Eingangs/Ausgangsanschluß und dem zweiten Eingangsanschluß des achten Schaltbauteils verbunden ist.
    709849/0925
  4. 4. Detektor noch Anspruch 3, dadurch gekennzeichnet, daß alle Schaltbauteile MOS-Transistoren sind.
  5. 5. Detektor nach Anspruch 4, dadurch gekennzeichnet, daß das kapazitive Bauteil jeder Last-Auffrischschaltung ein MOS-Transistor ist, bei dem der Gate-Anschluß als zweiter Anschluß dient und die Source- und Drain-Anschlüsse zusammengeschaltet sind und als erster Anschluß dienen.
    709849/0925
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