DE2418936A1 - Regenerier- und bewerterschaltung mit einem flipflop - Google Patents

Description

• Regenerier- und BewerterschaLtung mit einem Flipflop Die Erfindung bezieht sich auf eine Regenerier- und Bewerterschaltung nach dem Oberbegriff des Patentanspruches 1.
• Solche Regenerierschaltung werden z.B. für Sin-gransistor-Speicherelemente benötigt. Dabei ist åeweiLs eine Bitleitu1lg mit Jeweils einem Knoten des Flipflops der Regenerierschaltung verbunden. Vor Beginn des Auslesen wird eine Bitleitung a ein Referenzpotential vorgeladen (Precharge). Dieser Vorgang ist im einze@nen in der älteren PatentanmeLdung P 25 07 525.6 (unser Zeichen VPA 7i/7018.) beschrieben.
• Eine Aufgabe der forLxegenden Erfindung besteht darin, eine Schaltung anzugeben, die im Vergleich zu den bekannten Regenerier- und Bewerterschaltungen eine wesentlich höhere Empfindlichkeit aufweist.
• Diese Aufgabe wird durch eine wie eingangs erwähnte Regenerier-und Bewerterschaltung gelöst, die durch die in dem Kennzeichen des Patentansprudhes 1 aufgeführten Merkmale gekennzeichnet ist.
• Ein Vorteil einer erfindungsgemäßen Regenerier- und Bewerterschaltung besteht darin, daX beim Aktivieren des Quertransistor3 während des Umladevorganges zwischen den beiden titleitungskapazitäten keine Entladung zur Masse stattfinden kann, da der Zusatztransistor in diesem Augenblick gesperrt ist.
• Ein weiterer wesentlicher Vorteil der Erfindung besteht darin, daß beim Einschalten des Zusatztransistors eine im folgenden noch genauer beschriebene Vorverstärkung wirksam wird, durch die eine hohe Störsicherheit im Betrieb erreichbar ist.
• Weitere Erläuterungen zur Erfindung und zu deren Ausgestaltungen gehen aus den Figuren und der Beschreibung der Erfindung und der Weiterbildungen hervor.
• Die Figur 1 zeigt das Schaltbild einer erfindungsgemäßen Regenerier- und Bewerterschaltung.
• Die Figur 2 zeigt das Taktprogramm zur Erklärung der Funktionsweise der Schaltung nach der Figur 1.
• Die Elgtiren 5 und 4 zeigen die Schaltbilder weiterer erfindungsgemäßer Regenerier- und BewerterschaLtungen.
• Das Flipflop der Regenerier- und Bewerterschaltung nach der Figur 1 besteht im wesentlichen aus den beiden Schalttransistoren 52 und 42 und den Lastwiderständen 51 und 41. Vorzugsweise werden als Schalttransistoren Feldeffekt-Transistoren verwendet.
• Die Lastwiderstände 51 und 41 sind vorzugsweise ebenfalls Feldeffekt-Transistoren, wobei 4.e Gateanschlüsse dieser Transistoren über den Anschluß 311 gemeinsam ansteuerbar sind.
• Die Source-Elektroden beider Lastwiderstände sind über den gemeinsamen Eingang 8 ansteuerbar. Zwischen den Knoten 1 und 2 der Regenerierschaltung, die mit den Bitleitungen 10 bzw. 20 verbunden sind, ist der Quertransistor 5 angeordnet. Vorzugsweise handelt es sich bei diesem Quertransistor 5 ebenfalls um einen Feldeffekt-Transistor, dessen Gateelektrode über den Anschlup 51 ansteuerbar ist. Der Gateanschluß des Schalttransstors 52 ist mit dem Knoten 2 und der Gateanschluß des Schalttransistors 42 mit dem Knoten 1 verbunden.
• Die beiden Sourceanschlüsse der SchaLttransistoren 52 und 42 sind in dem Punkt 9 eLektrisch verbunden. Zwischen diesem Punkt 9 und dem Anschluß.7, der den einen Anschluß der Versorgungsspannung darstellt, ist erfindungsgemäß der Zusatztransistor 14, der über den Anschluß 141 steuerbar ist angeordnet. Vorzugsweise handelt es sich bei dem Transistor 14 ebenfalls um einen Feldeffekt-Transistor. Die Versorgungsspannung VDD liegt zwischen den Anschlussen 7 und 8 an.
• Vorzugsweise werden als Transistoren 5, 31, 32, 41, 42 und 14 MOS-Feldeffekt-Transistoren verwendet.
• In der Figur 1 ist außerdem ein Ein-Transistor-Speicherelement 21, das aus dem Feideffekt-Transistor 22 und dem dazu in Reihe.
• geschalteten Kondensator 23 besteht, dargestellt. Das Gate des Auswahltransistors 22 ist in dem Punkt 27 mit der Auswahlleitung 26 verbunden und über diese ansteuerbar.
• Im folgenden soll nun im Zusammenhang mit der Figur 2 die Wirkungsweise der erfindungsgemäßen Regenerier- und Bewerterschaltung nach der Figur 1 beschrieben werden. Zunächst wird über den Anschluß 51 mit dem Takt ~ 51 zum Zeitpunkt t1 der Quertransistor 5 Leitend geschaltet. Da zu diesem Zeitpunkt der erfindungsgemäße Zusatztransistor 14 gesperrt ist, wird erreicht, ctaß beim Aktivieren des Quertransistore 5 mit dem Takt ~ 51 ein Umladevorgang zwischen den beiden parasitären Bitieitungskapazitäten 101 und 2U1 stattfindet, wobei sich an den Bitleitungen das ideale Referenzpotential Uref = 0,5 . (US1 + USO) einstellt, da wegen des gesperrten Zusatztransistors 14 keine Entladung zur Masse über die beiden Schalttransistoren 32 und 42 stattfinden kann. Der Wert Uref wird nur näherungsweise erreicht, da auch die parasitäre Source-Drain-Kapazität 142 des Zusatztransistors 14 auf die Spannung U4 = U10/20 - UT aufgeladen werden muß.
• In den oben angegebenen Formeln bedeuten USO und U51 die nach dem Kippen des Flipflops zum Zeitpunkt t6 an den Bitleitungen 10 und 20 anliegenden Spannungen, und UT die Einsatzspannung der Schalttransistoren 32 und 42.
• Nachdem nun die Bitleitungen näherungsweise auf das Potential Uref aufgeladen sind, wird, nachdem zum Zeitpunkt t2 der Quertransistor wieder in den sperrenden Zustand geschaltet wurde, zum Zeitpunkt t #. durch Anlegen des Potentiales 0 26 än die Auswahlleitung 26 beispielsweise der Transistor 22 des Ein- Transistor-Speicherelementes 21 leitend geschaltet. Dies bewirkt, daß die in dem Kondensator 23 dieses Speicherelementes gespeichert Information je nach Art dieser Information die Spannung verändert, Nachdem nun die Information aus dem Speicherelement 21 ausgelesen ist, wird mit Hilfe des Potentiales # 141, das an den Anschluß 141 gelegt wird, zum Zeitpunkt t4 der Zusatztransistor 14 leitend geschaltet. Dadurch bedingt sinkt erfindungsgemäß das Sourcepotential UH der Schalttransistoren 32 und 42 und es wird der Schalttransistor früher leitend, dessen Gate sich auf höherem Potential befindet. Dies bewirkt eine Vorverstärkung, die im folgenden kurz beschrieben wird.
• In der Figur 2 ist das Auslesen und Bewerten einer im Speicherelement 21 gespeicherten "1" dargestellt, wobei beim Auslesen zum Zeitpunkt t5 an der Bitleitung 20 als Lesesignal eine Spnnnungsänderung ii#U auftritt, wobei U20 (t ) = Uref +#U ist.
• Infolge des leitend Schaltens des Zusatztransistors 14 sinkt die Spannung UH und es wird in diesem Fall der Transistor 32 zu leiten beginnen, wenn die Bedingung UH X U20 (t ) - Ug erftillt wird, wobei UT die Einsatzspannung des S;halt--transistors 32 ist. De#2Transistor 42 bleibt währenddessen gesperrt, solange die Bedingung UH >U10 - UT gilt, wobei 32 UT@2 die Einsatzspannung des Schalttransistors 42 ist. Damit ist eine Vergrößerung der Differenz aU' zwischen den Potentialen U10 und U20 verbunden, was eine Verstärkung des Lesesignales bedeutet.
• Nach Aktivieren des Flipflops mit Hilfe des Potentials ~ 311 zum Zeitpunkt t5 kippt es in die der Information entsprechende Lage, wobei wegen des durch die Vorverstärkung vergrößerten Spannungsunterschiedes an den Knoten eine höhere Störsicherheit erreicht wird.
• Wird, wie in der Figur 2 dargestellt, das Potential ~ 311 zum -Zeitpunkt t6 vor dem Potential d 141 zum Zeitpunkt t7 abgeschaltet, so kann sich die vorher auf das Potential U50 aufgeladene Bitleitungskapazität noch zur Gänze über die Schalttransistoren und den Zusatztransistor 14 auf U Volt entladen. Das Potential U51 bleibt dagegen bis aul einen durch parasitäre EoppeL-kapazitäten der Lasttransistoren verursachten SpannungsverLust erhalten. Vorteilhafterweise wird dadurch der Abstand der Informationspotentials vergrbßert.
• Die Figur 3 zeigt ein Schaltbild einer Ausgestaltung der erfindungsgemäßen Regenerier- und Bewerterschaltung. Hier sind die Gateanschlüsse des Zusatztransistors 14 und der lJasttransisi;oren 31 und 41 gemeinsam über den Anschluß 71 ansteuerbar. Durch den Substratsteuereffekt wird der Zusatztransistor 44 früher leitend als die beiden Lasttransistoren 31 und 41 und es ergibt sich wieder die oben bereits erwähnte Vorverstärkung. Dabei wird unter Substratsteuereffekt die Tatsache verstanden, daß bei einem Transistor die Einsatzspannung erhöht wird, wenn anstelle der Substratspannung Usub zwischen Source und Substrat eine effektive Substratspannung U'8ub - Usub + U liegt. Auch bei dem Ausführungsbeispiel nach der Figur 3 bleibt beim Abschalten des Taktes ~ 71 das PotentiaL US1 erhalten, während das Potential USO wegen der beim AbschaBen wirkenden Verzögerung des Zusatztransistors 14 gegen 0 Volt geht.
• pur die beiden Schaltungen nach den Figuren 1 und 3 ist nach Abschalten des Auswahltaktes ~ 26 zum Zeitpunkt t8 der Bewertlmgsvorgang beendet.
• Die Figur 4 zeigt das Schaltbild einer weiteren erfindungsgemäßen Ausgestaltung. Einzelheiten der Figur 4 die bereits im Zusammenhang mit den anderen Figuren beschrieben wurden, tragen die entsprechenden Bezugszeichen. Die Schaltung nach dieser Figur zeigt zwei Zusatztransistoren 35 und 4n, wobei jeweils ein Zusatztransistor in jeweils einem Inverter 2 in der aus der Figur ersichtlichen Weise angeordnet ist. Die beiden Gateanschlüsse der Zusatztransistoren 53 und 43 sind über den gemeinsamen Anschluß S11 durch das Potential ~ 311 ansteuerbar.
• Diese Ausgestaltung einer erfindungsgemäßen Regenerier- und Bewerterschaltung kann wahiwese mit einer der beiden oben beschriebenen Ansteuerarten betrieben werden.
• 6 Patentansprüche 4 Figuren

Claims (6)

1. P a t e n t a n s p r ü c h e Regenerier- und Bewerterschaltung mit einem Flipflop mit zwei rückgekoppelten Inverterstufen, wobei jeweils eine Inverterstufe aus einem Schalttransistor und aus einem Lastelement besteht, und wobei jeweils ein Lastelement mit einem Anschluß zum Anlegen der Versorgungsspannung verbunden ist, und mit einem Quertransistor zwischen zwei Flipflopknoten, wobei wenigstens eine Bitleitung mit einemKnoten des Flipflops verbunden ist, d a d u r c h g e k e n n z e i c h n e t , daß zwischen einem Source-Anschluß wenigstens eines Schalttransistors (32, 42) und dem anderen Anschluß (7) zum-Anlegen der Versorgungsspannung wenigstens ein Zusatztransistor (14) vorgesehen ist.
2. 2. Regenerier- und Bewerterschaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die Sourceanschlüße der Schalttransistoren in einem Punkt (9) elektrisch miteinander verbunden sind und daß der Zusatztransistor, der über den Gateanschluß (141) steuerbar ist, zwischen åiesem Punkt (9) und dem anderen Anschluß (7) angeordnet ist, und daß die Gateanschluß der Lasttransistoren (31, 41) gemeinsam über einen Anschluß (311) ansteuerbar sind.
3. 3. Regenerier- und Bewerterschaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Sourceanschlüße der Schalttransistoren in einem Punkt (9) mitejnander elektrisch verbunden sind, daß der Zusatztransistor zwischen diesem Punkt (9) und dem anderen Anschluß (7)angeordnet ist, und daß der Gateanschluß des Zusatztransistors mit dem Punkt in dem die Gateanschlüsse der Lasttransistoren verbunden sind in Verbindung steht, so daß die Lasttransistoren und der Zusatztransistor gemeinsam ansteuerbar sind.
4. 4. Regenerier- und Bewerterschaltung nach Anspruch 1, dadurch g e k e n n z e i c h n e t , daß in Jedem Inverterzweig jeweils in Reihe zu einem Schalttransistor Jeweils ein Zusatztransistor angeordnet ist, daß die Sourceanschlüsse beider Zusatztransistore gemeinsam mit dem anderen Anschluß verbunden sind, daß die Gateanschlüsse der Zusatztransistoren gemeinsam in einem Punkt (311) verbunden und ueber diesen ansteuerbar sind; und daß die Gate anschlüsse der Lasttransistoren gemeinsam über den Punkt (311) ansteuerbar sind.
5. 5. Regenerier- und Bewerterschaltung nach einem der Ansprüche 1 bis dadurch g e k e n n z e i c h n e t , daß als Lastransistoren (51, 41), als Schalttransistoren (52, 42) und als Zusatztransistoren (14, nS, 4@) MOS-Fel deffekt-Transistoren verwendet sind.
6. 6. Verfahren zum Betrieb einer Regenerier- und Bewerterschaltung nach einem der Anspruche 1 bis 5, dadurch g e k e n n -z eichnet , daß durch leitend Schalten des Quertransistors (5) (Zeitpunkt t1) an den Bitleitungen (10 bzw. 20) eine Referenzspannung Uref eingestellt wird, daß nachdem der Quertransistor (5) sperrend geschaltet ist (Zeitpunkt t2) über eine Auswahileitung (26) der Auswahltransistor (22) eines Speicherelementes (21) leitend geschaltet wird, so daß die Information des Kondensators dieses Speicherelementes auf die Bitleitung (20) fließt (Zeitpunkt t3), daß anschlißend der Zusatztransistor (14) leitend geschaltet wird, wodurch eine Vorverstärkung erreicht wird, (Zeitpunkt t4), daß nach leitend Schalten der Lasttransistoren (31, 41) (Zeitpunkt t5) an den Bitleitungen die vorverstärkten Potentiale USO bzw. Usj anliegen, daß die Lasttransistoren (31, 41) vor dem Zusatztransistor (14) sperrend geschaltet werden (Zeitpunkt t6), so daß sich die auf das Potential USO aufgeladene -Bitleitungskapazität noch zur Gänze auf 0 Volt entladen kann, und daß das Potential U51 erhalten bleibt.