DE2801255A1 - Bewerterschaltung fuer halbleiterspeicher - Google Patents

Description

• Bewerterschaltung für Halbleiterspeicher.
• Die Erfindung bezieht sich auf eine Bewerterschaltung für Halbleiterspeicher nach dem Oberbegriff des Patentanspruchs 1.
• Solche Bewerterschaltungen werden z. B. für Halbleiterspeicher mit Ein-Transistor-Speicherelementen benötigt, um die gespeicherte Information regenerieren und auslesen zu können. Bei symmetrischer Anordnung der Speicherelemente eines solchen Halbleiterspeichers sind Bewerterschaltungen nach dem Prinzip des Flipflops besonders gut geeignet, vergl. z. B. IEEE Journal of Solid-State Circuits, Oct. 75, Vol. SC-10, pp. 255 - 261, Foss R.C., Harland R.: Peripheral Circuits fcr One-Transistor-Cell-RAN' 5." Diese Bewerterschaltungen müssen so dimensioniert werden, daß die Knotenkapazitäten des Flipflops wegen des bei Halbleiterspeichern äußerst geringen Nutz-Störsignal- Verhältnisses schnell umgeladen werden können. Für kleine ne Umladezeiten müssen daher die Schaltelemente entsprechend groß dimensioniert werden, was zu einer entsprechend hohen Verlustleistung führt. Eine hohe Verlustleistung bedingt Jedoch bei Speichern mit einer großen Anzahl von Bewerterschaltungen, wie sie beispielsweise bei einem 64 K-Speicherbaustein vorkommt - hier sind 500 bis 1000 Bewerterschaltungen aufzuwenden -, thermische Probleme. Bewerterschaltungen, die den Vorteil kurzer Schaltzeiten mit dem Vorteil geringer Verlustleistungen vereinen, konnten bisher nur in CMOS-Technik realisiert werden.
• Bekannten Schaltungen dieser Art haftet Jedoch der Nachteil an, daß die zur Verfügung stehende Spannung an den Flipflop-Knoten um die Jeweilige Einsatzspannung der Lasttransistoren innerhalb des Flipflops vermindert ist.
• Dadurch ergeben sich wiederum aufgrund des geringen Nutz-Störsignal-Verhältnisses Probleme, wenn eine aus anderen Gründen günstige kleine Versorgungsspannung für den Speicherbaustein vorgesehen ist. Bei einer Versorgungsspannung von 12 Volt, die bisher bei Halbleiterspeichern üblich ist, sind Probleme dieser Art nicht gravierend.
• Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die Vorteile bekannter CMOS-Bewerterschaltungen durch eine Schaltungsanordnung zu erreichen, die die bekannten Nachteile der CMOS-Technik, nämlich relativ hohe Herstellungskosten und eine relativ geringe Packungsdichte vermeidet. Darüber hinaus soll das Verwenden einer kleineren Versorgungsspannung ermöglicht sein.
• Diese Aufgabe wird durch eine wie eingangs erwähnte Bewerterschaltung gelöst, die durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gekennzeichnet ist.
• Ein Vorteil der erfindungsgemäßen Bewerterschaltung besteht darin, daß eine hohe Schaltgeschwindigkeit bei geringer Verlustleistung und unter Verwendung einer kleinen Versorgungsspannung durch eine kostengünstige Technik, die außerdem eine große Packungsdichte erlaubt, realisierbar ist.
• Die vorliegende Erfindung wird im folgenden anhand mehrerer, Ausführungsbeispiele für die Erfindung zeigender Figuren erläutert.
• Fig. 1 zeigt den grundsätzlichen Aufbau der erfindungsgemäßen Bewerterschaltung, die aus zwei Teilschaltungen besteht. Es ist ein Bewerter B und Je Bitleitung eine Ladeschaltung L vorgesehen.
• Fig. 2 zeigt ein Ausführungsbeispiel für die erfindungsgemäße Bewerterschaltung m4 teinem Bewerter B, Trenn-TranSsbren TT', TT" und Jeweils aus einem Steuer-Transistor T1', T1 ", einem Lade-Transistor T2', T2 " sowie einem bootstrap-Kondensator CBS', CBS" gebildeten Ladeschaltungen.
• Fig. 3 zeigt ein Impulsdiagramm der für die in Fig. 2 gezeigten Bewerterschaltung erforderlichen Takte, nämlich einen Vorbereitungs-Takt 01, einen Lade-Takt ~2 und einen Durchschalte-Takt #3.
• Fig. 4 zeigt ein weiteres Ausführungsbeispiel für die erfindungsgemäße Bewerterschaltung, bei dem das Zuführen des Lade-Taktes 02 unnötig ist.
• Fig. 5 zeigt eine Weiterbildung der in Fig. 4 gezeigten Bewerterschaltung, bei der zur Erhöhung des Spannungshubes an den Flipflop-Knoten das Versorgungsspannungspotential UDD oder das Masse- potential 0 über Eins-Schalter TL2', TL2" oder Null-Schalter TL3', TL3" anlegbar ist.
• Fig. 6 zeigt ein weiteres Ausführungsbeispiel für die erfindungsgemäße Bewerterschaltung, bei dem im Vergleich zu der in Fig. 2 gezeigten Bewerterschaltung eine andere Anordnung der Transistoren gewählt ist.
• Wie bereits erwähnt, neigt Fig. 1 den grundsätzlichen Aufbau der erfindungsgemäßen Bewerterschaltung. Im Gegensatz zu bekannten Schaltungsanordnungen wird bei der erfindungsgemäßen Bewerterschaltung der gesamte Bewertungsvorgang in zwei Schritte, nämlich "Bewerten" und laden der Bitleitung" aufgeteilt. Der Bewerter B steuert die erste bzw. zweite Ladeschaltung L' bzw. Lt' zum Aufladen der ersten bzw. zweiten Bitleitung 3L' bzw.
• Bs''. Für den Fall, daß der Ausgang des Bewerters B mit dem Eingang identisch ist - dies ist bei einem Flipflop der Fall - , wird der Ausgang des Flipflops und der Ausgang der ersten bzw. zweiten Ladeschaltung L' bzw. L" durch einen ersten bzw. zweiten Trenn-Transistor TT' bzw. TT" getrennt. Die Trenn-Transistoren bieten den Vorteil, daß der Bewerter B, nämlich das Flipflop, nur kleine Ströme schalten muß, da der Ladevorgang von dem Flipflop nur gesteuert, nicht Jedoch selbst durchgeführt wird. Daraus ergibt sich eine geringe Verlustleistung und ein geringer Platzbedarf. Grundsätzlich kann der Bewerter B durch Jede bekannte Schaltungsanordnung, vorzugsweise Jedoch nach dem Flipflop-Prinzip realisiert werden. Der durch den Bewerter 3 lediglich gesteuerte Ladevorgang kann durch die Ladeschaltungen L', L" durch eine geeignete Schaltungsstruktur, z. B. durch das Schalten im bootstrap-Betrieb schnell abgewickelt werden.
• Das in Fig. 2 gezeigte Ausführungsbeispiel für die erfindungsgemäße Bewerterschaltung sieht solche Ladeschaltungen mit bootstrap-Betrieb vor. Der Bewerter B ist symmetrisch über einen ersten Trenn-Transistor TT' an eine erste Bitleitung BL' und über einen zweiten Trenn-Transistor TTH an eine zweite Bitleitung bs> anschaltbar. Die Gates der beiden Trenn-Transistoren TT', TT" sind an eine gemeinsame Taktleitung angeschlossen, über die ein Durchschalte-Takt P13 zugeführt wird. An die beiden Ausgänge des Bewerters B sind die Gates eines ersten Steuer-Transistors T1' und eines zweiten Steuer-Transistors T1 " angeschlossen. Die Drain-Anschlüsse dieser beiden Steuer-Transistoren T1', T1 " sind an eine weitere gemeinsame Taktleitung angeschlossen, über dfe ein Vorbereitungs-Takt ~1 zuführbar ist. Die Source-Anschlüsse der beiden Steuer-Transistoren T1', T1 " sind jeweils mit dem Gate des ersten Lade-Transistors T2' bzw. des zweiten Lade-Transistors T2" verbunden. Die Drain-Anschlüsse dieser beiden Lade-Transistoren T2', T2 " sind an eine andere gemeinsame Taktleitung angeschlossen, über die ein Lade-Takt ~2 zuführbar ist. Bei den beiden Lade-Transistoren T2', T2" 1sind in an sich bekannter Weise bootstrap-Kondensatoren CBS', CBS" angeordnet. Die Source-Anschlüsse der beiden Lade-Transistoren T2', T2" sind Jeweils mit der zugehörigen Bitleitung BL' bzw. BL" verbunden. Die beiden Trenn-Transistoren TT', TT" sind zur Erhöhung der Empfindlichkeit der Bewerterschaltung so angesteuert,daß sie als BBD-Transistoren wirken. Die Wirkungsweise solcher BBD-Transistoren ist an sich bekannt, vergl. z. B. Heller L.G., Spampinato O-.P., Ying L.Y.: High-Sensitivity Charge Transfer sensesnmplifier, ISSCC Digest of Technical Papers, Feb. 75, pp. 112 bis 143.
• Das für die in Fig. 2 gezeigte Bewerterschaltung erforderliche Taktprogramm ist, wie bereits erläutert, in Fig. 3 gezeigt. Ein gerade laufender Bewertungsvorgang, bei dem die Trenn-Transistoren TT', TT" mit Hilfe des Durchschalte-Taktes ~3 leitend geschaltet sind, wird zum Zeitpunkt t1 beendet. Der Vorbereitungs-Takt #1, der einen der bootstrap-Kondensatoren CBS' bzw. CBS" lädt, setzt zum Zeitpunkt t2 ein. Je nach dem Schaltzustand des Bewerters B, der die Gate-Spannungen der Steuertransistoren T1', T1 " bestimmt, wird das Gate des einen Ladetransistors T2' oder des anderen Lade-Transistors T2' an Spannung gelegt, wodurch entweder der eine oder der andere Lade-Transistor leitend geschaltet wird. Zum Zeitpunkt t3 wird der Lade-Takt ~2 hochgeschaltet. Dadurch wird entweder die erste Bitleitung BL' über den Lade-Transistor T2' oder. die zweite Bitleitung BL" über den Lade-Transistor T2" geladen. Die vorteilhafte Anordnung der bootstrap-Kondensatoren CBS' bzw. CBS1, sorgt dabei für eine hohe Steuerspannung an den Gates der Lade-Transistoren, womit die Ladezeit der Bitleitungen kurz ist und andererseits der gesamte Spannungshub des Lade-Taktes ~2 auf die Jeweilige Bitleitung zu übertragen ist.
• Da der Bewerter B gemäß der in Fig. 2 gezeigten Schaltungsanordnung nur mit einer geringen Kapazität belastet ist, nämlich mit der Jeweiligen Gate-Kapazität der Steuer-Transistoren T1', T1 ", kann er mit minimalem Flächenbedarf realisiert werden, so daß die Gesamtschaltung wesentlich kleiner ist als bekannte Bewerterschaltungen mit ähnlichen Schaltzeiten. Außerdem wird durch diese Maßnahme weniger statische Leistung verbraucht. Die in der Fig. 2 gezeigte einfache Schaltung bedingt allerdings eine relativ hohe Leistung des Taktgenerators, der den Lade-Takt ~2 erzeugt.
• Fig. 4 zeigt, wie bereits erwähnt, ein Ausführungsbeispiel für die erfindungsgemäße Bewerterschaltung, bei dem der Lade-Takt ~2 durch Anlegen eines festen Potentials, z. B. des Versorgungsspannungspotentials UDD unnötig ist.
• Das Einsparen des Lade-Taktes ist dadurch ermöglicht, daß der bootstrap-Kondensator CBS' bzw. CBS" Jeweils zwischen der Bitleitung BL' bzw. BL'' und der Gate-Elektrode des betreffenden Lade-Transistors T2' bzw.
• T2" geschaltet ist.
• Fig. 5 zeigt, wie bereits erläutert, ein weiteres Ausführungsbeispiel für die erfindungsgemäße Bewerterschaltung. Die hier gezeigte Schaltung ist m Vergleich zu den in Fig. 2 und Fig. 4 gezeigten Schaltungen relativ aufwendig. Es sind außer dem Bewerter B und den beiden Trenn-Transistoren TT', TT jeder Bitleitung BL' bzw. BL" Je ein Steuer-Schalter TL1' bzw. TL1'',ein Eins-Schalter TL2' bzw. TL2" und ein Null-Schalter TL3' bzw. TT-3" zugeordnet. Diese Schaltungsanordnung bietet den Vorteil, daß nicht nur der eine Ausgang des Bewerters B auf das Versorgungsspannungspotential UDD aufgeladen wird, sondern daß auch der Jeweils andere Ausgang des Bewerters B auf Null-Potential abgesenkt wird.
• Fig. 6 zeigt, wie bereits erwähnt, ein weiteres Ausführungsbeispiel für die erfindungsgemäße Bewerterschaltung, bei dem im Vergleich zu der in Fig. 2 gezeigten Schaltungsanordnung eine andere Anordnung der Steuer-Transistoren gewählt ist. Es sind nämlich die Gate- und Drain-Anschlüsse der Steuer-Transistoren gegenüber der in Fig. 2 gezeigten Schaltung vertauscht. Die Wirkungsweise der in Fig. 6 gezeigten Schaltung entspricht im Prinzip der der in Fig. 2 gezeigten Schaltung. Das in Fig. 3 gezeigte Impulsdiagramm ist damit auch auf die Schaltung gemäß Fig. 6 anwendbar. Gegenüber der in Fig. 2 gezeigten Bewerterschaltung <rg1t efieh ein günstigeres layout.
• 8 Patentansprüche 6 Figuren

Claims (8)

1. Patentanspriiche. 1.

   ii3 Bewerterschaltung für Halbleiterspeicher, insbesondere symmetrisch strukturierte Halbleiterspeicher mit Ein-Transistor-Speicherelementen, mit einem vorzugsweise als Flipflop realisierten Bewerter, wobei wenigstens eine Bitleitung des Halbleiterspeichers mit einem vorzugsweise einen Flipflop-Knoten bildenden Signaleingang/-ausgang des Bewerters verbunden ist, d a d u r c h g e k e n n z e i c h n e t , daß Jeweils zwischen eine Bitleitung (BL', BL" ) und den betreffenden Signaleingang/-ausgang des 3ewerters (B) ein Trenn-Transistor (TT', TT") geschaltet ist, daß wenigstens eine Ladeschaltung (L', L" ) vorgesehen ist, die mit einem Steuereingang an den betreffenden Signaleingang/-ausgang des Bewerters (B) angeschlossen ist und deren Ausgang mit der betreffenden Bitleitung (BL', BL") verbunden ist, und daß mehrere Taktleitungen (TL) vorgesehen sind, denen zum Zwecke eines in mehrere Schritte zu unterteilenden Bewertungsvorganges zeitlich versetzte Taktimpulse zuzuführen sind.
2. 2. Bewerterschaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß eine erste Bitleitung (BL') über einen ersten Trenn-Transistor (TT') mit einem der beiden Signaleingänge/-ausgänge und eine zweite Bitleitung (BL") über einen zweiten Trenn-Transistor (TT'') mit dem anderen der beiden Signaleingänge/ -ausgänge des Bewerters (B) verbunden ist, daß die Gates des ersten Trenn-Transistors (TT') und des zweiten Trenn-Transistors (TT") an eine gemeinsame Taktleitung angeschlossen sind, daß eine erste Ladeschaltung (L') und eine zweite Ladeschaltung (L" ) vorgesehen sind, welche Ladeschaltungen (L', L" ) Jeweils aus einem Steuer-Transistor (T1', T111), einem Lade-Transistor (T2', T2" ) und einem bootstrap-Kondensator (CBS', CBS") gebildet sind, daß das Gate des Steuer-Transistors (T1') der ersten Ladeschaltung (L') an eine der Elektroden des ersten Trenn-Transistors (TT') und damit an den einen der beiden Signaleingänge/-ausgänge des Bewerters (B) und das Gate des Steuer-Transistors (T1 ") der zweiten Ladeschaltung (L'2) an eine der Elektroden des zweiten Trenn-Transistors (TT) und damit an den anderen der beiden Signaleingänge/-ausgänge des Bewerters (B) angeschlossen sind, daß Jeweils eine Elektrode der Steuer-Transistoren (T1', T1 " ) an eine weitere gemeinsame Taktleitung angeschlossen ist, daß die andere Elektrode des Steuer-Transistors (T1' bzw. T1") mit dem Gate des Lade-Transistors (T2' bzw. T2'2) verbunden ist, daß Jeweils eine Elektrode der Lade-Transistoren (T2', T2") mit einer zusätzlichen gemeinsamen Taktleitung verbunden ist, daß die andere Elektrode des Lade-Transistors (T2' bzw. T2" ) an die betreffende Bitleitung (BL' bzw. Bs'') angeschlossen ist und daß der bootstrap-Kondensator (CBS' bzw. CBS1,) jeweils in an sich bekannter Weise an das Gate bzw. eine der Elektroden des Lade-Transistors (T2' bzw. T2" ) angeschlossen ist.
3. 3. Bewerterschaltung nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , daß die Gates der Steuer-Transistoren (T1', T1 ") an die weitere gemeinsame Taktleitung angeschlossen sind und daß Jeweils eine der Elektroden eines der Steuer-Transistoren (T1' bzw.

   T1 ") mit einer der Elektroden des jeweils betreffenden Trenn-Transistors (TT' bzw. TT") und damit mit dem Jeweils betreffenden Signaleingang/-ausgang des Bewerters (B) verbunden ist.
4. 4. Bewerterschaltung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t daß die zusätzliche gemeinsame Taktleitung auf ein festes Potential gelegt ist.
5. 5. Bewerterschaltung nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t , daß das feste Potential das Versorgungsspannungspotential (UDD) ist.
6. 6. Bmerterschaltung nach Anspruch 4 oder 5, d a -d u r c h g e k e n n z e i c h n e t , daß der bootstrap-kondensator (CBS' bzw. CBS") mit einem seiner Beläge statt an die zusätzliche gemeinsame Taktleitung an die dem betreffenden Lade-Transistor (T2' bzw. T2' t ) zugeordnete Bitleitung (BL' bzw. BL") angeschlossen ist.
7. 7. Bewerterschaltung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß Jeder Bitleitung (3L' bzw. BL'') eine Jeweils aus einem Steuer-Schalter (TL1' bzw. TL''), einem Eins-Schalter (TL2' bzw. Tal2'') und einem Null-Schalter (TL3' bzw. TL3'') gebildete Ladeschaltung (L' bzw. L" ) zugeordnet ist, daß die Gates der Steuer-Schalter (TL1', TL1t') an die Signaleingänge/-ausgänge des Bewerters (B) angeschlossen sind, daß Jeweils eine Elektrode des einen bzw. des anderen Steuer-Schalters (TL1' bzw. TL1 " ) mit dem Gate des zugeordneten Eins-Schalters (TL2' bzw. TL2") und dem Gate des zugeordneten Null-Schalters (TL3' bzw. TL3'') verbunden ist, daß Jeweils eine Elektrode des einen bzw.

   des anderen Eins-Schalters (TL2' bzw. TL2") auf ein den Binärwert ~1" repräsentierendes erstes Potential (z. B. UDD) und Jeweils eine Elektrode des einen bzw.

   des anderen Null-Schalters (TL3' bzw. TL3'') auf ein den Binärwert "O" repräsentierendes zweites Potential (z. B. 0) gelegt sind und daß die jeweils andere Elektrode des einen bzw. des anderen Eins-Schalters (TL2' bzw.

   TL2") mit der der betreffenden Ladeschaltung (L' bzw.

   L" ) zugeordneten Bitleitung (BL' bzw. BL") und die Jeweils andere Elektrode des einen bzw. des anderen Null-Schalters (TL3' bzw. TL3'') mit der der Jeweils anderen Ladeschaltung (L" bzw. L') zugeordneten Bitleitung (BL'1 bzw. BL') verbunden sind, so daß die Bitleitungen (BL', BL1,) mit Hilfe eines über eine gemeinsame Taktleitung und den einen bzw. den anderen Steuer-Schalter (TL1' bzw. TLI' 1)dem Gate des Jeweils zugeordneten Eins-Schalters (TL2' bzw. TL2") und dem Gate des Jeweils zugeordneten Null-Schalters (TL3' bzw. TL3It) zuzuführenden Taktes (#1) entsprechend den Ausgangssignalen des Bewerters (B) auf das Jeweils betreffende, den Binärwert 1 repräsentierende erste Potential (z. B. UDD) bzw. den Binärwert "O" repräsentierende zweite Potential (z. B. 0) legbar sind.
8. 8. Bewerterschaltung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t daß MOS-Transistoren entweder nur des einen oder nur des anderen Leitungstyps zu verwenden sind.