DE2722757B2 - - Google Patents
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Description
Die Erfindung betrifft einen Lese-Auffrischdetektor mit einem ersten und zweiten Schaltelement, die je eine
Steuerelektrode und eine erste und zweite Hauptelektrode besitzen, mit einem ersten und zweiten Eingangs/
Ausgangsanschluß, wobei die erste Hauptelektrode des ersten Scnaltelements und die Steuerelektrode des
zweiten Schaltelements mit dem ersten Eingangs/Ausgangsanschluß und die erste Hauptelektrode des
zweiten Schaltelements und die Steuerelektrode des ersten Schaltelement mit dem zweiteir Eingangs/Ausgangsanschluß verbunden sind, mit einem Schaltelement, das mit der zweiten Hauptelektrode des ersten
und zweiten Schaltelements verbunden ist und periodisch deren Potential durch Anschaltung an eine
Spannungsquelle auf ein vorgewähltes Potential einstellt, mit einem an die zweite Hauptelektrode des
ersten und zweiten Schaltelementes angeschlossenen Schaltelement, das periodisch die Stromleitung über das
erste und/oder das zweite Schaltelement ermöglicht und mit einer ersten und einer im wesentlichen
identischen zweiten Nachladeschaltung, die je einen Kondensator mit einem ersten und zweiten Anschluß
sowie ein drittes, viertes und fünftes Schaltelement mit je einer Steuerelektrode und einer ersten und zweiten
Hauptelektrode aufweisen.
Integrierte Siliziumspeicher mit dynamischem, wahlfreiem Zugriff (RAM-Speicher) weisen eine Matrixanordnung von Speicherzellen auf, die je mit sich
rechtwinklig kreuzenden Wort- und Bitleitungen verbunden sind. Wenn eine Information auf einer der
Bitleitungen gelesen wird, so muß sie festgestellt und normalerweise verstärkt werden. Ein Detektor für
diesen Zweck ist im Prinzip ein Flip-Flop, bei dem ein Strom von einem Anschluß zum anderen in Abhängigkeit von der Feststellung des Eingangssignals wechselt
Jeder Anschluß ist an einen MOS-Lasttransistor in Reihe mit einem MOS-Schalttransistor verbunden. Das
Gate (Steuerelektrode) jedes Schalttransistors ist überkreuz mit dem Drainanschluß des anderen Schalttransistors gekoppelt. An die gemeinsamen Drain-Anschlüsse der Lasttransistoren ist eine Versorgungsgleichspannung gelegt und ein Eingangssignal ist mit
einem der Gate-Anschlüsse der Schalttransistoren gekoppelt Eines der Hauptprobleme dieses Detektors
besteht darin, daß der Leistungsverbrauch verhältnismäßig hoch ist da praktisch immer ein Gleichstrom
fließt
Die Verwendung des MOS-Detektor-Flip-Flops in
Verbindung mit einer impulsförmigen Versorgungsspannung verringert den Leistungsverbrauch. Bei einer
bekannten Schaltungsanordnung (DE-OS 24 18 936) ist
dazu ein Zusatztransistor vorgesehen, der als Einschaltbetätigungseinrichtung arbeitet und das Flip-Flop zu
möglichen Zeitpunkten ausschaltet
Ein Lese-Auffrischdetektor muß, da das Lesen zerstörend erfolgt, eine Regenerierung oder Auffrischung durchführen. Eine bekannte Schaltungsanordnung (DE-OS 24 30 690), von der die Erfindung ausgeht,
weist dazu mit den Flip-Flop-Knotenpunkten verbundene Nachladeschaltungen auf.
Der Erfindung liegt die Aufgabe zugrunde, den
Aufwand für einen Lese-Auffrischdetektor zu verringern find insbesondere die für die praktische Verwirkung der Nachladeschaltungen erforderliche Siliziumfläche klein zu halten.
Zur Lösung der Aufgabe geht die Erfindung aus von
einem Lese-Auffrischdetektor der eingangs genannten Art und ist dadurch gekennzeichnet, daß die Steuerelektrode des dritten Schaltelements jeder Nachladeschaltung mit der ersten Hauptelektrode des vierten
Schaltelements, der zweiten Hauptelektrode des fünften
Schaltelements und einem Anschluß des Kondensators verbunden ist, daß die zweiten Hauptelektroden des
dritten und vierten Schaltelements miteinander und mit einem Eingangs/Ausgangsanschluß verbunden sind, und
daß der andere Anschluß des Kondensators und die Steuerelektrode des vierten Schaltelements an impulsförmige Spannungen und die erste Hauptelekt- 'e des
dritten und fünften Schaltelements an Gleichspannungen anschaltbar sind.
Gegenüber der bekannten Schaltungsanordnung sind für die Nachladeschaltung entsprechend der Erfindung
nur vier Schaltelemente erforderlich und außerdem wird nur eine Versorgungsspannungsqueile benötigt
Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche.
Die Arbeitsweise eines Ausführungsbeispiels der Erfindung ist die folgende: Am Anfang eines Zyklus
wird die Spannungsausgleichsschaltung aktiviert, derart,
daß die beiden Eingangs/Ausgangsanschlüsse im wesentlichen m ihrem Potential ausgeglichen werden.
Praktisch gleichzeitig werden die Source-Anschlüsse des kreuzgekoppelten Paares auf ein Potential eingestellt, das im wesentlichen gleich dem der Eingangs/Ausgangsanschlüsse ist Dann wird die zur Herstellung der
Anfangsbedingungen benutzte Schaltung außer Tätigkeit gesetzt Anschließend wird eil Eingangssignal 1
oder 0, in typischer Weise das Lesesignal einer Speicherzwelle eines dynamischen Speichers mit wahlfreiem Zugriff (RAM) an einen Eingangs/Ausgangsanschluß gelegt, und ein Bezugssignal mit einem
Potentialwert in der Mitte zwischen einem 1- und O-Signal wird an den anderen Eingangs/Ausgangsanschluß gegeben. Dadurch wird eine Unsymmetrie für die
Potentiale der beiden Eingangs/Ausgangsanschlüsse bewirkt Danach wird ein leitender Weg hergestellt,
derart, daß einer der Transistoren des kreuzgekoppelten Paares leiten kann und den angekoppelten
Eingangs/Ausgangsanschluß entladen kann. Die Stromleitung Ober einen der Transistoren des kreuzgekoppelten Paares erhöht den Potentialunterschied zwischen
den beiden Eingangs/Ausgangsanschlfissen wetter und
führt damit zu einer Spannung oder eines Festhaltens des kreuzgekoppelten Paares. Anschließend wird ein
Spannungsimpuls an den Kondensator jeder Nachladeschaltung angelegt Wenn der Eingangs/Ausgangsanschluß zu Anfang aui den 1-Pegel aufgeladen war, dann
wird die an ihn gekoppelte Nachladeschaltung eingeschaltet und der Eingangs/Ausgangsanschluß auf den
1-Potentialpegel zuzüglich einer Schwellenwertspannung aufgeladen und nicht nur auf einen Wert im
Bereich einer Schwellenwertspannung für den 1-Pegel.
Dadurch wird sichergestellt, daß während des Nachladens ein voller 1-Pegel zurück in die Speicherzelle
geschrieben wird. Wenn das Eingangssignal eine 0 ist,
dann schaltet die zugeordnete Nachladeschaltung nicht ein und die 0 wird aufrechterhalten.
Die Nachladeschaltungen könenn praktisch überall
in an den Bitleitungen eines RAM angeordnet werden, so
daß sich ein großer Spielraum für die konstruktive Auslegung ergibt Darüberhinaus ist der für die
praktische Verwirklichung des Lese-Auffrischdetektorverstärkers erforderliche Siliziumfläche verhältnismä-
n Big klein. Dadurch wird eine Verkleinerung von
ÄAAf-Speichern bei Anwendung der Erfindung ermöglicht Schließlich besteht am Ende jedes Betriebszyklus
des Lese-Auffrischdetektorverstärkers kein Gleichstromweg und während eines Zyklus tritt nur kurzzeitig
.hi eine Stromleitung auf. Demgemäß wird der Leistungsverbrauch verhältnismäßig niedrig gehalten.
Nachfolgend soll die Erfindung anhand der Zeichnung näher beschrieben werden. Es zeigt
F i g. 1 einen Lese-Auffrischdetektorverstärker ent-
> sprechend einem Ausführungsbeispiel der Erfindung;
F i g. 2 grafisch typische Kurvenformen, die bei dem Ausführungsbeispiel gemäß F i g. 1 benutzt werden.
In F i g. 1 ist ein dynamischer Lese-Auffrischdetektor 10 dargestellt der die Transistoren Q1 bis Q15 enthält
3ii Zur Erläuterung wird angenommen, daß alle Transistoren n-Kanal-MOS-Transistoren sind. Ein MOS-Transistor wird als betätigt oder eingeschaltet angegeben,
wenn das Potential seines Gate-Anschlusses mit Bezug auf den Source-Anschluß eine solche Amplitude und
r, Polarität besitzt daß eine Stromleitung zwischen dem Source- und Drain-Anschluß stattfindet Dagegen ist ein
MOS-Transistor abgeschaltet, wenn das Potential seines Gate-Anschlusses nicht ausreicht oder die falsche
Polarität besitzt um eine Stromleitung zwischen seinem
-in Source- und Drain-Anschluß zu ermöglichen.
Die Drain-Anschlüsse der Transistoren Q 3, Q 4, Q 6,
Qb, Q 9, Q12 und Q13 sind alle an eine Versorgungsspannung VDD (typisch +12V) angeschlossen. Der
Source-Anschluß des Transistors Q 7 ist mit einer
Versorgungsspannung V55 (typisch 0 V) verbunden.
Die Gate-Anschlüsse der Transistoren Q 3, Q 4, Q 5, Q 6, Q 8 und Q13 sind alle mit einer Spannungsimpulsquelle PC verbunden. Der Gate-Anschluß des Transistors Q 7 ist mit einer Spannungsimpulsquelle 51
w gekoppelt Die Gate-Anschlüsse der Transistoren Q11
und Q14 sowie dii Drain- und Sourceanschlüsse der
Transistoren QlO und Q15 sind alle mit eimr Spannungsimpulsquelle 52 verbunden. Die Source-Anschlüsse der Transistoren Q3, Q9 und QIl sowie die
Drain-Anschlüsse der Transistoren QI, Q5 und der
Gate-Anschluß des Transistors Q 2 liegen an einem Eingangs/Ausgangsanschluß A. Ein parasitärer Kondensator CA ist zwischen den Eingangs/Ausgangsanschluß A und die Versorgungsjpannung VBB (typisch
oü —5 V) geschaltet Die Source-Anschlüsse der Transistoren Q 4, Q 5 und Q12 sowie der Gate-Anschluß des
Transistors Ql sind an den Eingang?/Ausgangsanschluß B angeschaltet Ein parasitärer Kondensator CB
liegt zwischen dem Eingangs/Ausgangsanschluß B und
tv-, der Versorgungsspannung VBR Die Source-Anschlüüse
der Transistoren Ql, Q2 und Q6 sowie der
Drain-Anschluß des Transistors Q 7 sind mit dem Knotenpunkt C verbunden. Der Source-Anschluß des
Transistors QS, die Gate-Anschlüsse der Transistoren Q9, Q10 und der Drain-Anschluß des Transistors Q11
sind an den Knotenpunkt D angeschlossen. Der Transistor QlO ist als Kondensator geschaltet. Die
Gate-Anschlüsse der Transistoren (?12, <?15, der
Source-AnschluB des Transistors Q13 und der Drain-Anschluß
des Transistors Q14 sind mit dem Knotenpunkt E verbunden. Der Transistor Q\5 ist als
Kondensator geschaltet.
Eine Speicherzelle, beispielsweise die in dem strichpunktiert dargestellten Rechteck 12 enthaltene
Speicherzelle ist eine von einer Anordnung von Speicherzellen eines RAM und ist über eine Bitleitung
mit dem Eingangs/Ausgangsanschluß A verbunden. Eine Bezugszelle, beispielsweise die in dem strichpunktiert
dargestellten Rechteck 14 enthaltene Zelle ist mit dem Eingangs/Ausgangsanschluß B gekoppelt. Die in
dem strichpunktiert dargestellten Rechteck 12 enthaltende Speicherzelle wird üblicherweise als geschaltete
Kondensfitor-Speicherzelle bezeichnet. Sie enthält den Transistor QXS und einen Kondensator CC. Der
Gate-Anschluß des Transistors Q18 ist mit einer
Wortleitung WL gekoppelt. Ein Anschluß des Kondensators CC liegt am Source-Anschluß des Transistors
Q18 und der andere Anschluß des Kondensators ist mit
der Versorgungsspannung VDD verbunden. Der Drain-Anschluß des Transistors Q 18 liegt am Eingangs/Ausgangsanschluß
A. Die in dem strichpunktiert dargestellten Rechteck 14 enthaltene Bezugszelle weist die
Transistoren Q 16, Q 17 und den Kondensator CD auf.
Der Drain-Anschluß des Transistors Q16 liegt am
Eingangs/Ausgangsanschluß B und sein Gate-Anschluß ist mit einer Bezugswortleitung WR einer RAM-Speicheranordnung
(nicht dargestellt) verbunden. Der Source-Anschluß der Transistoren Q\%, Q\7 und ein
Anschluß des Kondensators CD sind zusammengeschalteL Der zweite Anschluß des Kondensators CD ist mit
der Versorgungsspannung VDD und der Gate-Anschluß des Transistors ζ) 17 ist mit der Versorgungsspannung PC verbunden. Der Drain-Anschluß des
Transistors QX7 liegt an einer Impulsspannungsquelle
VMR.
Die in dem Rechteck 12 gezeigte Zelle und ihre Betriebsweise sind bekannt. Wenn der Transistor Q 18
eingeschaltet wird, so wird das Potential des Eingangs/ Ausgangsanschlusses A an den Kondensator CC
übertragen. Eine in der Speicherzelle gespeicherte 1 bewirkt, daß deren Kondensator auf ein Potential von
etwa VOD abzüglich einer Schwellenwertspannung
aufgeladen wird. Eine in der Speicherzelle gespeicherte 0 bewirkt, daß deren Kondensator auf ein Potential von
etwa VSS geladen wird. Eine 1 wird in die Speicherzelle 12 durch Einschalten des Transistors Q18 und Anlegen
eines Potentials von VDD zuzüglich einer Schwellenwertspannung an den Drain-Anschluß des Transistors
Q18 (Eingangs/Ausgangsanschluß A) geschrieben. Das
Auslesen von Informationen aus der Speicherzelle 12 wird dadurch erreicht, daß der Transistor ζ) 18
eingeschaltet wird, so daß dessen Drain-Anschluß (Eingangs/Ausgangsanschluß A) sein Potential in
Abhängigkeit von der gespeicherten Information (der Spannung des Kondensators CC) ändern kann. Das
Auslesen erfolgt zerstörend, so daß die ursprünglich gespeicherte Information aufgefrischt, (zurückgeschrieben)
werden muß. Andernfalls geht sie verloren.
Die im strichpunktiert dargestellten Rechteck 14 enthaltene Bezugszelle beinhaltet im wesentlichen die
gleiche Speicherzelle wie die im Rechteck IZ Es ist
jedoch der Knotenpunkt zwischen dem Transistor Q U und dem Kondensator CD ebenso wie über Her
Transistor QX6 auch über den Transistor QW
zugänglich. Eine Information wird in die Bezugszelle 1' in Abhängigkeit von der Spannung des Kondensator!
CD geschrieben. In typischer Weise wird diese: Kondensator auf eine Spannung aufgeladen, deren Wen
in der Mitte zwischen einer 1 iinri piner 0 lieg·, und zwei
durch Abschalten des Transistors Q16 und Einschalter
des Transistors ()17 sowie Anlegen des richtiger Potentials (VMR) an den Drain-Anschluß des Transi
stors Q\7. Das Auslesen wird durch Einschalten de!
Transistors Q16 bewirkt, so daß sich das Potential de!
Drain-Anschlusses des Transistors Q16 (Eingangs/Aus
gangsanschluß B) in Abhängigkeit von der in dei Bezugszelle 14 gespeicherten Information ändern kann
Die Information in der Speicherzelle 14 wird beirr Auslesen zerstört und dadurch wieder hergestellt, daC
der Transistor Q17 erneut eingeschaltet und eir
geeignetes Potential angelegt wird. Dieses Potentia mittleren Wertes sorgt für eine symmetrische Störgren
ze, d. h. die Differenzspannung zwischen einem an der Eingangs/Ausgangiianschluß A angelegten Signal 1 unc
der an den Eingangs/Ausgangsanschluß D angelegter Bezugsspannung ist im wesentlichen die gleiche wie
zwischen einem an den Eingangs/Ausgangsanschluß A angelegten Signal 0 und der an den Eingangs/Ausgangsanschluß
B angelegten Bezugsspannung. CA und Ct stellen die parasitäre Kapazität der Schaltungsanordnung
10 zuzüglich der der gesamten zugeordneter Bitleitung eines RAM (nicht dargestellt) und der an sie
angekoppelten Speicherzellen dar. In typischer Weise sind CA und CB wesentlich größer als CC und CD
Demgemäß beträgt bei Einschalten des Transistors Q16
und QXH die Ände:rung der Potentialdifferenzen der
Eingangs/Ausgangsdnschlüsse A und B in typischer Weise nur mehrere hundert Millivolt.
Die Schaltungsanordnung 10 arbeitet wie folgt: Zu Anfang wird PC auf dem Pegel 1 und WL, WR, SX und
S2 werden auf dem Pegel 0 gehalten. Der Anschluß VMR wird auf einem Potential zwischen den Pegeln 1
und 0 gehalten. Dadurch werden die Transistoren Q 3, Q 4, Q 5, (?6 QS und Q 13 eingeschaltet. Unter diesem
Umständen werden der Knotenpunkt D auf VDD abzüglich der Schwellenwertspannung des Transistors
QS, der Knotenpunkt E auf VDD abzüglich der Schwellenwertspannung des Transistors QX3 und der
Knotenpunkt Cauf VDD abzüglich der Schwellenwertspannung des Transistors Q 6 aufgeladen. In typischer
Weise haben die Transistoren Q 3 und QA praktisch die
gleiche Schwellenwertspannung, da sie so ausf.wählt werden, daß sie die gleiche Geometrie besitzen, und
zusammen auf einem einzigen Halbleiterplättchen einer
integrierten Schaltung erzeugt werden. Jeder Unterschied in der Schwellenwertspannung der Transistoren
Q 3 und Q 4 kann bewirken, daß die Eingangs/Ausgangsanschlüsse A und B auf unterschiedliche Potentialwerte eingestellt werden. Der Transistor Q 5 stellt
sicher, daß die Eingangs/Ausgangsanschlüsse A und B praktisch auf das gleiche Potential eingestellt werden,
und zwar dadurch, daß die Eingangs/Ausgangsanschlüsse
A und B direkt miteinander verbunden werden, wenn der Transistor QS eingeschaltet wird.
Bei einem bevorzugten Ausführungsbeispiel der Erfindung ist die Geometrie des Transistors Q5 so
gewählt, daß seine Schwellenwertspannung kleiner als
die der Transistoren Q 3 und QA ist Dadurch wird
sichergestellt, daß der Transistor QS vor den Transisto-
ren Q3 und Q4 eingeschaltet wird und daß, seihst
nachdem die Anschlüsse A und B das Potential VDD abzüglich der Schwellenwertspannung des Transistors
Q3 bzw. Q4 erreicht haben, der Transistor Q5 eingeschaltet bleibt. Selbst kleine Unterschiede in der
Schwellenwertspannung der Transistoren <?3 und (?4
werden also beseitigt, weil der Transistor Q 5 sicherstellt, daß die Eingangs/Ausgangsanschlüsse A
uriu B in ihrem Potential angeglichen werden. Wenn
demgemäß die Transistoren Q 3, QA und Q 5 eingeschaltet
sind, werden die Eingangs/Auseangsanschlüsse A und B auf ein Potential von etwa VDD abzüglich der
Schwellenwertspannung der Transistoren (J 3 oder Q 4 (welche von ihnen jeweils niedriger ist) eingestellt. Der
Transistor ζ?5 erhöht demgemäß die Empfindlichkeit
des I.ese-Auffrischdetektorverstärkers IO dadurch, daß
die Eingangssignale etwas kleiner sein können als sie bei NichtVerwendung des Tr.insistors Q5 zulässig wären.
Für viele Anwendungen ist jedoch der Transistor f>5
unnötig und kann weggelassen werden. ;u
Typische Spannungskurven zur Verwendung bei der Schaltung nach F-" i g. 1 sind in F-" i g. 2 gezeigt. Zu Anfang
werden PC auf VDD und WL. WR. 51 und 5 2 auf VSS
gehalten. Wie oben ani:egeben. beträgt VDD typische
+ 12 V und VSStypisch 0 V. /'C'wird dann impulsförmig
auf VSS gebracht Dadurch verbleiben die Eingangs/ Ausgangsanschlüssc A und B sowie die Knotenpunkte
C. D und F. schwimmend auf einem Potential von etwa
VDD abzüglich einer Schwellenwertspannung. Wie oben bereits erläutert, ist der Wert der Schwellenwertspannung
eine Funktion des bzw. der an den jeweiligen Eiiigangs/Ausgangsanschluß oder Schaltungsknoten
angekoppelten Transistoren. Wenn PC auf VSS ist. werden die Potentiale WL und WR impulsförmig von
V55auf VDDgebracht. Dadurch werden die Transisto·
ren ζ) 16 und Q 18 eingeschaltet, so daß die Eingangs/
Ausgangsanschlüsse A und ßihr Potential entsprechend
der in der Speicherzelle 12 bzw. der Bezugszelle 14 gespeicherten Information ändern.
Nimmt man an, daß die Speicherzelle eine 1 (VDD *a
abzüglich einer Schwellenwertspannung) und die Bezugszellc ein Potential in der Mitte zwischen 1 und 0
gespeichert hat, so bleibt der Eingangs/Ausgangsanschiuß A auf im wesentlichen VDD abzüglich einer
Schwellenwertspannung und der Eingangs/Ausgangs-Anschluß B wird entladen auf eine Spannung etwa
unterhalb von VDD abzüglich einer Schwellenwertspannung. Demgemäß wird also eine Spannungsdifferenz
zwischen den Eingangs/Ausgangsanschlüssen A und θ erzeugt.
51 wird dann impulsförmig von VSS auf VDD gebracht. Dadurch schaltet der Transistor Ql ein,
wodurch der Knotenpunkt C sich von VDD abzüglich einer Schwellenwertspannung auf VSS entlädt. Wenn
der Knotenpunkt C sich auf VDD abzüglich von zwei Schwellenwertspannungen entladen hat, wird der
Transistor Q 2 eingeschaltet Dann beginnt der Eingangs/AusgangsanschiuB
B sich in Richtung auf VSS zu entladen. Der Transistor Q1 bleibt abgeschaltet, so daß
der Eingangs/Ausgangsanschluß A auf VDD abzüglich einer Schwellenwertspannung bleibt Zu diesem Zeitpunkt
ist der Transistor Q 12 eingeschaltet, so daß ein
Strom von VDD über die eingeschalteten Transistoren <?12 ,Q 2 und
<?7 nach VSS fließt Das Verhältnis zwischen den geometrischen Abmessungen der Transistören
Ο12 und O2 ist so gewählt, daß der
Verstärkungsfaktor von Q 2 wesentlich größer als der von Qi2 ist Dadurch wird sichergestellt, daß der
Eingangs/Ausgangsanschluß ßin seinem Potential etwa um eine Schwellenwertspannung oberhalb von VSS
liegt. Diese Bedingung hält den Transistor Q\ abgeschaltet, so daß der Eingangs/Ausgangsanschluß A
schwimmend auf einem Potential von VDD abzüglich einer Schwellenwertspannung bleibt.
Nach einer gewissen Verzögerung (typisch 15 ns) wird 52 impulsförmig von VSS auf VDD abzüglich
einer Schwellenwertspannung gebracht. 52 ist mit den Transistoren ζ) 10, QW, ζ) 14 und Q 15 verbunden. Die
Transistoren Q10 und Q15 sind beide vorher
eingeschaltet worden und wirken demgemäß zu diesem Zeitpunkt als Kondensatoren. Wenn die Spannung am
Gate-Anschluß des Transistors Q 14 einen Wert gleich dem Potential des Eingangs/Ausgangsanschlusses B
zuzüglich einer Schwellenwertspannung erreicht, so wird der Transistor Q14 eingeschaltet, und das
Potential des Gate-Anschlusses des Transistors Q 12 (Knotenpunkt E) beginnt in Richtung auf das Potential
des Eingangs/Ausgangsanschlusses B abzusinken. Der Transistor Q12 wird ausgeschaltet und der Eingangs/
Ausgangsanschluß B entlädt sich vollständig auf VSS. Zu dem Zeitpunkt, zu dem 52 die Spannung VDD
abzüglich einer Schwcllenwertspannung erreicht, befindet sich der Eingangs/Ausgangsanschluß A auf einer
Spannung von etwa VDD abzüglich einer Schwellenwertspannung. Der Transistor QW. der abgeschaltet
worden war. bleibt abgeschaltet, und das Potential des Knotenpunktes D wird auf einen Wert von wenigstens
VDD zuzüglich einer Schwellenwertspannung erhöht. Wenn das Potential des Knotenpunktes D auf einen
Wert von wenigstens einer Schwellenwertspannung oberhalb von VDD ansteigt, so erhöht sich das Potential
des Eingangs/Ausgangsanschlusses A (Source-Anschluß des Transistors Q9) von einem anfänglichen Potential
VDD abzüglich einer Schwellenwertspannung auf den Wert VDD. Die endgültigen Potentiale der Eingangs/
Ausgangsanschlüsse A und B betragen daher VDDbzw.
VSS. Dadurch wird das Auslesen einer 1 aus der Speicherzelle 12 angegeben. Es werden jetzt die
Potentiale der Eingangs/Ausgangsanschlüsse A unj/
oder B abgefühlt. Der Transistor Q 18 ist zu diesem Zeitpunkt bereits eingeschaltet und sein Drain-Anschluß
liegt auf dem Potential VDD. Dadurch wird die Speicherzelle 12 aufgefrischt (rückgeschrieben), und
zwar durch Aufladen des Kondensators CC auf VDD abzüglich einer Schwellenwertspannung, d. h., auf eine 1.
Es sei darauf hingewiesen, daß zu diesem Zeitpunkt keine Gleichstromwege zwischen VDD und VSS
vorhanden sind. Demgemäß wird der Gleichstromverbrauch verhältnismäßig niedrig gehalten. Außerdem
wird die Störgrenze hoch gehalten, da die Speicherzelle auf VDD abzüglich einer Schwellenwertspannung
aufgefrischt wird, weil der Eingangs/Ausgangsanschluß A auf VDD aufgeladen wird, obwohl die aus der
Speicherzelle zum Eingangs/Ausgangsanschluß A gelesene Information auf VDD abzüglich einer Schwellenwertspannung
war.
Es werden jetzt PQ WL, WR, Si und 52
impulsförmig zurück auf die ursprünglichen Pegel gebracht und es kann ein neuer Zyklus der Schaltungsanordnung
10 beginnen.
Wenn die in der Speicherzelle 12 gespeicherte Information eine 0 statt eine 1 ist, so wird der Transistor
Q1 eingeschaltet und der Eingangs/Ausgangsanschluß
A entlädt sich in Richtung auf VSS Dadurch wird der Transistor QIl eingeschaltet und entlädt sich dann den
Gate-Anschluß des Transistors Q9, wodurch dieser
Transistor ausschaltet. Dann kann sich der Eingangs/ AusgangsanschluD A auf VSS entladen. Der Transistor
Q 18 ist zu diesem Zeitpunkt bereits eingeschaltet und sein Drain-Anschluß liegt auf dem Potential VSS. Auf
diese Weise wird die Speicherzelle aufgefrischt, weil der Kondensator CC auf das ursprüngliche Potential VSS
zurückgebracht wird, eine 0. Der Eingangs/Ausgangsanschluß B wird a'if VOD aufgeladen, da der Transistor
(? 12 eingeschaltet bleibt und der Knotenpunkt E auf
wenigstens VDD zuzüglich einer Schwellenwertspannung aufgeladen wird.
Wenn die Speicherzelle 12 eine 1 enthält, wird der Eingangs/AusgangsanschluO A auf VDD gebracht.
Wenn eine 0 gespeichert ist, so wird der Eingangs/Ausgangsanschluß A auf VSSgebracht. In beiden Fällen ist
die Arbeitsweise der Schaltungsanordnung 10 so, daß alle möglichen Gleichstromwege zwischen VDD und
VSS am Anfang und Ende eines Zyklus unterbrochen werden. Ein Gleichstromweg zwischen VDD und VSS
besteht praktisch nur während der vorübergehenden Stromleitung über den Transistor Q\ und/oder Q 2
sowie die angekoppelten Nachladeschaltungen.
Es wurden vierundsechzig der oben beschriebenden Lese-Auffrischdetektorverstärker 10 als Teil eines
dynamischen n-Kanal-RAM-Speichersystems mit 4096 Bits hergestellt, das auf einem einzigen Siliziumplättchen
einer integrierten Schaltung erzeugt wurde. Jeder Lese-Auffrischdetektor wurde auf einer Halbleiterfläche
von etwa 0,017 mm2 (26 Quadratmil) hergestellt. Das
Potential VDD (typisch -5 V) wird an das Halbleitersubstrat angelegt. Der Speicher ist in zwei Anordnungen
von 32 χ 64 Speicherzellen unterteilt, die durch die 64 kreuzgekoppelten Paare der Transistoren Q 1 und
Q 2 getrennt sind Die 64 Nachladeschaltungen mit den Transistoren Q8, Q9, Q10 und Q 11 sind oberhalb der
ersten Anordnung von Speicherzellen gelegen und mit deren Bitleitungen gekoppelt. Die 64 Nachladeschaltungen
mit den Transistoren Q\2, Q\3, QU und Q 15 befinden sich unterhalb der zweiten Anordnung von
Speicherzellen und sind mit deren Bitleitungen gekoppelt. Die Spannungen PC. SX, 52, WL, WR und VMR
ίο werden von der Schaltungsanordnung des RAM
geliefert. Die Spannung PC. die im allgemeinen als Vorauflade-Spannungsimpuls bezeichnet wird, wird
benutzt, um die Potentiale der Schaltungen des RAM außer den des Lese-Auffrischdetektors 10 einzustellen.
Der Aufbau der Nachladeschaltungen und insbesondere das Fehlen einer direkten Kreuzkopplung zwischen
ihnen erleichtert die oben erläuterte Auslegung des RAM. Dadurch wird wiederum die Verkleinerung des
gesamten Plättchens ermöglicht.
Der Leistungsverbrauch des Lese-Auffrischdetektors von MOS-Speichern hoher Kapazität stellt gegenwärtig
einen verhältnismäßig großen Teil des Gesamtleistungsverbrauches dar. Der dynamische Betrieb des vorgestellten
Lese-Auffrischdetektors ermöglicht einen verhältnismäßig niedrigen Leistungsverbrauch des gesamten
RAM.
Es sind zahlreiche Abänderungen im Rahmen der Erfindung möglich. Beispielsweise können p-Kanal-MOS-Transistoren
für die n-Kanal-MOS-Transistoren
eingesetzt werden, falls die Polarität der Versorgungsspannungen und der Spannungsimpulse entsprechend
geändert wird.
Hierzu 1 Blatt Zeichnungen
Claims (5)
1. Lese-Auffrischdetektor mit einem ersten und
zweiten Schaltelement, die je eine Steuerelektrode und eine erste und zweite Hauptelektrode besitzen,
mit einem ersten und zweiten Eingangs/Ausgangsanschluß, wobei die erste Hauptelektrode des ersten
Schaltelements und die Steuerelektrode des zweiten Schaltelements mit dem ersten Eingangs/Ausgangsanschluß und die erste Hauptelektrode des zweiten
Schaltelements und die Steuerelektrode des ersten Schaltelements mit dem zweiten Eingangs/Ausgangsanschluß verbunden sind, mit einem Schaltelement, das mit der zweiten Hauptelektrode des ersten
und zweiten Schaltelements verbunden ist und periodisch deren Potential durch Anschaltung an
eine Spannungsquelle auf ein vorgewähltes Potential einstellt, mit einem an die zweite Hauptelektrode
des ersten und zweiten Schaltelements angeschlossenen Schaltelement, das periodisch die Stromleitung über das erste und/oder das zweite Schaltelement ermöglicht, und mit einer ersten und einer im
wesentlichen identischen zweiten Nachladeschaltung, die je einen Kondensator mit einem ersten und
zweiten Anschluß sowie ein drittes, viertes und fünftes Schaltelement mit je einer Steuerelektrode
und einer ersten und zweiten Hauptelektrode aufweisen, dadurch gekennzeichnet, daß
die Steuerelektrode des dritten Schaltelements (Qi), QU) jeder Nachladeschaltung (QS bis Q12; Q12
bis Q15) mit der ersten Hauptelektrode des vierten
Schaltelement (Q 11, Q14), der zweiten Hauptelektrode des fünften Schalteten ,nts (Q 8, Q13) und
einem Anschluß des Kondensators (Q 10, Q\S)
verbunden ist, daß die zweiten V luptelektroden des dritten und vierten Schaltelements (Q9, Q12; Q11,
<?14) miteinander und mit einem Eingangs/Ausgangsanschluß (A, Bj verbunden sind, und daß der
andere Anschluß des Kondensators (Q 10, Q15) und
die Steuerelektrode des vierten Schaltelement.·;
(Q 11, Q14) an impulsförmige Spannungen (S 2) und
die erste Hauptelektrode des dritten und fünften Schaltelements (Q 9, Q12; QB, Q13) an Gleichspan
nungen (Vpo) anschaltbar sind.
2. Detektor nach Anspruch 1, dadurch gekennzeichnet, daß die erste Hauptelektrode des dritten
und fünften Schaltelements (Q9, Q12; Q8, Q13)
jeder Nachladeschaltung miteinander verbunden sind, und daß die Steuerelektrode des vierten
Schaltelements (QU, Q14) mit dem anderen Anschluß des Kondensators (Q 10, Q15) verbunden
ist
3. Detektor nach Anspruch 2, dadurch gekennzeichnet, daß eine Spannungsausgleichsschaltung
vorgesehen ist, die periodisch die Potentiale der beiden Eingangs/Ausgangsanschlüsse (A, B) ausgleicht und ein sechstes, siebtes und achte»
Schaltelement (Q 3, Q 4, QS) mit je einem Steueranschluß und zwei Hauptelektroden aufweist,
daß die Steueranschlüsse des sechsten, siebten und achten Schaltelements (Q 3, Q 4, QS) miteinander
verbunden und die ersten Hauptelektroden des sechsten und siebten Schaltelements (Q 3, QA)
zusammengeschaltet sind, daß die zweite Hauptelektrode des sechsten Schaltelements (Q 3) mit dem
ersten Eingangs/Ausgangsanschluß (A) und der ersten Hauptelektrode des achten Schaltelement*
(Q 5) verbunden ist, und daß die zweite Hauptelek-
trade des siebten Schaltelements (Q 4) mit dem
zweiten Eingangs/Ausgangsanschluß (B) und der
zweiten Hauptelektrode des achsen Schaltelements (Q S) verbunden ist
4. Detektor nach Anspruch 3, dadurch gekennzeichnet, daß alle Schaltelemente MOS-Transistoren
sind.
5. Detektor nach Anspruch 4, dadurch gekennzeichnet, daß der Kondensator jeder NachlHeschaltung ein MOS-Transistor (Q 10, Q15) ist, bei dem die
Gate-Elektrode den einen Anschluß und die zusammengeschalteten Source- und Drain-Elektroden den anderen Anschluß des Kondensators bilden.
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