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DE112016007041T5 - Herstellungsverfahren für eine halbleitervorrichtung - Google Patents

Herstellungsverfahren für eine halbleitervorrichtung Download PDF

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DE112016007041T5
DE112016007041T5 DE112016007041.1T DE112016007041T DE112016007041T5 DE 112016007041 T5 DE112016007041 T5 DE 112016007041T5 DE 112016007041 T DE112016007041 T DE 112016007041T DE 112016007041 T5 DE112016007041 T5 DE 112016007041T5
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polysilicon
semiconductor device
gate
wafer
manufacturing
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DE112016007041.1T
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Yasushi Takaki
Eisuke Suekawa
Chihiro Tadokoro
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

Auf einem Wafer (W1) und einem Monitor-Wafer (W2) werden unter der gleichen Wachstumsbedingung in einem Waferprozess Polysiliziumfilme (P1, P2) gleichzeitig gebildet. Zumindest eine einer Filmdicke und einer Phosphorkonzentration des auf dem Monitor-Wafer (W2) gebildeten Polysiliziumfilms (P2) wird gemessen, um einen gemessenen Wert zu erhalten. Basierend auf dem gemessenen Wert wird eine einer Vielzahl von Maskenstrukturen (A, B, C) ausgewählt. Der auf dem Wafer (W1) gebildete Polysiliziumfilm (P1) wird unter Verwendung der ausgewählten Maskenstruktur geätzt, um den Polysiliziumwiderstand (5) zu bilden.

Description

  • Gebiet
  • Die vorliegende Erfindung bezieht sich auf ein Herstellungsverfahren für eine Halbleitervorrichtung, die einen Polysiliziumwiderstand enthält.
  • Hintergrund
  • Leistungsmodule sind mit einer Vielzahl von IGBT-Chips oder MOSFET-Chips, die eine Invertervorrichtung oder dergleichen bilden, ausgestattet. In solchen Leistungsmodulen wird einem Gateanschluss jedes IGBT-Chips oder MOSFET-Chips ein Gatewiderstand hinzugefügt, um Stromungleichwichte zwischen Chips in den Modulen während eines Schaltens zu unterdrücken.
  • Leistungsmodule, die mit einem IGBT-Chip oder einem MOSFET-Chip, der einen Si-Wafer nutzt, ausgestattet sind, werden im Allgemeinen genutzt, indem ein Widerstand vom MELF-Typ, der ein elektronisches Teil in einem Gehäuse ist, unter Verwendung eines Lötmittels montiert wird.
  • Auf der anderen Seite werden Leistungsmodule, die mit einem einen SiC-Wafer nutztenden MOSFET-Chip oder dergleichen ausgestattet sind, unter für den SiC-Wafer charakteristischen Hochtemperaturbedingungen verwendet. Ein Betrieb unter solchen Hochtemperaturbedingungen bewirkt eine thermische Ermüdung in einer Lötverbindung des Widerstands vom MELF-Typ und bewirkt, dass der Widerstandswert im Laufe der Zeit zunimmt, was verhindert, dass eine gewünschte Operation während eines Schaltvorgangs erreicht wird. Daher ist es oft der Fall, dass ein aus Polysilizium geschaffener eingebauter Gatewiderstand auf dem MOSFET-Chip verwendet wird. In diesem Fall ist es, um Stromungleichgewichte zwischen Chips in dem Modul zu unterdrücken, noch notwendig, in einem Testschritt einen eingebauten Gatewiderstand für jeden Chip zu messen und SiC-MOSFET-Chips mit einem einheitlichen eingebauten Gatewiderstand zu implementieren.
  • Zitatliste
  • Patentliteratur
  • PTL1: JP 2016-508284 A
  • Zusammenfassung
  • Technisches Problem
  • Gemäß herkömmlichen Herstellungsverfahren wird nur ein Typ eines Maskenmusters bzw. einer Maskenstruktur verwendet, um einen Polysiliziumfilm zu strukturieren und einen eingebauten Gatewiderstand zu bilden. Daher variiert der Widerstandswert des eingebauten Gatewiderstands in Abhängigkeit von einer Filmdicke und Phosphorkonzentration des Polysiliziumfilms.
  • Überdies wird auch ein Verfahren vorgeschlagen, um über ein Lasertrimmen zu bewirken, dass eine Vielzahl paralleler Gatewiderstände einen spezifischen Gatewiderstand approximiert (z.B. siehe PTL1). Das Verfahren kann jedoch eine Konzentration eines Stroms auf dem verbliebenden Teil einer Lasertrimmrille bewirken, und ein sich daraus ergebender Temperaturanstieg kann eine Verschlechterung der Betriebssicherheit bewirken.
  • Die vorliegende Erfindung wurde verwirklicht, um die oben beschriebenen Probleme zu lösen, und es ist eine Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren für eine Halbleitervorrichtung vorzusehen, das eine Schwankung im Widerstandswert eines Polysiliziumwiderstands unterdrücken kann.
  • Lösung für das Problem
  • Ein Herstellungsverfahren für eine Halbleitervorrichtung gemäß der vorliegenden Erfindung umfasst: gleichzeitiges Ausbilden von Polysiliziumfilmen auf einem Wafer und einem Monitor-Wafer unter der gleichen Wachstumsbedingung in einem Waferprozess; Messen zumindest einer einer Filmdicke und einer Phosphorkonzentration des auf dem Monitor-Wafer gebildeten Polysiliziumfilms, um einen gemessenen Wert zu erhalten; Auswählen einer einer Vielzahl von Maskenstrukturen basierend auf dem gemessenen Wert; und Ätzen des auf dem Wafer gebildeten Polysiliziumfilms unter Verwendung der ausgewählten Maskenstruktur, um den Polysiliziumwiderstand zu bilden.
  • Vorteilhafte Effekte der Erfindung
  • Die vorliegende Erfindung misst zumindest eine der Filmdicke und der Phosphorkonzentration des auf dem Monitor-Wafer gebildeten Polysiliziumfilms und ätzt den auf dem Wafer gebildeten Polysiliziumfilm unter Verwendung einer basierend auf dem gemessenen Wert ausgewählten Maskenstruktur, um den Polysiliziumfilm zu bilden. Selbst wenn es eine Schwankung in der Filmdicke oder Phosphorkonzentration des Polysiliziumfilms gibt, ist es somit möglich, die Schwankung im Widerstandswert des Polysiliziumfilms zu unterdrücken.
  • Figurenliste
    • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung veranschaulicht.
    • 2 ist eine Querschnittsansicht entlang I-II in 1.
    • 3 ist eine Querschnittsansicht entlang III-IV in 1
    • 4 ist ein Flussdiagramm des Herstellungsverfahrens für eine Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 5 ist eine Querschnittsansicht zum Beschreiben eines Herstellungsverfahrens für einen eingebauten Gatewiderstand gemäß der ersten Ausführungsform der vorliegenden Erfindung.
    • 6 ist ein Diagramm, das eine Beziehung zwischen einer Filmdicke des Polysiliziumfilms und einem Widerstandswert des eingebauten Gatewiderstands veranschaulicht.
    • 7 ist eine Draufsicht, die den eingebauten Gatewiderstand veranschaulicht, der unter Verwendung von drei Typen von Maskenstrukturen gemäß der ersten Ausführungsform der vorliegenden Erfindung gebildet wurde.
    • 8 ist eine Draufsicht, die eingebaute Gatewiderstände veranschaulicht, die unter Verwendung von drei Typen von Maskenstrukturen gemäß einer Modifikation 1 der ersten Ausführungsform der vorliegenden Erfindung gebildet wurden.
    • 9 ist eine Draufsicht, die eingebaute Gatewiderstände veranschaulicht, die unter Verwendung von drei Typen von Maskenstrukturen gemäß einer Modifikation 2 der ersten Ausführungsform der vorliegenden Erfindung gebildet wurden.
    • 10 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel veranschaulicht.
    • 11 ist ein Ersatzschaltbild der Halbleitervorrichtung gemäß dem Vergleichsbeispiel.
    • 12 ist ein Diagramm, das eine Beziehung zwischen der Phosphorkonzentration des Polysiliziumfilms und dem Widerstandswert des eingebauten Gatewiderstands veranschaulicht.
    • 13 ist ein Flussdiagramm eines Herstellungsverfahrens für eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
    • 14 ist ein Flussdiagramm eines Herstellungsverfahrens für eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
    • 15 ist ein Diagramm, das eine Beziehung zwischen dem Produkt der Filmdicke und der Phosphorkonzentration des Polysiliziumfilms und dem Widerstandswert des eingebauten Gatewiderstands veranschaulicht.
  • Beschreibung von Ausführungsformen
  • Unter Bezugnahme auf die Zeichnungen wird ein Herstellungsverfahren für eine Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung beschrieben. Die gleichen Komponenten werden durch die gleichen Symbole bezeichnet, und deren wiederholte Beschreibung kann weggelassen werden.
  • Erste Ausführungsform
  • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung veranschaulicht. Diese Halbleitervorrichtung ist ein SiC-MOSFET-Chip. Ein Gatepad 2 und eine Sourcepad 3 sind in einem zentralen Teil eines SiC-Substrats 1 vom N+-Typ ausgebildet. Das Gatepad 2 ist über einen eingebauten Gatewiderstand 5 mit einer das Sourcepad 3 umgebenden Gateverdrahtung 4 verbunden. Der eingebaute Gatewiderstand 5 umfasst eine Vielzahl parallel miteinander verbundener Widerstände. Das Gatepad 2, das Sourcepad 3 und die Gateverdrahtung 4 sind aus AI geschaffen, und der eingebaute Gatewiderstand 5 ist aus mit Phosphor dotiertem Polysilizium geschaffen. Feldbegrenzende Ringe 6 sind auf Umfangsabschnitten des SiC-Substrats 1 vom N+-Typ so ausgebildet, dass sie diese Teile umgeben.
  • 2 ist eine Querschnittsansicht entlang I-II in 1. Eine epitaktische SiC-Schicht 7 vom N--Typ ist auf dem SiC-Substrat 1 vom N+-Typ ausgebildet. Eine Wannenschicht 8 vom P-Typ ist auf einem Teil der epitaktischen SiC-Schicht 7 vom N--Typ gebildet. Eine Kontaktschicht 9 vom P+-Typ und eine Sourceschicht 10 vom N+-Typ sind auf der Wannenschicht 8 vom P-Typ ausgebildet. Eine Polysilizium-Gateelektrode 12 ist auf der epitaktischen SiC-Schicht 7 vom N--Typ, der Wannenschicht 8 vom P-Typ und der Sourceschicht 10 vom N+-Typ über einen SiO2-Gateoxidfilm 11 ausgebildet. Ein Sourcepad 3 ist über einen NiSi-Film 13 mit der Kontaktschicht 9 vom P+-Typ und der Sourceschicht 10 vom N+-Typ verbunden. Die Gateelektrode 12 ist durch ein TEOS 14 vom Sourcepad 3 isoliert. Eine Drainelektrode 15 ist auf einer Unterseite des SiC-Substrats 1 vom N+-Typ ausgebildet.
  • 3 ist eine Querschnittsansicht entlang III-IV in 1. Die Gateelektrode 12 ist über einen Polysiliziumkontakt 16 mit der Gateverdrahtung 4 verbunden. Die Gateverdrahtung 4 und das Gatepad 2 sind über den eingebauten Gatewiderstand 5 miteinander verbunden. Das Gatepad 2 ist über einen Polysiliziumkontakt 17 mit dem eingebauten Gatewiderstand 5 verbunden.
  • Als Nächstes wird ein Herstellungsverfahren für eine Halbleitervorrichtung gemäß der vorliegenden Erfindung beschrieben. 4 ist ein Flussdiagramm des Herstellungsverfahrens für eine Halbleitervorrichtung gemäß der ersten Ausführungsform der vorliegenden Erfindung. 5 ist eine Querschnittsansicht, um ein Herstellungsverfahren für einen eingebauten Gatewiderstand gemäß der ersten Ausführungsform der vorliegenden Erfindung zu beschreiben. Zunächst werden in einem Waferprozess Polysiliziumfilme P1 und P2 gleichzeitig auf einem Wafer W1 bzw. einem Monitor-Wafer W2 in der gleichen Abscheidungsvorrichtung 100 unter der gleichen Wachstumsbedingung gebildet (Schritt S1). Die Polysiliziumfilme P1 und P2 auf beiden Wafern weisen die gleiche Filmdicke und die gleiche Phosphorkonzentration oder dergleichen auf. Der Wafer W1 entspricht hier dem SiC-Substrat 1 vom N+-Typ in 1 bis 3. Obgleich der Wafer W1 und der Monitor-Wafer W2 das gleiche Material und die gleiche Größe oder dergleichen aufweisen, sind sie verschiedene Wafer.
  • Als Nächtes wird unter Verwendung eines Filmdicken messenden Instruments wie etwa eines Ellipsometers eine Filmdicke des auf dem Monitor-Wafer W2 gebildeten Polysiliziumfilms P2 gemessen, um einen gemessenen Wert zu erhalten (Schritt S2). Als Nächstes wird basierend auf dem gemessenen Wert eine einer Vielzahl von Maskenstrukturen ausgewählt (Schritt S3). Unter Verwendung der ausgewählten Maskenstruktur wird als Nächstes ein Resist mittels Fotolithografie strukturiert. Unter Verwendung des strukturierten Resists als Maske wird der auf dem Wafer W1 gebildete Polysiliziumfilm P1 mittels eines RIE-Trockenätzverfahrens geätzt, um den eingebauten Gatewiderstand 5 und die Gateelektrode 12 zu bilden (Schritt S4).
  • 6 ist ein Diagramm, das eine Beziehung zwischen einer Filmdicke des Polysiliziumfilms und einem Widerstandswert des eingebauten Gatewiderstands veranschaulicht. Je geringer die Filmdicke des Polysiliziumfilms ist, desto größer wird der Widerstandswert des Polysiliziumfilms. Daher wird eine Maskenstruktur so ausgewählt, dass der Widerstandswert des eingebauten Gatewiderstands 5 mit abnehmender Filmdicke des auf dem Monitor-Wafer W2 gebildeten Polysiliziumfilms P2 abnimmt. Somit ist es, selbst wenn die Filmdicken der Polysiliziumfilme P1 und P2 schwanken, möglich, die Schwankung im Widerstandswert des eingebauten Gatewiderstands 5 zu unterdrücken.
  • In der vorliegenden Ausführungsform wird der Widerstandswert des eingebauten Gatewiderstands 5 eingestellt, indem basierend auf dem gemessenen Wert die Breite des eingebauten Gatewiderstands 5 geändert wird. 7 ist eine Draufsicht, die den eingebauten Gatewiderstand veranschaulicht, der unter Verwendung von drei Typen von Maskenstrukturen gemäß der ersten Ausführungsform der vorliegenden Erfindung gebildet wurde. Wenn die Filmdicke des auf dem Monitor-Wafer W2 gebildeten Polysiliziumfilms P2 gering ist, haben die Polysiliziumfilme P1 und P2 große Widerstandswerte, und daher wird eine Maskenstruktur A verwendet, deren eingebauter Gatewiderstand 5 eine größere Breite als diejenige einer Standard-Maskenstruktur B hat. Umgekehrt wird, wenn die Filmdicke groß ist, eine Maskenstruktur C verwendet, deren eingebauter Gatewiderstand 5 eine geringere Breite als diejenige der Standard-Maskenstruktur B hat. Das heißt, eine Maskenstruktur wird so ausgewählt, dass die Breite des eingebauten Gatewiderstands 5 mit abnehmender Filmdicke des auf dem Monitor-Wafer W2 ausgebildeten Polysiliziumfilms P2 zunimmt. Daher ist es möglich, den Widerstandswert des eingebauten Gatewiderstands 5 auf einen gewünschten Wert festzulegen. Man beachte, dass Maskenstrukturen nicht auf drei Typen beschränkt sind, sondern vier oder mehr Typen von Maskenstrukturen genutzt werden können.
  • Der Widerstandswert des eingebauten Gatewiderstands 5 kann eingestellt werden, indem basierend auf dem gemessenen Wert die Länge des eingebauten Gatewiderstands 5 geändert wird. 8 ist eine Draufsicht, die eingebaute Gatewiderstände veranschaulicht, die unter Verwendung von drei Typen von Maskenstrukturen gemäß einer Modifikation 1 der ersten Ausführungsform der vorliegenden Erfindung gebildet wurden. Wenn die Filmdicke des auf dem Monitor-Wafer W2 gebildeten Polysiliziumfilms P2 gering ist, haben die Polysiliziumfilme P1 und P2 größere Widerstandswerte, und somit wird die Maskenstruktur A verwendet, deren Länge des eingebauten Gatewiderstands 5 geringer als diejenige der Standard-Maskenstruktur B ist. Umgekehrt wird, wenn die Filmdicke groß ist, die Maskenstruktur C verwendet, deren Länge des eingebauten Gatewiderstands 5 größer als diejenige der Standard-Maskenstruktur B ist. Das heißt, eine Maskenstruktur wird so ausgewählt, dass die Länge des eingebauten Gatewiderstands 5 mit abnehmender Filmdicke des auf dem Monitor-Wafer W2 gebildeten Polysiliziumfilms P2 abnimmt. Dadurch ist es möglich, den Widerstandswert des eingebauten Gatewiderstands 5 auf einen gewünschten Wert festzulegen.
  • Überdies kann der Widerstandswert des eingebauten Gatewiderstands 5 eingestellt werden, indem basierend auf dem gemessenen Wert die Anzahl der mehreren Widerstände geändert wird. 9 ist eine Draufsicht, die eingebaute Gatewiderstände veranschaulicht, die unter Verwendung von drei Typen von Maskenstrukturen gemäß einer Modifikation 2 der ersten Ausführungsform der vorliegenden Erfindung gebildet wurden. Wenn die Filmdicke des auf dem Monitor-Wafer W2 gebildeten Polysiliziumfilms P2 gering ist, haben die Polysiliziumfilme P1 und P2 größere Widerstandswerte, und somit wird eine Maskenstruktur A verwendet, deren Anzahl der mehreren Widerstände größer als diejenige der Standard-Maskenstruktur B ist. Umgekehrt wird, wenn die Filmdicke groß ist, die Maskenstruktur C verwendet, deren Anzahl der mehreren Widerstände geringer als diejenige der Standard-Maskenstruktur B ist. Das heißt, eine Maskenstruktur wird so ausgewählt, dass die Anzahl der mehreren Widerstände mit abnehmender Filmdicke des auf dem Monitor-Wafer W2 gebildeten Polysiliziumfilms P2 zunimmt. Dadurch ist es möglich, den Widerstandswert des eingebauten Gatewiderstands 5 auf einen gewünschten Wert festzulegen.
  • Wie oben beschrieben wurde, wird in der vorliegenden Ausführungsform die Filmdicke des auf dem Monitor-Wafer W2 gebildeten Polysiliziumfilms P2 gemessen, und der auf dem Wafer W1 gebildete Polysiliziumfilm P1 wird unter Verwendung einer basierend auf dem gemessenen Wert ausgewählten Maskenstruktur geätzt, um den eingebauten Gatewiderstand 5 zu bilden. Selbst wenn es eine Schwankung in der Filmdicke des Polysiliziumfilms P1 gibt, ist es somit möglich, die Schwankung im Widerstandswert des eingebauten Gatewiderstands 5 zu unterdrücken.
  • 10 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einem Vergleichsbeispiel veranschaulicht. 11 ist ein Ersatzschaltbild der Halbleitervorrichtung gemäß dem Vergleichsbeispiel. In dem Vergleichsbeispiel wird für jeden Chip ein Gatewiderstandswert zwischen einem Gate-Messpad 18 und einem Gateanschluss gemessen. Da das Gate-Messpad 18 in dem Chip vorgesehen sein muss, nimmt daher der ineffektive Bereich des Chips zu, und die Chipfläche wächst, was eine Erhöhung der Chipkosten zur Folge hat. Im Gegensatz dazu wird in der vorliegenden Ausführungsform, da das Gate-Messpad 18 unnötig ist, der ineffektive Flächenbereich kleiner, und die Kosten können reduziert werden.
  • Zweite Ausführungsform
  • Polysilizium, das als Gateverdrahtung für einen MOSFET oder dergleichen dient, wird im Allgemeinen mit Phosphor dotiert, um den Widerstandswert einzustellen. Je höher die Phosphorkonzentration ist, desto geringer wird der Widerstandswert des Polysiliziums. 12 ist ein Diagramm, das eine Beziehung zwischen der Phosphorkonzentration des Polysiliziumflms und dem Widerstandswert des eingebauten Gatewiderstands veranschaulicht. Denn höher die Phosphorkonzentrationen der Polysiliziumfilme P1 und P2 sind, desto geringer werden die Widerstandswerte der Polysiliziumfilme P1 und P2. Falls das gleiche Muster bzw. die gleiche Struktur verwendet wird, wird somit der Widerstandswert des eingebauten Gatewiderstands 5 geringer.
  • 13 ist ein Flussdiagramm eines Herstellungsverfahrens für eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. In der vorliegenden Ausführungsform wird anstelle von Schritt S2 in der ersten Ausführungsform eine Phosphorkonzentration des auf dem Monitor-Wafer W2 gebildeten Polysiliziumfilms P2 unter Verwendung einer Elementanalysevorrichtung wie etwa einer Vorrichtung zur Röntgenfluoreszenz-Analyse gemessen, um einen gemessenen Wert zu erhalten (Schritt S5). Der eingebaute Gatewiderstand 5 wird unter Verwendung einer basierend auf diesem gemessenen Wert ausgewählten Maskenstruktur gebildet. Konkreter wird eine Maskenstruktur so ausgewählt, dass der Widerstandswert des eingebauten Gatewiderstands 5 mit abnehmender Phosphorkonzentration abnimmt. Selbst wenn es eine Schwankung in der Phosphorkonzentration des Polysiliziumfilms P1 gibt, ist es somit möglich, die Schwankung im Widerstandswert des eingebauten Gatewiderstands 5 zu unterdrücken. Da das Pad zum Messen des Gatewiderstandswerts unnötig ist, wird überdies der ineffektive Flächenbereich des Chips schmaler, und es ist möglich, eine Kostenreduzierung zu erzielen.
  • Dritte Ausführungsform
  • 14 ist ein Flussdiagramm eines Herstellungsverfahrens für eine Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung. 15 ist ein Diagramm, das eine Beziehung zwischen dem Produkt der Filmdicke und der Phosphorkonzentration des Polysiliziumfilms und dem Widerstandswert des eingebauten Gatewiderstands veranschaulicht. Anstelle von Schritt S2 der ersten Ausführungsform werden in der vorliegenden Ausführungsform sowohl die Filmdicke als auch die Phosphorkonzentration des auf dem Monitor-Wafer W2 gebildeten Polysiliziumfilms P2 gemessen, und diese gemessenen Werte werden integriert, um einen gemessenen Wert zu erhalten (Schritt S6). Ein Polysiliziumwiderstand wird unter Verwendung einer basierend auf dem gemessenen Wert ausgewählten Maskenstruktur gebildet. Konkreter wird eine Maskenstruktur so ausgewählt, dass der Widerstandswert des eingebauten Gatewiderstands 5 mit abnehmendem Produkt der Filmdicke und der Phosphorkonzentration abnimmt. Somit ist es möglich, eine Schwankung im Widerstandswert des eingebauten Gatewiderstands 5 noch mehr als die erste und zweite Ausführungsform zu unterdrücken. Da das Pad zum Messen des Gatewiderstandswerts unnötig ist, wird überdies der ineffektive Flächenbereich des Chips schmaler, und es ist möglich, eine Kostenreduzierung zu erzielen.
  • In den ersten bis dritten Ausführungsformen sind das SiC-Substrat 1 vom N+-Typ usw. nicht auf aus Siliziumcarbid geschaffene Teile beschränkt, sondern können stattdessen aus einem anderen Halbleiter mit breiter Bandlücke gebildet werden, zum Beispiel einem Material auf Galliumnitridbasis oder Diamant, der eine breitere Bandlücke als diejenige von Silizium aufweist. Eine aus solch einem Halbleiter mit breiter Bandlücke gebildete Leistungs-Halbleitervorrichtung weist eine Hochspannungsfestigkeit und eine hohe zulässige Stromdichte auf und kann somit miniaturisiert werden. Die Verwendung solch einer miniaturisierten Halbleitervorrichtung ermöglicht die Miniaturisierung des Halbleitermoduls, in welchem die Halbleitervorrichtung eingebaut ist. Da die Halbleitervorrichtung eine hohe Wärmebeständigkeit aufweist, kann ferner eine Abstrahlrippe eines Kühlkörpers verkleinert werden, und ein wassergekühltes Teil kann luftgekühlt werden, was zu einer weiteren Miniaturisierung des Leistungsmoduls führt. Da die Halbleitervorrichtung einen geringen Leistungsverlust und eine hohe Effizienz aufweist, kann überdies ein hocheffizientes Halbleitermodul erreicht werden.
  • Bezugszeichenliste
  • 1 SiC-Substrat vom N+-Typ (Wafer); 5 eingebauter Gatewiderstand (Polysiliziumwiderstand); A, B, C Maskenstruktur
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2016508284 A [0005]

Claims (10)

  1. Herstellungsverfahren für eine Halbleitervorrichtung, umfassend: gleichzeitiges Ausbilden von Polysiliziumfilmen auf einem Wafer und einem Monitor-Wafer unter der gleichen Wachstumsbedingung in einem Waferprozess; Messen zumindest einer einer Filmdicke und einer Phosphorkonzentration des auf dem Monitor-Wafer gebildeten Polysiliziumfilms, um einen gemessenen Wert zu erhalten; Auswählen einer von einer Vielzahl von Maskenstrukturen basierend auf dem gemessenen Wert; und Ätzen des auf dem Wafer gebildeten Polysiliziumfilms unter Verwendung der ausgewählten Maskenstruktur, um den Polysiliziumwiderstand zu bilden.
  2. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 1, wobei die Maskenstruktur so ausgewählt wird, dass ein Widerstandswert des Polysiliziumwiderstands mit abnehmender Filmdicke des auf dem Monitor-Wafer gebildeten Polysiliziumfilms abnimmt.
  3. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die Maskenstruktur so ausgewählt wird, dass ein Widerstandswert des Polysiliziumwiderstands mit abnehmender Phosphorkonzentration des auf dem Monitor-Wafer gebildeten Polysiliziumfilms abnimmt.
  4. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 2, wobei die Maskenstruktur so ausgewählt wird, dass eine Breite des Polysiliziumwiderstands mit abnehmender Filmdicke des auf dem Monitor-Wafer gebildeten Polysiliziumfilms zunimmt.
  5. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 3, wobei die Maskenstruktur so ausgewählt wird, dass eine Breite des Polysiliziumwiderstands mit abnehmender Phosphorkonzentration des auf dem Monitor-Wafer gebildeten Polysiliziumfilms zunimmt.
  6. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 2, wobei die Maskenstruktur so ausgewählt wird, dass eine Länge des Polysiliziumwiderstands mit abnehmender Filmdicke des auf dem Monitor-Wafer gebildeten Polysiliziumfilms abnimmt.
  7. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 3, wobei die Maskenstruktur so ausgewählt wird, dass eine Länge des Polysiliziumwiderstands mit abnehmender Phosphorkonzentration des auf dem Monitor-Wafer gebildeten Polysiliziumfilms abnimmt.
  8. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 2, wobei der Polysiliziumwiderstand mehrere Widerstände umfasst, die parallel miteinander verbunden sind, und die Maskenstruktur so ausgewählt wird, dass die Anzahl der mehreren Widerstände mit abnehmender Filmdicke des auf dem Monitor-Wafer gebildeten Polysiliziumfilms zunimmt.
  9. Herstellungsverfahren für eine Halbleitervorrichtung nach Anspruch 3, wobei der Polysiliziumwiderstand mehrere Widerstände umfasst, die parallel miteinander verbunden sind, und die Maskenstruktur so ausgewählt wird, dass die Anzahl der mehreren Widerstände mit abnehmender Phosphorkonzentration des auf dem Monitor-Wafer gebildeten Polysiliziumfilms zunimmt.
  10. Herstellungsverfahren für eine Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, ferner umfassend ein Ausbilden einer Transistorstruktur mit einem Gate, einer Gateverdrahtung und einem Gatepad, welche mit dem Gate auf dem Wafer verbunden sind, wobei der Polysiliziumwiderstand ein zwischen die Gateverdrahtung und das Gatepad geschalteter eingebauter Gatewiderstand ist.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7471974B2 (ja) 2020-09-18 2024-04-22 株式会社東芝 半導体装置
WO2024101130A1 (ja) * 2022-11-08 2024-05-16 ローム株式会社 半導体装置
CN115513281A (zh) * 2022-11-23 2022-12-23 深圳市威兆半导体股份有限公司 绝缘栅双极型晶体管

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016508284A (ja) 2012-11-26 2016-03-17 ディー スリー セミコンダクター エルエルシー 縦型半導体装置の性能を精確に強化するための装置アーキテクチャおよび方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4717446A (en) * 1986-09-18 1988-01-05 Motorola Inc. Method of detecting the endpoint of the etch of epitaxially grown silicon
US4957777A (en) * 1988-07-28 1990-09-18 Massachusetts Institute Of Technology Very low pressure chemical vapor deposition process for deposition of titanium silicide films
US5393624A (en) * 1988-07-29 1995-02-28 Tokyo Electron Limited Method and apparatus for manufacturing a semiconductor device
US5637153A (en) * 1993-04-30 1997-06-10 Tokyo Electron Limited Method of cleaning reaction tube and exhaustion piping system in heat processing apparatus
US5596207A (en) * 1994-04-08 1997-01-21 Texas Instruments Incorporated Apparatus and method for detecting defects in insulative layers of MOS active devices
JP3307313B2 (ja) * 1998-01-23 2002-07-24 ソニー株式会社 パターン生成方法及びその装置
JP3493301B2 (ja) * 1998-01-26 2004-02-03 京セラ株式会社 高周波用入出力端子ならびに高周波用半導体素子収納用パッケージ
US6297877B1 (en) * 1998-08-13 2001-10-02 Micron Technology, Inc. Methods for compensating for lens heating resulting from wafer reflectance in micro-photolithography equipment
US6297089B1 (en) * 1998-11-26 2001-10-02 International Business Machines Corporation Method of forming buried straps in DRAMs
JP2002174890A (ja) * 2000-12-07 2002-06-21 Hitachi Ltd 半導体集積回路の製造方法
JP2002246430A (ja) * 2001-02-21 2002-08-30 Hitachi Ltd 半導体装置の製造方法
JP3990575B2 (ja) * 2001-03-05 2007-10-17 三井造船株式会社 膜厚測定用モニタウェハ
KR100399976B1 (ko) * 2001-11-23 2003-09-29 주식회사 하이닉스반도체 콘택 저항 측정용 테스트 패턴 및 그 제조 방법
TWI257680B (en) 2002-02-25 2006-07-01 Macronix Int Co Ltd Method for monitoring particles on wafer surface and in process
KR100476931B1 (ko) * 2002-09-19 2005-03-16 삼성전자주식회사 시즈닝 레서피의 최적화 방법
JP2004311782A (ja) * 2003-04-08 2004-11-04 Tokyo Electron Ltd 成膜方法及び成膜装置
JP4349848B2 (ja) * 2003-06-12 2009-10-21 パナソニック株式会社 終点検出方法および終点検出装置
JP2005072476A (ja) 2003-08-27 2005-03-17 Fuji Electric Holdings Co Ltd 半導体装置の製造方法
JP4880889B2 (ja) * 2003-09-09 2012-02-22 セイコーインスツル株式会社 半導体装置の製造方法
JP4732726B2 (ja) * 2003-09-09 2011-07-27 セイコーインスツル株式会社 半導体装置の製造方法
JP4880890B2 (ja) * 2003-09-09 2012-02-22 セイコーインスツル株式会社 半導体装置の製造方法
JP4322732B2 (ja) * 2004-05-07 2009-09-02 株式会社リコー 定電流発生回路
JP2006040917A (ja) * 2004-07-22 2006-02-09 Seiko Epson Corp 半導体装置の製造方法
US7455448B2 (en) * 2004-07-26 2008-11-25 Texas Instruments Incorporated Rapid thermal anneal equipment and method using sichrome film
CN1993813B (zh) * 2004-08-13 2010-12-22 东京毅力科创株式会社 半导体装置的制造方法和等离子体氧化处理方法
US7241663B2 (en) * 2005-04-19 2007-07-10 Texas Instruments Incorporated Maskless multiple sheet polysilicon resistor
JP2008537347A (ja) * 2005-04-21 2008-09-11 フリースケール セミコンダクター インコーポレイテッド 非ＳｉＯ２ゲート誘電体を有するＭＯＳデバイスの製造方法
US8132130B2 (en) * 2005-06-22 2012-03-06 Asml Masktools B.V. Method, program product and apparatus for performing mask feature pitch decomposition for use in a multiple exposure process
WO2007002297A2 (en) * 2005-06-24 2007-01-04 Crafts Douglas E Temporary planar electrical contact device and method using vertically-compressible nanotube contact structures
JP2007073751A (ja) * 2005-09-07 2007-03-22 Hitachi High-Technologies Corp プラズマ処理装置および処理方法
JP2007227478A (ja) * 2006-02-21 2007-09-06 Tokai Rika Co Ltd 半導体チップの製造方法
KR100735535B1 (ko) * 2006-07-10 2007-07-04 삼성전자주식회사 마스크 제작 방법
US20080023699A1 (en) * 2006-07-26 2008-01-31 Macronix International Co., Ltd. A test structure and method for detecting charge effects during semiconductor processing
US7692275B2 (en) * 2007-02-26 2010-04-06 International Business Machines Corporation Structure and method for device-specific fill for improved anneal uniformity
US7521332B2 (en) * 2007-03-23 2009-04-21 Alpha & Omega Semiconductor, Ltd Resistance-based etch depth determination for SGT technology
JP4874149B2 (ja) * 2007-03-29 2012-02-15 富士通セミコンダクター株式会社 マスクパターン補正方法および半導体装置の製造方法
JP5601848B2 (ja) * 2010-02-09 2014-10-08 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
CN102842606B (zh) 2012-08-24 2016-04-20 中国电力科学研究院 一种igbt芯片可变栅内阻及其设计方法
JP6218462B2 (ja) * 2013-07-04 2017-10-25 三菱電機株式会社 ワイドギャップ半導体装置
CN105556669B (zh) * 2013-09-17 2019-06-28 三菱电机株式会社 半导体装置
JP6396653B2 (ja) * 2013-10-30 2018-09-26 ルネサスエレクトロニクス株式会社 半導体装置
JP2016058466A (ja) * 2014-09-08 2016-04-21 三菱電機株式会社 炭化珪素半導体装置
DE102014222203B3 (de) * 2014-10-30 2016-03-10 Infineon Technologies Ag Überprüfung von Randschäden
JP6523732B2 (ja) * 2015-03-26 2019-06-05 株式会社日立ハイテクノロジーズ プラズマ処理装置およびプラズマ処理方法
WO2019202687A1 (ja) * 2018-04-18 2019-10-24 三菱電機株式会社 半導体モジュール

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016508284A (ja) 2012-11-26 2016-03-17 ディー スリー セミコンダクター エルエルシー 縦型半導体装置の性能を精確に強化するための装置アーキテクチャおよび方法

Also Published As

Publication number Publication date
CN109417019A (zh) 2019-03-01
DE112016007041B4 (de) 2022-09-29
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JP6610785B2 (ja) 2019-11-27
US11295954B2 (en) 2022-04-05
JPWO2018008068A1 (ja) 2018-11-29
US20190115217A1 (en) 2019-04-18
WO2018008068A1 (ja) 2018-01-11

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