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CN109417019B - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

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CN109417019B
CN109417019B CN201680087344.8A CN201680087344A CN109417019B CN 109417019 B CN109417019 B CN 109417019B CN 201680087344 A CN201680087344 A CN 201680087344A CN 109417019 B CN109417019 B CN 109417019B
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Abstract

在晶片工艺中，在晶片(W1)以及监视晶片(W2)同时以相同的生长条件分别形成多晶硅膜(P1、P2)。对在监视晶片(W2)形成的多晶硅膜(P2)的膜厚和磷浓度的至少一者进行测定而得到测定值。基于测定值而选择多个掩模图案(A、B、C)中的1个，使用所选择的掩模图案对在晶片(W1)形成的多晶硅膜(P1)进行蚀刻而形成多晶硅电阻(5)。

Description

半导体装置的制造方法
技术领域
本发明涉及具有多晶硅电阻的半导体装置的制造方法。
背景技术
功率模块搭载有形成逆变器装置等的多个IGBT芯片或者MOSFET芯片。在这样的功率模块中，在各IGBT芯片或者各MOSFET芯片的栅极端子附加栅极电阻，抑制通断时的模块内芯片之间的分流不平衡。
在搭载了使用Si晶片的IGBT芯片或者MOSFET芯片的功率模块中，通常是将作为电子部件的MELF电阻通过焊料安装至封装件内而进行使用。
另一方面，就搭载了使用SiC晶片的MOSFET芯片等的功率模块而言，是在作为SiC晶片的特征的高温条件下进行使用的。在该高温条件下的动作中，MELF电阻的焊料接合部发生热疲劳，电阻值随时间增大，在通断动作时无法得到期望的动作。因此，在MOSFET芯片之上，大多使用由多晶硅形成的内置栅极电阻。即使在这样的情况下，为了抑制模块内的芯片间分流不平衡，也需要通过测试工序对每个芯片的内置栅极电阻进行测定，安装内置栅极电阻的电阻值一致的SiC－MOSFET芯片。
专利文献1：日本特表2016－508284号公报
发明内容
在以往的制造方法中，在将多晶硅膜进行图案化而形成内置栅极电阻时所使用的掩模图案只有一种。因此，内置栅极电阻的电阻值依赖于多晶硅膜的膜厚以及磷浓度而产生波动。
另外，还提出了将多个并联栅极电阻通过激光修剪而向特定的栅极电阻靠近的方法(例如，参照专利文献1)。但是，在激光修剪槽的残留部分电流集中而温度升高，有可能由此而导致可靠性的下降。
本发明就是为了解决上述课题而提出的，其目的在于得到能够抑制多晶硅电阻的电阻值的波动的半导体装置的制造方法。
本发明涉及的半导体装置的制造方法，其特征在于，具有以下工序：在晶片工艺中，在晶片以及监视晶片同时以相同的生长条件分别形成多晶硅膜；对在所述监视晶片形成的所述多晶硅膜的膜厚和磷浓度的至少一者进行测定而得到测定值；以及基于所述测定值而选择多个掩模图案中的1个，使用所选择的掩模图案对在所述晶片形成的所述多晶硅膜进行蚀刻，形成多晶硅电阻。
发明的效果
在本发明中，对在监视晶片形成的多晶硅膜的膜厚和磷浓度的至少一者进行测定，使用基于该测定值而选择的掩模图案对在晶片形成的多晶硅膜进行蚀刻而形成多晶硅电阻。由此，即使在多晶硅膜的膜厚或者磷浓度产生波动的情况下，也能够抑制多晶硅膜的电阻值的波动。
附图说明
图1是表示本发明的实施方式1涉及的半导体装置的俯视图。
图2是沿图1的Ⅰ－Ⅱ的剖面图。
图3是沿图1的Ⅲ－Ⅳ的剖面图。
图4是本发明的实施方式1涉及的半导体装置的制造方法的流程图。
图5是用于对本发明的实施方式1涉及的内置栅极电阻的制造方法进行说明的剖面图。
图6是表示多晶硅膜的膜厚与内置栅极电阻的电阻值的关系的图。
图7是表示由本发明的实施方式1涉及的3种掩模图案形成的内置栅极电阻的俯视图。
图8是表示由本发明的实施方式1的变形例1涉及的3种掩模图案形成的内置栅极电阻的俯视图。
图9是表示由本发明的实施方式1的变形例2涉及的3种掩模图案形成的内置栅极电阻的俯视图。
图10是表示对比例涉及的半导体装置的俯视图。
图11是对比例涉及的半导体装置的等效电路图。
图12是表示多晶硅膜的磷浓度与内置栅极电阻的电阻值的关系的图。
图13是本发明的实施方式2涉及的半导体装置的制造方法的流程图。
图14是本发明的实施方式3涉及的半导体装置的制造方法的流程图。
图15是表示多晶硅膜的膜厚和磷浓度的积、与内置栅极电阻的电阻值的关系的图。
具体实施方式
参照附图对本发明的实施方式涉及的半导体装置的制造方法进行说明。对相同或相应的结构要素标注相同的标号，有时省略重复说明。
实施方式1.
图1是表示本发明的实施方式1涉及的半导体装置的俯视图。该半导体装置是SiC－MOSFET芯片。在N+型SiC基板1的中央部分形成有栅极焊盘2以及源极焊盘3。栅极焊盘2经由内置栅极电阻5与包围源极焊盘3的栅极配线4连接。内置栅极电阻5具有彼此并联连接的多个电阻。栅极焊盘2、源极焊盘3以及栅极配线4由Al构成，内置栅极电阻5由掺杂了磷的多晶硅构成。以包围它们的方式在N+型SiC基板1的外周部分形成有场限环6。
图2是沿图1的Ⅰ－Ⅱ的剖面图。在N+型SiC基板1之上形成有N-型SiC外延层7。在N-型SiC外延层7之上的一部分形成有P型阱层8。在P型阱层8之上形成有P+型接触层9以及N+型源极层10。在N-型SiC外延层7、P型阱层8以及N+型源极层10之上隔着SiO2的栅极氧化膜11而形成有多晶硅的栅极电极12。源极焊盘3经由NiSi膜13与P+型接触层9以及N+型源极层10连接。栅极电极12与源极焊盘3之间通过TEOS 14而绝缘。在N+型SiC基板1的下表面形成有漏极电极15。
图3是沿图1的Ⅲ－Ⅳ的剖面图。栅极电极12经由多晶硅接触部16与栅极配线4连接。栅极配线4与栅极焊盘2经由内置栅极电阻5连接。栅极焊盘2经由多晶硅接触部17与内置栅极电阻5连接。
接下来，对本实施方式涉及的半导体装置的制造方法进行说明。图4是本发明的实施方式1涉及的半导体装置的制造方法的流程图。图5是用于对本发明的实施方式1涉及的内置栅极电阻的制造方法进行说明的剖面图。首先，在晶片工艺中，在相同的沉积装置100内，在晶片W1以及监视晶片W2同时以相同的生长条件分别形成多晶硅膜P1、P2(步骤S1)。两晶片的多晶硅膜P1、P2的膜厚以及磷浓度等变得相同。这里，晶片W1与图1～3的N+型SiC基板1对应，该晶片W1与监视晶片W2是材质以及大小等相同但彼此分开的晶片。
然后，使用椭偏仪等膜厚测定器，对在监视晶片W2形成的多晶硅膜P2的膜厚进行测定而得到测定值(步骤S2)。然后，基于测定值而选择多个掩模图案中的1个(步骤S3)。然后，使用所选择的掩模图案，通过光刻而将抗蚀层进行图案化，将该抗蚀层作为掩模，通过RIE干蚀刻法将在晶片W1形成的多晶硅膜P1进行蚀刻而形成内置栅极电阻5以及栅极电极12(步骤S4)。
图6是表示多晶硅膜的膜厚与内置栅极电阻的电阻值的关系的图。多晶硅膜的膜厚越薄，多晶硅膜的电阻值越大。因此，在监视晶片W2形成的多晶硅膜P2的膜厚越薄，则越是选择使得内置栅极电阻5的电阻值变小的掩模图案。由此，即使在多晶硅膜P1、P2的膜厚产生波动的情况下，也能够抑制内置栅极电阻5的电阻值的波动。
在本实施方式中，基于测定值改变内置栅极电阻5的宽度而对内置栅极电阻5的电阻值进行调整。图7是表示由本发明的实施方式1涉及的3种掩模图案形成的内置栅极电阻的俯视图。在形成于监视晶片W2的多晶硅膜P2的膜厚薄的情况下，多晶硅膜P1、P2的电阻值增大，因此使用与标准掩模图案B相比将内置栅极电阻5的宽度加粗了的掩模图案A。相反，在膜厚厚的情况下，使用与标准掩模图案B相比将内置栅极电阻5的宽度缩窄了的掩模图案C。即，在监视晶片W2形成的多晶硅膜P2的膜厚越薄，则越是选择使得内置栅极电阻5的宽度变粗的掩模图案。由此，能够将内置栅极电阻5的电阻值设定为期望的值。此外，掩模图案不限于3种，也可以使用大于或等于4种掩模图案。
另外，也可以基于测定值改变内置栅极电阻5的长度而对内置栅极电阻5的电阻值进行调整。图8是表示由本发明的实施方式1的变形例1涉及的3种掩模图案形成的内置栅极电阻的俯视图。在形成于监视晶片W2的多晶硅膜P2的膜厚薄的情况下，多晶硅膜P1、P2的电阻值增大，因此使用与标准掩模图案B相比将内置栅极电阻5的长度缩短了的掩模图案A。相反，在膜厚厚的情况下，使用与标准掩模图案B相比将内置栅极电阻5的长度加长了的掩模图案C。即，在监视晶片W2形成的多晶硅膜P2的膜厚越薄，则越是选择使得内置栅极电阻5的长度变短的掩模图案。由此，能够将内置栅极电阻5的电阻值设定为期望的值。
另外，也可以基于测定值改变多个电阻的根数而对内置栅极电阻5的电阻值进行调整。图9是表示由本发明的实施方式1的变形例2涉及的3种掩模图案形成的内置栅极电阻的俯视图。在形成于监视晶片W2的多晶硅膜P2的膜厚薄的情况下，多晶硅膜P1、P2的电阻值增大，因此使用与标准掩模图案B相比将多个电阻的根数增加了的掩模图案A。相反，在膜厚厚的情况下，使用与标准掩模图案B相比将多个电阻的根数减少了的掩模图案C。即，在监视晶片W2形成的多晶硅膜P2的膜厚越薄，则越是选择使得多个电阻的根数变多的掩模图案。由此，能够将内置栅极电阻5的电阻值设定为期望的值。
如以上所说明的那样，在本实施方式中，对在监视晶片W2形成的多晶硅膜P2的膜厚进行测定，使用基于该测定值而选择的掩模图案，对在晶片W2形成的多晶硅膜P1进行蚀刻而形成内置栅极电阻5。由此，即使在多晶硅膜P1的膜厚产生波动的情况下，也能够抑制内置栅极电阻5的电阻值的波动。
图10是表示对比例涉及的半导体装置的俯视图。图11是对比例涉及的半导体装置的等效电路图。在对比例中，针对每个芯片而对栅极测定焊盘18与栅极端子之间的栅极电阻值进行测定。因此，需要在芯片内设置栅极测定焊盘18，所以芯片的无效区域增加，芯片面积增大，芯片成本增高。与此相对，在本实施方式中，不需要栅极测定焊盘18，因此芯片的无效面积区域变窄，能够降低成本。
实施方式2.
通常，就MOSFET等的成为栅极配线的多晶硅而言，掺杂磷而对电阻值进行调整，磷浓度越高则多晶硅的电阻值变得越小。图12是表示多晶硅膜的磷浓度与内置栅极电阻的电阻值的关系的图。多晶硅膜P1、P2的磷浓度越高，多晶硅膜P1、P2的电阻值变得越小，因此如果以相同的图案进行对比，则内置栅极电阻5的电阻值变小。
图13是本发明的实施方式2涉及的半导体装置的制造方法的流程图。在本实施方式中，取代实施方式1的步骤S2，使用荧光X射线分析装置等元素分析装置，对在监视晶片W2形成的多晶硅膜P2的磷浓度进行测定而得到测定值(步骤S5)。使用基于该测定值而选择的掩模图案，形成内置栅极电阻5。具体地说，磷浓度越低，则越是选择使得内置栅极电阻5的电阻值变小的掩模图案。由此，即使在多晶硅膜P1的磷浓度产生波动的情况下，也能够抑制内置栅极电阻5的电阻值的波动。另外，不需要对栅极电阻值进行测定的焊盘，因此芯片的无效面积区域变小，能够降低成本。
实施方式3.
图14是本发明的实施方式3涉及的半导体装置的制造方法的流程图。图15是表示多晶硅膜的膜厚和磷浓度的积、与内置栅极电阻的电阻值的关系的图。在本实施方式中，取代实施方式1的步骤S2，对在监视晶片W2形成的多晶硅膜P2的膜厚和磷浓度这两者进行测定，将它们相乘而得到测定值(步骤S6)。使用基于该测定值而选择的掩模图案，形成多晶硅电阻。具体地说，膜厚和磷浓度的积越小，则越是选择使得内置栅极电阻5的电阻值变小的掩模图案。由此，与实施方式1、2相比能够进一步抑制内置栅极电阻5的电阻值的波动。另外，不需要对栅极电阻值进行测定的焊盘，因此芯片的无效面积区域变小，能够降低成本。
此外，在实施方式1～3中，N+型SiC基板1等不限于碳化硅，也可以由例如氮化镓类材料、或者金刚石等与硅相比带隙大的其他宽带隙半导体形成。由这样的宽带隙半导体形成的功率半导体元件由于耐电压性、容许电流密度高，因此能够小型化。通过使用该实现了小型化的元件，从而能够使组装有该元件的半导体模块也小型化。另外，由于元件的耐热性高，因此能够使散热器的散热鳍片小型化，能够将水冷部空冷化，因而能够进一步将半导体模块小型化。另外，由于元件的电力损耗低且高效，因此能够使半导体模块高效化。
标号的说明
1N+型SiC基板(晶片)，5内置栅极电阻(多晶硅电阻)，A、B、C掩模图案。

Claims (14)

1.一种半导体装置的制造方法，其特征在于，具有以下工序：
在晶片工艺中，在晶片以及监视晶片同时以相同的生长条件分别形成多晶硅膜；
在使用掩模图案对在所述晶片形成的所述多晶硅膜进行蚀刻而形成多晶硅电阻前，对在所述监视晶片形成的所述多晶硅膜的膜厚和磷浓度的至少一者进行测定而得到测定值；以及
基于所述测定值而选择多个掩模图案中的1个，使用所选择的掩模图案对在所述晶片形成的所述多晶硅膜进行蚀刻，形成多晶硅电阻，该多个掩模图案与所得到的所述多晶硅电阻对应地具有不同数量、宽度或长度的图案。
2.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述监视晶片形成的所述多晶硅膜的膜厚越薄，则越是选择使得所述多晶硅电阻的电阻值变小的掩模图案。
3.根据权利要求1所述的半导体装置的制造方法，其特征在于，
在所述监视晶片形成的所述多晶硅膜的磷浓度越低，则越是选择使得所述多晶硅电阻的电阻值变小的掩模图案。
4.根据权利要求2所述的半导体装置的制造方法，其特征在于，
在所述监视晶片形成的所述多晶硅膜的磷浓度越低，则越是选择使得所述多晶硅电阻的电阻值变小的掩模图案。
5.根据权利要求2所述的半导体装置的制造方法，其特征在于，
在所述监视晶片形成的所述多晶硅膜的膜厚越薄，则越是选择使得所述多晶硅电阻的宽度变粗的掩模图案。
6.根据权利要求3所述的半导体装置的制造方法，其特征在于，
在所述监视晶片形成的所述多晶硅膜的磷浓度越低，则越是选择使得所述多晶硅电阻的宽度变粗的掩模图案。
7.根据权利要求4所述的半导体装置的制造方法，其特征在于，
在所述监视晶片形成的所述多晶硅膜的磷浓度越低，则越是选择使得所述多晶硅电阻的宽度变粗的掩模图案。
8.根据权利要求2所述的半导体装置的制造方法，其特征在于，
在所述监视晶片形成的所述多晶硅膜的膜厚越薄，则越是选择使得所述多晶硅电阻的长度变短的掩模图案。
9.根据权利要求3所述的半导体装置的制造方法，其特征在于，
在所述监视晶片形成的所述多晶硅膜的磷浓度越低，则越是选择使得所述多晶硅电阻的长度变短的掩模图案。
10.根据权利要求4所述的半导体装置的制造方法，其特征在于，
在所述监视晶片形成的所述多晶硅膜的磷浓度越低，则越是选择使得所述多晶硅电阻的长度变短的掩模图案。
11.根据权利要求2所述的半导体装置的制造方法，其特征在于，
所述多晶硅电阻具有彼此并联连接的多个电阻，
在所述监视晶片形成的所述多晶硅膜的膜厚越薄，则越是选择使得所述多个电阻的根数变多的掩模图案。
12.根据权利要求3所述的半导体装置的制造方法，其特征在于，
所述多晶硅电阻具有彼此并联连接的多个电阻，
在所述监视晶片形成的所述多晶硅膜的磷浓度越低，则越是选择使得所述多个电阻的根数变多的掩模图案。
13.根据权利要求4所述的半导体装置的制造方法，其特征在于，
所述多晶硅电阻具有彼此并联连接的多个电阻，
在所述监视晶片形成的所述多晶硅膜的磷浓度越低，则越是选择使得所述多个电阻的根数变多的掩模图案。
14.根据权利要求1至13中任一项所述的半导体装置的制造方法，其特征在于，
还具有在所述晶片形成具有栅极的晶体管构造、与所述栅极连接的栅极配线以及栅极焊盘的工序，
所述多晶硅电阻是连接于所述栅极配线与所述栅极焊盘之间的内置栅极电阻。
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