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CN111754925A - Goa电路以及显示面板 - Google Patents

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CN111754925A
CN111754925A CN202010669594.0A CN202010669594A CN111754925A CN 111754925 A CN111754925 A CN 111754925A CN 202010669594 A CN202010669594 A CN 202010669594A CN 111754925 A CN111754925 A CN 111754925A
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drain
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陶健
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Original Assignee
Wuhan China Star Optoelectronics Technology Co Ltd
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Abstract

本申请提供一种GOA电路以及显示面板，所述GOA电路包括多级级联设置的GOA单元，每一所述GOA单元包括上拉控制模块、上拉模块、下拉模块、下拉维持模块以及自举电容，通过设计部分电路共用，每一所述GOA单元能够实现多级扫描信号输出，简化了GOA电路的结构，进而实现显示面板的窄边框设计。

Description

GOA电路以及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种GOA电路以及显示面板。
背景技术
阵列基板栅极驱动技术(Gate Driveron Array，简称GOA)，是将栅极驱动电路集成在显示面板的阵列基板上，以实现逐行扫描的驱动方式，从而可以省掉栅极驱动电路部分，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。在现有的GOA电路中，每一GOA单元对应输出一扫描信号至显示面板中相应的一栅线，该GOA电路结构占用的布线空间较大，不利于实现窄边框。
发明内容
本申请提供一种GOA电路以及显示面板，以解决现有技术中GOA电路占用的布线空间较大，不利于实现窄边框的技术问题。
本申请提供一种GOA单元，其包括多级级联设置的GOA单元，每一级GOA单元均包括：上拉控制模块、上拉模块、下拉模块、下拉维持模块以及自举电容；
所述上拉控制模块接入第N级扫描信号以及正向扫描信号，并电性连接于第一节点，用于在所述第N级扫描信号的控制下将所述正向扫描信号输出至所述第一节点；
所述上拉模块接入高电平信号以及至少两个时钟信号，并电性连接于所述第一节点，用于在所述高电平信号、所述时钟信号以及所述第一节点的电位的控制下输出与每一所述时钟信号对应的扫描信号；
所述下拉模块接入所述正向扫描信号、反向扫描信号、第N+5级时钟信号、第N级时钟信号、第N+5级扫描信号、所述高电平信号以及低电平信号，并电性连接于所述第一节点及第二节点，用于在所述正向扫描信号、所述反向扫描信号、所述第N+5级时钟信号、所述第N级时钟信号、所述第N+5级扫描信号、所述高电平信号以及所述低电平信号的控制下下拉所述第一节点的电位；
所述下拉维持模块接入所述低电平信号及功能控制信号，并电性连接于所述第一节点、所述第二节点以及所述扫描信号输出端，用于在所述第二节点的电位以及所述低电平信号的控制下维持所述第一节点以及相应所述扫描信号的低电位；
所述自举电容的第一端接入所述低电平信号，所述自举电容的第二端电性连接于所述第一节点。
在本申请提供的GOA单元中，所述上拉控制模块包括第一晶体管；
所述第一晶体管的栅极接入所述第N级扫描信号，所述第一晶体管的源极接入所述正向扫描信号，所述第一晶体管的漏极与所述第一节点电性连接。
在本申请提供的GOA单元中，所述上拉模块包括第二晶体管、第三晶体管以及第四晶体管；
所述第二晶体管的栅极接入所述高电平信号，所述第二晶体管的源极电性连接于所述第一节点，所述第二晶体管的漏极、所述第三晶体管的栅极以及所述第四晶体管的栅极均电性连接于上拉节点，所述第三晶体管的源极接入第N+2级时钟信号，所述第三晶体管的漏极电性连接于第N+2级扫描信号输出端，所述第四晶体管的源极接入第N+3级时钟信号，所述第四晶体管的漏极电性连接于第N+3极扫描信号输出端。
在本申请提供的GOA单元中，所述上拉模块包括第二晶体管、第三晶体管、第四晶体管以及第五晶体管；
所述第二晶体管的栅极以及所述第五晶体管的栅极均接入所述高电平信号，所述第二晶体管的源极与所述第五晶体管的源极均电性连接于所述第一节点，所述第二晶体管的漏极与所述第三晶体管的栅极均电性连接于第一上拉节点，所述第三晶体管的源极接入第N+2级时钟信号，所述第三晶体管的漏极电性连接于第N+2级扫描信号输出端，所述第五晶体管的漏极与所述第四晶体管的栅极均电性连接于第二上拉节点，所述第四晶体管的源极接入第N+3级时钟信号，所述第四晶体管的漏极电性连接于第N+3极扫描信号输出端。
在本申请提供的GOA单元中，所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管以及第二电容；
所述第六晶体管的栅极、所述第二电容的第一端、所述第七晶体管的漏极、所述第八晶体管的栅极以及所述第九晶体管的栅极均电性连接于所述第二节点，所述第六晶体管的漏极电性连接于所述第一节点，所述第六晶体管的源极、所述第二电容的第二端、所述第七晶体管的源极、所述第八晶体管的源极以及所述第九晶体管的源极均接入所述低电平信号，所述第七晶体管的栅极接入所述功能控制信号，所述第八晶体管的漏极电性连接于所述第N+2级扫描信号输出端，所述第九晶体管的漏极电性连接于所述第N+3级扫描信号输出端。
在本申请提供的GOA单元中，所述上拉模块包括第二晶体管、第三晶体管、第四晶体管、第五晶体管、第十晶体管以及第十一晶体管；
所述第二晶体管的栅极、所述第五晶体管的栅极以及所述第十晶体管的栅极均接入所述高电平信号，所述第二晶体管的源极、所述第五晶体管的源极以及所述第十晶体管的源极均电性连接于所述第一节点，所述第二晶体管的漏极与所述第三晶体管的栅极均电性连接于第一上拉节点，所述第三晶体管的源极接入第N+2级时钟信号，所述第三晶体管的漏极电性连接于第N+2级扫描信号输出端，所述第五晶体管的漏极与所述第四晶体管的栅极均电性连接于第二上拉节点，所述第四晶体管的源极接入第N+3级时钟信号，所述第四晶体管的漏极电性连接于第N+3极扫描信号输出端，所述第十晶体管的漏极与所述第十一晶体管的栅极均电性连接于第三上拉节点，所述第十一晶体管的源极接入第N+4级时钟信号，所述第十一晶体管的漏极电性连接于第N+4极扫描信号输出端。
在本申请提供的GOA单元中，所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十二晶体管以及第二电容；
所述第六晶体管的栅极、所述第二电容的第一端、所述第七晶体管的漏极、所述第八晶体管的栅极、所述第九晶体管的栅极以及第十二晶体管的栅极均电性连接于所述第二节点，所述第六晶体管的漏极电性连接于所述第一节点，所述第六晶体管的源极、所述第二电容的第二端、所述第七晶体管的源极、所述第八晶体管的源极、所述第九晶体管的源极以及所述第十二晶体管的源极均接入所述低电平信号，所述第七晶体管的栅极接入所述功能控制信号，所述第八晶体管的漏极电性连接于所述第N+2级扫描信号输出端，所述第九晶体管的漏极电性连接于所述第N+3级扫描信号输出端，所述第十二晶体管的漏极电性连接于所述第N+4级扫描信号输出端。
在本申请提供的GOA单元中，所述下拉模块包括第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管以及第十七晶体管；
所述第十三晶体管的栅极接入所述正向扫描信号，所述第十三晶体管的源极接入所述第N+5级时钟信号，所述第十三晶体管的漏极与所述第十四晶体管的漏极以及所述第十五晶体管的栅极电性连接，所述第十四晶体管的源极接入所述第N级时钟信号，所述第十四晶体管的栅极与所述第十六晶体管的源极均接入所述反向扫描信号，所述第十六晶体管的栅极接入所述第N+5级扫描信号，所述第十六晶体管的漏极与所述第十七晶体管的栅极均电性连接于所述第一节点，所述第十七晶体管的源极接入所述低电平信号，所述第十七晶体管的漏极以及所述第十五晶体管的漏极均电性连接于所述第二节点，所述第十五晶体管的源极接入所述高电平信号。
在本申请提供的GOA单元中，述正向扫描信号与所述反向扫描信号反相。
相应的，本申请还提供一种显示面板，其包括以上任意一项所述的GOA电路。
本申请提供一种GOA电路以及显示面板，该GOA电路包括多级级联设置的GOA单元，每一GOA单元包括上拉控制模块、上拉模块、下拉模块、下拉维持模块以及自举电容，每一GOA单元通过共用部分电路，能够实现多级扫描信号输出，简化了GOA电路的结构，进而实现显示面板的窄边框设计。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的GOA电路中一GOA单元的结构示意图；
图2为本申请实施例提供的GOA电路中一GOA单元的第一电路示意图；
图3为图2所示的GOA单元中上拉节点的仿真结果；
图4为本申请实施例提供的GOA电路中一GOA单元的第二电路示意图；
图5为图4所示的GOA单元中第一上拉节点和第二上拉节点的仿真结果；
图6为本申请实施例提供的GOA电路中一GOA单元的第三电路示意图；
图7为本申请实施例提供的图3所示的GOA单元的信号时序图；
图8为本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”和“第二”等的特征可以明示或者隐含地包括一个或者更多个所述特征，因此不能理解为对本申请的限制。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
需要说明的是，本申请以下实施例中的晶体管均以N型晶体管为例进行说明，但不能理解为对本申请的限制。
请参阅图1，图1为本申请实施例提供的GOA电路中一GOA单元的结构示意图。如图所示，该GOA单元包括：上拉控制模块101、上拉模块102、下拉模块103、下拉维持模块104以及自举电容C1。
其中，上拉控制模块101接入第N级扫描信号Gate(N)/起始信号STV以及正向扫描信号U2D，并电性连接于第一节点Qb，用于在第N级扫描信号Gate(N)/起始信号STV的控制下将正向扫描信号U2D输出至第一节点Qb。其中，N为正整数。
其中，上拉模块102接入至少两个时钟信号CK以及高电平信号VGH，并电性连接于第一节点Qb以及至少两个扫描信号输出端，用于在时钟信号CK1-CKM以及高电平信号VGH的控制下输出与时钟信号CK1-CKM对应的扫描信号Gate1-GateM。其中，M为正整数，M小于或等于N。
其中，下拉模块103接入正向扫描信号U2D、反向扫描信号D2U、第N+5级时钟信号CK(N+5)、第N级时钟信号CK(N)、第N+5级扫描信号Gate(N+5)、高电平信号VGH以及低电平信号VGL，并电性连接于第一节点Qb及第二节点P，用于在正向扫描信号U2D、反向扫描信号D2U、第N+5级时钟信号CK(N+5)、第N级时钟信号CK(N)、第N+5级扫描信号Gate(N+5)、高电平信号VGH以及低电平信号VGL的控制下下拉第一节点Qb的电位。
其中，下拉维持模块104接入低电平信号VGL及功能控制信号GAS，并电性连接于第一节点Qb、第二节点P以及每一扫描信号输出端，用于在第二节点P的电位以及低电平信号VGL的控制下维持第一节点Qb以及相应扫描信号的低电位。
其中，自举电容C1的第一端接入低电平信号VGL。自举电容C1的第二端电性连接于第一节点Qb。
需要说明的是，在本申请实施例中，正向扫描信号U2D与反向扫描信号D2U反相。当GOA电路在打开功能阶段时，能通过第N-2级扫描信号Gate(N-2)和第N+2级扫描信号Gate(N+2)隔绝正向扫描信号U2D或者反向扫描信号D2U与第一节点Qb的通路，采用高电平的正向扫描信号U2D或者反向扫描信号D2U进行驱动，避免了GOA电路中出现竞争通路。本申请各实施例中均以正向扫描信号U2D为高电平，反向扫描信号D2U为低电平为例进行说明，但不能理解为对本申请的限定。
本申请实施例提供的GOA电路包括多级级联设置的GOA单元，每一GOA单元包括上拉控制模块101、上拉模块102、下拉模块103、下拉维持模块104以及自举电容C1，通过设计部分电路共用，每一GOA单元能够实现多级扫描信号输出，简化了GOA电路的结构，进而实现了显示面板的窄边框设计。
进一步的，请参阅图2，图2是本申请提供的GOA电路的中一GOA单元的第一电路示意图。如图2所示，上拉控制模块101包括第一晶体管T1。
第一晶体管T1的栅极接入第N级扫描信号Gate(N)。第一晶体管T1的源极接入正向扫描信号U2D。第一晶体管T1的漏极与第一节点Qb电性连接。
上拉模块102包括第二晶体管T2、第三晶体管T3以及第四晶体管T4。
第二晶体管T2的栅极接入高电平信号VGH。第二晶体管T2的源极电性连接于第一节点Qb。第二晶体管T2的漏极、第三晶体管T3的栅极以及第四晶体管T4的栅极均电性连接于上拉节点Q。第三晶体管T3的源极接入第N+2级时钟信号CK(N+2)。第三晶体管T3的漏极电性连接于第N+2级扫描信号输出端A。第四晶体管T4的源极接入第N+3级时钟信号CK(N+3)。所述第四晶体管的漏极电性连接于第N+3极扫描信号输出端B。
下拉模块104包括第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16以及第十七晶体管T17。
第十三晶体管T13的栅极接入正向扫描信号U2D。第十三晶体管T13的源极接入第N+5级时钟信号CK(N+5)。第十三晶体管T13的漏极与第十四晶体管T14的漏极以及第十五晶体管T15的栅极电性连接。第十四晶体管T14的源极接入第N级时钟信号CK(N)。第十四晶体管T14的栅极与第十六晶体管T16的源极均接入反向扫描信号D2U。第十六晶体管T16的栅极接入第N+5级扫描信号Gate(N+5)。第十六晶体管T16的漏极与第十七晶体管T17的栅极均电性连接于第一节点Qb。第十七晶体管T17的源极接入低电平信号VGL。第十七晶体管T17的漏极以及第十五晶体管T15的漏极均电性连接于第二节点P。第十五晶体管T15的源极接入高电平信号VGH。
下拉维持模块103包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9以及第二电容C2。
第六晶体管T6的栅极、第二电容C2的第一端、第七晶体管T7的漏极、第八晶体管T8的栅极以及第九晶体管T9的栅极均电性连接于第二节点P。第六晶体管T6的漏极电性连接于第一节点Qb。第六晶体管T6的源极、第二电容C2的第二端、第七晶体管T7的源极、第八晶体管T8的源极以及第九晶体管T9的源极均接入低电平信号VGL。第七晶体管T7的栅极接入功能控制信号GAS。第八晶体管T8的漏极电性连接于第N+2级扫描信号输出端A。第九晶体管T9的漏极电性连接于第N+3级扫描信号输出端B。
在本申请实施例中，通过设计部分电路共用，每一GOA单元能够对应输出第N+2级扫描信号Gate(N+2)以及第N+3级扫描信号Gate(N+3)，简化了GOA电路的结构，进而实现了显示面板的窄边框设计。
但是，由于第三晶体管T3的栅极与第四晶体管T4的栅极均电性连接于上拉节点Q，导致上拉节点Q的自举效应不佳。具体的，请参阅图3，图3是图2所示的GOA单元中上拉节点Q的仿真结果，其中，横坐标为时间，单位是微秒；纵坐标为电压，单位是伏特。如图3所示，通常GOA电路中的高电平信号VGH为9V，根据仿真结果，上拉节点Q的自举电压幅值只有16V，使得第三晶体管T3和第四晶体管T4的栅极电压不够高，从而造成输出的扫描信号的波形失真。因此，本申请对该GOA电路进行了进一步的优化。
请参阅图4，图4是本申请提供的GOA电路的中一GOA单元的第二电路示意图。如图4所示，与图2所示的GOA单元的不同之处在于，上拉模块202包括第二晶体管T2、第三晶体管T3、第四晶体管T4以及第五晶体管T5。
第二晶体管T2的栅极以及第五晶体管T5的栅极均接入高电平信号VGH。第二晶体管T2的源极与第五晶体管T5的源极均电性连接于第一节点Qb。第二晶体管T2的漏极与第三晶体管T3的栅极均电性连接于第一上拉节点Q1。第三晶体管T3的源极接入第N+2级时钟信号CK(N+2)。第三晶体管T3的漏极电性连接于第N+2级扫描信号输出端Gate(N+2)。第五晶体管T5的漏极与第四晶体管T4的栅极均电性连接于第二上拉节点Q2。第四晶体管T4的源极接入第N+3级时钟信号CK(N+3)。第四晶体管T4的漏极电性连接于第N+3极扫描信号输出端B。
本申请实施例通过在上拉模块202中增加第五晶体管T5，将原来上拉节点Q分成了第一上拉节点Q1和第二上拉节点Q2。第一上拉节点Q1和第二上拉节点Q2在自举的时候不会相互影响。
具体的，请参阅图5，图5是图4所示的GOA单元中第一上拉节点Q1和第二上拉节点Q2的仿真结果，其中，横坐标为时间，单位是微秒；纵坐标为电压，单位是伏特。如图5所示，通常GOA电路中的高电平信号VGH为9V，根据仿真结果，第一上拉节点Q1和第二上拉节点Q2的自举电压都达到了约23V，使得第三晶体管T3和第四晶体管T4均能够充分打开，从而提高每一级GOA单元输出的扫描信号的波形质量。
需要说明的是，每一GOA单元可对应输出多个扫描信号，具体数量不限，可根据实际需求进行设置。
例如，请参阅图6，图6是本申请提供的GOA电路的中一GOA单元的第三电路示意图。如图6所示，与图4所示的GOA单元的不同之处在于，上拉模块302包括第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第十晶体管T10以及第十一晶体管T11。
第二晶体管T2的栅极、第五晶体管T5的栅极以及第十晶体管T10的栅极均接入高电平信号VGH。第二晶体管T2的源极、第五晶体管T5的源极以及第十晶体管T10的源极均电性连接于第一节点Qb。第二晶体管T2的漏极与第三晶体管T3的栅极均电性连接于第一上拉节点Q1。第三晶体管T3的源极接入第N+2级时钟信号CK(N+2)。第三晶体管T3的漏极电性连接于第N+2级扫描信号输出端A。第五晶体管T5的漏极与第四晶体管T4的栅极均电性连接于第二上拉节点Q2。第四晶体管T4的源极接入第N+3级时钟信号CK(N+3)。第四晶体管T4的漏极电性连接于第N+3极扫描信号输出端B。第十晶体管T10的漏极与第十一晶体管T11的栅极均电性连接于第三上拉节点T3。第十一晶体管T11的源极接入第N+4级时钟信号CK(N+4)。第十一晶体管T11的漏极电性连接于第N+4极扫描信号输出端C。
相应的，下拉维持模块304包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十二晶体管T12以及第二电容C2。
第六晶体管T6的栅极、第二电容C2的第一端、第七晶体管T7的漏极、第八晶体管T8的栅极、第九晶体管T9的栅极以及第十二晶体管T12的栅极均电性连接于第二节点P。第六晶体管T6的漏极电性连接于第一节点Qb。第六晶体管T6的源极、第二电容C2的第二端、第七晶体管T7的源极、第八晶体管T8的源极、第九晶体管T9的源极以及第十二晶体管T12的源极均接入低电平信号VGL。第七晶体管T7的栅极接入功能控制信号GAS。第八晶体管T8的漏极电性连接于第N+2级扫描信号输出端A。第九晶体管T9的漏极电性连接于第N+3级扫描信号输出端B。第十二晶体管T12的漏极电性连接于第N+4级扫描信号输出端C。
在本申请实施例中，通过设计部分电路共用，每一GOA单元能够对应输出第N+2级扫描信号Gate(N+2)、第N+3级扫描信号Gate(N+3)以及第N+4级扫描信号Gate(N+4)，进一步简化了GOA电路的结构，从而实现显示面板的窄边框设计。
进一步的，请参阅图4和图7，图7是本申请提供的图4所示的GOA单元的信号时序图。本申请实施例以图4所示的GOA单元为例对其工作时序进行说明。
初始阶段t1：正扫描信号U2D为高电平，第十三晶体管T3打开，反向扫描信号D2U为低电平，第十四晶体管T14关闭。此时，时钟信号CK全置为高电平，第十五晶体管T15，第二节点P的电位被拉高至高电平，第八晶体管T8和第九晶体管T9打开，将第N+2及扫描信号信号Gate(N+2)和第N+3级扫描信号Gate(N+3)拉低至VGL，初始电位写入完成。
输入阶段t2：第N级扫描信号Gate(N)或者启动信号STV升为高电平，第一晶体管T1打开，第一节点Qb的电位被拉高，第十七晶体管T17打开，第二节点P的电位被拉低至低电平，第八晶体管T8和第九晶体管T9关闭。同时，第二晶体管T2和第五晶体管T5打开，第一上拉节点Q1和第二上拉节点Q2被拉高至高电平，第三晶体管T3和第四晶体管T4处于打开阶段，等待第N+2级时钟信号CK(N+2)和第N+3级时钟信号CK(N+3)的到来。
第一输出阶段t3：第N+2级时钟信号CK(N+2)升至高电平，第一上拉节点Q1自举将第三晶体管T3充分打开，第N+2级扫描信号输出端A输出高电平的第N+2级扫描信号Gate(N+2)。此时，第N+3时钟信号CK(N+3)是低电平，第N+3级扫描信号Gate(N+3)仍保持低电平。
第二输出阶段t4：第N+2级时钟信号CK(N+2)变为低电平，第一上拉节点Q1的电位仍然为高电平，第三晶体管T3打开，第N+2级扫描信号Gate(N+2)被下拉至VGL，至此第N+2级扫描信号Gate(N+2)被重置。此时，第N+3级扫描信号Gate(N+3)升为高电平，第N+3级扫描信号输出端B输出高电平的第N+3级扫描信号Gate(N+3)。
第一重置阶段t5：在第N+4级时钟信号CK(N+4)升为高电平时，第N+3时钟信号CK(N+3)和第N+5时钟信号CK(N+5)均为低电平，使得第一上拉节点Q1和第二上拉节点Q2都保持高电平，第三晶体管T3和第四晶体管T4都处于打开阶段，第N+3级扫描信号Gate(N+3)被下拉至VGL，实现第N+3级扫描信号Gate(N+3)的重置。
第二重置阶段t6：第N+5时钟信号CK(N+5)和第N+5级扫描信号Gate(N+5)均升为高电平，第十五晶体管T15打开，第二节点P的电位被拉高至高电平，第八晶体管T8和第九晶体管T9打开，维持第N+2级扫描信号Gate(N+2)和第N+3时钟信号CK(N+3)的低电平。同时第是六晶体管T16打开，由于反向扫描信号为低电平，第一节点Qb的电位被拉低至低电平，进而第一上拉节点Q1和和第二上拉节点Q2全部重置为低电位，第三晶体管T3和第四晶体管T4关断，防止第N+2级时钟信号CK(N+2)以及第N+3级时钟信号CK(N+3)的周期性高电平输入至第N+2级扫描信号输出端A和第N+3级扫描信号输出端A。
需要说明的是，本申请提供的GOA电路中的晶体管均为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管。此外，本申请实施例提供的GOA电路中的晶体管为同一种类型的晶体管，从而避免不同类型的晶体管之间的差异性对像素驱动电路造成的影响。
请参阅图8，图8为本申请提供的显示面板的结构示意图。如图8所示，该显示面板包括显示区域以及集成设置在显示区域100边缘上的GOA电路200；其中，该GOA电路200与上述的GOA电路的结构和原理类似，这里不再赘述。该显示面板包括但不限于液晶显示面板、OLED(Organic Light-Emitting Diode)显示面板、LED(Light-Emitting Diode)显示面板以及QLED(Quantum Dot Light Emitting Diodes)显示面板。
需要说明的是，本申请实施例提供的显示面板以GOA电路200设置在显示区域100一侧的单侧驱动方式为例进行介绍，但不能理解为对本申请的限制。在一些实施例中，也可根据显示面板的实际需求采用双侧驱动等其他驱动方式，本申请对此作具体限定。
本申请提供的显示面板设置有GOA电路，每一GOA单元包括上拉控制模块、上拉模块、下拉模块以及下拉维持模块，通过设计部分电路共用，使得每一GOA单元能够实现多级扫描信号输出，简化了GOA电路的结构，进而实现显示面板的窄边框设计。
以上对本申请提供的GOA电路以及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种GOA单元，其特征在于，包括多级级联设置的GOA单元，每一级GOA单元均包括：上拉控制模块、上拉模块、下拉模块、下拉维持模块以及自举电容；
所述上拉控制模块接入第N级扫描信号以及正向扫描信号，并电性连接于第一节点，用于在所述第N级扫描信号的控制下将所述正向扫描信号输出至所述第一节点；
所述上拉模块接入高电平信号以及至少两个时钟信号，并电性连接于所述第一节点，用于在所述高电平信号、所述时钟信号以及所述第一节点的电位的控制下输出与每一所述时钟信号对应的扫描信号；
所述下拉模块接入所述正向扫描信号、反向扫描信号、第N+5级时钟信号、第N级时钟信号、第N+5级扫描信号、所述高电平信号以及低电平信号，并电性连接于所述第一节点及第二节点，用于在所述正向扫描信号、所述反向扫描信号、所述第N+5级时钟信号、所述第N级时钟信号、所述第N+5级扫描信号、所述高电平信号以及所述低电平信号的控制下下拉所述第一节点的电位；
所述下拉维持模块接入所述低电平信号及功能控制信号，并电性连接于所述第一节点、所述第二节点以及所述扫描信号输出端，用于在所述第二节点的电位以及所述低电平信号的控制下维持所述第一节点以及相应所述扫描信号的低电位；
所述自举电容的第一端接入所述低电平信号，所述自举电容的第二端电性连接于所述第一节点。
2.根据权利要求1所述的GOA单元，其特征在于，所述上拉控制模块包括第一晶体管；
所述第一晶体管的栅极接入所述第N级扫描信号，所述第一晶体管的源极接入所述正向扫描信号，所述第一晶体管的漏极与所述第一节点电性连接。
3.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括第二晶体管、第三晶体管以及第四晶体管；
所述第二晶体管的栅极接入所述高电平信号，所述第二晶体管的源极电性连接于所述第一节点，所述第二晶体管的漏极、所述第三晶体管的栅极以及所述第四晶体管的栅极均电性连接于上拉节点，所述第三晶体管的源极接入第N+2级时钟信号，所述第三晶体管的漏极电性连接于第N+2级扫描信号输出端，所述第四晶体管的源极接入第N+3级时钟信号，所述第四晶体管的漏极电性连接于第N+3极扫描信号输出端。
4.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括第二晶体管、第三晶体管、第四晶体管以及第五晶体管；
所述第二晶体管的栅极以及所述第五晶体管的栅极均接入所述高电平信号，所述第二晶体管的源极与所述第五晶体管的源极均电性连接于所述第一节点，所述第二晶体管的漏极与所述第三晶体管的栅极均电性连接于第一上拉节点，所述第三晶体管的源极接入第N+2级时钟信号，所述第三晶体管的漏极电性连接于第N+2级扫描信号输出端，所述第五晶体管的漏极与所述第四晶体管的栅极均电性连接于第二上拉节点，所述第四晶体管的源极接入第N+3级时钟信号，所述第四晶体管的漏极电性连接于第N+3级扫描信号输出端。
5.根据权利要求3或4所述的GOA电路，其特征在于，所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管以及第二电容；
所述第六晶体管的栅极、所述第二电容的第一端、所述第七晶体管的漏极、所述第八晶体管的栅极以及所述第九晶体管的栅极均电性连接于所述第二节点，所述第六晶体管的漏极电性连接于所述第一节点，所述第六晶体管的源极、所述第二电容的第二端、所述第七晶体管的源极、所述第八晶体管的源极以及所述第九晶体管的源极均接入所述低电平信号，所述第七晶体管的栅极接入所述功能控制信号，所述第八晶体管的漏极电性连接于所述第N+2级扫描信号输出端，所述第九晶体管的漏极电性连接于所述第N+3级扫描信号输出端。
6.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括第二晶体管、第三晶体管、第四晶体管、第五晶体管、第十晶体管以及第十一晶体管；
所述第二晶体管的栅极、所述第五晶体管的栅极以及所述第十晶体管的栅极均接入所述高电平信号，所述第二晶体管的源极、所述第五晶体管的源极以及所述第十晶体管的源极均电性连接于所述第一节点，所述第二晶体管的漏极与所述第三晶体管的栅极均电性连接于第一上拉节点，所述第三晶体管的源极接入第N+2级时钟信号，所述第三晶体管的漏极电性连接于第N+2级扫描信号输出端，所述第五晶体管的漏极与所述第四晶体管的栅极均电性连接于第二上拉节点，所述第四晶体管的源极接入第N+3级时钟信号，所述第四晶体管的漏极电性连接于第N+3极扫描信号输出端，所述第十晶体管的漏极与所述第十一晶体管的栅极均电性连接于第三上拉节点，所述第十一晶体管的源极接入第N+4级时钟信号，所述第十一晶体管的漏极电性连接于第N+4极扫描信号输出端。
7.根据权利要求6所述的GOA电路，其特征在于，所述下拉维持模块包括第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十二晶体管以及第二电容；
所述第六晶体管的栅极、所述第二电容的第一端、所述第七晶体管的漏极、所述第八晶体管的栅极、所述第九晶体管的栅极以及第十二晶体管的栅极均电性连接于所述第二节点，所述第六晶体管的漏极电性连接于所述第一节点，所述第六晶体管的源极、所述第二电容的第二端、所述第七晶体管的源极、所述第八晶体管的源极、所述第九晶体管的源极以及所述第十二晶体管的源极均接入所述低电平信号，所述第七晶体管的栅极接入所述功能控制信号，所述第八晶体管的漏极电性连接于所述第N+2级扫描信号输出端，所述第九晶体管的漏极电性连接于所述第N+3级扫描信号输出端，所述第十二晶体管的漏极电性连接于所述第N+4级扫描信号输出端。
8.根据权利要求1所述的显示装置，其特征在于，所述下拉模块包括第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管以及第十七晶体管；
所述第十三晶体管的栅极接入所述正向扫描信号，所述第十三晶体管的源极接入所述第N+5级时钟信号，所述第十三晶体管的漏极与所述第十四晶体管的漏极以及所述第十五晶体管的栅极电性连接，所述第十四晶体管的源极接入所述第N级时钟信号，所述第十四晶体管的栅极与所述第十六晶体管的源极均接入所述反向扫描信号，所述第十六晶体管的栅极接入所述第N+5级扫描信号，所述第十六晶体管的漏极与所述第十七晶体管的栅极均电性连接于所述第一节点，所述第十七晶体管的源极接入所述低电平信号，所述第十七晶体管的漏极以及所述第十五晶体管的漏极均电性连接于所述第二节点，所述第十五晶体管的源极接入所述高电平信号。
9.根据权利要求1所述的GOA电路，其特征在于，所述正向扫描信号与所述反向扫描信号反相。
10.一种显示面板，其特征在于，包括权利要求1-9中任意一项所述的GOA电路。
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