CN113889018B - Goa电路及显示面板 - Google Patents

Abstract

本申请实施例提供的GOA电路及显示面板，包括输入模块、输出模块、输出控制模块以及反相器模块。其中，反相器模块为达林顿结构，从而可以保持稳定的第五节点的高电位，保持使能信号在发光期间的高电位输出；第一低电平信号的电位小于第二低电平信号的电位，从而确保了本级级传信号、第一扫描信号以及第二扫描信号不会出现震荡的现象，能够防止第一节点出现漏电现象；从而可以提高GOA电路的稳定性。

Description

GOA电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种GOA电路及显示面板。

背景技术

阵列基板栅极驱动技术(Gate Driveron Array，简称GOA)，是将栅极驱动电路集成在显示面板的阵列基板上，以实现逐行扫描的驱动方式，从而可以省掉栅极驱动电路部分，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。

其中，GOA电路不仅需要输出扫描信号，还要输出使能信号，因此需要设置多种GOA电路。而为了降低生产成本和实现面板窄边框设计，现有面板厂家设置出一种能同时输出扫描信号以及使能信号的GOA电路，但是此GOA电路使能信号无法维持使能信号的高电位输出且存在漏电路径，不利于GOA电路的稳定。

因此，如何提高GOA电路输出的稳定性是现有面板厂家需要努力攻克的难关。

发明内容

本申请实施例提供一种GOA电路及显示面板，以解决现有技术中的GOA电路输出不稳定的技术问题。

本申请提供一种GOA电路，包括多级级传的GOA单元，所述GOA单元包括：输入模块、输出模块、输出控制模块以及反相器模块；

所述输入模块接入高电平信号、时钟控制信号、上一级级传信号以及第一低电平信号，并电性连接于第一节点、第二节点、第三节点以及第四节点，所述输入模块用于控制所述第一节点、所述第二节点、所述第三节点以及所述第四节点的电位；

所述输出模块接入第一时钟信号、第二时钟信号、第三时钟信号以及第四时钟信号，并电性连接于所述第一节点、所述第二节点、所述第三节点、所述第四节点、本级级传信号端、第一扫描信号端、第二扫描信号端以及发光控制信号端，所述输出模块用于在所述本级级传信号端输出本级级传信号，在所述第一扫描信号端输出第一扫描信号，在所述第二扫描信号端输出第二扫描信号，在所述发光控制信号端输出发光控制信号；

所述输出控制模块接入所述第一低电平信号、第二低电平信号以及所述高电平信号，并电性连接于所述第一节点、所述第二节点、所述第三节点、所述第四节点、所述本级级传信号端、所述第一扫描信号端、所述第二扫描信号端、所述发光控制信号端以及第五节点，所述输出控制模块用于控制所述第一节点、所述第二节点、所述第三节点、所述第四节点、所述本级级传信号端，所述第一扫描信号端、所述第二扫描信号端以及所述发光控制信号端的电位；

所述反相器模块接入所述高电平信号以及所述第二低电平信号，所述反相器模块电性连接于所述第一节点以及所述第五节点，所述反相器模块用于将所述第一节点的电位和所述第五节点的电位保持反相；其中，所述第一低电平信号的电位小于所述第二低电平信号的电位。

在本申请提供的GOA电路中，所述输入模块包括第一输入晶体管、第二输入晶体管、第三输入晶体管、第四输入晶体管以及第五输出晶体管，所述第一输入晶体管、所述第二输入晶体管、所述第三输入晶体管、所述第四输入晶体管的栅极均接入所述上一级级传信号，第一输入晶体管、所述第二输入晶体管、所述第三输入晶体管、所述第四输入晶体管的源极均接入所述高电平信号，所述第一输入晶体管的漏极电性连接于所述第一节点，所述第二输入晶体管的漏极电性连接于所述第二节点，所述第三输入晶体管的漏极电性连接于所述第三节点，所述第四输入晶体管的漏极电性连接于所述第四节点，所述第五输入晶体管的栅极接入所述时钟控制信号，所述第五输入晶体管的源极接入所述第一低电平信号，所述第五输入晶体管的漏极电性连接于所述第一节点。

在本申请提供的GOA电路中，所述输出模块包括第六输入晶体管、第七输入晶体管以及第八输入晶体管，所述第六输入晶体管以及所述第七输入晶体管的栅极均接入所述上一级级传信号，所述第六输入晶体管以及所述第七输入晶体管的的源极均接入所述高电平信号，所述第六输入晶体管的漏极电性连接于所述第一节点，所述第七输入晶体管的漏极电性连接于所述第二节点、所述第三节点以及所述第四节点，所述第八输入晶体管的栅极接入所述时钟控制信号，所述第八输入晶体管的源极接入所述第一低电平信号，所述第八输入晶体管的漏极电性连接于所述第一节点。

在本申请提供的GOA电路中，所述输出模块包括第一输出晶体管、第二输出晶体管、第三输出晶体管、第四输出晶体管、第一存储电容、第二存储电容、第三存储电容以及第四存储电容，所述第一输出晶体管的栅极电性连接于所述第一节点，所述第一输出晶体管的源极接入所述第一时钟信号，所述第一输出晶体管的漏极电性连接于所述本级级传信号端，所述第二输出晶体管的栅极电性连接于所述第二节点，所述第二输出晶体管的源极接入所述第二时钟信号，所述第二输出晶体管的漏极电性连接于所述第一扫描信号端，所述第三输出晶体管的栅极电性连接于所述第三节点，所述第三输出晶体管的源极接入所述第三时钟信号，所述第三输出晶体管的漏极电性连接于所述第二扫描信号端，所述第四输出晶体管的栅极电性连接于所述第四节点，所述第四输出晶体管的源极接入所述第四时钟信号，所述第四输出晶体管的漏极电性连接于所述发光控制信号端，所述第一存储电容的一端电性连接于所述第一节点，所述第一存储电容的另一端电性连接于所述本级级传信号端，所述第二存储电容的一端电性连接于所述第二节点，所述第二存储电容的另一端电性连接于所述第一扫描信号端，所述第三存储电容的一端电性连接于所述第三节点，所述第三存储电容的另一端电性连接于所述第二扫描信号端，所述第四存储电容的一端电性连接于所述第四节点，所述第四存储电容的另一端电性连接于所述发光控制信号端。

在本申请提供的GOA电路中，所述输出控制模块包括第一输出控制晶体管、第二输出控制晶体管、第三输出控制晶体管、第四输出控制晶体管、第五输出控制晶体管、第六输出控制晶体管、第七输出控制晶体管以及第八输出控制晶体管，所述第一输出控制晶体管、所述第二输出控制晶体管、所述第三输出控制晶体管、所述第四输出控制晶体管、所述第五输出控制晶体管、所述第六输出控制晶体管、所述第七输出控制晶体管以及所述第八输出控制晶体管的栅极均电性连接于所述第五节点，所述第一输出控制晶体管、所述第三输出控制晶体管、所述第五输出控制晶体管以及所述第七输出控制晶体管的源极均接入所述第一低电平信号，所述第二输出控制晶体管、所述第四输出控制晶体管以及所述第六输出控制晶体管的源极均接入所述第二低电平信号，所述第八输出控制晶体管的源极接入所述高电平信号，所述第一输出控制晶体管的漏极电性连接于所述第一节点，所述第二输出控制晶体管的漏极电性连接于所述本级级传信号端，所述第三输出控制晶体管的漏极电性连接于所述第二节点，所述第四输出控制晶体管的漏极电性连接于所述第一扫描信号端，所述第五输出控制晶体管的漏极电性连接于所述第三节点，所述第六输出控制晶体管的漏极电性连接于所述第二扫描信号端，所述第七输出控制晶体管的漏极电性连接于所述第四节点，所述第八输出控制晶体管的漏极电性连接于所述发光控制信号端。

在本申请提供的GOA电路中，所述输出控制模块包括第九输出控制晶体管、第十输出控制晶体管以及第十一输出控制晶体管，所述第九输出控制晶体管、所述第十输出控制晶体管以及所述第十一输出控制晶体管的栅极均电性连接于所述第五节点，所述第九输出控制晶体管的源极接入所述第一低电平信号，所述第十输出控制晶体管的源极接入所述第二低电平信号，所述第十一输出控制晶体管的源极接入所述高电平信号，所述第九输出控制晶体管的漏极电性连接于所述第一节点、所述第二节点、所述第三节点以及所述第四节点，所述第十输出控制晶体管的漏极电性连接于所述本级级传信号端、所述第一扫描信号端以及所述第二扫描信号端，所述第十一输出控制晶体管的漏极电性连接于所述发光控制信号端。

在本申请提供的GOA电路中，所述反相器模块包括第一反相晶体管、第二反相晶体管、第三反相晶体管以及第四反相晶体管，所述第一反相晶体管的栅极、所述第一反相晶体管的源极以及所述第二反相晶体管的源极均接入所述高电平信号，所述第一反相晶体管的漏极电性连接于第六节点，第二反相晶体管的栅极电性连接于所述第六节点，所述第二反相晶体管的漏极电性连接于所述第五节点，所述第三反相晶体管以及所述第四反相晶体管的栅极均电性连接于所述第一节点，所述第三反相晶体管以及所述第四反相晶体管的源极均接入所述第二低电平信号，所述第三反相晶体管的漏极电性连接于所述第六节点，所述第四反相晶体管的漏极电性连接于所述第五节点。

在本申请提供的GOA电路中，当所述第一节点位于高电位时，所述第三反相晶体管以及所述第四反相晶体管打开，所述第五节点被下拉至所述第二低电平信号的电位。

在本申请提供的GOA电路中，当所述第一节点位于低电位时，所述第三反相晶体管以及所述第四反相晶体管关闭，所述第五节点被上拉至所述高电平信号的电位，所述第一节点、所述第二节点、所述第三节点以及所述第四节点被下拉至所述第一低电平信号的电位，所述本级级传信号、所述第一扫描信号以及所述第二扫描信号被下拉至所述第二低电平信号的电位。

相应的，本申请还提供一种显示面板，该显示面板包括显示区域以及集成在所述显示区域边缘上的如以上任一项所述的GOA电路。

本申请实施例提供的GOA电路及显示面板，包括输入模块、输出模块、输出控制模块以及反相器模块。其中，反相器模块为达林顿结构，从而可以保持稳定的第五节点电压的高电位，保持发光控制信号在发光期间的高电位输出；输出控制模块用于使第一节点、第二节点、第三节点以及第四节点维持第一低电平信号的电位，还用于使本级级传信号、第一扫描信号以及第二扫描信号维持第二低电平信号的电位，而第一低电平信号的电位小于第二低电平信号的电位，从而确保了本级级传信号、第一扫描信号以及第二扫描信号不会出现震荡的现象，能够防止第一节点出现漏电现象；从而可以提高GOA电路的稳定性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的GOA电路的结构示意图；

图2为本申请实施例提供的GOA电路中一GOA单元的结构示意图；

图3为本申请实施例提供的GOA电路中一GOA单元的第一电路示意图；

图4为本申请实施例提供的GOA电路中一GOA单元的第二电路示意图；

图5为本申请实施例提供的GOA电路中一GOA单元的第三电路示意图；

图6为本申请实施例提供的GOA电路中一GOA单元的第一电路对应的信号时序图；

图7为本申请实施例提供的像素电路的结构示意图；

图8为本申请实施例提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为漏极、输出端为源极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

请参阅图1，图1为本申请实施例提供的GOA电路的结构示意图。如图1所示，本申请实施例提供的GOA电路包括多级级传的GOA单元。图1以级传的第n-1级GOA单元、第n级GOA单元和第n+1级GOA单元为例。

当第n级GOA单元工作时，第n级GOA单元输出的扫描信号为高电位，用于打开显示面板中一行中每个像素的晶体管开关，并通过数据信号对每个像素中的像素电极进行充电；第n级级传信号用于控制第n+1级GOA单元的工作；当第n+1级GOA单元工作时，第n+1级GOA单元输出的扫描信号为高电位，同时第n级GOA单元输出的扫描信号为低电位。

请参阅图2，图2为本申请实施例提供的GOA电路中一GOA单元的结构示意图。如图2所示，该GOA单元包括输入模块101、输出模块102、输出控制模块103以及反相器模块104。

输入模块101接入高电平信号VGH、时钟控制信号VE、上一级级传信号Cout(n-1)以及第一低电平信号VSSQ。输入模块101电性连接于第一节点QA、第二节点QB、第三节点QC以及第四节点QD。输入模块101用于控制第一节点QA、第二节点QB、第三节点QC以及第四节点QD的电位。

输出模块102接入第一时钟信号VA、第二时钟信号VB、第三时钟信号VC以及第四时钟信号VD。输出模块102电性连接于第一节点QA、第二节点QB、第三节点QC、第四节点QD、本级级传信号端QE、第一扫描信号端QF、第二扫描信号端QG、发光控制信号端QH。输出模块102用于在本级级传信号端QE输出本级级传信号Cout(n)，在第一扫描信号端QF输出第一扫描信号Scan1，在第二扫描信号端QG输出第二扫描信号Scan2，在发光控制信号端QH输出发光控制信号EM。

输出控制模块103接入第一低电平信号VSSQ、第二低电平信号VSSG以及高电平信号VGH。输出控制模块105电性连接于第一节点QA、第二节点QB、第三节点QC、第四节点QD、第五节点QA′、本级级传信号端QE、第一扫描信号端QF、第二扫描信号端QG以及发光控制信号端QH。输出控制模块105用于控制第一节点QA、第二节点QB、第三节点QC、第四节点QD。本级级传信号Cout(n)、第一扫描信号Scan1、第二扫描信号Scan2以及发光控制信号EM的电位。其中，第一低电平信号VSSQ的电位小于第二低电平信号VSSG的电位。

反相器模块104接入高电平信号VGH以及第二低电平信号VSSG。反相器模块106电性连接于第一节点QA以及第五节点QA′。反相器模块106用于将第一节点QA的电位和第五节点QA′的电位保持反相。

需要说明的是，输出控制模块105可以使第一节点QA、第二节点QB、第三节点QC以及第四节点QD维持第一低电平信号VSSQ的电位，还可以使本级级传信号Cout(n)、第一扫描信号Scan1以及第二扫描信号Scan2维持第二低电平信号VSSG的电位。而第一低电平信号VSSQ的电位小于第二低电平信号VSSG的电位，从而确保了本级级传信号Cout(n)、第一扫描信号Scan1以及第二扫描信号Scan2不会发生震荡的现象，从而能够防止第一节点QA出现漏电现象，进而可以提高GOA电路的稳定性。

其中，需要说明的是，第一低电平信号VSSQ与第二低电平信号VSSG的电压差根据薄膜晶体管的阈值电压进行设置。

请参阅图3，图3为本申请实施例提供的GOA电路中一GOA单元的第一电路示意图。如图3所示，在本申请提供的GOA电路中，输入模块101包括第一输入晶体管T11、第二输入晶体管T12、第三输入晶体管T13、第四输入晶体管T14以及第五输入晶体管T15。第一输入晶体管T11、第二输入晶体管T12、第三输入晶体管T13、第四输入晶体管T14的栅极均接入上一级级传信号Cout(n-1)。第一输入晶体管T11、第二输入晶体管T12、第三输入晶体管T13、第四输入晶体管T14的源极均接入高电平信号VGH。第一输入晶体管T11的漏极电性连接于第一节点QA。第二输入晶体管T12的漏极电性连接于第二节点QB。第三输入晶体管T13的漏极电性连接于第三节点QC。第四输入晶体管T14的漏极电性连接于第四节点QD。第五输入晶体管T15的栅极接入时钟控制信号VE，第五输入晶体管T15的源极接入第一低电平信号VSSQ，第五输入晶体管T15的漏极电性连接于第一节点QA。

其中，输出模块102包括第一输出晶体管T21、第二输出晶体管T22、第三输出晶体管T23、第四输出晶体管T24、第一存储电容C1、第二存储电容C2、第三存储电容C3以及第四存储电容C4。第一输出晶体管T21的栅极电性连接于第一节点QA，第一输出晶体管T21的源极接入第一时钟信号VA，第一输出晶体管T21的漏极电性连接于本级级传信号端QE。第二输出晶体管T22的栅极电性连接于第二节点QB，第二输出晶体管T22的源极接入第二时钟信号VB，第二输出晶体管T22的漏极电性连接于第一扫描信号端QF。第三输出晶体管T23的栅极电性连接于第三节点QC，第三输出晶体管T23的源极接入第三时钟信号VC，第三输出晶体管T23的漏极电性连接于第二扫描信号端QG。第四输出晶体管T24的栅极电性连接于第四节点QD，第四输出晶体管T24的源极接入第四时钟信号VD，第四输出晶体管T24的漏极电性连接于发光控制信号端QH。第一存储电容C1的一端电性连接于第一节点QA，第一存储电容C1的另一端电性连接于本级级传信号端QE。第二存储电容C2的一端电性连接于第二节点QB，第二存储电容C2的另一端电性连接于第一扫描信号端QF。第三存储电容C3的一端电性连接于第三节点QC，第三存储电容C3的另一端电性连接于第二扫描信号端QG。第四存储电容C4的一端电性连接于第四节点QD，第四存储电容C4的另一端电性连接于发光控制信号端QH。

其中，上拉维持模块103包括上拉维持晶体管T31。上拉维持晶体管T31的栅极电性连接于第五节点QA′，上拉维持晶体管T31的源极接入高电平信号VGH，上拉维持晶体管T31的漏极电性连接于发光控制信号端QH。

其中，输出控制模块103包括第一输出控制晶体管T31、第二输出控制晶体管T32、第三输出控制晶体管T33、第四输出控制晶体管T34、第五输出控制晶体管T35、第六输出控制晶体管T36、第七输出控制晶体管T37以及第八输出控制晶体管T38。第一输出控制晶体管T31、第二输出控制晶体管T32、第三输出控制晶体管T33、第四输出控制晶体管T34、第五输出控制晶体管T35、第六输出控制晶体管T36、第七输出控制晶体管T37以及第八输出控制晶体管T38的栅极均电性连接于第五节点QA′。第一输出控制晶体管T31、第三输出控制晶体管T33、第五输出控制晶体管T35以及第七输出控制晶体管T37的源极均接入第一低电平信号VSSQ。第二输出控制晶体管T32、第四输出控制晶体管T34以及第六输出控制晶体管T36的源极均接入第二低电平信号VSSG。第八输出控制晶体管T38的源极接入高电平信号VGH。第一输出控制晶体管T31的漏极电性连接于第一节点QA。第二输出控制晶体管T32的漏极电性连接于本级级传信号端QE。第三输出控制晶体管T33的漏极电性连接于第二节点QB。第四输出控制晶体管T34的漏极电性连接于第一扫描信号端QF。第五输出控制晶体管T35的漏极电性连接于第三节点QC。第六输出控制晶体管T36的漏极电性连接于第二扫描信号端QG。第七输出控制晶体管T37的漏极电性连接于第四节点QD。第八输出控制晶体管T38的漏极电性连接于发光控制信号端QH。

其中，反相器模块104包括第一反相晶体管T41、第二反相晶体管T42、第三反相晶体管T43以及第四反相晶体管T44。第一反相晶体管T41的栅极、第一反相晶体管T41的源极以及第二反相晶体管T42的源极均接入高电平信号VGH，第一反相晶体管T41的漏极电性连接于第六节点P，第二反相晶体管T42的栅极电性连接于第六节点P，第二反相晶体管T42的漏极电性连接于第五节点QA′，第三反相晶体管T43以及第四反相晶体管T44的栅极均电性连接于第一节点QA，第三反相晶体管T43以及第四反相晶体管T44的源极均接入第二低电平信号VSSG，第三反相晶体管T43的漏极电性连接于第六节点P，第四反相晶体管T44的漏极电性连接于第五节点QA′。

需要说明的是，反相器模块104为达林顿结构，从而可以保持稳定的第五节点QA′电压的高电位，保持发光控制信号EM在发光期间的高电位输出，进而提高GOA电路的稳定性。

需要说明的是，第一输出控制晶体管T31、第三输出控制晶体管T33、第五输出控制晶体管T35以及第七输出控制晶体管T37可以拉低第一节点QA、第二节点QB、第三节点QC以及第四节点QD至第一低电平信号VSSQ的电位。第二输出控制晶体管T32、第四输出控制晶体管T34以及第六输出控制晶体管T36可以拉低本级级传信号Cout(n)、第一扫描信号Scan1以及第二扫描信号Scan2至第二低电平信号VSSG的电位。而第一低电平信号VSSQ的电位小于第二低电平信号VSSG的电位，从而确保了本级级传信号Cout(n)、第一扫描信号Scan1以及第二扫描信号Scan2不会发生震荡的现象，从而能够防止第一节点QA出现漏电现象，进而可以提高GOA电路的稳定性。

具体的，请参阅图4，图4为本申请实施例提供的GOA电路中一GOA单元的第二电路示意图，图4所示的GOA单元的电路与图3所示的GOA单元的电路的区别在于：输入模块101包括第六输入晶体管T16、第七输入晶体管T17以及第八输入晶体管T18。第六输入晶体管T16以及第七输入晶体管T17的栅极均接入上一级级传信号Cout(n-1)。第六输入晶体管T16以及第七输入晶体管T17的的源极均接入高电平信号VGH。第六输入晶体管T16的漏极电性连接于第一节点QA。第七输入晶体管T17的漏极电性连接于第二节点QB、第三节点QC以及第四节点QD。第八输入晶体管T18的栅极接入时钟控制信号VE，第八输入晶体管T18的源极接入第一低电平信号VSSQ，第八输入晶体管T18的漏极电性连接于第一节点QA。

需要说明的是，采用第六输入晶体管T16可以代替第一输入晶体管T1，采用第七输入晶体管T17可以代替第二输入晶体管T12、第三输入晶体管T13以及第四输入晶体管T14，采用第八输入晶体管T18可以代替第五输入晶体管T15，从而在不影响输入模块101作用的基础上，减少了晶体管的数量，进而有助于降低生产成本和实现面板窄边框设计。

具体的，请参阅图5，图5为本申请实施例提供的GOA电路中一GOA单元的第二电路示意图，图5所示的GOA单元的电路与图3所示的GOA单元的电路的区别在于：输出控制模块103包括第九输出控制晶体管T39以及第十输出控制晶体管T310以及第十一输出控制晶体管T311。第九输出控制晶体管T39、第十输出控制晶体管T310以及第十一输出控制晶体管T311的栅极均电性连接于第五节点QA′，第九输出控制晶体管T39的源极接入第一低电平信号VSSQ，第十输出控制晶体管T310的源极接入第二低电平信号VSSG，第十一输出控制晶体管T311的源极接入高电平信号VGH，第九输出控制晶体管T39的漏极电性连接于第一节点QA、第二节点QB、第三节点QC以及第四节点QD，第十输出控制晶体管T310的漏极电性连接于本级级传信号端QE、第一扫描信号端QF以及第二扫描信号端QG，第十一输出控制晶体管T311的漏极电性连接于发光控制信号端QH。

需要说明的是，采用第九输出控制晶体管T39可以代替第一输出控制晶体管T31、第三输出控制晶体管T33、第五输出控制晶体管T35以及第七输出控制晶体管T37，采用第十输出控制晶体管T310可以代替第二输出控制晶体管T32、第四输出控制晶体管T34以及第六输出控制晶体管T36，采用第十一输出控制晶体管T311可以代替第八输出控制晶体管T38，从而在不影响输出控制模块105作用的基础上，减少了晶体管的数量，进而有助于降低生产成本和实现面板窄边框设计。

具体的，请参阅图6，图6为本申请实施例提供的GOA电路中一GOA单元的第一电路对应的信号时序图。

在P1阶段，上一级级传信号Cout(n-1)为高电平，第一输入晶体管T11、第二输入晶体管T12、第三输入晶体管T13以及第四输入晶体管T14打开，第一节点QA、第二节点QB、第三节点QC以及第四节点QD被充电至高电平，第一输出晶体管T21、第二输出晶体管T22、第三输出晶体管T23以及第四输出晶体管T24被打开，输出本级级传信号Cout(n)、第一扫描信号Scan1、第二扫描信号Scan2以及发光控制信号EM。同时，由于第一节点QA处于高电位，因此，第三反相晶体管T43以及第四反相晶体管T44打开，第五节点QA′被拉低至第二低电平信号VSSG。

需要说明的是，由于在P1阶段，第一时钟信号VA、第二时钟信号VB、第三时钟信号VC以及第四时钟信号VD均为低电平信号，因此，本级级传信号Cout(n)、第一扫描信号Scan1、第二扫描信号Scan2以及发光控制信号EM均处于低电平状态。

在P2阶段，第一输出晶体管T21、第二输出晶体管T22、第三输出晶体管T23以及第四输出晶体管T24保持打开状态，保证本级级传信号Cout(n)、第一扫描信号Scan1、第二扫描信号Scan2以及发光控制信号EM的输出。

需要说明的是，在P2阶段，由于第一时钟信号VA、第二时钟信号VB、第三时钟信号VC以及第四时钟信号VD的时序不同，因此本级级传信号Cout(n)、第一扫描信号Scan1、第二扫描信号Scan2以及发光控制信号EM的表现不同。另外，每当本级级传信号Cout(n)、第一扫描信号Scan1、第二扫描信号Scan2以及发光控制信号EM变为高电位时，由于第一存储电容C1、第二存储电容C2、第三存储电容C3以及第四存储电容C4，与之对应的第一节点QA、第二节点QB、第三节点QC以及第四节点QD都会被自举到更高的电压，从而增强驱动能力，进而提高GOA电路的稳定性。

在P3阶段，第一节点QA、第二节点QB、第三节点QC以及第四节点QD仍保持高电平，保证本级级传信号Cout(n)、第一扫描信号Scan1、第二扫描信号Scan2以及发光控制信号EM的输出。

需要说明的是，在P3阶段，本级级传信号Cout(n)、第一扫描信号Scan1、第二扫描信号Scan2在第一时钟信号VA、第二时钟信号VB以及第三时钟信号VC的时序控制下，放电至低电平。发光控制信号EM在第四时钟信号VD的时序控制下充电至高电平。

在P4阶段，时钟控制信号VE切换至高电平，第五输入晶体管T15打开，第一节点QA被放电至第一低电平信号VSSQ的电位。同时，由于第一节点QA处于低电位，第三反相晶体管T43以及第四反相晶体股T44关闭，第五节点QA′被上拉至高电平信号VGH的电位，则第一输出控制晶体管T31、第二输出控制晶体管T32、第三输出控制晶体管T33、第四输出控制晶体管T34、第五输出控制晶体管T35、第六输出控制晶体管T36、第七输出控制晶体管T37以及第八输出控制晶体管T38打开，则第一节点QA、第二节点QB、第三节点QC以及第四节点QD保持第一低电平信号VSSQ的电位，本级级传信号Cout(n)、第一扫描信号scan1以及第二扫描信号scan2保持第二低电平信号VSSG的电位，发光控制信号EM保持高电平信号VGH的电位。

需要说明的是，第一低电平信号VSSQ的电位小于第二低电平信号VSSG的电位，从而确保了本级级传信号Cout(n)、第一扫描信号Scan1以及第二扫描信号Scan2不会发生震荡的现象，从而能够防止第一节点QA出现漏电现象，进而可以提高GOA电路的稳定性。另外，由于在P4阶段，第五节点QA′能保证稳定的高电位，从而可以保证发光控制信号EM的稳定高电位输出，进而可以提高GOA电路的稳定性。

本申请实施例提供的GOA电路，反相器模块为达林顿结构，从而可以保持稳定的第五节点电压的高电位，保持发光控制信号在发光期间的高电位输出；输出控制模块用于使第一节点、第二节点、第三节点以及第四节点维持第一低电平信号的电位，还用于使本级级传信号、第一扫描信号以及第二扫描信号维持第二低电平信号的电位，而第一低电平信号的电位小于第二低电平信号的电位，从而确保了本级级传信号、第一扫描信号以及第二扫描信号不会出现震荡的现象，能够防止第一节点出现漏电现象；从而可以提高GOA电路的稳定性。

需要说明的是，本申请实施例提供的像素电路如图7所示，该像素电路为本来领域技术人员所理解的技术，这里不再赘述。

请参阅图8，图8为本申请实施例提供的显示面板的结构示意图。如图8所示，该显示面板包括显示区域以及集成设置在显示区域100边缘上的GOA电路200；其中，该GOA电路200与上述的GOA电路的结构和原理类似，这里不再赘述。

以上对本申请实施例进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种GOA电路，其特征在于，包括多级级传的GOA单元，所述GOA单元包括：输入模块、输出模块、输出控制模块以及反相器模块；

所述输入模块接入高电平信号、时钟控制信号、上一级级传信号以及第一低电平信号，并电性连接于第一节点、第二节点、第三节点以及第四节点，所述输入模块用于控制所述第一节点、所述第二节点、所述第三节点以及所述第四节点的电位；

所述输出模块接入第一时钟信号、第二时钟信号、第三时钟信号以及第四时钟信号，并电性连接于所述第一节点、所述第二节点、所述第三节点、所述第四节点、本级级传信号端、第一扫描信号端、第二扫描信号端以及发光控制信号端，所述输出模块用于在所述本级级传信号端输出本级级传信号，在所述第一扫描信号端输出第一扫描信号，在所述第二扫描信号端输出第二扫描信号，在所述发光控制信号端输出发光控制信号；

所述输出控制模块接入所述第一低电平信号、第二低电平信号以及所述高电平信号，并电性连接于所述第一节点、所述第二节点、所述第三节点、所述第四节点、所述本级级传信号端、所述第一扫描信号端、所述第二扫描信号端、所述发光控制信号端以及第五节点，所述输出控制模块用于控制所述第一节点、所述第二节点、所述第三节点、所述第四节点、所述本级级传信号端，所述第一扫描信号端、所述第二扫描信号端以及所述发光控制信号端的电位；

所述反相器模块接入所述高电平信号以及所述第二低电平信号，所述反相器模块电性连接于所述第一节点以及所述第五节点，所述反相器模块用于将所述第一节点的电位和所述第五节点的电位保持反相；其中，所述第一低电平信号的电位小于所述第二低电平信号的电位。

2.根据权利要求1所述的GOA电路，其特征在于，所述输入模块包括第一输入晶体管、第二输入晶体管、第三输入晶体管、第四输入晶体管以及第五输入晶体管，所述第一输入晶体管、所述第二输入晶体管、所述第三输入晶体管、所述第四输入晶体管的栅极均接入所述上一级级传信号，第一输入晶体管、所述第二输入晶体管、所述第三输入晶体管、所述第四输入晶体管的源极均接入所述高电平信号，所述第一输入晶体管的漏极电性连接于所述第一节点，所述第二输入晶体管的漏极电性连接于所述第二节点，所述第三输入晶体管的漏极电性连接于所述第三节点，所述第四输入晶体管的漏极电性连接于所述第四节点，所述第五输入晶体管的栅极接入所述时钟控制信号，所述第五输入晶体管的源极接入所述第一低电平信号，所述第五输入晶体管的漏极电性连接于所述第一节点。

3.根据权利要求1所述的GOA电路，其特征在于，所述输出模块包括第六输入晶体管、第七输入晶体管以及第八输入晶体管，所述第六输入晶体管以及所述第七输入晶体管的栅极均接入所述上一级级传信号，所述第六输入晶体管以及所述第七输入晶体管的的源极均接入所述高电平信号，所述第六输入晶体管的漏极电性连接于所述第一节点，所述第七输入晶体管的漏极电性连接于所述第二节点、所述第三节点以及所述第四节点，所述第八输入晶体管的栅极接入所述时钟控制信号，所述第八输入晶体管的源极接入所述第一低电平信号，所述第八输入晶体管的漏极电性连接于所述第一节点。

4.根据权利要求1所述的GOA电路，其特征在于，所述输出模块包括第一输出晶体管、第二输出晶体管、第三输出晶体管、第四输出晶体管、第一存储电容、第二存储电容、第三存储电容以及第四存储电容，所述第一输出晶体管的栅极电性连接于所述第一节点，所述第一输出晶体管的源极接入所述第一时钟信号，所述第一输出晶体管的漏极电性连接于所述本级级传信号端，所述第二输出晶体管的栅极电性连接于所述第二节点，所述第二输出晶体管的源极接入所述第二时钟信号，所述第二输出晶体管的漏极电性连接于所述第一扫描信号端，所述第三输出晶体管的栅极电性连接于所述第三节点，所述第三输出晶体管的源极接入所述第三时钟信号，所述第三输出晶体管的漏极电性连接于所述第二扫描信号端，所述第四输出晶体管的栅极电性连接于所述第四节点，所述第四输出晶体管的源极接入所述第四时钟信号，所述第四输出晶体管的漏极电性连接于所述发光控制信号端，所述第一存储电容的一端电性连接于所述第一节点，所述第一存储电容的另一端电性连接于所述本级级传信号端，所述第二存储电容的一端电性连接于所述第二节点，所述第二存储电容的另一端电性连接于所述第一扫描信号端，所述第三存储电容的一端电性连接于所述第三节点，所述第三存储电容的另一端电性连接于所述第二扫描信号端，所述第四存储电容的一端电性连接于所述第四节点，所述第四存储电容的另一端电性连接于所述发光控制信号端。

5.根据权利要求1所述的GOA电路，其特征在于，所述输出控制模块包括第一输出控制晶体管、第二输出控制晶体管、第三输出控制晶体管、第四输出控制晶体管、第五输出控制晶体管、第六输出控制晶体管、第七输出控制晶体管以及第八输出控制晶体管，所述第一输出控制晶体管、所述第二输出控制晶体管、所述第三输出控制晶体管、所述第四输出控制晶体管、所述第五输出控制晶体管、所述第六输出控制晶体管、所述第七输出控制晶体管以及所述第八输出控制晶体管的栅极均电性连接于所述第五节点，所述第一输出控制晶体管、所述第三输出控制晶体管、所述第五输出控制晶体管以及所述第七输出控制晶体管的源极均接入所述第一低电平信号，所述第二输出控制晶体管、所述第四输出控制晶体管以及所述第六输出控制晶体管的源极均接入所述第二低电平信号，所述第八输出控制晶体管的源极接入所述高电平信号，所述第一输出控制晶体管的漏极电性连接于所述第一节点，所述第二输出控制晶体管的漏极电性连接于所述本级级传信号端，所述第三输出控制晶体管的漏极电性连接于所述第二节点，所述第四输出控制晶体管的漏极电性连接于所述第一扫描信号端，所述第五输出控制晶体管的漏极电性连接于所述第三节点，所述第六输出控制晶体管的漏极电性连接于所述第二扫描信号端，所述第七输出控制晶体管的漏极电性连接于所述第四节点，所述第八输出控制晶体管的漏极电性连接于所述发光控制信号端。

6.根据权利要求1所述的GOA电路，其特征在于，所述输出控制模块包括第九输出控制晶体管、第十输出控制晶体管以及第十一输出控制晶体管，所述第九输出控制晶体管、所述第十输出控制晶体管以及所述第十一输出控制晶体管的栅极均电性连接于所述第五节点，所述第九输出控制晶体管的源极接入所述第一低电平信号，所述第十输出控制晶体管的源极接入所述第二低电平信号，所述第十一输出控制晶体管的源极接入所述高电平信号，所述第九输出控制晶体管的漏极电性连接于所述第一节点、所述第二节点、所述第三节点以及所述第四节点，所述第十输出控制晶体管的漏极电性连接于所述本级级传信号端、所述第一扫描信号端以及所述第二扫描信号端，所述第十一输出控制晶体管的漏极电性连接于所述发光控制信号端。

7.根据权利要求1所述的GOA电路，其特征在于，所述反相器模块包括第一反相晶体管、第二反相晶体管、第三反相晶体管以及第四反相晶体管，所述第一反相晶体管的栅极、所述第一反相晶体管的源极以及所述第二反相晶体管的源极均接入所述高电平信号，所述第一反相晶体管的漏极电性连接于第六节点，第二反相晶体管的栅极电性连接于所述第六节点，所述第二反相晶体管的漏极电性连接于所述第五节点，所述第三反相晶体管以及所述第四反相晶体管的栅极均电性连接于所述第一节点，所述第三反相晶体管以及所述第四反相晶体管的源极均接入所述第二低电平信号，所述第三反相晶体管的漏极电性连接于所述第六节点，所述第四反相晶体管的漏极电性连接于所述第五节点。

8.根据权利要求7所述的GOA电路，其特征在于，当所述第一节点位于高电位时，所述第三反相晶体管以及所述第四反相晶体管打开，所述第五节点被下拉至所述第二低电平信号的电位。

9.根据权利要求7所述的GOA电路，其特征在于，当所述第一节点位于低电位时，所述第三反相晶体管以及所述第四反相晶体管关闭，所述第五节点被上拉至所述高电平信号的电位，所述第一节点、所述第二节点、所述第三节点以及所述第四节点被下拉至所述第一低电平信号的电位，所述本级级传信号、所述第一扫描信号以及所述第二扫描信号被下拉至所述第二低电平信号的电位。

10.一种显示面板，其特征在于，包括显示区域以及集成在所述显示区域边缘上的如权利要求1-9任一项所述GOA电路。

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