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CN111754923B - Goa电路以及显示面板 - Google Patents

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Abstract

本申请提供一种GOA电路以及显示面板，该GOA电路包括多级级联设置的GOA单元，每一GOA单元包括一自举模块，利用自举模块的自举效应，提高输出晶体管的栅极电压，能够有效降低每一GOA单元输出的扫描信号的上升时间和下降时间，从而提高显示面板的充电能力。

Description

GOA电路以及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种GOA电路以及显示面板。
背景技术
阵列基板栅极驱动技术(Gate Driveron Array，简称GOA)，是将栅极驱动电路集成在显示面板的阵列基板上，以实现逐行扫描的驱动方式，从而可以省掉栅极驱动电路部分，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。但是，对于高解析度以及高频率的显示面板，由于充电时间较短，扫描线的电容负荷较重，扫描信号的失真较严重，错充风险高，导致充电能力不足，进而引起显示面板显示异常。
发明内容
本申请提供一种GOA电路以及显示面板，以解决现有高解析度以及高频率显示面板咋在工作时充电能力不足的技术问题。
本申请提供一种GOA单元，其包括多级级联设置的GOA单元，每一级GOA单元均包括：上拉控制模块、自举模块、上拉模块、下拉模块、下拉维持模块以及重置模块；
所述上拉控制模块接入第N-2级扫描信号和正向扫描信号，并电性连接于第一节点，用于在所述第N-2级扫描信号的控制下将所述正向扫描信号输出至所述第一节点；
所述自举模块接入第N-1级时钟信号，并电性连接于所述第一节点以及第二节点，用于在所述第一节点的电位以及所述第N-1级时钟信号的控制下，拉高所述第二节点的电位；
所述上拉模块接入第N级时钟信号，并电性连接于所述第二节点以及第N级扫描信号输出端，用于在所述第N级时钟信号以及所述第二节点的电位的控制下输出第N级扫描信号；
所述下拉模块接入所述正向扫描信号、反向扫描信号、第N+2级时钟信号、第N-2级时钟信号、第N+2级扫描信号、高电平信号以及低电平信号，并电性连接于所述第一节点及第三节点，用于在所述正向扫描信号、所述反向扫描信号、所述第N+2级时钟信号、所述第N-2级时钟信号、所述第N+2级扫描信号、所述高电平信号以及所述低电平信号的控制下下拉所述第一节点的电位；
所述下拉维持模块接入所述低电平信号，并电性连接于所述第二节点、所述第三节点以及所述第N级扫描信号输出端，用于在所述第三节点的电位以及所述低电平信号的控制下维持所述第二节点以及所述第N级扫描信号的低电位；
所述重置模块接入重置信号，并电性连接于所述第三节点，用于在所述重置信号的控制下，重置所述第二节点的电位以及所述第N级扫描信号的电位。
在本申请提供的GOA电路中，所述上拉控制模块包括第一晶体管；
所述第一晶体管的栅极接入所述第N-2级扫描信号，所述第一晶体管的源极接入所述正向扫描信号，所述第一晶体管的漏极电性连接于所述第一节点。
在本申请提供的GOA电路中，所述自举模块包括第七晶体管和第一电容；
所述第七晶体管的栅极、所述第七晶体管的源极以及所述第一电容的第一端均电性连接于所述第一节点，所述第七晶体管的漏极电性连接于所述第二节点；所述第一电容的第二端接入所述第N-1级时钟信号。
在本申请提供的GOA电路中，所述上拉模块包括第三晶体管，所述第三晶体管的栅极电性连接于所述第二节点，所述第三晶体管的源极接入所述第N级时钟信号，所述第三晶体管的漏极电性连接于所述第N级扫描信号输出端。
在本申请提供的GOA电路中，所述下拉模块包括第二晶体管、第五晶体管、第六晶体管、第八晶体管以及第九晶体管；
所述第五晶体管的栅极接入所述正向扫描信号，所述第五晶体管的源极接入所述第N+2级时钟信号，所述第五晶体管的漏极与所述第六晶体管的漏极以及所述第八晶体管的栅极电性连接，所述第六晶体管的源极接入所述第N-2级时钟信号，所述第六晶体管的栅极与所述第二晶体管的源极均接入所述反向扫描信号，所述第二晶体管的栅极接入所述第N+2级扫描信号，所述第二晶体管的漏极与所述第九晶体管的栅极均电性连接于所述第一节点，所述第九晶体管的源极接入所述低电平信号，所述第九晶体管的漏极以及所述第八晶体管的漏极均电性连接于所述第三节点，所述第八晶体管的源极接入所述高电平信号。
在本申请提供的GOA电路中，所述下拉维持模块包括第二电容、第四晶体管以及第十晶体管；
所述第二电容的第一端、所述第四晶体管的栅极以及所述第十晶体管的栅极均电性连接于所述第三节点，所述第二电容的第二端、所述第四晶体管的源极以及所述第十晶体管的源极均接入所述低电平信号，所述第四晶体管的漏极电性连接于所述第N级扫描信号输出端，所述第十晶体管的漏极电性连接于所述第二节点。
在本申请提供的GOA电路中，所述重置模块包括第十一晶体管；
所述第十一晶体管的栅极以及所述第十一晶体管的源极均接入所述重置信号，所述第十一晶体管的漏极电性连接于所述第三节点。
在本申请提供的GOA电路中，所述正向扫描信号与所述反向扫描信号反相。
在本申请提供的GOA电路中，所述GOA电路中的晶体管均为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管。
相应的，本申请还提供一种显示面板，其包括以上任意一项所述的GOA电路。
本申请提供一种GOA电路以及显示面板，该GOA电路包括多级级联设置的GOA单元，每一GOA单元设置有一自举模块，利用自举模块的自举效应，提高输出晶体管的栅极电压，能够有效降低每一级GOA单元输出的扫描信号的上升时间和下降时间，从而提高显示面板的充电能力。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的GOA电路中一GOA单元的结构示意图；
图2为本申请实施例提供的GOA电路中一GOA单元的电路示意图；
图3为本申请实施例提供的GOA电路中一GOA单元的信号时序图；
图4为本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”和“第二”等的特征可以明示或者隐含地包括一个或者更多个所述特征，因此不能理解为对本申请的限制。
本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。
需要说明的是，本申请以下实施例中的晶体管均以N型晶体管为例进行说明，但不能理解为对本申请的限制。
请参阅图1，图1是本申请提供的GOA电路中一GOA单元的结构示意图。如图1所示，GOA电路包括多级级联设置的GOA单元，每一级GOA单元均包括：上拉控制模块101、自举模块102、上拉模块103、下拉模块104、下拉维持模块105以及重置模块106。
其中，上拉控制模块101接入第N-2级扫描信号Gate(N-2)和正向扫描信号U2D，并电性连接于第一节点Q1，用于在第N-2级扫描信号Gate(N-2)的控制下将正向扫描信号U2D输出至第一节点Q1。
其中，自举模块102接入第N-1级时钟信号CK(N-1)，并电性连接于第一节点Q1以及第二节点Q2，用于在第一节点Q1的电位以及第N-1级时钟信号CK(N-1)的控制下，拉高第二节点Q2的电位。
其中，上拉模块103接入第N级时钟信号CK(N)，并电性连接于第二节点Q2以及第N级扫描信号输出端M，用于在第N级时钟信号CK(N)以及第二节点Q2的电位的控制下输出第N级扫描信号Gate(N)。
其中，下拉模块104接入正向扫描信号U2D、反向扫描信号D2U、第N+2级时钟信号CK(N+2)、第N-2级时钟信号CK(N-2)、第N+2级扫描信号Gate(N+2)、高电平信号VGH以及低电平信号VGL，并电性连接于第一节点Q1及第三节点P，用于在正向扫描信号U2D、反向扫描信号D2U、第N+2级时钟信号CK(N+2)、第N-2级时钟信号CK(N-2)、第N+2级扫描信号Gate(N+2)、高电平信号VGH以及低电平信号VGL的控制下下拉第一节点Q1的电位。
其中，下拉维持模块105接入低电平信号VGL，并电性连接于第二节点Q2、第三节点P以及第N级扫描信号输出端M，用于在第三节点P的电位以及低电平信号VGL的控制下维持第二节点Q2以及第N级扫描信号Gate(N)的低电位；
其中，重置模块106接入重置信号Reset，并电性连接于第三节点P，用于在重置信号Reset的控制下，重置第二节点Q2的电位以及第N级扫描信号Gate(N)的电位。
本申请实施例提供的GOA电路包括多级级联设置的GOA单元，每一GOA单元均设置有一自举模块102，利用自举模块102的自举效应，提高第二节点Q2的电位，从而降低GOA单元输出的扫描信号的上升时间和下降时间，提高显示面板的充电能力。
进一步的，请参阅图2，图2是本申请提供的GOA电路中的一GOA单元的电路示意图。如图2所示，上拉控制模块101包括第一晶体管T1。第一晶体管T1的栅极接入第N-2级扫描信号Gate(N-2)。第一晶体管T1的源极接入正向扫描信号U2D。第一晶体管T1的漏极电性连接于第一节点Q1。
自举模块102包括第七晶体管T7和第一电容C1。第七晶体管T7的栅极、第七晶体管T7的源极以及第一电容C1的第一端均电性连接于第一节点Q1。第七晶体管T7的漏极电性连接于第二节点Q2。第一电容C1的第二端接入第N-1级时钟信号CK(N-1)。
上拉模块103包括第三晶体管T3。第三晶体管T3的栅极电性连接于第二节点Q2。第三晶体管T3的源极接入第N级时钟信号CK(N)。第三晶体管T3的漏极电性连接于第N级扫描信号输出端Gate(N)。
下拉模块104包括第二晶体管T2、第五晶体管T5、第六晶体管T6、第八晶体管T8以及第九晶体管T9。
第五晶体管T5的栅极接入正向扫描信号U2D。第五晶体管T5的源极接入第N+2级时钟信号CK(N+2)。第五晶体管T5的漏极与第六晶体管T6的漏极以及第八晶体管T8的栅极电性连接。第六晶体管T6的源极接入第N-2级时钟信号CK(N-2)。第六晶体管T6的栅极与第二晶体管T2的源极均接入反向扫描信号D2U。第二晶体管T2的栅极接入第N+2级扫描信号Gate(N+2)。第二晶体管T2的漏极与第九晶体管T9的栅极均电性连接于第一节点Q1。第九晶体管T9的源极接入低电平信号VGL。第九晶体管T9的漏极以及第八晶体管T8的漏极均电性连接于第三节点P。第八晶体管T8的源极接入高电平信号VGH。
下拉维持模块105包括第二电容C2、第四晶体管T4以及第十晶体管T10。
第二电容C2的第一端、第四晶体管T4的栅极以及第十晶体管T10的栅极均电性连接于第三节点P。第二电容C2的第二端、第四晶体管T4的源极以及第十晶体管T10的源极均接入低电平信号VGL。第四晶体管T4的漏极电性连接于第N级扫描信号输出端Gate(N)。第十晶体管T10的漏极电性连接于第二节点Q2。
重置模块106包括第十一晶体管T11。
第十一晶体管T11的栅极以及第十一晶体管T11的源极均接入重置信号Reset。第十一晶体管T11的漏极电性连接于第三节点P。
需要说明的是，在本申请实施例中，正向扫描信号U2D与反向扫描信号D2U反相。当GOA电路在打开功能阶段时，能通过第N-2级扫描信号G(N-2)和第N+2级扫描信号G(N+2)隔绝正向扫描信号U2D或者反向扫描信号D2U与第一节点Q1的通路，采用高电平的正向扫描信号U2D或者反向扫描信号D2U进行驱动，避免了GOA电路中出现竞争通路。本申请各实施例中均以正向扫描信号U2D为高电平，反向扫描信号D2U为低电平为例进行说明，但不能理解为对本申请的限定。
本申请实施例提供的GOA电路包括多级级联设置的GOA单元，每一GOA单元均采用11T2C的电路架构，结构简单。每一GOA单元包括一自举模块102，该自举模块102包括一第一电容C1和第七晶体管T7，每一GOA单元在运行时利用自举模块102的自举效应，提高第三晶体管T3的栅极电压，使得第三晶体管T3充分打开，从而降低其输出的扫描信号的上升时间和下降时间，提高显示面板的充电能力。
请参阅图3，图3是本申请提供的GOA电路中一GOA单元的信号时序图。如图3所示，在本申请一实施例中，图2中的GOA单元的工作时序可以分为以下几个阶段。
t1阶段前：在一帧开始之前，复位信号Reset将会置高，第十一晶体管T11打开，第三节点P的电位被拉升至高电平，使得第十晶体管T10和第四晶体管T4打开，进而使得第二节点Q2的电位拉低至低电平，第N级扫描信号Gate(N)的初始电位与低电平信号VGL的电位相同。之后，复位信号Reset由高电平转换为低电平，使得第十一晶体管T11关闭，GOA单元等待t1时刻到来。
t1阶段：第N-2级扫描信号Gate(N-2)和第N-2级时钟信号CK(N-2)均升为高电位。第一晶体管T1打开，第一节点Q1的电位被拉高至VGH，第一电容C1被充上电，第七晶体管T7打开，第二节点Q2的电位也被拉高至VGH，第三晶体管T3打开，此时，由于第N级时钟信号CK(N)为低电平信号，第N级扫描信号Gate(N)输出低电位。同时，由于第一节点Q1的电位被拉高至VGH，第九晶体管T9打开，第三节点P的电位被拉低至低电位，第四晶体管T4和第十晶体管T10关闭。
需要说明的是，在此阶段，虽然第N-2级时钟信号升为高电平，但是由于反向扫描信号D2U与正向扫描信号反相，保持为低电平信号，使得第六晶体管T6关闭。
t2阶段：第N-2级扫描信号Gate(N-2)由高电平转化为低电平，第一晶体管T1关断，第一节点Q1处于悬置状态；第N-1级时钟信号CK(N-1)升为高电平，此时第一节点Q1的电位受到自举效应变为2VGH，第七晶体管T7保持打开状态，使得第二节点Q2的电位被充电至2VGH；由于没有泄电路径，第一节点Q1的电位和第二节点Q2的电位均保持高电平；电容C1的存在使得第一节点Q1的电位和第二节点Q2的电位更加稳定。
t3阶段：第N-1级时钟信号CK(N-1)变为低电平，第七晶体管T7相当一个反向二极管，第二节点Q2的电位保持在2VGH；同时，由于第N级时钟信号CK(N)变为高电平，第二节点Q2受到第三晶体管T3自举效应的作用，其电位会拉升至3VGH，使得第三晶体管T3充分打开，第N级扫描信号Gate(N)得以全摆幅输出。
需要说明的是，在该阶段，第二节点Q2的电位由于自举效应被拉升至3VGH，使得第三晶体管T3的栅极电压被快速拉高至完全打开状态，有效减小了第N级扫描信号Gate(N)的上升时间，进而使得第N级GOA单元对应的扫描线被有效充电，提高了显示面板的充电能力。
t4阶段：第N级时钟信号CK(N)由高电平变为低电平，第二节点Q2的电位变成2VGH，第三晶体管T3管仍然处于充分打开状态，此时第N级扫描信号Gate(N)被迅速拉低至VGL。
需要说明的是，在该阶段，由于自举模块102的存在，第二节点Q2的电位保持在2VGH，使得第三晶体管T3充分打开，由于此时第N级时钟信号CK(N)已经是低电平了，可以瞬间将第N级扫描信号Gate(N)拉低至低电平，有效减少了第N级扫描信号Gate(N)的下降时间，进而使得第N级GOA单元对应的扫描线被有效充电，避免像素区充电时间短，数据信号已经改变，而扫描信号没有关断所造成的信号互相干扰。
t5阶段：第N+2级时钟信号CK(N+2)和第N+2级扫描信号Gate(N+2)升为高电平，第五晶体管T5、第八晶体管T8以及第二晶体管T2打开；第一节点Q1的电位被拉低，第三节点P的电位被拉高，第十晶体管T10打开；第二节点Q2的电位被拉低，第三晶体管T3关闭；第四晶体管T4打开，第N级扫描信号Gate(N)被拉低至VGL。在此过程中，第二电容C2被充上电，维持着第三节点P的高电位，使得第十晶体管T10和第四晶体管T4处于稳定的打开状态，从而维持着第二节点Q2以及第N级扫描信号Gate(N)的低电位。
本申请提供的GOA电路中的晶体管均为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管。此外，本申请实施例提供的GOA电路中的晶体管为同一种类型的晶体管，从而避免不同类型的晶体管之间的差异性对像素驱动电路造成的影响，且简化了工艺制程。
请参阅图4，图4为本申请提供的显示面板的结构示意图。如图4所示，该显示面板包括显示区域100以及集成设置在显示区域100边缘上的GOA电路200；其中，该GOA电路200与上述的GOA电路的结构和原理类似，这里不再赘述。该显示面板包括但不限于液晶显示面板、OLED(Organic Light-Emitting Diode)显示面板、LED(Light-Emitting Diode)显示面板以及QLED(Quantum Dot Light Emitting Diodes)显示面板。
需要说明的是，本申请实施例提供的显示面板以GOA电路200设置在显示区域100一侧的单侧驱动方式为例进行介绍，但不能理解为对本申请的限制。在一些实施例中，也可根据显示面板的实际需求采用双侧驱动等其他驱动方式，本申请对此作具体限定。
本申请提供的显示面板设置有GOA电路，该GOA电路包括多级级联设置的GOA单元，每一GOA单元包括一自举模块，利用自举模块的自举效应，提高输出晶体管的栅极电压，能够有效降低每一级GOA单元输出的扫描信号的上升时间和下降时间，从而提高显示面板的充电能力。
以上对本申请提供的GOA电路以及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种GOA电路，其特征在于，包括多级级联设置的GOA单元，每一级GOA单元均包括：上拉控制模块、自举模块、上拉模块、下拉模块、下拉维持模块以及重置模块；
所述上拉控制模块接入第N-2级扫描信号和正向扫描信号，并电性连接于第一节点，用于在所述第N-2级扫描信号的控制下将所述正向扫描信号输出至所述第一节点；
所述自举模块接入第N-1级时钟信号，并电性连接于所述第一节点以及第二节点，用于在所述第一节点的电位以及所述第N-1级时钟信号的控制下，拉高所述第二节点的电位；
所述上拉模块接入第N级时钟信号，并电性连接于所述第二节点以及第N级扫描信号输出端，用于在所述第N级时钟信号以及所述第二节点的电位的控制下输出第N级扫描信号；
所述下拉模块接入所述正向扫描信号、反向扫描信号、第N+2级时钟信号、第N-2级时钟信号、第N+2级扫描信号、高电平信号以及低电平信号，并电性连接于所述第一节点及第三节点，用于在所述正向扫描信号、所述反向扫描信号、所述第N+2级时钟信号、所述第N-2级时钟信号、所述第N+2级扫描信号、所述高电平信号以及所述低电平信号的控制下下拉所述第一节点的电位；
所述下拉维持模块接入所述低电平信号，并电性连接于所述第二节点、所述第三节点以及所述第N级扫描信号输出端，用于在所述第三节点的电位以及所述低电平信号的控制下维持所述第二节点以及所述第N级扫描信号的低电位；
所述重置模块接入重置信号，并电性连接于所述第三节点，用于在所述重置信号的控制下，重置所述第二节点的电位以及所述第N级扫描信号的电位。
2.根据权利要求1所述的GOA电路，其特征在于，所述上拉控制模块包括第一晶体管；
所述第一晶体管的栅极接入所述第N-2级扫描信号，所述第一晶体管的源极接入所述正向扫描信号，所述第一晶体管的漏极电性连接于所述第一节点。
3.根据权利要求1所述的GOA电路，其特征在于，所述自举模块包括第七晶体管和第一电容；
所述第七晶体管的栅极、所述第七晶体管的源极以及所述第一电容的第一端均电性连接于所述第一节点，所述第七晶体管的漏极电性连接于所述第二节点；所述第一电容的第二端接入所述第N-1级时钟信号。
4.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括第三晶体管；
所述第三晶体管的栅极电性连接于所述第二节点，所述第三晶体管的源极接入所述第N级时钟信号，所述第三晶体管的漏极电性连接于所述第N级扫描信号输出端。
5.根据权利要求1所述的GOA电路，其特征在于，所述下拉模块包括第二晶体管、第五晶体管、第六晶体管、第八晶体管以及第九晶体管；
所述第五晶体管的栅极接入所述正向扫描信号，所述第五晶体管的源极接入所述第N+2级时钟信号，所述第五晶体管的漏极与所述第六晶体管的漏极以及所述第八晶体管的栅极电性连接，所述第六晶体管的源极接入所述第N-2级时钟信号，所述第六晶体管的栅极与所述第二晶体管的源极均接入所述反向扫描信号，所述第二晶体管的栅极接入所述第N+2级扫描信号，所述第二晶体管的漏极与所述第九晶体管的栅极均电性连接于所述第一节点，所述第九晶体管的源极接入所述低电平信号，所述第九晶体管的漏极以及所述第八晶体管的漏极均电性连接于所述第三节点，所述第八晶体管的源极接入所述高电平信号。
6.根据权利要求1所述的GOA电路，其特征在于，所述下拉维持模块包括第二电容、第四晶体管以及第十晶体管；
所述第二电容的第一端、所述第四晶体管的栅极以及所述第十晶体管的栅极均电性连接于所述第三节点，所述第二电容的第二端、所述第四晶体管的源极以及所述第十晶体管的源极均接入所述低电平信号，所述第四晶体管的漏极电性连接于所述第N级扫描信号输出端，所述第十晶体管的漏极电性连接于所述第二节点。
7.根据权利要求1所述的GOA电路，其特征在于，所述重置模块包括第十一晶体管；
所述第十一晶体管的栅极以及所述第十一晶体管的源极均接入所述重置信号，所述第十一晶体管的漏极电性连接于所述第三节点。
8.根据权利要求1所述的GOA电路，其特征在于，所述正向扫描信号与所述反向扫描信号反相。
9.根据权利要求1-8任一项所述的GOA电路，其特征在于，所述GOA电路中的晶体管均为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管。
10.一种显示面板，其特征在于，包括权利要求1-9中任意一项所述的GOA电路。
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