CN113658539B - Goa电路 - Google Patents

Abstract

本申请公开一种GOA电路，其包括多级级联的GOA单元。第N级GOA单元包括上拉控制模块、预升压模块、上拉模块、下拉模块、下拉维持模块以及自举电容，N为大于0的整数。本申请通过在GOA单元中增设预升压模块，利用预升压模块的自举效应，提高第一节点的电位，从而提升上拉模中晶体管块的开启程度，起到降低驱动电压依然能保持GOA电路在较大的阈值电压偏差范围内正常工作的效果，从而降低GOA电路的功耗。

Description

GOA电路

技术领域

本申请涉及显示技术领域，具体涉及一种GOA电路。

背景技术

阵列基板栅极驱动技术(Gate Driver on Array，简称GOA)，是将栅极驱动电路集成在显示面板的阵列基板上，以实现逐行扫描的驱动方式，从而可以省掉栅极驱动电路部分，具有降低生产成本和实现面板窄边框设计的优点，为多种显示器所使用。

对于大尺寸显示面板而言，线路的电压降(RC Delay)较大，为了提升扫描信号输出的扫描信号的充电能力，需要较大的驱动电压，保证GOA电路能够在较大的阈值电压漂移范围内正常工作。但是，较大的驱动电压会增加GOA电路的功耗。

发明内容

本申请提供一种GOA电路，能够在降低GOA电路的驱动电压时，保持GOA电路在较大的阈值电压范围内正常工作，从而降低GOA电路的功耗。

本申请提供一种GOA电路，其包括多级级联的GOA单元，第N级GOA单元包括：上拉控制模块、预升压模块、上拉模块、下拉模块、下拉维持模块以及自举电容；

所述上拉控制模块接入第N-m级级传信号，并电性连接于第一节点，用于在所述第N-m级级传信号的控制下将所述第N-m级级传信号输出至所述第一节点；

所述预升压模块接入所述第N-m级级传信号和时钟信号，并电性连接于所述第一节点和第二节点，用于在所述第N-m级级传信号和所述时钟信号的控制下拉高所述第一节点的电位；

所述上拉模块接入第N级时钟信号，并电性连接于所述第一节点、第N级扫描信号输出端以及第N级级传信号输出端，用于在所述第一节点的电位控制下输出第N级扫描信号和第N级级传信号；

所述下拉模块接入第N+m级级传信号、第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点和所述第N级扫描信号输出端，用于在所述第N+m级级传信号、所述第一参考低电平信号以及所述第二参考低电平信号的控制下下拉所述第一节点的电位和所述第N级扫描信号的电位；

所述下拉维持模块接入控制信号、所述第N-m级级传信号、所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第二节点、所述第N级扫描信号输出端以及所述第N级级传信号输出端，用于把所述第一节点的电位和所述第N级级传信号的电位维持在所述第二参考低电平信号的电位，以及将所述第N级扫描信号的电位维持在所述第一参考低电平信号的电位；

所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述第N级扫描信号输出端；

所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极和所述第一晶体管的源极均接入所述第N-m级级传信号，所述第一晶体管的漏极电性连接于所述第一节点；

所述预升压模块包括第二晶体管和电容，所述第二晶体管的栅极接入所述第N-m级级传信号，所述第二晶体管的源极接入第N-1级时钟信号，所述第二晶体管的漏极与所述电容的一端均电性连接于所述第二节点，所述电容的另一端电性连接于所述第一节点；

所述上拉模块包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述第四晶体管的栅极均电性连接于所述第一节点，所述第三晶体管的源极和所述第四晶体管的源极均接入所述第N级时钟信号，所述第三晶体管的漏极电性连接于所述第N级级传信号输出端，所述第四晶体管的漏极电性连接于所述第N级扫描信号输出端；

当所述第N-m级级传信号为高电位时，所述第一晶体管和所述第二晶体管均打开，所述第一节点的电位被拉高至所述第N-m级级传信号的电位，在所述第N-m级级传信号为高电位的后半阶段内，所述第N-1级时钟信号由低电位升为高电位，所述电容自举并拉高所述第一节点的电位，所述第三晶体管和所述第四晶体管均打开，所述第N级时钟信号由低电位转变为高电位，所述第三晶体管向第N级级传信号输出端输出第N级级传信号，所述第四晶体管向第N级扫描信号输出端输出第N级扫描信号。

可选的，在本申请一些实施例中，所述GOA电路接收K个时钟信号，所述K个时钟信号在所述GOA电路的作用周期依次分时有效；

所述时钟信号为第N-n级GOA单元接入的时钟信号，其中，K≥4，1/2K≥m≥n≥1，K、m以及n均为整数。

可选的，在本申请一些实施例中，所述下拉模块包括第五晶体管和第六晶体管；

所述第五晶体管的栅极和所述第六晶体管的栅极均接入所述第N+m级级传信号，所述第五晶体管的源极接入所述第一参考低电平信号，所述第五晶体管的漏极电性连接于所述第一节点，所述第六晶体管的源极接入所述第二参考低电平信号，所述第六晶体管的漏极电性连接于所述第N级扫描信号输出端。

可选的，在本申请一些实施例中，所述下拉维持模块包括第一下拉维持单元，所述第一下拉维持单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管以及第十三晶体管；

所述第七晶体管的栅极、所述第八晶体管的栅极、所述第九晶体管的栅极、所述第十晶体管的栅极、所述第十一晶体管的漏极、所述第十二晶体管的漏极以及所述第十三晶体管的漏极均电性连接于第三节点，所述第七晶体管的源极、所述第八晶体管的源极、所述第九晶体管的源极、所述第十二晶体管的源极以及所述第十三晶体管的源极均接入所述第一参考低电平信号，所述第七晶体管的漏极电性连接于所述第二节点，所述第八晶体管的漏极电性连接于所述第一节点，所述第九晶体管的漏极电性连接于所述第N级级传信号输出端，所述第十晶体管的源极接入所述第二参考低电平信号，所述第十晶体管的漏极电性连接于所述第N级扫描信号输出端，所述第十一晶体管的栅极和所述第十一晶体管的源极均接入所述控制信号，所述第十二晶体管的栅极电性连接于所述第一节点，所述第十三晶体管的栅极接入所述第N-m级级传信号。

可选的，在本申请一些实施例中，所述控制信号为所述第N级时钟信号，所述第一下拉维持单元还包括第十四晶体管；

所述第十四晶体管的栅极接入互补时钟信号，所述第十四晶体管的源极接入所述第一参考低电平信号，所述第十四晶体管的漏极电性连接于所述第三节点；

其中，所述互补时钟信号的电位与所述第N级时钟信号的电位保持反相。

可选的，在本申请一些实施例中，所述第N级GOA单元还包括第一重置模块；

所述第一重置模块接入复位信号、所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第N级扫描信号输出端以及所述第N级级传信号输出端，用于在所述复位信号、所述第一参考低电平信号以及所述第二参考低电平信号的控制下重置所述第一节点的电位、所述第N级扫描信号的电位以及所述第N级级传信号的电位。

可选的，在本申请一些实施例中，所述第一重置模块包括第三十一晶体管、第三十二晶体管以及第三十三晶体管；

所述第三十一晶体管的栅极、所述第三十二晶体管的栅极以及所述第三十三晶体管的栅极均接入所述复位信号，所述第三十一晶体管的源极和所述第三十二晶体管的源极均接入所述第一参考低电平信号，所述第三十一晶体管的漏极电性连接于所述第一节点，所述第三十二晶体管的漏极电性连接于所述第N级级传信号输出端，所述第三十三晶体管的源极接入所述第二参考低电平信号，所述第三十三晶体管的漏极电性连接于所述第N级扫描信号输出端。

可选的，在本申请一些实施例中，所述下拉维持模块还包括第二下拉维持单元，所述控制信号包括第一低频时钟信号和第二低频时钟信号，所述第十一晶体管的栅极和所述第十一晶体管的源极均接入所述第一低频时钟信号；

所述第二下拉维持单元包括第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管以及第二十一晶体管；

所述第十五晶体管的栅极、所述第十六晶体管的栅极、所述第十七晶体管的栅极、所述第十八晶体管的栅极、所述第十九晶体管的漏极、所述第二十晶体管的漏极以及所述第二十一晶体管的漏极均电性连接于第三节点，所述第十五晶体管的源极、所述第十六晶体管的源极、所述第十七晶体管的源极、所述第二十晶体管的源极以及所述第二十一晶体管的源极均接入所述第一参考低电平信号，所述第十五晶体管的漏极电性连接于所述第二节点，所述第十六晶体管的漏极电性连接于所述第一节点，所述第十七晶体管的漏极电性连接于第N级级传信号输出端，所述第十八晶体管的源极接入所述第二参考低电平信号，所述第十八晶体管的漏极电性连接于所述第N级扫描信号输出端，所述第十九晶体管的栅极和所述第十九晶体管的源极均接入所述第二低频时钟信号，所述第二十晶体管的栅极电性连接于所述第一节点，所述是三晶体管的栅极接入所述第N-m级级传信号。

可选的，在本申请一些实施例中，所述第N级GOA单元还包括第二重置模块；

所述第二重置模块接入复位信号和所述第一参考低电平信号，并电性连接于所述第一节点，用于在所述复位信号的控制下重置所述第一节点的电位。

本申请提供一种GOA电路，其包括多级级联的GOA单元。第N级GOA单元包括上拉控制模块、预升压模块、上拉模块、下拉模块、下拉维持模块以及自举电容，N为大于0的整数。本申请通过在GOA单元中设置预升压模块，利用预升压模块的自举效应，提高第一节点的电位，从而提升上拉模块中晶体管的开启程度，起到降低驱动电压依然能保持GOA电路在较大的阈值电压偏差范围内正常工作的效果，进而降低GOA电路的功耗。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请提供的第N级GOA单元的第一结构示意图；

图2是本申请提供的第N级GOA单元的第二结构示意图；

图3是本申请提供的第N级GOA单元的时钟信号时序图；

图4本申请提供的GOA电路的一种平面结构示意图；

图5是图1所示的第N级GOA单元的电路示意图；

图6是本申请提供的第N级GOA单元输出的部分扫描信号时序图；

图7是本申请提供的驱动电压与阈值偏压之间的关系示意图；

图8是图2所示的第N级GOA单元的电路示意图；

图9是本申请提供的显示面板的一种结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。

本申请提供一种GOA电路，以下进行详细说明。需要说明的是，以下实施例的描述顺序不作为对本申请实施例优选顺序的限定。

需要说明的是，由于本申请采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。在本申请中，按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。

请参阅图1和图2，图1是本申请提供的第N级GOA单元的第一结构示意图。图2是本申请提供的第N级GOA单元的第二结构示意图。其中，GOA电路包括多级级联的GOA单元。第N级GOA单元100包括：上拉控制模块101、预升压模块102、上拉模块103、下拉模块104、下拉维持模块105以及自举电容Cbt1。

上拉控制模块101接入第N-m级级传信号ST(N-m)，并电性连接于第一节点QN。上拉控制模块101用于在第N-m级级传信号ST(N-m)的控制下将第N-m级级传信号ST(N-m)输出至第一节点QN。其中，N和m均为大于0的整数，且N>m。

预升压模块102接入第N-m级级传信号ST(N-m)和时钟信号CK(N-n)，并电性连接于第一节点QN和第二节点A。预升压模块102用于在第N-m级级传信号ST(N-m)和时钟信号CK(N-n)的控制下拉高第一节点QN的电位。

上拉模块103接入本级时钟信号CK(N)，并电性连接于第一节点QN、第N级扫描信号输出端C以及第N级级传信号输出端B。上拉模块103用于在第一节点QN的电位控制下输出第N级扫描信号G(N)和第N级级传信号ST(N)。

下拉模块104接入第N+m级级传信号ST(N+m)、第一参考低电平信号VSSQ以及第二参考低电平信号VSSG，并电性连接于第一节点QN和第N级扫描信号输出端C。下拉模块104用于在第N+m级级传信号ST(N+m)、第一参考低电平信号VSSQ以及第二参考低电平信号VSSG的控制下下拉第一节点QN的电位和第N级扫描信号G(N)的电位。

下拉维持模块105接入控制信号、第N-m级级传信号ST(N-m)、第一参考低电平信号VSSQ以及第二参考低电平信号VSSG，并电性连接于第一节点QN、第二节点A、第N级扫描信号输出端C以及第N级级传信号输出端B。下拉维持模块105用于把第一节点QN的电位和第N级级传信号ST(N)的电位维持在第二参考低电平信号VSSG的电位，以及将第N级扫描信号G(N)的电位维持在第一参考低电平信号VSSQ的电位。

需要说明的是，在本申请一些实施例中，如图1所示，下拉维持模块105接入的控制信号为本级时钟信号CK(N)。在本申请又一些实施例中，如图2所示，下拉维持模块105接入的控制信号包括第一低频时钟信号LC1和第二低频时钟信号LC2。本申请以下各实施例将进行详细描述，在此不作赘述。

自举电容Cbt1的一端电性连接于第一节点QN。自举电容Cbt1的另一端电性连接于第N级扫描信号输出端C。

由此，本申请通过在第N级GOA单元100中增设预升压模块102，利用预升压模块102的自举效应，提高第一节点QN的电位，能够提升上拉模块103中晶体管的开启程度。在保证GOA电路较大的阈值电压偏差范围的情况下，能够降低驱动电压，进而降低功耗。

进一步的，GOA电路接收K个时钟信号。K个时钟信号在GOA电路的作用周期依次分时有效。也即，在GOA电路中，每K个GOA单元为一个级传循环。每K个GOA单元与K个时钟信号一一对应连接。在本申请中，时钟信号CK(N-n)即为第N-n级GOA单元接入的时钟信号。其中，K≥4，1/2K≥m≥n≥1，K、m以及n均为整数。其中，该时钟信号为高频时钟信号。

需要说明的是，在GOA电路中，对于前m级GOA单元而言，N≤m，则第N-m级级传信号ST(N-m)不存在。因此，在前m级GOA单元中，可设置起始信号替代第N-m级级传信号ST(N-m)。同理，对于第N-n级GOA单元而言，当N≤n时，时钟信号CK(N-n)不存在。对此，也可设置另一信号替换，在此不再赘述。

可以理解的是，GOA电路中至少包括两个时钟信号CK。比如，GOA电路包括2个时钟信号CK1-CK2；GOA电路包括4个时钟信号CK1-CK4；GOA电路包括8个时钟信号CK1-CK8；GOA电路包括12个时钟信号CK1-CK12。当然，本申请并不限于上述举例。在本申请中，GOA电路至少包括4个高频时钟信号，以使1/2K≥m≥n≥1的等式成立，进而保证各GOA单元的正常级联传输，使得预升压模块102在第N-m级级传信号ST(N-m)和时钟信号CK(N-n)的控制下正常工作，实现对第一节点QN的自举作用。

本申请以下各实施例均以GOA电路中设有6个时钟信号CK1-CK6为例进行说明。具体的，请参阅图3和图4，图3是本申请提供的时钟信号时序图。

图4本申请提供的GOA电路的一种平面结构示意图。其中，时钟信号CK1-CK6的信号的波形均相同，而时序不同。由于时钟信号CK1-CK6的设置，GOA电路中每6个GOA单元为一个级传循环。也即，每一GOA单元对应连接一时钟信号。

进一步的，当GOA电路中设有6个时钟信号CK1-CK6时，K＝6。则3≥m≥n≥1。此时，当m＝3时，n＝3；或者m＝3时，n＝2；又或者当m＝3，n＝1时，再或者当m＝2时，n＝1等均成立。本申请以下各实施例均以K＝6，m＝3，n＝1为例进行说明，但不能理解为对本申请的限定。

本申请中所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。需要说明的是，本申请以下实施例中的晶体管均以N型晶体管为例进行说明，但不能理解为对本申请的限制。

请参阅图5，图5是图1所示的第N级GOA单元的电路示意图。其中，上拉模块103包括第一晶体管T1。第一晶体管T1的栅极和第一晶体管T1的源极均接入第N-3级级传信号ST(N-3)。第一晶体管T1的漏极电性连接于第一节点QN。

其中，预升压模块102包括第二晶体管T2和电容Cbt2。第二晶体管T2的栅极接入第N-3级级传信号ST(N-3)。第二晶体管T2的源极接入第N-1级时钟信号CK(N-1)。第二晶体管T2的漏极与电容Cbt2的一端均电性连接于第二节点A。电容Cbt2的另一端电性连接于第一节点QN。

其中，上拉模块103包括第三晶体管T3和第四晶体管T4。第三晶体管T3的栅极和第四晶体管T4的栅极均电性连接于第一节点QN。第三晶体管T3的源极和第四晶体管T4的源极均接入本级时钟信号CK(N)。第三晶体管T3的漏极电性连接于第N级级传信号输出端B。第四晶体管T4的漏极电性连接于第N级扫描信号输出端C。

其中，下拉模块104包括第五晶体管T5和第六晶体管T6。第五晶体管T5和第六晶体管T6的栅极均接入第N+3级级传信号ST(N+3)。第五晶体管T5的源极接入第一参考低电平信号VSSQ。第五晶体管T5的漏极电性连接于第一节点QN。第六晶体管T6的源极接入第二参考低电平信号VSSG。第六晶体管T6的漏极电性连接于第N级扫描信号输出端C。

其中，下拉维持模块105包括第一下拉维持单元1051。第一下拉维持单元1051包括第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12以及第十三晶体管T13。

第七晶体管T7的栅极、第八晶体管T8的栅极、第九晶体管T9的栅极、第十晶体管T10的栅极、第十一晶体管T11的漏极、第十二晶体管T12的漏极以及第十三晶体管T13的漏极均电性连接于第三节点P1。第七晶体管T7的源极、第八晶体管T8的源极、第九晶体管T9的源极、第十二晶体管T12的源极以及第十三晶体管T13的源极均接入第一参考低电平信号VSSQ。第七晶体管T7的漏极电性连接于第二节点A。第八晶体管T8的漏极电性连接于第一节点QN。第九晶体管T9的漏极电性连接于第N级级传信号输出端ST(N)。第十晶体管T10的源极接入第二参考低电平信号VSSG。第十晶体管T10的漏极电性连接于第N级扫描信号输出端C。第十一晶体管T11的栅极和第十一晶体管T11的源极均接入控制信号。第十二晶体管T12的栅极电性连接于第一节点QN。十三晶体管T13的栅极接入第N-3级级传信号ST(N-3)。

需要说明的是，在本申请中，第十一晶体管T11的栅极和第十一晶体管T11的源极接入的控制信号为本级时钟信号CK(N)。

进一步的，第一下拉维持单元1051还包括第十四晶体管T14。

具体的，第十四晶体管T14的栅极接入互补时钟信号XCK。第十四晶体管T14的源极接入第一参考低电平信号VSSQ。第十四晶体管T14的漏极电性连接于第三节点P1。

其中，互补时钟信号XCK的电位与本级时钟信号CK(N)的电位保持反相。也即，当本级时钟信号CK(N)的电位为高时，互补时钟信号XCK的电位为低。当本级时钟信号CK(N)的电位为低时，互补时钟信号XCK的电位为高。第十四晶体管T14用于在互补时钟信号XCK和第一参考低电平信号VSSQ的控制下周期性地将第三节点P1的电位拉低，避免第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10长时间工作在PBTS(Positive BiasTemperature Stress，正偏压温度应力)状态，造成薄膜晶体管的阀值电压正漂，影响下拉维持能力，从而避免GOA电路失效，进一步延长GOA电路的使用寿命。

进一步的，第N级GOA单元100还包括第一重置模块106。第一重置模块106接入复位信号Reset、第一参考低电平信号VSSQ以及第二参考低电平信号VSSG，并电性连接于第一节点QN、第N级扫描信号输出端C以及第N级级传信号输出端B。第一重置模块106用于在复位信号Reset、第一参考低电平信号VSSQ以及第二参考低电平信号VSSG的控制下重置第一节点QN的电位、第N级扫描信号G(N)的电位以及第N级级传信号ST(N)的电位。

其中，第一重置模块106包括第三十一晶体管T31、第三十二晶体管T32以及第三十三晶体管T33。第三十一晶体管T31的栅极、第三十二晶体管T32的栅极以及第三十三晶体管T33的栅极均接入复位信号Reset。第三十一晶体管T31的源极和第三十二晶体管T32的源极均接入第一参考低电平信号VSSQ。第三十一晶体管T31的漏极电性连接于第一节点QN。第三十二晶体管T32的漏极电性连接于。第N级级传信号输出端B。第三十三晶体管T33的源极接入第二参考低电平信号VSSG。第三十三晶体管T33的漏极电性连接于第N级扫描信号输出端C。

具体的，图4所示的第N级GOA单元100包括以下工作过程：

首先，在一帧开始之前，复位信号Reset将会置高，第三十一晶体管T31、第三十二晶体管T32以及第三十三晶体管T33打开。从而使得第一节点QN的电位和第N级级传信号ST(N)的电位与第一参考低电平VSSQ的初始电位相同，第N级扫描信号G(N)的初始电位与第二参考低电平信号VSSG的电位相同。之后，复位信号Reset由高电平转换为低电平，使得第三十一晶体管T31、第三十二晶体管T32以及第三十三晶体管T33，第N级GOA单元100等待下一时刻到来。

由此，第一重置模块106可以在一帧开始前，对第一节点QN、第N级扫描信号G(N)以及第N级级传信号ST(N)的电位进行重置，可以避免电荷残留引起异常显示，进一步提高GOA电路的稳定性。

然后，当第N-3级级传信号ST(N-3)升为高电位时，第一晶体管T1打开。第一节点Q(N)的电位被拉高至第N-3级级传信号ST(N-3)的电位。同时，第二晶体管T2打开。在第N-3级级传信号ST(N-3)为高电平的后半区域内，第N-1级时钟信号CK(N-1)由低电平升为高电平。利用电容Cbt2的自举效应，进一步拉高第一节点QN的电位。由于第一节点QN的电位为高电平，第三晶体管T3以及第四晶体管T4打开。进一步的，本级时钟信号CK(N)由低电位转变为高电位，从而通过第三晶体管T3在本级级传信号输出端B输出本级级传信号ST(N)，以及通过第四晶体管T4在第N级扫描信号输出端C输出第N级扫描信号G(N)。

此时，由于第一节点QN的电位为高，第十二晶体管T12打开。由于第N-3级级传信号ST(N-3)为高电位，第十三晶体管T13打开。因此，第三节点P1的电位为低，第七晶体管T7、第八晶体管T8、第九晶体管T9以及第十晶体管T10均关闭。即便当本级时钟信号CK(N)由低电位转变为高电位，第十一晶体管T11打开时，第三节点P1的电位仍维持为低。

由此，由于第一节点QN的电位被预升压模块102进一步升高，则第三晶体管T3和第四晶体管T4可以快速充分的打开，从而降低第N级GOA单元100输出的第N级扫描信号G(N)的上升时间和下降时间，提高显示面板的充电能力。进而保证GOA电路在较大的阈值偏差范围内正常工作，降低GOA电路的功耗。

接着，第N+3级级传信号ST(N+3)升为高电位，第五晶体管T5和第六晶体管T6打开。第一节点QN与第一参考低电平信号VSSQ连通，以及第N级扫描信号输出端C与第二参考低电平VSSG连通。即，将第一节点Q(N)的电位拉低至第一参考低电平信号VSSQ的电位，以及将第N级扫描信号G(N)的电位拉低至第二参考低电平VSSG的电位。此时，由于第一节点QN的电位拉低至第一参考低电平信号VSSQ的电位，第十晶体管T10和第十一晶体管T11关闭。

由此，下拉模块104可以直接将第N级扫描信号G(N)的电位拉低，从而降低第N级扫描信号G(N)的下降时间。

最后，本级时钟信号CK(N)升为高电位，则互补时钟信号XCK为低电位。并且，第一节点QN的电位和第N-3级级传信号均为低电位。因此，第十一晶体管T11打开。第十二晶体管T12、第十三晶体管T13以及第十四晶体管T14均关闭。第三节点P1的电位抬高。由此，第七晶体管T7、第八晶体管T8打开、第九晶体管T9以及第十晶体管T10均打开。从而把第一节点QN的电位和第N级级传信号ST(N)的电位维持在第二参考低电平信号VSSG的电位，以及将第N级扫描信号G(N)的电位维持在第一参考低电平信号VSSQ的电位。

在本申请中，第一参考低电平信号VSSQ的电压小于第二参考低电平信号VSSG的电压。则当第一节点QN的电位维持在第一参考低电平信号VSSQ的电位，以及第N级扫描信号G(N)的电位维持在第二参考低电平信号VSSG的电位时。第四晶体管T4的栅源电压等于第一参考低电平信号VSSQ与第二参考低电平信号VSSG的差值。由于第一参考低电平信号VSSQ的电压小于第二参考低电平信号VSSG的电压，第四晶体管T4的栅源电压小于0，第四晶体管T4可以完全关闭，从而避免第四晶体管T4漏电。

进一步的，请参阅图6和图7，图6是本申请提供的第N级GOA单元输出的部分扫描信号时序图。图7是本申请提供的驱动电压与阈值偏压之间的关系示意图。

由图6可知，本申请提供的GOA电路输出的扫描信号G1-G6的上升时间和下降时间均很小。由此，使得每一级GOA对应的扫描线被充分充电。需要说明的是，图5仅示出GOA电路的部分扫描信号，不能理解为对本申请的限定。

在图7中，横坐标为GOA电路工作所需的驱动电压(VGH)，单位为伏特(V)。纵坐标为薄膜晶体管(第四晶体管T4)的阈值偏压，单位为伏特。其中，曲线L1代表当Cbt2的电容值为10pF(纳法)时，驱动电压与阈值偏压之间的关系。曲线L1代表当Cbt2的电容值为0pF时，也即GOA电路中未设置预升压模块102时，驱动电压与阈值偏压之间的关系。

具体的，曲线L1和曲线L2是在驱动电压VGH＝28V，第一参考低电平信号VSSQ＝-14V以及第二参考低电平信号VSSG＝-10V的条件下，对氧化铟镓锌薄膜晶体管进行电性模拟测试得到的。

由图7可知，对于未设置预升压模块102的GOA电路而言，若要允许薄膜晶体管在正向12V的阈值偏压下正常工作，则驱动电压需要设置为28V。而对于含有预升压模块102的GOA电路(Cbt2设置为10pF)，若要获得正向12V的阈值偏压，则驱动电压仅需要设置为19V。因此，在保持相同的阈值偏压的情况下，本申请的GOA电路能够有效降低驱动电压。也即，本申请的GOA在同样的驱动电压下，可以保证GOA电路在较大的阈值偏差范围内正常工作。

请参阅图8，图8是图2所示的第N级GOA单元的电路示意图。与图2所示的第N级GOA单元100的不同之处至少在于，在本实施例提供的第N级GOA单元100中，下拉维持模块105还包括第二下拉维持单元1052。

其中，控制信号包括第一低频时钟信号LC1和第二低频时钟信号LC2。第一下拉维持单元1051中未设置第十四晶体管T14。第十一晶体管T11的栅极和第十一晶体管T11的源极均接入第一低频时钟信号LC1。

其中，第二下拉维持单元1052包括第十五晶体管T15、第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第二十晶体管T20以及第二十一晶体管T21。

具体的，第十五晶体管T15的栅极、第十六晶体管T16的栅极、第十七晶体管T17的栅极、第十八晶体管T18的栅极、第十九晶体管的漏极、第二十晶体管T20的漏极以及第二十一晶体管T21的漏极均电性连接于第三节点P1。第十五晶体管T15的源极、第十六晶体管T16的源极、第十七晶体管T17的源极、第二十晶体管T20的源极以及第二十一晶体管T21的源极均接入第一参考低电平信号VSSQ。第十五晶体管T15的漏极电性连接于第二节点A。第十六晶体管T16的漏极电性连接于第一节点QN。第十七晶体管T17的漏极电性连接于第N级级传信号输出端B。第十八晶体管T18的源极接入第二参考低电平信号VSSG。第十八晶体管T18的漏极电性连接于第N级扫描信号输出端C。第十九晶体管T19的栅极和第十九晶体管T19的源极均接入第二低频时钟信号LC2。第二十晶体管T20的栅极电性连接于第一节点QN。第二十一晶体管T21的栅极接入第N-3级级传信号ST(N-3)。

可以理解的是，第一下拉维持单元1051和第二下拉维持单元1052对称设置，均用于维持第一节点QN、第N级级传信号ST(N)以及第N级扫描信号G(N)的低电位。该设置提高了GOA电路的均匀性，进而提高了GOA电路的稳定性。

需要说明的是，第一下拉维持单元1051和第二下拉维持单元1052可以同时工作。当然，也可以通过控制第一低频时钟信号LC1和第二低频时钟信号LC2使得第一下拉维持单元1051和第二下拉维持单元1052进行交替工作，提高GOA电路的耐用性。

进一步的，第N级GOA单元100还包括第二重置模块106’。第二重置模块106’接入复位信号Reset和第一参考低电平信号VSSQ，并电性连接于第一节点QN。第二重置模块106’用于在复位信号Reset的控制下重置第一节点QN的电位。

在一些实施例中，第二重置模块106’包括第三十一晶体管T31。第三十一晶体管T31的栅极接入复位信号Reset。第三十一晶体管T31的源极接入第一参考低电平信号VSSQ。第三十一晶体管T31的漏极电性连接于第一节点QN。

需要说明的是，图3所示的时钟信号时序图和图5所示的部分扫描信号时序图同样适用于本实施例的第N级GOA单元100。本实施例中的第N级GOA单元100的工作过程可参阅上述实施例中的第N级GOA单元100的工作过程。不同之处在于，在本实施例中，相较于第一重置模块106，第二重置模块106’仅包括第三十一晶体管T31，以下拉第一节点GN的电位。此外，第一低频时钟信号LC1和第二低频时钟信号LC2的电位可保持反相，使得第一下拉维持单元1051和第二下拉维持单元1052交替工作。

本申请提供的GOA电路可应用于大中小尺寸面板。GOA电路中的晶体管可以是低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管。此外，本申请实施例提供的GOA电路中的晶体管为同一种类型的晶体管，从而避免不同类型的晶体管之间的差异性对像素驱动电路造成的影响，且简化了工艺制程。

相应的，本申请还提供一种显示面板，其包括上述任一项所述的GOA电路。请参阅图9，图9为本申请实施例提供的显示面板的一种结构示意图。如图9所示，显示面板1000包括显示区域AA以及集成设置在显示区域AA边缘上的GOA电路300。其中，该GOA电路300与上述的GOA电路的结构与原理类似，这里不再赘述。需要说明的是，本申请提供的显示面板1000以GOA电路300设置在显示区域AA一侧的单侧驱动方式为例进行介绍，但不能理解为对本申请的限制。在一些实施例中，也可根据显示面板1000的实际需求采用双侧驱动或其他驱动方式，本申请对此作具体限定。

本申请提供一种显示面板1000。显示面板1000包括GOA电路300。GOA电路300包括多级级联的GOA单元。第N级GOA单元均包括上拉控制模块、预升压模块、上拉模块、下拉模块、下拉维持模块以及自举电容，N为大于0的整数。本申请通过在GOA单元中增设预升压模块，利用预升压模块的自举效应，提高第一节点的电位，提升上拉模块103中晶体管的开启程度，起到降低驱动电压依然能保持GOA电路300在较大的阈值电压偏差范围内正常工作的效果，从而保证显示面板1000正常显示。

以上对本申请提供的GOA电路进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (9)

1.一种GOA电路，其特征在于，包括多级级联的GOA单元，第N级GOA单元包括：上拉控制模块、预升压模块、上拉模块、下拉模块、下拉维持模块以及自举电容；

所述上拉控制模块接入第N-m级级传信号，并电性连接于第一节点，用于在所述第N-m级级传信号的控制下将所述第N-m级级传信号输出至所述第一节点；N和m均为大于0的整数，且N>m；

所述预升压模块接入所述第N-m级级传信号和时钟信号，并电性连接于所述第一节点和第二节点，用于在所述第N-m级级传信号和所述时钟信号的控制下拉高所述第一节点的电位；

所述上拉模块接入第N级时钟信号，并电性连接于所述第一节点、第N级扫描信号输出端以及第N级级传信号输出端，用于在所述第一节点的电位控制下输出第N级扫描信号和第N级级传信号；

所述下拉模块接入第N+m级级传信号、第一参考低电平信号以及第二参考低电平信号，并电性连接于所述第一节点和所述第N级扫描信号输出端，用于在所述第N+m级级传信号、所述第一参考低电平信号以及所述第二参考低电平信号的控制下下拉所述第一节点的电位和所述第N级扫描信号的电位；

所述下拉维持模块接入控制信号、所述第N-m级级传信号、所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第二节点、所述第N级扫描信号输出端以及所述第N级级传信号输出端，用于把所述第一节点的电位和所述第N级级传信号的电位维持在所述第二参考低电平信号的电位，以及将所述第N级扫描信号的电位维持在所述第一参考低电平信号的电位；

所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述第N级扫描信号输出端；

所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极和所述第一晶体管的源极均接入所述第N-m级级传信号，所述第一晶体管的漏极电性连接于所述第一节点；

所述预升压模块包括第二晶体管和电容，所述第二晶体管的栅极接入所述第N-m级级传信号，所述第二晶体管的源极接入第N-1级时钟信号，所述第二晶体管的漏极与所述电容的一端均电性连接于所述第二节点，所述电容的另一端电性连接于所述第一节点；

所述上拉模块包括第三晶体管和第四晶体管，所述第三晶体管的栅极和所述第四晶体管的栅极均电性连接于所述第一节点，所述第三晶体管的源极和所述第四晶体管的源极均接入所述第N级时钟信号，所述第三晶体管的漏极电性连接于所述第N级级传信号输出端，所述第四晶体管的漏极电性连接于所述第N级扫描信号输出端；

当所述第N-m级级传信号为高电位时，所述第一晶体管和所述第二晶体管均打开，所述第一节点的电位被拉高至所述第N-m级级传信号的电位，在所述第N-m级级传信号为高电位的后半阶段内，所述第N-1级时钟信号由低电位升为高电位，所述电容自举并拉高所述第一节点的电位，所述第三晶体管和所述第四晶体管均打开，所述第N级时钟信号由低电位转变为高电位，所述第三晶体管向第N级级传信号输出端输出第N级级传信号，所述第四晶体管向第N级扫描信号输出端输出第N级扫描信号。

2.根据权利要求1所述的GOA电路，其特征在于，所述GOA电路接收K个时钟信号，所述K个时钟信号在所述GOA电路的作用周期依次分时有效；

所述时钟信号为第N-n级GOA单元接入的时钟信号，其中，N>K≥4，1/2K≥m≥n≥1，K、m以及n均为整数。

3.根据权利要求1所述的GOA电路，其特征在于，所述下拉模块包括第五晶体管和第六晶体管；

所述第五晶体管的栅极和所述第六晶体管的栅极均接入所述第N+m级级传信号，所述第五晶体管的源极接入所述第一参考低电平信号，所述第五晶体管的漏极电性连接于所述第一节点，所述第六晶体管的源极接入所述第二参考低电平信号，所述第六晶体管的漏极电性连接于所述第N级扫描信号输出端。

4.根据权利要求1所述的GOA电路，其特征在于，所述下拉维持模块包括第一下拉维持单元，所述第一下拉维持单元包括第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管、第十二晶体管以及第十三晶体管；

所述第七晶体管的栅极、所述第八晶体管的栅极、所述第九晶体管的栅极、所述第十晶体管的栅极、所述第十一晶体管的漏极、所述第十二晶体管的漏极以及所述第十三晶体管的漏极均电性连接于第三节点，所述第七晶体管的源极、所述第八晶体管的源极、所述第九晶体管的源极、所述第十二晶体管的源极以及所述第十三晶体管的源极均接入所述第一参考低电平信号，所述第七晶体管的漏极电性连接于所述第二节点，所述第八晶体管的漏极电性连接于所述第一节点，所述第九晶体管的漏极电性连接于所述第N级级传信号输出端，所述第十晶体管的源极接入所述第二参考低电平信号，所述第十晶体管的漏极电性连接于所述第N级扫描信号输出端，所述第十一晶体管的栅极和所述第十一晶体管的源极均接入所述控制信号，所述第十二晶体管的栅极电性连接于所述第一节点，所述第十三晶体管的栅极接入所述第N-m级级传信号。

5.根据权利要求4所述的GOA电路，其特征在于，所述控制信号为所述第N级时钟信号，所述第一下拉维持单元还包括第十四晶体管；

所述第十四晶体管的栅极接入互补时钟信号，所述第十四晶体管的源极接入所述第一参考低电平信号，所述第十四晶体管的漏极电性连接于所述第三节点；

其中，所述互补时钟信号的电位与所述第N级时钟信号的电位保持反相。

6.根据权利要求4所述的GOA电路，其特征在于，所述第N级GOA单元还包括第一重置模块；

所述第一重置模块接入复位信号、所述第一参考低电平信号以及所述第二参考低电平信号，并电性连接于所述第一节点、所述第N级扫描信号输出端以及所述第N级级传信号输出端，用于在所述复位信号、所述第一参考低电平信号以及所述第二参考低电平信号的控制下重置所述第一节点的电位、所述第N级扫描信号的电位以及所述第N级级传信号的电位。

7.根据权利要求6所述的GOA电路，其特征在于，所述第一重置模块包括第三十一晶体管、第三十二晶体管以及第三十三晶体管；

所述第三十一晶体管的栅极、所述第三十二晶体管的栅极以及所述第三十三晶体管的栅极均接入所述复位信号，所述第三十一晶体管的源极和所述第三十二晶体管的源极均接入所述第一参考低电平信号，所述第三十一晶体管的漏极电性连接于所述第一节点，所述第三十二晶体管的漏极电性连接于所述第N级级传信号输出端，所述第三十三晶体管的源极接入所述第二参考低电平信号，所述第三十三晶体管的漏极电性连接于所述第N级扫描信号输出端。

8.根据权利要求4所述的GOA电路，其特征在于，所述下拉维持模块还包括第二下拉维持单元，所述控制信号包括第一低频时钟信号和第二低频时钟信号，所述第十一晶体管的栅极和所述第十一晶体管的源极均接入所述第一低频时钟信号；

所述第二下拉维持单元包括第十五晶体管、第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管以及第二十一晶体管；

所述第十五晶体管的栅极、所述第十六晶体管的栅极、所述第十七晶体管的栅极、所述第十八晶体管的栅极、所述第十九晶体管的漏极、所述第二十晶体管的漏极以及所述第二十一晶体管的漏极均电性连接于第三节点，所述第十五晶体管的源极、所述第十六晶体管的源极、所述第十七晶体管的源极、所述第二十晶体管的源极以及所述第二十一晶体管的源极均接入所述第一参考低电平信号，所述第十五晶体管的漏极电性连接于所述第二节点，所述第十六晶体管的漏极电性连接于所述第一节点，所述第十七晶体管的漏极电性连接于第N级级传信号输出端，所述第十八晶体管的源极接入所述第二参考低电平信号，所述第十八晶体管的漏极电性连接于所述第N级扫描信号输出端，所述第十九晶体管的栅极和所述第十九晶体管的源极均接入所述第二低频时钟信号，所述第二十晶体管的栅极电性连接于所述第一节点，所述二十一晶体管的栅极接入所述第N-m级级传信号。

9.根据权利要求8所述的GOA电路，其特征在于，所述第N级GOA单元还包括第二重置模块；

所述第二重置模块接入复位信号和所述第一参考低电平信号，并电性连接于所述第一节点，用于在所述复位信号的控制下重置所述第一节点的电位。