CN110930918A - Goa电路以及显示面板 - Google Patents

Abstract

本申请提供的GOA电路以及显示面板，通过在上拉模块中增加第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一电容以及第二电容，能够补偿第一晶体管的阈值电压，保证第一节点可以被上拉模块拉升至更高的电位，进而提高GOA电路的稳定性。

Description

GOA电路以及显示面板

技术领域

本申请涉及显示技术领域，具体一种GOA电路以及显示面板。

背景技术

集成栅极驱动电路技术(Gate Driver on Array，GOA)将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。

现有的GOA电路在输出当前级GOA单元的行扫描信号后，需在一段时间内维持行扫描信号的低电平。在GOA单元中，上拉模块的作用是将高电位传输至关键节点，由于上拉模块中的薄膜晶体管容易发生正偏，导致GOA中关键节点无法充电至最高电位。

发明内容

本申请实施例提供一种GOA电路以及显示面板，能够对上拉模块中的第一晶体管进行阈值电压补偿，因此，降低了第一晶体管的电位偏移对第一节点充电率的影响，从而提高了GOA电路的稳定性。

第一方面，本申请提供了一种GOA电路，包括：多级级联的GOA单元，每一级GOA单元均包括：上拉模块、上拉维持模块、下拉模块、第一下拉维持模块以及第二下拉维持模块；

所述上拉模块接入第一级传信号、第二级传信号、第三级传信号、第一时钟信号、第一电压信号、第二电压信号以及第三电压信号，并电性连接于第一节点，所述上拉模块用于在所述第一级传信号、第二级传信号以及第三电压信号的控制下，将所述第一节点的电位上拉至所述第一电压信号的电位；

所述上拉维持模块接入第二时钟信号以及第四级传信号，并电性连接于第二节点以及所述第一节点，所述上拉维持模块用于在所述第一节点的电位控制下，根据所述第二时钟信号输出第四级传信号，所述上拉维持模块还用于根据所述第四级传信号，维持所述第一节点的电位；

所述下拉模块接入第五级传信号以及所述第二电压信号，并电性连接于第三节点、所述第一节点以及第二节点，所述下拉模块用于在所述第五级传信号的控制下，将所述第一节点的电位下拉至所述第二电压信号对应的电位，所述下拉模块还用于在所述第五级传信号的控制下，将所述第二节点的电位下拉至所述第二电压信号对应的电位；

所述第一下拉维持模块接入所述第四级传信号以及第二电压信号，并电性连接于所述第三节点，所述第一下拉维持模块用于在所述第三节点的电位控制下，维持所述第二节点的电位；

所述第二下拉维持模块接入所述第一电压信号以及第二电压信号，并电性连接于所述第一节点以及第三节点，所述第二下拉维持模块用于根据所述第一电压信号以及第三节点的电位，维持所述第一节点的电位。

在本申请所提供的GOA电路中，所述上拉模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一电容以及第二电容；

所述第一晶体管的栅极电性连接于第一电容，所述第一晶体管的源极电性连接于所述第一电压信号，所述第一晶体管的漏极电性连接于所述第二晶体管；

所述第二晶体管的栅极电性连接于第一级传信号，所述第二晶体管的源极电性连接连接于所述第一晶体管的漏极，所述第二晶体管的漏极电性连接于所述第一节点；

所述第三晶体管的栅极电性连接于所述第二级传信号，所述第三晶体管的源极电性连接于所述第三电压信号，所述第三晶体管的漏极电性连接于所述第四晶体管；

所述第四晶体管的栅极电性连接于所述第一时钟信号，所述第四晶体管的源极电性连接于所述电性连接于所述第三晶体管的漏极，所述第四晶体管的漏极电性连接于所述第五晶体管；

所述第五晶体管的栅极电性连接于所述第三级传信号，所述第五晶体管的漏极电性连接于所述第二电压信号，且第五晶体管的漏极还电性连接于所述第四晶体管的漏极，所述第五晶体管的源极电性连接于所述第二电容；

所述第一电容的第一端电信连接于所述第一级传信号，所述第一电容的第二端电性连接于所述第二电容以及第三晶体的漏极；

所述第二电容的第一端电性连接于所述第一电容的第二端，所述第二电容的第二端电性连接于所述第五晶体管的源极、第一晶体管的漏极以及第二晶体管的源极。

在本申请所提供的GOA电路中，所述上拉维持模块包括第六晶体管以及存储电容；

所述第六晶体管的栅极电性连接于所述第一节点，所述第六晶体管的源极电性连接于所述第二节点，并通过所述第二节点接入所述第四级传信号，所述第六晶体管的漏极电性连接于第二时钟信号；

所述存储电容的第一端电性连接于所述第一节点，所述存储电容的第二端电性连接于所述第二节点。

在本申请所提供的GOA电路中，所述下拉模块包括第七晶体管以及第八晶体管；

所述第七晶体管的栅极电性连接于所述第五级传信号，所述第七晶体管的源极电性连接于所述第一节点，所述第七晶体管的漏极电性连接于所述第三节点，并通过所述第三节点接入所述第二电压信号；

所述第八晶体管的栅极电性连接于所述第五级传信号，所述第八晶体管的源极电性连接于所述第二节点，所述第八晶体管的漏极电性连接于所述第三节点，并通过所述第三节点接入所述第二电压信号。

在本申请所提供的GOA电路中，所述第一下拉维持模块包括第九晶体管；

所述第九晶体管的栅极电性连接于第四节点，所述第九晶体管的源极电性连接于所述第二节点，所述第九晶体管的漏极电性连接于所述第三节点。

在本申请所提供的GOA电路中，所述第二下拉维持模块包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管；

所述第十晶体管的栅极电性连接于所述第四节点，所述第十晶体管的源极电性连接于所述第一节点，所述第十晶体管的漏极电性连接于所述第三节点；

所述第十一晶体管的栅极电性连接于第五节点，所述第十一晶体管的源极电性连接于所述第五节点，并通过所述第五节点接入所述第一电压信号，所述第十一晶体管的漏极电性连接于第六节点；

所述第十二晶体管的栅极电性连接于所述第六节点，所述第十二晶体管的源极电性连接于所述第五节点，所述第十二晶体管的漏极电性连接于第四节点；

所述第十三晶体管的栅极电性连接于所述第一节点，所述第十三晶体管的源极电性连接于所述第四节点，所述第十三晶体管的漏极电性连接于所述第三节点；

所述第十四晶体管的栅极电性连接于所述第一节点，所述第十四晶体管的源极电性连接于所述第六节点，所述第十四晶体管的漏极电性连接于所述第三节点。

在本申请所提供的GOA电路中，所述第一电压信号为恒压高电平信号。

在本申请所提供的GOA电路中，所述第二电压信号以及第三电压信号均为恒压低电平信号。

在本申请所提供的GOA电路中，所述第二电压信号的电位大于所述第三电压信号的电位。

第二方面，本申请提供一种显示面板，包括本申请任一实例的GOA电路。

本申请提供的GOA电路以及显示面板，通过在上拉模块中增加第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一电容以及第二电容，能够补偿第一晶体管的阈值电压，保证第一节点可以被上拉模块拉升至更高的电位，进而提高GOA电路的稳定性。

附图说明

为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的GOA电路的结构示意图；

图2为本申请实施例提供的GOA电路中一GOA单元的电路示意图；

图3为本申请实施例提供的GOA电路中一GOA单元的信号时序图；

图4为本申请实施例提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为源极、输出端为漏极。此外本申请实施例所采用的晶体管均为N型晶体管或P型晶体管，其中，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止；P型晶体管为在栅极为低电平时导通，在栅极为高电平时截止。

请参阅图1，图1为本申请实施例提供的GOA电路的结构示意图。

如图1所示，本申请实施例提供的GOA电路10包括多级级联的GOA单元20。每一级GOA单元均用于输出一扫描信号以及一级级传信号。其中，当该GOA电路10工作时，第一级GOA单元20接入起始信号STV，随后，第二级GOA单元20、第三级GOA单元20，……，最后一级GOA单元20依次级传启动。

进一步的，请参阅图2，图2为本申请实施例提供的GOA电路中一GOA单元的电路示意图。如图2所示，该GOA单元20包括：上拉模块201、上拉维持模块202、下拉模块203、第一下拉维持模块204以及第二下拉维持模块205。

其中，上拉模块接入第一级传信号C(n-1)、第二级传信号C(n-2)、第三级传信号C(n-3)、第一时钟信号K1、第一电压信号U1、第二电压信号U2以及第三电压信号U3，并电性连接于第一节点a，上拉模块201用于在第一级传信号C(n-1)、第二级传信号C(n-2)以及第三电压信号U3的控制下，将第一节点a的电位上拉至第一电压信号U1的电位。

上拉维持模块202接入第二时钟信号K2以及第四级传信号C(n-4)，并电性连接于第二节点b以及第一节点a，上拉维持模块202用于在第一节点a的电位控制下，根据第二时钟信号K2输出第四级传信号C(n-4)，上拉维持模块202还用于根据第四级传信号所述，维持第一节点a的电位。

下拉模块203接入第五级传信号C(n-5)以及第二电压信号U2，并电性连接于第三节点c、第一节点a以及第二节点b，下拉模块203用于在第五级传信号C(n-5)的控制下，将第一节点a的电位下拉至第二电压信号U2对应的电位，下拉模块203还用于在第五级传信号C(n-5)的控制下，将第二节点b的电位下拉至第二电压信号U2对应的电位.

第一下拉维持模块204接入第四级传信号C(n-4)以及第二电压信号U2，并电性连接于第三节点c，第一下拉维持模块204用于在第三节点c的电位控制下，维持第二节点b的电位。

第二下拉维持模块205接入第一电压信号U1以及第二电压信号U2，并电性连接于第一节点a以及第三节点c，第二下拉维持模块205用于根据第一电压信号U1以及第三节点c的电位，维持第一节点a的电位。

在一些实施例中，上拉模块包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第一电容C1以及第二电容C2，第一晶体管T1的栅极电性连接于第一电容C1，第一晶体管T1的源极电性连接于第一电压信号U1，第一晶体管T1的漏极电性连接于第二晶体管T2，第二晶体管T2的栅极电性连接于第一级传信号C(n-1)，第二晶体管T2的源极电性连接于第一晶体管T1的漏极，第二晶体管T2的漏极电性连接于第一节点a，第三晶体管T3的栅极电性连接于第二级传信号C(n-2)，第三晶体管T3的源极电性连接于第三电压信号U3，第三晶体管T3的漏极电性连接于第四晶体管T4，第四晶体管T4的栅极电性连接于第一时钟信号K1，第四晶体管T4的源极电性连接于第三晶体管T3的漏极，第四晶体管T4的漏极电性连接于第五晶体管T5，第五晶体管T5的栅极电性连接于第三级传信号C(n-3)，第五晶体管T5的漏极电性连接于第二电压信号U2，且第五晶体管T5的漏极还电性连接于第四晶体管T4的漏极，第五晶体管T5的源极电性连接于第二电容C2，第一电容C1的第一端电信连接于第一级传信号C(n-1)，第一电容C1的第二端电性连接于第二电容C2以及第三晶体T3的漏极，第二电容C2的第一端电性连接于第一电容C1的第二端，第二电容C2的第二端电性连接于第五晶体管T5的源极、第一晶体管T1的漏极以及第二晶体管T2的源极.

在一些实施例中，上拉维持模块202包括第六晶体管T6以及存储电容Cst，第六晶体管T6的栅极电性连接于第一节点a，第六晶体管T6的源极电性连接于第二节点b，并通过第二节点b接入第四级传信号C(n)，第六晶体管T6的漏极电性连接于第二时钟信号K2，存储电容Cst的第一端电性连接于第一节点a，存储电容Cst的第二端电性连接于第二节点b。

在一些实施例中，下拉模块203包括第七晶体管T7以及第八晶体管T8,第七晶体管T7的栅极电性连接于第五级传信号C(n+1)，第七晶体管T7的源极电性连接于第一节点a，第七晶体管T7的漏极电性连接于第三节点c，并通过第三节点c接入第二电压信号U2，第八晶体管T8的栅极电性连接于第五级传信号C(n+1)，第八晶体管T8的源极电性连接于第二节点b，第八晶体管T5的漏极电性连接于第三节点c，并通过第三节点c接入第二电压信号U2。

在一些实施例中，第一下拉维持模块204包括第九晶体管T9，第九晶体管T9的栅极电性连接于第四节点d，第九晶体管T9的源极电性连接于第二节点b，第九晶体管T9的漏极电性连接于第三节点b。

在一些实施例中，第二下拉维持模块205包括第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13以及第十四晶体管T14，第十晶体管T10的栅极电性连接于第四节点d，第十晶体管T10的源极电性连接于第一节点a，第十晶体管T10的漏极电性连接于第三节点c，第十一晶体管T11的栅极电性连接于第五节点e，第十一晶体管T11的源极电性连接于第五节点e，并通过第五节点e接入第一电压信号U1，第十一晶体管T11的漏极电性连接于第六节点f，第十二晶体管T12的栅极电性连接于第六节点f，第十二晶体管T12的源极电性连接于第五节点e，第十二晶体管T12的漏极电性连接于第四节点d，第十三晶体管T13的栅极电性连接于第一节点a，第十三晶体管T13的源极电性连接于第四节点d，第十三晶体管T13的漏极电性连接于第三节点c，第十四晶体管T14的栅极电性连接于第一节点a，第十四晶体管T14的源极电性连接于第六节点f，第十四晶体管T14的漏极电性连接于第三节点c。

进一步的，本申请提供的GOA电路，第一电压信号U1为恒压高电平信号，第二电压信号U2以及第三电压信号U均为恒压低电平信号，且第二电压信号U的电位大于第三电压信号U3的电位。

具体的，请结合图2以及图3，图3为本申请实施例提供的GOA电路中一GOA单元的信号时序图。

在第一阶段t1，第一时钟信号K1和第三级传信号C(n-3)均为高电位，第一级传信号C(n-1)和第二级传信号C(n-2)均为低电位，第二晶体管T2和第三晶体管T3均断开，第四晶体管T3和第五晶体管T4均导通，第四晶体管T4的源极的电位和第五晶体管T5的漏极的电位均被复位至第二电压信号U2对应的电位。

在第二阶段t2，第一时钟信号K1、第一级传信号C(n-1)以及第三级传信号C(n-3)均为低电位，第二级传信号C(n-2)为高电位，第二晶体管T2、第四晶体管T3和第五晶体管T4均断开，第四晶体管T4的源极的电位被拉升至第一电压信号对应的电位，此时，第五晶体管T5的漏极的电位为V_u1-Vth，即，第五晶体管T5的漏极的电位为第一电压信号U1对应的电位与第一晶体管T1对应的阈值电压Vth之差。

在第三阶段t3，第一级传信号C(n-1)为高电位，第二级传信号C(n-2)为低电位，第二晶体管T2关闭，第四晶体管T4的源极的电位变为V_u1+(V_u1-V_u2)*(C₂+C₃)，其中，V_u1为第一电压信号U1对应的电位，V_u2为第二电压信号U2对应的电位，C₂为C2对应的电容值，C₃为C3对应的电容值，此时，第一晶体管T1的栅源电压Vgs与阈值电压Vth之差为Vgs-Vth＝V_u1+(V_u1-V_u2)*(C₂+C₃)，第五晶体管T5的漏极的电位不受第一晶体管T1的阈值电压Vth影响而被拉升至V_u1，此时第二晶体管T2打开，第一节点a被拉升至高点位。

在第四阶段t4，由于第一节点a被拉升至高点位，此时，第六晶体管T6、第十三晶体管T13和第十四晶体管T14均导通，第四节点d被拉低至低电位，随后，第九晶体管T9以及第十晶体管T10断开，由于，第二时钟信号K2为低电位，因此，输出的第四级传信号C(n)也为低电位。

在第五阶段t5，第一级传信号C(n-1)为低电位，第二时钟信号K2为高电位，第五级传信号C(n+1)为低电位，此时，第一晶体管T1导通，由于存储电容Cst的存在，第一节点a的电位被耦合至更高电位，随后，第六晶体管T6打开，第七晶体管T7和第八晶体管T8均断开，此时，第四级传信号C(n)输出高电位。

在第六阶段t6，第五级传信号为高电位，第七晶体管T7和第八晶体管T8均导通，第一节点a被拉低至低电位，第四级传信号的电位也被拉低至低电位。

本申请提供的GOA电路以及显示面板，通过在上拉模块201中增加第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第一电容C1以及第二电容C2，能够补偿第一晶体管T1的阈值电压，保证第一节点a可以被上拉模块拉升至更高的电位，进而提高GOA电路的稳定性。

请参阅图4，图4为本申请实施例提供的显示面板的结构示意图。如图4所示，该显示面板包括显示区域100以及集成设置在显示区域100边缘上的GOA电路200；其中，该GOA电路200与上述的GOA电路10的结构和原理类似，这里不再赘述。

以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种GOA电路，其特征在于，包括：多级级联的GOA单元，每一级GOA单元均包括：上拉模块、上拉维持模块、下拉模块、第一下拉维持模块以及第二下拉维持模块；

所述上拉模块接入第一级传信号、第二级传信号、第三级传信号、第一时钟信号、第一电压信号、第二电压信号以及第三电压信号，并电性连接于第一节点，所述上拉模块用于在所述第一级传信号、第二级传信号以及第三电压信号的控制下，将所述第一节点的电位上拉至所述第一电压信号的电位；

所述上拉维持模块接入第二时钟信号以及第四级传信号，并电性连接于第二节点以及所述第一节点，所述上拉维持模块用于在所述第一节点的电位控制下，根据所述第二时钟信号输出第四级传信号，所述上拉维持模块还用于根据所述第四级传信号，维持所述第一节点的电位；

所述下拉模块接入第五级传信号以及所述第二电压信号，并电性连接于第三节点、所述第一节点以及第二节点，所述下拉模块用于在所述第五级传信号的控制下，将所述第一节点的电位下拉至所述第二电压信号对应的电位，所述下拉模块还用于在所述第五级传信号的控制下，将所述第二节点的电位下拉至所述第二电压信号对应的电位；

所述第一下拉维持模块接入所述第四级传信号以及第二电压信号，并电性连接于所述第三节点，所述第一下拉维持模块用于在所述第三节点的电位控制下，维持所述第二节点的电位；

所述第二下拉维持模块接入所述第一电压信号以及第二电压信号，并电性连接于所述第一节点以及第三节点，所述第二下拉维持模块用于根据所述第一电压信号以及第三节点的电位，维持所述第一节点的电位。

2.根据权利要求1所述的GOA电路，其特征在于，所述上拉模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一电容以及第二电容；

所述第一晶体管的栅极电性连接于第一电容，所述第一晶体管的源极电性连接于所述第一电压信号，所述第一晶体管的漏极电性连接于所述第二晶体管；

所述第二晶体管的栅极电性连接于第一级传信号，所述第二晶体管的源极电性连接连接于所述第一晶体管的漏极，所述第二晶体管的漏极电性连接于所述第一节点；

所述第三晶体管的栅极电性连接于所述第二级传信号，所述第三晶体管的源极电性连接于所述第三电压信号，所述第三晶体管的漏极电性连接于所述第四晶体管；

所述第四晶体管的栅极电性连接于所述第一时钟信号，所述第四晶体管的源极电性连接于所述电性连接于所述第三晶体管的漏极，所述第四晶体管的漏极电性连接于所述第五晶体管；

所述第五晶体管的栅极电性连接于所述第三级传信号，所述第五晶体管的漏极电性连接于所述第二电压信号，且第五晶体管的漏极还电性连接于所述第四晶体管的漏极，所述第五晶体管的源极电性连接于所述第二电容；

所述第一电容的第一端电信连接于所述第一级传信号，所述第一电容的第二端电性连接于所述第二电容以及第三晶体的漏极；

所述第二电容的第一端电性连接于所述第一电容的第二端，所述第二电容的第二端电性连接于所述第五晶体管的源极、第一晶体管的漏极以及第二晶体管的源极。

3.根据权利要求1所述的GOA电路，其特征在于，所述上拉维持模块包括第六晶体管以及存储电容；

所述第六晶体管的栅极电性连接于所述第一节点，所述第六晶体管的源极电性连接于所述第二节点，并通过所述第二节点接入所述第四级传信号，所述第六晶体管的漏极电性连接于第二时钟信号；

所述存储电容的第一端电性连接于所述第一节点，所述存储电容的第二端电性连接于所述第二节点。

4.根据权利要求1所述的GOA电路，其特征在于，所述下拉模块包括第七晶体管以及第八晶体管；

所述第七晶体管的栅极电性连接于所述第五级传信号，所述第七晶体管的源极电性连接于所述第一节点，所述第七晶体管的漏极电性连接于所述第三节点，并通过所述第三节点接入所述第二电压信号；

所述第八晶体管的栅极电性连接于所述第五级传信号，所述第八晶体管的源极电性连接于所述第二节点，所述第八晶体管的漏极电性连接于所述第三节点，并通过所述第三节点接入所述第二电压信号。

5.根据权利要求1所述的GOA电路，其特征在于，所述第一下拉维持模块包括第九晶体管；

所述第九晶体管的栅极电性连接于第四节点，所述第九晶体管的源极电性连接于所述第二节点，所述第九晶体管的漏极电性连接于所述第三节点。

6.根据权利要求1所述的GOA电路，其特征在于，所述第二下拉维持模块包括第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管以及第十四晶体管；

所述第十晶体管的栅极电性连接于所述第四节点，所述第十晶体管的源极电性连接于所述第一节点，所述第十晶体管的漏极电性连接于所述第三节点；

所述第十一晶体管的栅极电性连接于第五节点，所述第十一晶体管的源极电性连接于所述第五节点，并通过所述第五节点接入所述第一电压信号，所述第十一晶体管的漏极电性连接于第六节点；

所述第十二晶体管的栅极电性连接于所述第六节点，所述第十二晶体管的源极电性连接于所述第五节点，所述第十二晶体管的漏极电性连接于第四节点；

所述第十三晶体管的栅极电性连接于所述第一节点，所述第十三晶体管的源极电性连接于所述第四节点，所述第十三晶体管的漏极电性连接于所述第三节点；

所述第十四晶体管的栅极电性连接于所述第一节点，所述第十四晶体管的源极电性连接于所述第六节点，所述第十四晶体管的漏极电性连接于所述第三节点。

7.根据权利要求1至6任一项所述的GOA电路，其特征在于，所述第一电压信号为恒压高电平信号。

8.根据权利要求1所述的GOA电路，其特征在于，所述第二电压信号以及第三电压信号均恒压低电平信号。

9.根据权利要求8所述的GOA电路，其特征在于，所述第二电压信号的电位大于所述第三电压信号的电位。

10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的GOA电路。

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