[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN101821810B - 利用电流感应磁化反转mtj的非易失性sram/锁存电路 - Google Patents

利用电流感应磁化反转mtj的非易失性sram/锁存电路 Download PDF

Info

Publication number
CN101821810B
CN101821810B CN2008801113033A CN200880111303A CN101821810B CN 101821810 B CN101821810 B CN 101821810B CN 2008801113033 A CN2008801113033 A CN 2008801113033A CN 200880111303 A CN200880111303 A CN 200880111303A CN 101821810 B CN101821810 B CN 101821810B
Authority
CN
China
Prior art keywords
tunnel junction
junction element
ferromagnetic tunnel
node
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008801113033A
Other languages
English (en)
Other versions
CN101821810A (zh
Inventor
山本修一郎
菅原聪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Science and Technology Agency
Original Assignee
Tokyo Institute of Technology NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Institute of Technology NUC filed Critical Tokyo Institute of Technology NUC
Publication of CN101821810A publication Critical patent/CN101821810A/zh
Application granted granted Critical
Publication of CN101821810B publication Critical patent/CN101821810B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell

Landscapes

  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Static Random-Access Memory (AREA)

Abstract

本发明提供了一种存储电路，该存储电路包括：双稳电路，其用于存储数据；以及铁磁隧道结器件，其根据铁磁电极自由层的磁化方向非易失性地存储所述双稳电路中存储的数据，非易失性地存诸在所述铁磁隧道结器件中的所述数据能够恢复到所述双稳电路中。根据本发明，可以高速执行对双稳电路30的数据写入和数据读出。此外，即使关断电源，也可以将非易失性地存诸在铁磁隧道结器件MTJ1和MTJ2中的数据恢复到双稳电路(30)中。

Description

利用电流感应磁化反转MTJ的非易失性SRAM/锁存电路
技术领域
本发明涉及一种存储电路、锁存电路和触发电路，特别涉及一种包括双稳电路(bistable circuit)和铁磁性隧道结器件的存储电路、锁存电路和触发电路。 
背景技术
作为用于电子装置的易失性存储电路，SRAM(静态随机存取存储器)是公知的。图1是例示了利用了MOS(金属氧化物半导体)场效应晶体管(FET)的SRAM的存储单元的电路图。存储单元具有双稳电路30、两个输入/输出晶体管m5和m6。CMOS反相器10(第一反相电路)和CMOS反相器20(第二反相电路)在双稳电路30中以环状连接。反相器10包括p型MOSFET m1和n型MOSFET m2。在FET m1和FET m2中，源极分别连接到电源Vsupply和地，栅极共同连接到节点Q，并且漏极共同连接到节点QB。反相器20包括p型MOSFET m3和n型MOSFET m4。在FET m3和FET m4中，源极分别连接到电源Vsupply和地，栅极共同连接到节点QB，并且漏极共同连接到节点Q。如上所述，反相器10以环状连接到反相器20。节点Q通过n型FET m5连接到数据输入/输出线DIN，而节点QB通过n型FET m6连接到数据输入/输出线DINB。FET m5和m6的栅极连接到字线WL。 
根据上述构成，可以在双稳电路30中写入并保持数据，并且可以从该双稳电路30读取数据。然而，SRAM在保持数据时要耗电。此外，当断开电源时，该双稳电路30中存储的数据丢失。因为双稳电路30具有对称结构，并且对称地工作，一旦节点Q和QB在关断电源之后具有同一电势时，则即使恢复电源也不可能恢复数据。这是因为当恢复电源时节点Q和QB的电势保持在同一电势并且在特定时刻由外部噪声等决定 数据而与关断电源之前存储的数据无关。 
用于电子装置的易失性锁存电路是公知的。图2是例示了作为锁存电路的一个示例的利用了MOS(金属氧化物半导体)场效应晶体管(FET)的D锁存电路的电路图。D锁存电路包括双稳电路30及通门(pass gate)80和90。双稳电路30中的CMOS反相器10(第一反相电路)和CMOS反相器20(第二反相电路)通过通门90以环状连接。反相器10包括p型MOSFET m1和n型MOSFET m2。在FET m1和FET m2中，源极分别连接到电源Vsupply和地，栅极共同连接到节点Q，并且漏极共同连接到节点QB。反相器20包括p型MOSFET m3和n型MOSFET m4。在FETm3和FET m4中，源极分别连接到电源Vsupply和地，栅极共同连接到节点QB，而漏极经由通门90共同连接到节点Q。如上所述，反相器10以环状连接到反相器20。 
通门80(第一输入开关)连接在输入线DIN和节点Q之间。通门80包括p型MOSFET m5和n型MOSFET m6。FET m5的源极和漏极分别连接到FET m6的源极和漏极。反相时钟信号CLKB输入到FET m5的栅极，而时钟信号CLK输入到FET m6的栅极。当输入高电平的时钟信号CLK时，FET m5和m6都变成导通，并且通门80变成导通。通门90(第二输入开关)连接在节点Q和反相器20之间。通门90包括p型MOSFETm7和n型MOSFET m8。时钟信号CLKB输入到FET m7的栅极，而反相时钟信号CLKB输入到FET m8的栅极。当输入低电平的时钟信号CLK时，FET m7和m8都变成导通，并且通门90变成导通。其他连接和动作与通门80相同。 
根据上述构成，当时钟信号CLK处于高电平时，通门80变成导通，而通门90变成非导通。这使得输入线DIN的数据能够写入双稳电路30中。当时钟信号CLK处于低电平时，通门80变成非导通，而通门90变成导通。这使得双稳电路30能够保持数据。双稳电路30中存储的数据能够从节点Q或QB输出。易失性D锁存电路在保持数据时耗电。此外，如果断开电源，则该双稳电路30中存储的数据丢失。当通门90为非导通时，双稳电路30不能起双稳电路的作用，但是另一方面，由于通门80 为导通，在节点Q中写入输入线DIN的数据而在节点QB中写入节点Q的逻辑逆数据。因此，与关断电源之前存储的数据无关地决定节点Q和QB的数据。因为双稳电路30具有对称结构，其中，反相器10和反相器20的输入端和输出端彼此连接，并且在通门90为导通的条件下对称地工作，一旦节点Q和QB在关断电源之后具有同一电势时，则即使恢复电源也不可能恢复数据。这是因为当恢复电源时节点Q和QB的电势保持在同一电势并且在特定时刻由外部噪声等决定数据而与关断电源之前存储的数据无关。 
作为即使关断电源也不会丢失数据的非易失性存储器电路，闪存、MRAM(磁随机存取存储器(Magnetic Random Access Memory))、FeRAM(铁电随机存取存储器(Ferroelectric Random Access Memory))、PRAM(相变随机存取存储器(Phase-change Random Access Memory))等是公知的。由于在这些存储器中，即使关断电源也不会丢失数据，因此，当此后恢复电源时可以读出该数据。 
专利参考文献1公开了一种MRAM，其中铁磁性隧道结器件连接到锁存电路的各互补节点。 
[专利参考文献1]日本特开2006-19008号公报 
发明内容
本发明要解决的问题 
SRAM可以高速写入和读取数据。另一方面，闪存、MRAM、FeRAM、PRAM等的写入和读取数据的速度较慢。如上所述，SRAM高速工作，但是当关断电源时会丢失数据。另一方面，即使关断电源常规的非易失性存储器也会保持数据，但是难以进行高速度操作。 
SRAM由于在数据保持状态(待机状态，其为处于未进行数据访问的状态)期间的漏电流而消耗电力。如果能够制造非易失性SRAM，则既可以实现待机状态期间的电力消耗的减小，也可以实现高速数据读出/写入操作。 
此外，如图2所示，利用了CMOS的锁存电路能够高速写入数据， 并且能够在任何时间通过驱动输出线输出数据。另一方面，诸如闪存、MRAM、FeRAM、PRAM的非易失性存储器写入和读出数据速度较低。此外，从存储元件向外部输出线提取数据的操作(读出操作)是必须的。如上所述，利用了CMOS的锁存电路的优点是能够高速工作，并且能够在提供电源时驱动输出线，但是当关断电源时会丢失数据。另一方面，即使关断电源，常规的非易失性存储器也会保持数据，但是难以进行高速度操作。此外，从存储元件向外部输出线提取数据的操作(读出操作)是必须的。 
锁存电路由于在数据保持状态(待机状态)期间的漏电流而消耗电力，该数据保持状态为作为数据输入门的通门80为非导通的状态。如果能够制造非易失性锁存电路，则可以实现所有优点，即，减小在待机状态期间的电力消耗、高速的数据写入/读出操作，并且能够在提供电源时通过驱动输出线来输出数据。 
鉴于上述问题作出本发明，并且本发明的目的是提供一种能够高速工作并且能够在关断电源之后恢复电源时读出关断电源之前存储的数据的存储电路、锁存电路和触发电路。 
解决问题的手段 
本发明提供了一种存储电路，该存储电路包括：双稳电路，其用于存储数据；以及铁磁隧道结器件，其根据铁磁电极自由层的磁化方向非易失性地存储所述双稳电路中存储的数据，非易失性地存诸在所述铁磁隧道结器件中的所述数据能够恢复到所述双稳电路中。根据本发明，可以高速执行对双稳电路的数据写入和数据读出。此外，即使关断电源，非易失性地存诸在铁磁隧道结器件中的数据也能够恢复到双稳电路中。即使在关断电源之后恢复电源，也可以读出关断电源之前存储的数据。因此，通过在待机状态下关断电源能够减小存储电路的功耗。 
在上述构成中，所述铁磁隧道结器件可以通过电流感应磁化反转法来改变所述铁磁电极自由层的磁化方向。 
在上述构成中，在所述双稳电路中可以以环状连接第一反相电路和第二反相电路，并且所述铁磁隧道结器件可以连接到所述第一反相电路 和所述第二反相电路连接的节点上。 
在上述构成中，所述铁磁隧道结器件可以连接在所述节点和控制线之间，并且可以随着电流在所述节点和所述控制线之间流动而变成高阻抗，而随着电流向该电流的反方向流动而变成低阻抗。根据该构成，可以将数据存储在所述铁磁隧道结器件中。 
在上述构成中，当将所述数据从所述双稳电路存储到所述铁磁隧道结器件时，所述控制线可以施加高电平电压到所述铁磁隧道结器件上，并且进一步可以施加低电平电压到所述铁磁隧道结器件上。根据该构成，可以将数据存储在所述铁磁隧道结器件中。 
在上述构成中，当将所述数据从所述铁磁隧道结器件恢复到所述双稳电路上时，所述控制线可以施加低电平电压或高电平电压到所述铁磁隧道结器件上。根据该构成，可以将所述数据恢复到所述双稳电路中。 
在上述构成中，所述存储电路可以包括连接在所述节点和所述铁磁隧道结器件之间的开关，并且在将所述数据从所述双稳电路存储到所述铁磁隧道结器件中时或者在将所述数据从所述铁磁隧道结器件恢复到所述双稳电路中时该开关变成导通。根据该构成，可以利用该开关减小功耗。 
在上述构成中，所述开关包括MOSFET。根据该构成，可以容易地构成该开关。 
在上述构成中，所述节点可以包括彼此作为互补节点的第一节点和第二节点，并且所述铁磁隧道结器件可以包括连接在所述第一节点和所述控制线之间的第一铁磁隧道结器件和连接在所述第二节点和所述控制线之间的第二铁磁隧道结器件。 
在上述构成中，所述存储电路可以包括：设置在所述第一节点和所述第一铁磁隧道结器件之间的第一开关，并且在将所述数据从所述双稳电路存储到所述第一铁磁隧道结器件中时或者在将所述数据从所述第一铁磁隧道结器件恢复到所述双稳电路中时该第一开关变成导通；以及设置在所述第二节点和所述第二铁磁隧道结器件之间的第二开关，并且在将所述数据从所述第二铁磁隧道结器件存储到所述双稳电路中时或者在 将所述数据从所述第二铁磁隧道结器件恢复到所述双稳电路中时该第二开关变成导通。根据该构成，可以利用所述第一开关和所述第二开关减小功耗。 
在上述构成中，所述第一开关和所述第二开关可以分别包括MOSFET。根据该构成，可以容易地构成所述第一开关和所述第二开关。 
在上述构成中，所述存储电路可以包括：连接在所述控制线和处于低电平或处于高电平的电源线之间的第三开关，在将所述数据从所述双稳电路存储到所述第一铁磁隧道结器件和所述第二铁磁隧道结器件中时该第三开关变成非导通，而在将所述数据从所述第一铁磁隧道结器件和所述第二铁磁隧道结器件恢复到所述双稳电路中时该第三开关变成导通。根据该构成，可以进行高速操作。 
在上述构成中，所述存储电路可以包括用于向所述节点输入和输出数据的输入/输出开关。 
在上述构成中，所述输入/输出开关可以根据字线的电平向所述节点输入和输出数据。 
在上述构成中，所述输入/输出开关可以包括用于向所述第一节点输入和输出数据的第一输入/输出开关和用于向所述第二节点输入和输出数据的第二输入/输出开关。 
在上述构成中，所述第一反相电路和所述第二反相电路可以是反相电路。 
在上述构成中，所述铁磁隧道结器件可以包括铁磁电极自由层、铁磁电极固定层和所述铁磁电极自由层与所述铁磁电极固定层之间设置的隧道绝缘膜。 
本发明提供了一种锁存电路，该锁存电路包括：双稳电路，其用于存储数据，并且该双稳电路包括具有一个或更多个输入端和一个或更多个输出端的第一逻辑电路以及具有一个或更多个输入端和一个或更多个输出端的第二逻辑电路；第一节点，所述第一逻辑电路的一个输出端和所述第二逻辑电路的一个输入端连接到该第一节点上；第二节点，所述第二逻辑电路的一个输出端和所述第一逻辑电路的一个输入端连接到该 第二节点上；以及铁磁隧道结器件，其连接到所述第一节点和所述第二节点中的至少一个上，并且根据铁磁电极自由层的磁化方向非易失性地存储所述双稳电路中存储的数据，在将所述数据从所述双稳电路存储到所述铁磁隧道结器件时，要存储的互补数据从所述第一逻辑电路和所述第二逻辑电路分别输出到所述第一节点和所述第二节点，当将所述数据从所述铁磁隧道结器件恢复到所述双稳电路中时，使得所述第一逻辑电路向所述第一节点输出所述第二节点的逻辑反的信号被输出到所述第一逻辑电路的除连接到所述第二节点的输入端之外的输入端，并且使得所述第二逻辑电路向所述第二节点输出所述第一节点的逻辑反的信号被输出到所述第二逻辑电路的除连接到所述第一节点的输入端之外的输出端。根据本发明，可以高速执行对双稳电路的数据写入和数据读出，并且，在提供电源时可以一直驱动输出线。此外，即使关断电源，非易失性地存诸在铁磁隧道结器件中的数据也能够恢复到双稳电路中。因此，即使在关断电源之后恢复电源，也可以输出关断电源之前的数据。因此，在待机状态下通过关断电源能够减小锁存电路的功耗。 
本发明提供了一种锁存电路，该锁存电路包括：双稳电路，其用于存储数据，并且其中以环状连接第一反相电路和第二反相电路；第一节点和第二节点，所述第一反相电路和所述第二反相电路连接的所述第一节点和所述第二节点上，并且所述第一节点和所述第二节点彼此互为互补节点；第一输入开关，其用于将所述数据从输入线写入所述双稳电路；第二输入开关，其以与所述第一开关以互补形式工作并保持所述双稳电路的数据；以及铁磁隧道结器件，其根据铁磁电极自由层的磁化方向非易失性地存储所述双稳电路中存储的数据，非易失性地存诸在所述铁磁隧道结器件中的数据能够恢复到所述双稳电路中。根据本发明，可以高速执行对双稳电路的数据写入和数据读出。此外，即使关断电源，非易失性地存诸在铁磁隧道结器件中的数据也能够恢复到双稳电路中。因此，即使在关断电源之后恢复电源，也可以输出关断电源之前的数据。因此，在待机状态下通过关断电源能够减小锁存电路的功耗。 
在上述构成中，所述铁磁隧道结器件可以通过电流感应磁化反转法 来改变所述铁磁电极自由层的磁化方向。 
在上述构成中，所述铁磁隧道结器件可以连接到所述第一节点和所述第二节点中的至少一个节点上。 
在上述构成中，所述铁磁隧道结器件可以连接在所述至少一个节点和控制线之间，并且可以随着电流在所述至少一个节点和所述控制线之间流动而变成高阻抗，而随着电流向该电流的反方向流动而变成低阻抗。根据该构成，可以将数据存储到所述铁磁隧道结器件中。 
在上述构成中，当将所述数据从所述双稳电路存储到所述铁磁隧道结器件时，所述控制线可以施加高电平电压到所述铁磁隧道结器件上，并且进一步可以施加低电平电压到所述铁磁隧道结器件上。根据该构成，可以将数据存储到所述铁磁隧道结器件中。 
在上述构成中，当将所述数据从所述铁磁隧道结器件恢复到所述双稳电路上时，所述控制线可以施加低电平电压或高电平电压到所述铁磁隧道结器件上。根据该构成，可以将数据恢复到所述双稳电路中。 
在上述构成中，所述锁存电路可以包括连接在所述至少一个节点和所述铁磁隧道结器件之间的开关，并且在将所述数据从所述双稳电路存储到所述铁磁隧道结器件中时或者在将所述数据从所述铁磁隧道结器件恢复到所述双稳电路中时该开关变成导通。根据该构成，可以利用该开关减小功耗。 
在上述构成中，所述开关包括MOSFET。根据该构成，容易地构成了该开关。 
在上述构成中，所述铁磁隧道结器件可以包括连接在所述第一节点和所述控制线之间的第一铁磁隧道结器件和连接在所述第二节点和所述控制线之间的第二铁磁隧道结器件。根据该构成，利用所述第一铁磁隧道结器件和所述第二铁磁隧道结器件实现了更稳定的操作。 
在上述构成中，所述锁存电路可以包括：设置在所述第一节点和所述第一铁磁隧道结器件之间的第一开关，并且在将所述数据从所述双稳电路存储到所述第一铁磁隧道结器件中时或者在将所述数据从所述第一铁磁隧道结器件恢复到所述双稳电路中时该第一开关变成导通；以及设 置在所述第二节点和所述第二铁磁隧道结器件之间的第二开关，并且在将所述数据存储到所述第二铁磁隧道结器件中时或者在将所述数据恢复到所述双稳电路中时该第二开关变成导通。根据该构成，通过所述第一开关和所述第二开关减小了功耗。 
在上述构成中，所述第一开关和所述第二开关可以分别包括MOSFET。根据该构成，容易地构成了所述第一开关和所述第二开关。 
在上述构成中，所述锁存电路可以包括：连接在所述控制线和处于低电平或处于高电平的电源线之间的第三开关，在将所述数据从所述双稳电路存储到所述第一铁磁隧道结器件和所述第二铁磁隧道结器件中时该第三开关变成非导通，而在将所述数据从所述第一铁磁隧道结器件和所述第二铁磁隧道结器件恢复到所述双稳电路中时该第三开关变成导通。根据该构成，可以实现高速操作。 
在上述构成中，所述铁磁隧道结器件可以包括铁磁电极自由层、铁磁电极固定层和所述铁磁电极自由层与所述铁磁电极固定层之间设置的隧道绝缘膜。 
发明效果 
根据本发明，可以对双稳电路进行高速数据写入和数据读出。此外，即使关断电源，也可以将非易失性地存诸在铁磁隧道结器件中的数据恢复到双稳电路中。因此，即使在关断电源之后恢复电源也可以读出关断电源之前存储的数据。 
附图说明
图1是用于SRAM的存储电路的电路图； 
图2是用于集成电路的锁存电路的电路图； 
图3是根据第一实施方式的存储电路的框图； 
图4A到图4C是描述铁磁隧道结器件的图； 
图5是根据第二实施方式的存储电路的电路图； 
图6A和图6B是描述数据存储的图(1号图)； 
图7A和图7B是描述数据存储的图(2号图)； 
图8是描述数据恢复的图(1号图)； 
图9A到图9C是描述数据恢复的图(2号图)； 
图10是描述数据恢复的图(3号图)； 
图11A到图11C是描述数据恢复的图(4号图)； 
图12是例示INV1和INV2的图； 
图13A和图13B是例示反相器的输入/输出特性的图； 
图14A到图14D是描述数据恢复的图(5号图)； 
图15是第二实施方式的时序图； 
图16是例示了用于模拟的铁磁隧道结器件的电流-电压特性的图； 
图17A到图17D是例示了第二实施方式的模拟结果的图； 
图18是根据第三实施方式的存储电路的电路图； 
图19A到图19D是例示了第三实施方式的模拟结果的图(1号图)； 
图20A和图20B是例示了第三实施方式的模拟结果的图(2号图)； 
图21A和图21B是根据第四实施方式的存储电路的电路图； 
图22A和图22B是根据第五实施方式的存储电路的电路图； 
图23A和图23B是根据第六实施方式的存储电路的电路图； 
图24是根据第七实施方式的存储电路的电路图； 
图25是根据第八实施方式的存储电路的电路图； 
图26是第八实施方式的时序图； 
图27A到图27D是例示了第八实施方式的模拟结果的图； 
图28是根据第九实施方式的存储电路的电路图； 
图29A到图29D是例示了第九实施方式的模拟结果的图； 
图30是根据第十实施方式的存储电路的电路图； 
图31是根据第十一实施方式的存储电路的电路图； 
图32是根据第十二实施方式的存储电路的电路图； 
图33是第十二实施方式的时序图； 
图34是根据第十三实施方式的锁存电路的电路图； 
图35A和图35B是描述数据存储的图(1号图)； 
图36A和图36B是描述数据存储的图(2号图)； 
图37是描述数据恢复的图(1号图)； 
图38A到图38C是描述数据恢复的图(2号图)； 
图39是例示INV1和INV2的图； 
图40A和图40B是例示反相器的输入/输出特性的图； 
图41A到图41D是描述数据恢复的图(3号图)； 
图42是第十三实施方式的时序图； 
图43是例示了用于模拟的铁磁隧道结器件的电流-电压特性的图； 
图44A到图44D是例示了第十三实施方式的模拟结果的图； 
图45是根据第十四实施方式的锁存电路的电路图； 
图46A到图46D是例示了第十四实施方式的模拟结果的图(1号图)； 
图47A和图47B是例示了第十四实施方式的模拟结果的图(2号图)； 
图48A和图48B是根据第十五实施方式的锁存电路的电路图； 
图49A和图49B是根据第十六实施方式的锁存电路的电路图； 
图50A和图50B是根据第十七实施方式的锁存电路的电路图； 
图51是根据第十八实施方式的锁存电路的电路图； 
图52是根据第十九实施方式的锁存电路的电路图； 
图53是第十九实施方式的时序图； 
图54A到图54D是例示了第十九实施方式的模拟结果的图； 
图55是根据第二十实施方式的锁存电路的电路图； 
图56A到图56D是例示了第二十实施方式的模拟结果的图； 
图57是根据第二十一实施方式的锁存电路的电路图； 
图58是根据第二十二实施方式的锁存电路的电路图； 
图59是根据第二十三实施方式的触发电路的电路图； 
图60是根据第二十四实施方式的锁存电路的电路图； 
图61A和图61B是例示第一逻辑电路和第二逻辑电路的示例的电路图； 
图62是根据第二十五实施方式的锁存电路的电路图；以及 
图63是第二十五实施方式的时序图。 
具体实施方式
现在来参照附图对本发明的实施方式进行描述。 
[第一实施方式] 
图3是根据第一实施方式的存储电路的框图，用于解释本发明的原理。根据第一实施方式的存储电路包括第一反相电路15、第二反相电路25、铁磁隧道结(MTJ)器件50和输入/输出开关60。第一反相电路15和第二反相电路25以环状连接，并且构成双稳电路30。例如，第一反相电路15和第二反相电路25为图1中的反相器10和20。第一反相电路15和第二反相电路25连接的节点分别为节点Q和QB。节点Q和节点QB彼此互相为互补节点，并且当节点Q和节点QB分别处于高电平和低电平时或者在节点Q和节点QB分别处于低电平和高电压时，双稳电路30的状态变得稳定。当双稳电路30的状态变稳定时，该双稳电路30可以存储数据。铁磁隧道结器件50根据铁磁电极自由层的磁化方向非易失性地存储双稳电路30中存储的数据。非易失性地存储在铁磁隧道结器件50中的数据可以恢复到双稳电路30中。输入/输出开关60连接或断开输入/输出线和节点Q。利用输入/输出开关60的连接，输入/输出线的数据可以存储在双稳电路30。此外，双稳电路30的数据可以读出到输入/输出线。 
根据第一实施方式，双稳电路30能够以与不包括铁磁隧道结器件50的电路几乎同样的高速度写入和读出数据。铁磁隧道结器件50非易失性地存储双稳电路30中存储的数据。这使得即使关断电源也能够将铁磁隧道结器件50中非易失性地存储的数据恢复到双稳电路30中。因此，当关断电源之后恢复电源时，可以读出在关断电源之前存储的数据。 
图4A是例示了铁磁隧道结器件的一个示例的图。铁磁隧道结器件40包括铁磁电极自由层42、铁磁电极固定层(pinned layer)46和位于该铁磁电极自由层42与铁磁电极固定层46之间的隧道绝缘膜44。铁磁电极自由层42和铁磁电极固定层46由铁磁金属、半金属铁磁材料或铁磁半导体构成。铁磁电极自由层42的磁化方向是可变的。另一方面，铁磁电极固定层46的磁化方向是固定的。铁磁电极自由层42和铁磁电极固定 层46的磁化方向平行的状态称为平行磁化，反平行的状态称为反平行磁化。 
图4B是例示了铁磁隧道结器件40的电流-电压特性的图。如图4A所示，相对于铁磁电极固定层46施加到铁磁电极自由层42的电压被定义为V，而从铁磁电极自由层42流到铁磁电极固定层46的电流被定义为I。如图4C所示，定义了此时铁磁隧道结器件40的符号。参照图4B，平行磁化状态下的铁磁隧道结器件40的阻抗Rp变得小于反平行磁化状态下的铁磁隧道结器件40的阻抗Rap。通常，Rp和Rap是施加到铁磁隧道结上的电压的函数，但此后当作是近似恒定的阻抗值。即使当Rp和Rap不是恒定的阻抗，后面的讨论也同样适用。在反平行磁化状态下，当施加到铁磁隧道结器件40的电压V变大时，电流I以阻抗Rap的倒数的斜度变大(图4B中的A)。当电流I超过阈值电流ITF时，通过从铁磁电极固定层46向铁磁电极自由层42注入铁磁电极固定层46的多数自旋(majority-spin)电子来反转铁磁电极自由层42的磁化，并实现平行磁化状态(图4B中的B)。这使得铁磁隧道结器件40的阻抗为Rp。另一方面，在平行磁化状态下流动的负电流I(图4B中的C)超过负侧阈值电流ITR时，铁磁电极固定层46反射铁磁电极自由层42的从铁磁电极自由层42向铁磁电极固定层46注入的电子的少数自旋(minority-spin)电子。这使得铁磁电极自由层42的磁化反转，并且实现了反平行磁化状态(图4B中的D)。如上所述，通过注入自旋极化电子改变铁磁电极自由层的磁化方向的改变反转铁磁电极自由层的磁化方向的方法称为电流感应磁化反转法。与通过产生磁场来改变磁化方向的方法相比，该电流感应磁化反转法能够减小改变磁化方向需要的功耗。此外，与通过产生磁场来改变磁化方向的方法相比，由于不存在泄漏磁场的问题，该电流感应磁化反转法不容易受到干扰影响而对选择的单元以外的单元进行意外写入和意外擦除，从而适于高密度集成。 
[第二实施方式] 
图5是根据第二实施方式的存储电路的电路图。参照图5，除图1中的SRAM单元之外，根据第二实施方式的存储电路还包括n型FET m7 和m8以及铁磁隧道结器件MTJ1和MTJ2。FET m7和铁磁隧道结器件MTJ1连接在节点Q和控制线CTRL之间，而FET m8和铁磁隧道结器件MTJ2连接在节点QB和控制线CTRL之间。FET m7和m8的栅极连接到开关线ST。 
现在来对根据第二实施方式的存储电路的动作进行描述。以与常规SRAM相同的方式执行向双稳电路30写入数据和从双稳电路30读出数据。即，通过设定字线WL为高电平，并且使得FET m5和m6导电，将输入/输出线DIN和DINB的数据写入双稳电路30。此外，通过使得输入/输出线DIN和DINB处于等电位浮游状态、设定字线WL为高电平，并且使FET m5和m6导通，双稳电路30中的数据可以读出到输入/输出线DIN和DINB。通过使FET m5和m6非导通来保持双稳电路30中的数据。当对双稳电路30进行数据写入、读取和保持时，优选的是，开关线ST处于低电平，而FET m7和m8为非导通。这可以抑制节点Q和QB与控制线CTRL之间的电流，并能够降低功耗。 
现在对将双稳电路中存储的数据非易失性地存储到铁磁隧道结器件MTJ1和MTJ2中的方法进行说明。首先对保持在节点Q为高电平“H”并且节点QB为低电平“L”时的数据的情况进行说明。此后，在图6A和图6B、图7A和图7B、图9A到图9C和图11A到图11C的电路图中，导通的FET等以实线表示，而非导通的FET等用虚线表示。参照图6A和图6B，字线WL处于低电平。这使得FET m5和m6处于非导通，并将数据保持在双稳电路30中。参照图6A，开关线ST处于高电平，而控制线CTRL处于低电平。电流IMTJ1从节点Q经由FET m7流到控制线CTRL。如果电流IMTJ1被设定为超过阈值电流ITR，则使得铁磁隧道结器件MTJ1的阻抗为高阻抗Rap。由于节点QB处于低电平，电流不流过铁磁隧道结器件MTJ2。参照图6B，开关线ST处于高电平，并且控制线CTRL也处于高电平。电流IMTJ2从控制线CTRL流到节点QB。如果电流IMTJ2被设定为超过阈值电流ITF，则使得铁磁隧道结器件MTJ2的阻抗为低阻抗Rp。由于节点Q处于高电平，电流不流过铁磁隧道结器件MTJ1。当完成上述序列操作时，使得铁磁隧道结器件MTJ1的阻抗为高阻抗Rap，而使得铁磁隧道结器件MTJ2的阻抗为低阻抗Rp。 可以先执行图6A中的步骤，也可以先执行图6B的步骤。 
参照图7A和图7B，对节点Q保持在低电平并且节点QB为高电平时的数据的情况进行说明。参照图7A，当开关线ST处于高电平，而控制线CTRL处于低电平时，使得铁磁隧道结器件MTJ1为高阻抗Rap，这是因为电流IMTJ2从节点QB流到了控制线CTRL。由于节点Q处于低电平，电流不流过铁磁隧道结器件MTJ1。参照图7B，当开关线ST处于高电平，并且控制线CTRL也处于高电平时，使得铁磁隧道结器件MTJ1为低阻抗Rp，这是因为电流IMTJ1从控制线CTRL流到节点Q。由于节点QB处于高电平，电流不流过铁磁隧道结器件MTJ2。当完成上述序列操作时，使得铁磁隧道结器件MTJ1的阻抗为低阻抗Rp，而使得铁磁隧道结器件MTJ2的阻抗为高阻抗Rap。如上所述，可以将双稳电路30中的数据非易失性地存储在铁磁隧道结器件MTJ1和MTJ2中。 
即使当关断电源Vsupply并且丢失了双稳电路30中的数据时，也可以非易失性地保持铁磁隧道结器件MTJ1和MTJ2的阻抗。现在来对之后将数据从铁磁隧道结器件MTJ1和MTJ2恢复到双稳电路30中的方法进行说明。图8是例示了对双稳电路30进行数据恢复时节点Q和QB在时间上的电压的图。图9A到9C分别为解释图8中存储电路在时刻t1到t3的状态的图。在图9A到图9C中，电容器CQ和CQB分别连接到节点Q和QB。电容器CQ和CQB例如为引线电容器或者寄生电容器。 
参照图9A，铁磁隧道结器件MTJ1和MTJ2分别为高阻抗Rap和低阻抗Rp。开关线ST在时刻t1时处于高电平。电源电压从低电平升到高电平。由于节点Q和QB处于低电平，电流Im1和Im3分别经由反相器10和20中的FET m1和m3从电源Vsupply流到节点Q和QB。由于铁磁隧道结器件MTJ1为高阻抗Rap，因此从节点Q流到处于低电平的控制线CTRL的电流IMTJ1较小。由于铁磁隧道结器件MTJ2为低阻抗Rap，因此从节点QB流到处于低电平的控制线CTRL的电流IMTJ2较大。 
通过下式表述节点Q和QB的电压VQ和VQB。 
VQ＝∫(Im3-Im4-IMJTJ1)dt/CQ    [式1] 
VQB＝∫(Im1-Im2-IMJTJ2)dt/CQB  [式2] 
此外，各电流的幅度关系表述如下。 
Im1＝Im3＞＞Im2＝Im4      [式3] 
IMJTJ1＜IMJTJ2            [式4] 
此外，电容器CQ和CQB的电容CQ和CQB表述如下。 
CQ＝CQB          [式5] 
因此，来自节点Q的对电容器CQ进行充电的电流为Im3-IMTJ1，而来自节点QB的对电容器CQB进行充电的电流为Im1-IMTJ2。 
因此，得到VQ＞VQB。 
因此，在图8中的时刻t1和时刻t2之间两个电压VQ和VQB都增大，但VQ比VQB大。 
参照图9B，当在图8的时刻t2处VQ变得比构成反相器10的FET m2的阈值电压高时，FET m2变成导通，并且电流Im2流过FET m2。对电容器CQB充电的电流变成Im1-IMTJ2-Im2。如果电流Im2变大，则电容器CQB放电，并且节点QB的电压变成零。 
参照图9C，当在图8中的时刻t3处达到稳定状态时，Im3等于IMTJ1，电容器CQ进入充电状态，并且电容器CQB进入放电状态。这使得节点Q处于高电平，而节点QB处于低电平，并且完成了从铁磁隧道结器件MTJ1和MTJ2到双稳电路30的数据恢复。 
图10是例示了在与图8相反，铁磁隧道结器件MTJ1和MTJ2分别处于低阻抗Rp和高阻抗Rap的情况下对双稳电路30进行数据恢复的图。图11A到11C分别为解释图10中存储电路在时刻t1到t3的状态的图。 
参照图11A，当使电源电压从低电平上升到高电平时，电压VQ和VQB都增大，但VQB大于VQ。参照图11B，当VQB变得比构成反相器20的FET m4的阈值电压高时，FET m4变成导通，并且有电流Im4流过。节点Q的电压VQ下降。参照图11C，当达到稳定状态时，节点Q变成处于低电平，并且节点QB变成处于高电平。根据上述操作，完成了从铁磁隧道结器件MTJ1和MTJ2到双稳电路30的数据恢复。 
现在集中于反相器对从铁磁隧道结器件MTJ1和MTJ2到双稳电路30的数据恢复进行说明。如图12所示，设置有反相器10和铁磁隧道结 器件MTJ1的电路将称为反相器INV1，设置有反相器20和铁磁隧道结器件MTJ1的电路将称为反相器INV2，并且不具有铁磁隧道结器件的反相器10或20将称为反相器INV0。 
图13A是例示了在铁磁隧道结器件MTJ1为高阻抗Rap而铁磁隧道结器件MTJ2为低阻抗Rp的情况下反相器的输入/输出特性的概念图。与不带有铁磁隧道结器件的反相器INV0相比，附加了铁磁隧道结器件的反相器INV1和INV2的逻辑阈值低。与带有高阻抗Rap的铁磁隧道结器件MTJ1的反相器INV2相比，带有低阻抗Rp的铁磁隧道结器件MTJ2的反相器INV1的逻辑阈值更低。参照图13B，当铁磁隧道结器件MTJ1为低阻抗Rp而铁磁隧道结器件MTJ2为高阻抗Rap时，与反相器INV1相比，反相器INV2的逻辑阈值低。 
图14A是由没有连接铁磁隧道结器件的反相器INV0或INV0′构成的双稳电路的特性曲线的概念图。由于反相器INV0和INV0′的特性相同，双稳电路30的切换点C″在线VQ＝VQB上。VQB等于电源电压Vsp3时的点A″与切换点C″之间的特性曲线环和VQ等于电源电压Vsp3′时的点B″和点C″之间的特性曲线环是对称的。 
图14B是在铁磁隧道结器件MTJ1为高阻抗Rap而铁磁隧道结器件MTJ2为低阻抗Rp的情况下双稳电路30的特性曲线的概念图。由于反相器INV1和INV2的输入/输出特性不对称，双稳电路30的切换点C在线VQ＝VQB的上方。VQB等于电源电压Vsp1时的点A与切换点C之间的特性曲线环变得小于VQ等于电源电压Vsp1′时的点B与点C之间的特性曲线环。考虑使电源电压Vsupply从接地电压0V上升到电压Vsp1或Vsp1′的过程。此时，铁磁隧道结器件MTJ2中流过的电流IMTJ2被设定为不超过阈值电流ITR。当电源电压Vsupply等于稍微超过反相器中使用的p型MOSFET的阈值电压的绝对值的电压Vsp5或Vsp5′时，反相器INV1和反相器INV2的特性曲线变为INV1′和INV2′。反相器INV2的阈值电压小于反相器INV1的阈值电压。这意味着当反相器INV1和INV2的输入电压(在反相器INV1的条件下为节点Q的电压，和在反相器INV2的情况下为节点QB的电压)相等时，在反相器INV2中有更多的电流从输出节 点(在反相器INV1的条件下为节点Q，在反相器INV2的情况下为节点QB)流到地。因此，反相器INV2的输出电压在输入电压为0V时也低于反相器INV1的输出电压。因此，尽管双稳电路的动态工作点取决于提升电源电压Vsupply的速度等，但是由于静态工作点总是在线VQ＝VQB的下方，因此该动态工作点沿着虚线箭头表示的轨迹并且在点B上收敛。 
图14C是在铁磁隧道结器件MTJ1为低阻抗Rp而铁磁隧道结器件MTJ2为高阻抗Rap的情况下双稳电路30的特性曲线的概念图。双稳电路30的切换点C′位于线VQ＝VQB的下方。VQB等于电源电压Vsp2时的点A′与切换点C′之间的特性曲线环变得大于VQ等于电源电压Vsp2′时的点B′与点C′之间的特性曲线环。此时，电源电压Vsupply从0V提升到Vsp2和Vsp2′，从而铁磁隧道结器件MTJ1中流过的电流IMTJ1不超过阈值电流ITR。由于静态工作点总是在线VQ＝VQB的上方，因此双稳电路30的动态工作点沿着虚线箭头表示的轨迹并且在点A′上收敛。 
在图14B和14C中，即使动态工作点在提升电源电压时变成VQ＝VQB，由于在此之前该工作点位于线VQ＝VQB的上方或下方的特性环内，该工作点收敛的方向不会改变，并且该工作点收敛于点B或点A′上。 
在图14B或14C中，一旦铁磁隧道结器件MTJ1或MTJ2的电流IMTJ1或IMTJ2超过阈值电流ITR，则铁磁隧道结器件MTJ1和MTJ2变成高阻抗Rap。因此，如图14D所示，反相器INV1和INV2的逻辑阈值变成相同，并且，切换点C″′变为在线VQ＝VQB上。因此，当电源电压Vsupply从0V提升到电压Vsp4或Vsp4′时，不能确定静态稳定点收敛在点A″′上还是点B″′上。如上所述，当恢复数据时，优选设定电流IMTJ1和IMTJ2不超过阈值电流ITR。 
图15是例示了根据第二实施方式的存储电路的控制的时序图。阴影线区表示不确切地知道是处于高电平还是低电平。参照图15，提供电源电压Vsupply，并且控制线CTRL和开关线ST处于低电平。通过设定字线WL为高电平并且设定输入/输出线DIN和DINB为高电平或低电平来执行对双稳电路30的数据写入。通过在时段T1期间设定开关线ST和控制线CTRL为高电平(对应于图6B和图7B)，并在时段T2期间设定开关 线ST为高电平而设定控制线CTRL为低电平(对应于图6A和图7A)来将数据从双稳电路30存储到铁磁隧道结器件MTJ1和MTJ2。 
然后，通过设定电源电压Vsupply为0V，存储电路进入睡眠状态。由于此时存储电路中不流过电流，因此能够减小功耗。通过在时段T3期间在控制线CTRL为低电平而开关线ST为高电平的状态下使电源电压Vsupply从0V提升(对应于图8到图11C)来执行从铁磁隧道结器件MTJ1和MTJ2到双稳电路30的数据恢复。通过设定字线WL为高电平来执行双稳电路30的数据读出。 
对根据第二实施方式的存储电路进行模拟。图16是用于模拟的铁磁隧道结器件的电流-电压特性的图。阈值电流ITF和ITR分别为30μA和-30μA，并且阻抗Rap和Rp分别为16.7kΩ和8.33kΩ。各FET的沟道长度为0.07μm，n型FET的沟道宽度Wn为1.0μm，而p型FET的沟道宽度Wp为1.5μm。 
图17A到图17D是例示了模拟结果的时序图。图17A是当节点Q处于高电平时的存储操作的时序图，而图17B为图17A之后的恢复操作的时序图。图17C是当节点Q处于低电平时的存储操作的时序图，而图17D为图17C之后的恢复操作的时序图。通过向节点Q的电平增加1.5V、向开关线ST的电平增加3V、向控制线CTRL的电平增加4.5V、向电源电压Vsupply增加6V并向字线WL的电平增加7.5V例示了各图。存储方法和恢复方法与前述相同。 
在图17A中，将节点Q处于高电平而节点QB处于低电平的状态存储在铁磁隧道结器件中。在图17B中，使节点Q恢复到高电平，并且使节点QB恢复到低电平。同样，在图17C中，将节点Q处于低电平而节点QB处于高电平的状态存储在铁磁隧道结器件中。在图17D中，使节点Q恢复到低电平，并且使节点QB恢复到高电平。如上所述，在根据第二实施方式的存储电路中，可以确认在恢复电源之后能够将铁磁隧道结器件MTJ1和MTJ2中存储的数据恢复到双稳电路30中。 
[第三实施方式] 
图18是根据第三实施方式的存储电路的电路图。与第二实施方式的 图相比，第三实施方式中没有提供FET m7和FET m8。如所描述的，提供FET m7(第一开关)和FET m8(第二开关)不是必需的。然而，为了抑制从双稳电路30流向控制线CTRL的电流，优选提供FET m7和FET m8。 
图19A到图19D是例示了对根据第三实施方式的存储电路以与第二实施方式的图17A到图17D相同的方式执行的模拟的结果的图。通过向节点Q的电平增加1.5V、向控制线CTRL的电平增加3V、向电源电压Vsupply增加4.5V并向字线WL的电平增加6V例示了各图。 
在图19A中，将节点Q处于高电平而节点QB处于低电平的状态存储在铁磁隧道结器件中。在图19B中，使节点Q恢复到高电平，并且使节点QB恢复到低电平。同样，在图19C中，将节点Q处于低电平而节点QB处于高电平的状态存储在铁磁隧道结器件中。在图19D中，使节点Q恢复到低电平，并且使节点QB恢复到高电平。如上所述，在根据第三实施方式的存储电路中，可以确认在恢复电源之后能够将铁磁隧道结器件MTJ1和MTJ2中存储的数据恢复到双稳电路30中。 
图20A例示了在模拟开始时铁磁隧道结器件MTJ1为高阻抗Rap而铁磁隧道结器件MTJ2为低阻抗Rp的情况下双稳电路30的模拟特性曲线。图20B例示了在模拟开始时铁磁隧道结器件MTJ1为低阻抗Rp而铁磁隧道结器件MTJ2为高阻抗Rap的情况下双稳电路30的模拟特性曲线。实线为与反相器INV1相应的曲线，虚线为与反相器INV2相应的曲线，并且利用断开了输入/输出的单个反相器执行模拟。箭头表示扫过方向。例示了电源电压Vsupply为1.0V、0.5V和0.3V时的曲线。带有虚线的箭头表示在通过彼此连接反相器INV1和INV2的输入/输入端(当在图19B和图19D中执行恢复时)构成双稳电路30之后使电源电压从0V提升到1.0V时动态工作点的轨迹。 
参照图20A和图20B，当电源电压Vsupply为0.3V或0.5V时，特性曲线是不对称的。因此，如果电源电压Vsupply变高，节点Q的动态工作点收敛于低电平，而节点QB的动态工作点收敛于高电平。在图20B中，节点Q的动态工作点收敛于高电平，而节点QB的动态工作点收敛于低电平。当电源电压Vsupply固定为1.0V时，如果图20A中反相器 INV2的输入电压从0V扫到1V，而图20B中反相器INV1的输入电压从1V扫到0V，因为铁磁隧道结器件MTJ1或MTJ2中流过的电流IMTJ1或IMTJ2超过阈值电流ITR，因此特性曲线变成对称。如所述的，优选地将电源电压Vsupply和铁磁隧道结器件MTJ1和MTJ2的阻抗值Rp和Rap设定成使得电流IMTJ1或IMTJ2在恢复操作期间不超过阈值电流ITR。 
[第四实施方式] 
如第二和第三实施方式中所述，能够将铁磁隧道结器件中存储的数据恢复到双稳电路30中，是因为图12中反相器INV1和INV2的逻辑阈值根据存储的数据对换角色(见图13A和图13B)。因此，如果根据存储的数据使得构成双稳电路30的反相器10和通过将铁磁隧道结器件MTJ1添加到反相器20中构成的反相器INV2的逻辑阈值不同，则即使提供单个铁磁隧道结器件也能够恢复数据。此后，来对提供了单个铁磁隧道结器件的构成进行说明。 
图21A和图21B是根据第四实施方式的存储电路的电路图。在第四实施方式中，与第二和第三实施方式相比较，反相器20的FET m4′的沟道宽度比反相器10的FET m3的沟道宽度窄。此外，没有提供铁磁隧道结器件MTJ2和FET m8。因此，在铁磁隧道结器件MTJ1的阻抗为高阻抗Rap的情况与铁磁隧道结器件MTJ1的阻抗为低阻抗Rp的情况之间，反相器10的输入/输出特性和反相器INV2的输入/输出特性中逻辑阈值对换角色。以与第二和第三实施方式相同的方式，可以将铁磁隧道结器件MTJ1中存储的数据恢复到双稳电路30中。如图21A所示可以提供FETm7，或者如图21B所示不一定要提供FET m7。 
[第五实施方式] 
图22A和图22B是根据第五实施方式的存储电路的电路图。在第五实施方式中，与第二和第三实施方式相比较，用电阻R1替换铁磁隧道结器件MTJ2。电阻R1设定为在铁磁隧道结器件MTJ1的高阻抗Rap和低阻抗Rp之间。因此，在铁磁隧道结器件MTJ1的阻抗为高阻抗Rap的情况与铁磁隧道结器件MTJ1的阻抗为低阻抗Rp的情况之间，增加了电阻R1的反相器INV1的输入/输出特性和反相器INV2的输入/输出特性中逻 辑阈值对换角色。因此，以与第二和第三实施方式相同的方式，可以将铁磁隧道结器件MTJ1中存储的数据恢复到双稳电路30中。如图22A所示可以提供FET m7和FET m8，或者如图22B所示不一定要提供FET m7和FET m8。 
[第六实施方式] 
图23A和图23B是根据第六实施方式的存储电路的电路图。在第六实施方式中，与第五实施方式相比较，电阻R1与地相接。由于双稳电路30中的数据被存储到铁磁隧道结器件MTJ1中，因此在控制线CTRL处于高电平时不需要电流在电阻R1中流过。因此，电阻R1可以与地相接。如第五实施方式相同，电阻R1设置在高阻抗Rap与低阻抗Rp之间。此外，如图23A所示可以提供FET m7和FET m8，或者如图23B所示不一定要提供FET m7和FET m8。 
[第七实施方式] 
图24是根据第七实施方式的存储电路的电路图。在第七实施方式中，包括由FET m9到m12构成的两级反相器的放大电路70的输出端连接到第二实施方式的图5中的控制线CTRL。外部控制线EXT-CTRL连接到放大电路70的输入端。如果用控制线CTRL同时控制多个存储电路，则操作会变慢。根据第七实施方式，因为放大电路70放大了外部控制线EXT-CTRL的信号，因此能够高速执行存储电路中的存储与恢复。 
[第八实施方式] 
 图25是根据第八实施方式的存储电路的电路图。在第八实施方式中，n型MOSFET m13连接在控制线CTRL与地之间，并且FET m13的栅极连接到第二控制线RCL。图26是根据第八实施方式的存储电路的时序图。当存储时，第二控制线RCL的电平处于低电平。FET m13变成非导通。因此，由于节点Q和QB其中一方具有高电平电势，而另一方具有低电平电势，因此电流在铁磁隧道结器件MTJ1和铁磁隧道结器件MTJ2之间流动，并且双稳电路30中的数据被存储到铁磁隧道结器件MTJ1和MTJ2中。此时，控制线CTRL的电压变成高电平和低电平之间的中间电平。当恢复时，第二控制线RCL处于高电平。由于控制线CTRL 变为低电平，因此能够以与第二实施方式相同的方式执行恢复。因此，与控制线CTRL的驱动性能无关，可以高速执行存储电路中的存储和恢复。 
图27A到图27D例示了对根据第八实施方式的存储电路以与第二实施方式的图17A到图17D相同的方式执行的模拟的模拟结果。对于该模拟使用的参数，铁磁隧道结器件的阈值电流ITF和ITR分别为15μA和-15μA，而其他参数与第二实施方式相同。通过向节点Q的电平增加1.5V、向控制线CTRL的电平增加3V、向第二控制线RCL的电平增加4.5V、向开关线ST的电平增加6V、向电源电压Vsupply增加7.5V并向字线WL的电平增加7.5V例示了各图。 
在图27A中，将节点Q处于高电平而节点QB处于低电平的状态存储在铁磁隧道结器件中。在图27B中，使节点Q恢复到高电平，并且使节点QB恢复到低电平。同样，在图27C中，将节点Q处于低电平而节点QB处于高电平的状态存储在铁磁隧道结器件中。在图27D中，使节点Q恢复到低电平，并且使节点QB恢复到高电平。如上所述，在根据第八实施方式的存储电路中，证实了在恢复电源之后能够将铁磁隧道结器件MTJ1和MTJ2中存储的数据恢复到双稳电路30中。 
[第九实施方式] 
图28是根据第九实施方式的存储电路的电路图。在第九实施方式中，与第八实施方式相比较，没有提供FET m7和m8。其他组件与第八实施方式相同。图29A到图29D是例示了对根据第九实施方式的存储电路以与第八实施方式的图27A到图27D相同的方式执行的模拟的模拟结果的图。对于该模拟使用的参数，铁磁隧道结器件的阈值电流ITF和ITR分别为6μA和-6μA，高阻抗值Rap和低阻抗值Rp分别为50kΩ和25kΩ，而其他参数与第二实施方式相同。 
在图29A中，将节点Q处于高电平而节点QB处于低电平的状态存储在铁磁隧道结器件中。在图29B中，使节点Q恢复到高电平，并且使节点QB恢复到低电平。同样，在图29C中，将节点Q处于低电平而节点QB处于高电平的状态存储在铁磁隧道结器件中。在图29D中，使节 点Q恢复到低电平，并且使节点QB恢复到高电平。如上所述，在根据第九实施方式的没有提供FET m7和m8的存储电路中，证实了在恢复电源之后也能够将铁磁隧道结器件MTJ1和MTJ2中存储的数据恢复到双稳电路30中。 
[第十实施方式] 
图30是根据第十实施方式的存储电路的电路图。在第十实施方式中，与第二实施方式的图5相比，提供了互补字线WL和WLB。通门m5′连接在节点Q和输入/输出线DIN之间，并且通门m6’连接在节点QB和输入/输出线DINB之间。通门m5′和通门m6′具有n型FET和p型FET的源极彼此连接并且n型FET和p型FET的漏极彼此连接的构成。 
[第十一实施方式] 
图31是根据第十一实施方式的存储电路的电路图。在第十一实施方式中，与第二实施方式的图5相比，用自旋FET 1替换铁磁隧道结器件MTJ1和FETm7，并用自旋FET2替换铁磁隧道结器件MTJ2和FETm8。如所述，自旋FET可以用于铁磁隧道结器件。自旋FET为可以利用磁化方向非易失性地改变电导率并且具有通过诸如栅极的控制端子实现的开关功能的晶体管。例如，可以使用国际公开第2004-079827号或者电子信息通信工程学会期刊(Journal of the Institute of Electronics，Information andCommunication Engineers)Vol.88.No.7.2005PP.541-550公开的自旋FET。 
[第十二实施方式] 
图32是根据第十二实施方式的存储电路的电路图。与第二实施方式相比较，在第十二实施方式中，反相器10和20连接在电源线VDD和VSS之间。此外，铁磁隧道结器件MTJ1和MTJ2的极性与第二实施方式的相反。因此，随着电流从节点Q或QB流到控制线CTRL，铁磁隧道结器件MTJ1或MTJ2变成低阻抗Rp，而随着电流从控制线CTRL流到节点Q或QB，铁磁隧道结器件MTJ1或MTJ2变成高阻抗。此外，FETm7和m8为p型MOSFET。其他组件与第二实施方式的图5相同。 
图33是第十二实施方式的时序图。在第十二实施方式中，通过设定 VSS为高电平(VDD电平)来执行关断电源。在写入模式、睡眠模式和读取模式中，控制线CTRL的电平和开关线ST的电平处于高电平。开关线ST和控制线CTRL在存储的时段T1期间变为低电平，而在时段T2期间开关线ST变成低电平并且控制线CTRL变成高电平。因此，双稳电路30中的数据被恢复到铁磁隧道结器件MTJ1和MTJ2中。通过在恢复的时段T3期间将开关线设定为低电平，铁磁隧道结器件MTJ1和MTJ2中的数据被恢复到双稳电路30中。 
在第十二实施方式中，铁磁隧道结器件MTJ1和MTJ2的极性与第二实施方式的相反的原因如下。例如，当将节点Q设定为高电平时，为了从控制线CTRL对节点Q进行充电以抵消FET m2和m4的放电电流，优选的是铁磁隧道结器件MTJ1为低阻抗Rp。因此，如果铁磁隧道结器件MTJ1的极性与第二实施方式相同，则铁磁隧道结器件MTJ1变成高阻抗Rap。此外，FET m7和m8为pMOSFET的原因如下。在恢复的初期阶段，FET m7和m8的源极和漏极接近高电平。如果FET m7和m8为pMOSFET，则通过设定开关线ST为低电平，使得FET m7和m8可靠地导通。 
在第三到第十一实施方式中，也可以将反相器10和20连接在电源线VDD和VSS之间，并且将铁磁隧道结器件MTJ1或MTJ2的极性设定为与第十二实施方式相同。 
根据第二到第十二实施方式，铁磁隧道结器件MTJ1或MTJ2连接在节点Q或QB与控制线CTRL之间。随着电流在节点Q或QB与控制线CTRL之间流动，铁磁隧道结器件MTJ1或MTJ2变成高阻抗，并且随着电流向反方向流动，它变成低阻抗。因此，根据节点Q或QB的电平来使电流在控制线CTRL和节点Q或QB之间流过，双稳电路30中的数据能够存储到铁磁隧道结器件中。 
此外，如图15和图33中所示，当将数据存储到双稳电路30时，控制线CTRL交替施加高电平电压和低电平电压到铁磁隧道结器件MTJ1或MTJ2上。因此，存诸在双稳电路30中的数据可以存储到铁磁隧道结器件MTJ1或MTJ2中。 
当数据从铁磁隧道结器件MTJ1或MTJ2恢复到双稳电路30时，控制线CTRL根据关断电源及其相应电路的方法向铁磁隧道结器件MTJ1或MTJ2施加低电平或高电平。也就是说，在第一到第十一实施方式中，控制线CTRL向铁磁隧道结器件MTJ1或MTJ2施加低电平电压，而在第十二实施方式中，施加高电平电压。因此，存诸在铁磁隧道结器件MTJ1或MTJ2中的数据可以恢复到双稳电路30中。 
如第二实施方式、第四实施方式的图21A、第五实施方式的图22A、第六实施方式的图23A、第七、八、十和十二实施方式中所述，存储电路可以包括连接在节点Q或QB和铁磁隧道结器件MTJ1或MTJ2之间的开关(对应于FET m7或m8)。该开关在存储和恢复期间变成导通，而在存储和恢复期间之外变成非导通。因此，减小了存储电路的功耗。 
如第二实施方式、第三实施方式、第七到第十实施方式、第十二实施方式中所述，可能情况是，节点Q是第一节点Q，节点QB是第二节点QB，第一节点Q与控制线CTRL之间连接的铁磁隧道结器件MTJ1是第一铁磁隧道结器件，而第二节点QB和控制线CTRL之间连接的铁磁隧道结器件MTJ2是第二铁磁隧道结器件。如上所述，通过利用两个铁磁隧道结器件，与将铁磁隧道结器件连接到节点Q和QB其中之一的情况相比，可以使得由反相器10和第二铁磁隧道结器件MTJ2构成的反相器INV1的逻辑阈值与由反相器20和第一铁磁隧道结器件MTJ1构成的反相器INV2的逻辑阈值之间的差异变大。因此，从操作速度和噪声余量来看存在优点，并且操作可以更加稳定。 
如第二、七、八、十和十二实施方式中所述，存储电路包括作为开关的连接在第一节点Q和第一铁磁隧道结器件MTJ1之间并且在存储和恢复数据时变成导通的第一开关(对应于FET m7)和连接在第二节点QB和第二铁磁隧道结器件MTJ2之间的第二开关(对应于FET m8)。第一开关和第二开关在存储和恢复数据时变成导通，而在存储和恢复数据时之外变成非导通。如上所述，通过将第一开关和第二开关两者连接在第一铁磁隧道结器件MTJ1与第二铁磁隧道结器件MTJ2以及节点Q和QB之间，可以减小功耗。 
因此，由于在存储时电流在两个铁磁隧道结器件MTJ1和MTJ2之间流动，因此即使不提供第七实施方式中所述的放大电路70也能够高速执行该存储。当反相器10和20连接在电源线VDD和VSS之间并且铁磁隧道结器件MTJ1或MTJ2的极性与第十二实施方式相同时，优选的是，第三开关连接的电源线处于高电平，并且当MOSFET用于第三开关时，优选使用p型MOSFET。 
如第二到第十二实施方式中所述，存储电路包括向节点Q或QB输入/输出数据的输入/输出开关(对应于FET m5或m6，或者通门m5′或通门m6′)。此外，输入/输出开关根据字线WL的电平向节点Q或QB输入/输出数据。因此，存储电路可以用作SRAM存储器的存储单元。 
输入/输出开关包括向第一节点Q输入/输出数据的第一输入/输出开关(相当于FET m5或者通门m5′)，以及向第二节点QB输入/输出数据的第二输入/输出开关(相当于FET m6或者通门m6′)。如上所述，优选的是将输入/输出开关连接到第一节点Q和第二节点QB两者上。如上所述，向节点Q和节点QB输入/输出数据的输入/输出开关可以构成为包括用于向第一节点Q输入/输出数据的一个或更多个开关和用于向第二节点QB输入/输出数据的一个或更多个开关。当通过连接多个开关来构成输入/输出开关时，可以提高电路进行外部读取和写入的速度。 
[第十三实施方式] 
图34是根据第十三实施方式的锁存电路的电路图。参照图34，除图2中的D锁存电路之外，根据第十三实施方式的锁存电路包括n型FETm9和m10以及铁磁隧道结器件MTJ1和MTJ2。FET m9和铁磁隧道结器件MTJ1连接在节点Q和控制线CTRL之间，而FET m10和铁磁隧道结器件MTJ2连接在节点QB和控制线CTRL之间。FET m9和m10的栅极连接到开关线ST。 
将对根据第十三实施方式的锁存电路的动作进行描述。以与常规D锁存电路相同的方式执行向双稳电路30写入数据和在双稳电路30保持数据。通过将时钟信号CLK设定为高电平并使得通门80导通来将输入线DIN的数据写入双稳电路30中。双稳电路30通过将时钟信号CLK设 定为低电平并使得通门90导通来保持数据。除从双稳电路30到铁磁隧道结器件MTJ1和MTJ2的数据存储操作以及从铁磁隧道结器件MTJ1和MTJ2到双稳电路30的数据恢复操作(数据写入、输出和保持)之外，优选的是开关线ST处于低电平并且FET m9和m10非导通。因此，抑制了节点Q和QB与控制线CTRL之间的电流，并且能够减小功耗。 
下面对将双稳电路30中存储的数据非易失性地存储到铁磁隧道结器件MTJ1和MTJ2中的方法进行说明。首先对保持在节点Q为高电平“H”并且节点QB为低电平“L”时的数据的情况进行说明。此后，在图35、图36和图38的电路图中，导通的FET等以实线表示，而非导通的FET等用虚线表示。参照图35A和图35B，由于时钟信号CLK变成低电平，数据保持在双稳电路30中。参照图35A，开关线ST处于高电平，而控制线CTRL处于低电平。电流IMTJ1从节点Q经由FET m9流到控制线CTRL。当电流IMTJ设定为超过阈值电流ITR时，使得铁磁隧道结器件MTJ1的阻抗为高阻抗Rap。由于节点QB处于低电平，电流不流过铁磁隧道结器件MTJ2。参照图35B，开关线ST处于高电平，并且控制线CTRL处于高电平。电流IMTJ2从控制线CTRL流到节点QB。当电流IMTJ2设定为超过阈值电流ITF，使得铁磁隧道结器件MTJ2的阻抗为低阻抗Rp。由于节点Q处于高电平，电流不流过铁磁隧道结器件MTJ1。当完成上述序列操作时，使得铁磁隧道结器件MTJ1的阻抗为高阻抗Rap，而使得铁磁隧道结器件MTJ2的阻抗为低阻抗Rp。可以先执行图35A的步骤，也可以先执行图35B中的步骤。 
参照图36A和图36B，对保持在节点Q为低电平并且节点QB为高电平时的数据的情况进行说明。参照图36A，当开关线ST处于高电平，而控制线CTRL处于低电平时，使得铁磁隧道结器件MTJ2为高阻抗Rap，因为电流IMTJ2从节点QB流到控制线CTRL。由于节点Q处于低电平，电流不流过铁磁隧道结器件MTJ1。参照图36B，当开关线ST处于高电平，而控制线CTRL处于高电平时，使得铁磁隧道结器件MTJ1为低阻抗Rp，这是因为电流IMTJ1从控制线CTRL流到节点Q。由于节点QB处于高电平，电流不流过铁磁隧道结器件MTJ2。当完成上述序列操作时， 使得铁磁隧道结器件MTJ1的阻抗为低阻抗Rp，而使得铁磁隧道结器件MTJ2的阻抗为高阻抗Rap。如上所述，可以将双稳电路30中的数据非易失性地存储在铁磁隧道结器件MTJ1和MTJ2中。 
即使当关断电源Vsupply并且丢失双稳电路30中的数据时，也可以非易失性地保持铁磁隧道结器件MTJ1和MTJ2的阻抗。来对之后将数据从铁磁隧道结器件MTJ1和MTJ2恢复到双稳电路30中的方法进行说明。图37是例示了对双稳电路30进行数据恢复时节点Q和QB在时间上的电压的图。图38A到图38C分别为解释图37中锁存电路在时刻t1到t3的状态的图。在图38A到图38C中，电容器CQ和CQB分别连接到节点Q和QB。电容器CQ和CQB例如为引线电容器和晶体管的寄生电容器。 
参照图38A，铁磁隧道结器件MTJ1和MTJ2分别为高阻抗Rap和低阻抗Rp。时钟信号CLK处于低电平，通门80为非导通，而通门90为导通。在时刻t1时，开关线ST处于高电平。电源电压从低电平升到高电平。由于节点Q和QB处于低电平，电流Im1和Im3分别经由反相器10和20中的FET m1和m3从电源Vsupply流到节点Q和QB。由于铁磁隧道结器件MTJ1为高阻抗Rap，因此从节点Q流到处于低电平的控制线CTRL的电流IMTJ1较小。由于铁磁隧道结器件MTJ2为低阻抗Rp，因此从节点QB流到处于低电平的控制线CTRL的电流IMTJ2较大。 
通过下式表述节点Q和QB的电压VQ和VQB。 
VQ＝∫(Im3-Im4-IMJTJ1)dt/CQ      [式6] 
VQB＝∫(Im1-Im2-IMJTJ2)dt/CQB    [式7] 
此外，各电流的幅度关系表述如下。 
Im1＝Im3＞＞Im2＝Im4             [式8] 
IMJTJ1＜IMJTJ2                   [式9] 
此外，电容器CQ和CQB的电容CQ和CQB表述如下。 
CQ＝CQB[式10] 
如上所述，来自节点Q的对电容器CQ进行充电的电流为Im3-IMTJ1，而来自节点QB的对电容器CQB进行充电的电流为Im1-IMTJ2。 
因此，得到VQ＞VQB。 
因此，在图37中的时刻t1和时刻t2之间两个电压VQ和VQB都增大，但VQ比VQB大。 
参照图38B，在图37的时刻t2处，当VQ变得比构成反相器10的FETm2的阈值电压高时，FET m2变成导通，并且电流Im2流过FET m2。对电容器CQB充电的电流变成Im1-IMTJ2-Im2。当该电流Im2变大时，电容器CQB放电，并且节点QB的电压变成零。 
参照图38C，当在图37中的时刻t3处达到稳定状态时，Im3等于IMTJ1，电容器CQ进入充电状态，并且电容器CQB进入放电状态。由此，节点Q变成高电平，而节点QB变成低电平，并且完成了从铁磁隧道结器件MTJ1和MTJ2到双稳电路30的数据恢复。 
当铁磁隧道结器件MTJ1和MTJ2分别处于低阻抗Rp和高阻抗Rap时，除图37到38B中节点Q和QB对换角色外可以以同样的方式执行对双稳电路30的数据恢复。 
然后，集中于反相器对将数据从铁磁隧道结器件MTJ1和MTJ2恢复到双稳电路30进行说明。如图39所示，设置有反相器10和铁磁隧道结器件MTJ2的电路将称为反相器INV1，设置有反相器20和铁磁隧道结器件MTJ1的电路将称为反相器INV2，并且没有添加铁磁隧道结器件的反相器10或20称为反相器INV0。 
图40A是例示了在铁磁隧道结器件MTJ1为高阻抗Rap而铁磁隧道结器件MTJ2为低阻抗Rp时反相器的输入/输出特性的概念图。与没有添加铁磁隧道结器件的反相器INV0相比，添加了铁磁隧道结器件的反相器INV1和INV2具有较低的逻辑阈值。与带有高阻抗Rap的铁磁隧道结器件MTJ1的反相器INV2相比，带有低阻抗Rp的铁磁隧道结器件MTJ2的反相器INV1的逻辑阈值更低。参照图40B，当铁磁隧道结器件MTJ1为低阻抗Rp而铁磁隧道结器件MTJ2为高阻抗时，与反相器INV1相比，反相器INV2的逻辑阈值变低。 
图41A是例示了由没有连接铁磁隧道结器件的反相器INV0或INV0′构成的双稳电路的特性曲线的概念图。由于反相器INV0和INV0′的特性相同，双稳电路30的切换点C″在线VQ＝VQB上。VQB等于电源电压Vsp3 时的点A″与切换点C″之间的特性曲线环和VQ等于电源电压Vsp3′时的点B″与点C″之间的特性曲线环是对称的。 
图41B是例示了在铁磁隧道结器件MTJ1为高阻抗Rap而铁磁隧道结器件MTJ2为低阻抗Rp时双稳电路30的特性曲线的概念图。由于反相器INV1和INV2的输入/输出特性不对称，双稳电路30的切换点C在线VQ＝VQB的上方。VQB等于电源电压Vsp1时的点A与切换点C之间的特性曲线环变得小于VQ等于电源电压Vsp1′时的点B与点C之间的特性曲线环。考虑使电源电压Vsupply从接地电压0V上升到电压Vsp1或Vsp1′的过程。此时，铁磁隧道结器件MTJ2中流过的电流IMTJ2设定为不超过阈值电流ITR。当电源电压Vsupply为稍微超过反相器中使用的p型MOSFET的阈值电压的绝对值的电压Vsp5或Vsp5’时，反相器INV1和反相器INV2的特性曲线变为INV1′和INV2′。反相器INV2的阈值电压小于反相器INV1的阈值电压。这就是说当反相器INV1和INV2的输入电压(在反相器INV1的条件下为节点Q的电压，在反相器INV2的情况下为节点QB的电压)相等时，在反相器INV2中有更多的电流从输入节点(在反相器INV1的条件下为节点QB，在反相器INV2的情况下为节点Q)流到地。因此，反相器INV2的输出电压在输入电压为0V时变成低于反相器INV1的输出电压。因此，尽管双稳电路的动态工作点取决于提升电源电压Vsupply的速度等，但是由于静态工作点总是在线VQ＝VQB的下方，因此该动态工作点遵循虚线箭头表示的轨迹并且在点B上收敛。 
图41C是在铁磁隧道结器件MTJ1为低阻抗Rp而铁磁隧道结器件MTJ2为高阻抗Rap时双稳电路30的特性曲线的概念图。双稳电路30的切换点C′位于线VQ＝VQB下方。VQB等于电源电压Vsp2时的点A′与切换点C′之间的特性曲线环变得大于VQ等于电源电压Vsp2′时的点B′与点C′之间的特性曲线环。此时，电源电压Vsupply从0V提升到Vsp2和Vsp2′，从而铁磁隧道结器件MTJ1中流过的电流IMTJ1不超过阈值电流ITR。由于静态工作点总是在线VQ＝VQB的上方，因此双稳电路30的动态工作点遵循虚线箭头表示的轨迹并且在点A′上收敛。 
在图41B和41C中，即使动态工作点在电源电压提升时变成VQ＝ VQB，由于在此之前该动态工作点位于线VQ＝VQB上方或下方的特性环内，该动态工作点收敛的稳定点的方向不会改变，并且该动态工作点收敛于点B或点A′上。 
在图41B或图41C中，一旦铁磁隧道结器件MTJ1或MTJ2的电流IMTJ1或IMTJ2超过阈值电流ITR，则铁磁隧道结器件MTJ1和MTJ2变成高阻抗Rap。因此，如图41D所示，反相器INV1和INV2的逻辑阈值变成相同，并且，切换点C″′变为在线VQ＝VQB上。因此，当电源电压Vsupply从0V提升到电压Vsp4或VSP4′时，不能确定静态稳定点收敛在点A″′上还是点B″′上。如上所述，当恢复数据时，优选的是设定电流IMTJ1和IMTJ2不超过阈值电流ITR。 
图42是例示了根据第十三实施方式的锁存电路的控制的时序图。阴影线区表示不确切地知道是处于高电平还是低电平。参照图42，提供电源电压Vsupply，并且控制线CTRL和开关线ST处于低电平。通过设定时钟信号CLK为高电平并且设定输入线DIN为高电平或低电平来执行对双稳电路30的数据写入。通过在时段T1期间设定开关线ST和控制线CTRL为高电平(对应于图35B和图36B)，并在时段T2期间设定开关线ST为高电平而设定控制线CTRL为低电平(对应于图35A和图36A)来将数据从双稳电路30存储到铁磁隧道结器件MTJ1和MTJ2。 
然后，通过设定电源电压Vsupply为0V，锁存电路进入睡眠状态。由于锁存电路中不流过电流，因此能够减小功耗。通过在时段T3期间将控制线CTRL设定为低电平，并且在开关线ST处于高电平而反相时钟信号CLK处于高电平的状态下使电源电压Vsupply从0V提升(对应于图37到图38C)来执行从铁磁隧道结器件MTJ1和MTJ2到双稳电路30的数据恢复。 
进行了根据第十三实施方式的锁存电路的模拟。图43是例示了用于模拟的铁磁隧道结器件的电流电压特性的图；阈值电流ITF和ITR分别为30μA和-30μA，并且阻抗Rap和Rp分别为16.7kΩ和8.33kΩ。各FET的沟道长度为0.07μm，n型FET的沟道宽度Wn为1.0μm，而p型FET的沟道宽度Wp为1.5μm。 
图44A和图44D是例示了模拟结果的时序图。图44A是当节点Q处于高电平时的存储操作的时序图，而图44B为图44A之后的恢复操作的时序图。图44C是当节点Q处于低电平时的存储操作的时序图，而图44D为图44C之后的恢复操作的时序图。通过向节点Q的电平增加1.5V、向开关线ST的电平增加3V、向控制线CTRL的电平增加4.5V、向电源电压Vsupply增加6V、向反相时钟信号CLKB的电平增加7.5V和向时钟信号CLK的电平增加9.0V例示了各图。存储方法和恢复方法与前述相同。 
在图44A中，将节点Q处于高电平而节点QB处于低电平的状态存储在铁磁隧道结器件中。在图44B中，使节点Q恢复到高电平，并且使节点QB恢复到低电平。同样，将节点Q处于低电平而节点QB处于高电平的状态存储在铁磁隧道结器件中。在图44D中，使节点Q恢复到低电平，并且使节点QB恢复到高电平。如上所述，在根据第十三实施方式的锁存电路中，证实了在恢复电源之后能够将铁磁隧道结器件MTJ1和MTJ2中存储的数据恢复到双稳电路30中。 
[第十四实施方式] 
图45是根据第十四实施方式的锁存电路的电路图。与第十三实施方式的图3相比较，没有提供FET m9和FET m10。如所述，FET m9(第一开关)和FET m10(第二开关)不是必需的。然而，优选的是，提供FET m9和FET m10，以便抑制从双稳电路30流向控制线CTRL的电流。 
图46A到图46D是例示了对根据第十四实施方式的锁存电路执行的与第十三实施方式的图44A到图44D相同的模拟的结果的图。通过向节点Q的电平增加1.5V、向控制线CTRL的电平增加3V、向电源电压Vsupply增加4.5V、向反相时钟信号CLKB的电平增加6V和向时钟信号CLK的电平增加7.5V例示了各图。 
在图46A中，将节点Q处于高电平而节点QB处于低电平的状态存储在铁磁隧道结器件中。在图46B中，使节点Q恢复到高电平，并且使节点QB恢复到低电平。同样，将节点Q处于低电平而节点QB处于高电平的状态存储在铁磁隧道结器件中。在图46D中，使节点Q恢复到低 电平，并且使节点QB恢复到高电平。如上所述，在根据第十四实施方式的锁存电路中，证实了在恢复电源之后能够将铁磁隧道结器件MTJ1和MTJ2中存储的数据恢复到双稳电路30中。 
图47A例示了在模拟开始时铁磁隧道结器件MTJ1为高阻抗Rap而铁磁隧道结器件MTJ2为低阻抗Rp的情况下双稳电路30的模拟特性曲线。图47B例示了在模拟开始时铁磁隧道结器件MTJ1为高阻抗Rp并且铁磁隧道结器件MTJ2为高阻抗Rap的情况下双稳电路30的模拟特性曲线。实线为与反相器INV1相应的曲线，虚线为与反相器INV2相应的曲线，并且利用断开了输入/输出的单个反相器执行模拟。箭头表示扫过方向。例示了电源电压Vsupply为1.0V、0.5V和0.3V时的曲线。虚线箭头表示在通过连接反相器INV1和INV2彼此的输入/输入端(当在图46B和图46D中执行恢复时)构成双稳电路30之后使电源电压从0V提升到1.0V时动态工作点的轨迹。 
参照图47A和图47B，当电源电压Vsupply为0.3V或0.5V时，特性曲线是不对称的。因此，在图47A中，随着电源电压Vsupply变高，在节点Q中动态工作点收敛于低电平，而节点QB中动态工作点收敛于高电平。在图47A中，在节点Q中动态工作点收敛于高电平，而在节点QB中动态工作点收敛于低电平。当电源电压Vsupply固定为1.0V时，如果图47A中反相器INV2的输入电压和图47B中反相器INV1的输入电压分别从0V扫到1V和从1V扫到0V，由于铁磁隧道结器件MTJ1或MTJ2中流过的电流IMTJ1或IMTJ2超过阈值电流ITR，因此特性曲线变成对称。如所述，优选地将电源电压Vsupply和铁磁隧道结器件MTJ1和MTJ2的阻抗值Rp和Rap设定成使得电流IMTJ1或IMTJ2在恢复操作期间不超过阈值电流ITR。 
[第十五实施方式] 
如第十三和第十四实施方式中所述，能够将铁磁隧道结器件中存储的数据恢复到双稳电路30中，是因为图39中反相器INV1和INV2的逻辑阈值根据存储的数据对换角色(见图40A和图40B)。因此，如果根据存储的数据使得构成双稳电路30的反相器10的逻辑阈值和通过将铁磁隧 道结器件MTJ1添加到反相器20中构成的反相器INV2的逻辑阈值不同，则即使提供单个铁磁隧道结器件也能够恢复数据。此后，来对提供了单个铁磁隧道结器件的构成进行说明。 
图48A和图48B是根据第十五实施方式的锁存电路的电路图。在第十五实施方式中，与第十三和第十四实施方式相比较，反相器20的FETm4′的沟道宽度比反相器10的FET m3的沟道宽度窄。此外，没有提供铁磁隧道结器件MTJ2和FET m10。因此，在铁磁隧道结器件MTJ1的阻抗为高阻抗Rap的情况与铁磁隧道结器件MTJ1的阻抗为低阻抗Rp的情况之间，反相器10的输入/输出特性和反相器INV2的输入/输出特性中逻辑阈值对换角色。以与第十三和第十四实施方式相同的方式，可以将铁磁隧道结器件MTJ1中存储的数据恢复到双稳电路30中。如图48A所示可以提供FET m9，或者如图48B所示不一定要提供FET m9。 
[第十六实施方式] 
图49A和图49B是根据第十六实施方式的锁存电路的电路图。在第十六实施方式中，与第十三和第十四实施方式相比较，用电阻R1替换铁磁隧道结器件MTJ2。电阻R1设定为在铁磁隧道结器件MTJ1的高阻抗Rap和低阻抗Rp之间。因此，在铁磁隧道结器件MTJ1的阻抗为高阻抗Rap的情况与铁磁隧道结器件MTJ1的阻抗为低阻抗Rp的情况之间，通过将电阻R1添加到反相器10构成的反相器INV1的输入/输出特性中的逻辑阈值和反相器INV2的输入/输出特性中的逻辑阈值对换角色。因此，以与第十三和第十四实施方式相同的方式，可以将铁磁隧道结器件MTJ1中存储的数据恢复到双稳电路30中。如图49A所示可以提供FET m9和FET m10，或者如图49B所示不一定要提供FETm9和FET m10。 
[第十七实施方式] 
图50A和图50B是根据第十七实施方式的锁存电路的电路图。在第十七实施方式中，与第十六实施方式相比较，电阻R1与地相接。由于双稳电路30中的数据被存储到铁磁隧道结器件MTJ1中，因此在控制线CTRL处于高电平时电流不是必须在电阻R1中流过。因此，电阻R1可以与地连接。以与第十六实施方式相同的方式，将电阻R1设定为在铁磁 隧道结器件MTJ1的高阻抗Rap和低阻抗Rp之间。此外，如图50A所示可以提供FET m9和FET m10，或者如图50B所示不一定要提供FET m9和FET m10。 
[第十八实施方式] 
图51是根据第十八实施方式的锁存电路的电路图。在第十八实施方式中，包括由FET m11到m14构成的两级反相器的放大电路的输出端连接到第十三实施方式的图3中的控制线CTRL。外部控制线EXT-CTRL连接到放大电路70的输入端。如果用控制线CTRL同时控制多个锁存电路，则操作会变慢。根据第十八实施方式，因为放大电路70放大了外部控制线EXT-CTRL的信号，因此能够高速执行锁存电路中的存储与恢复。 
[第十九实施方式] 
图52是根据第十九实施方式的锁存电路的电路图。在第十九实施方式中，n型MOSFET m15连接在控制线CTRL与地之间，并且FET m15的栅极连接到第二控制线RCL。图53是根据第十九实施方式的锁存电路的时序图。当存储时，第二控制线RCL的电平处于低电平。FET m15变成非导通。由于节点Q和QB其中一方具有高电平电势，而另一方具有低电平电势，因此电流在铁磁隧道结器件MTJ1和铁磁隧道结器件MTJ2之间流动，并且双稳电路30中的数据被存储到铁磁隧道结器件MTJ1和MTJ2中。控制线CTRL的电平变成在高电平与低电平之间。当恢复时，第二控制线RCL处于高电平。控制线CTRL变为低电平，并且能够以与第十三实施方式相同的方式执行恢复。因此，与控制线CTRL的驱动能力无关，可以高速执行存储和恢复。 
图54A到图54D是例示了对根据第十九实施方式的锁存电路执行的与图44A到图44D相同的模拟的结果的图。对于该模拟使用的参数，铁磁隧道结器件的高阻抗值Rap和低阻抗值Rp分别为6.67kΩ和3.33kΩ，而其他参数与第十三实施方式相同。通过向节点Q的电平增加1.5V、向控制线RCL的电平增加3.0V、向开关线ST的电平增加4.5V、向电源电压Vsupply增加6.0V、向反相时钟信号CLKB的电平增加7.5V和向时钟信号CLK的电平增加9.0V例示了各图。 
在图54A中，将节点Q处于高电平而节点QB处于低电平的状态存储在铁磁隧道结器件中。在图54B中，使节点Q恢复到高电平，并且使节点QB恢复到低电平。同样，在图54C中，将节点Q处于低电平而节点QB处于高电平的状态存储在铁磁隧道结器件中。在图54D中，使节点Q恢复到低电平，并且使节点QB恢复到高电平。如上所述，在根据第十九实施方式的锁存电路中，在恢复电源之后能够将铁磁隧道结器件MTJ1和MTJ2中存储的数据恢复到双稳电路30中。 
[第二十实施方式] 
图55是根据第二十实施方式的锁存电路的电路图。在第二十实施方式中，与第十九实施方式相比较，没有提供FET m0和m10。其他组件与第十九实施方式相同。图56A到图56D是例示了对根据第二十实施方式的锁存电路执行的与第十九实施方式的图54A到图54D相同的模拟的结果的图。对于该模拟使用的参数，铁磁隧道结器件的高阻抗值Rap和低阻抗值Rp分别设定为10.67kΩ和5.33kΩ，而其他参数与第十三实施方式相同。 
在图56A中，将节点Q处于高电平而节点QB处于低电平的状态存储在铁磁隧道结器件中。在图56B中，使节点Q恢复到高电平，并且使节点QB恢复到低电平。同样，在图56C中，将节点Q处于低电平而节点QB处于高电平的状态存储在铁磁隧道结器件中。在图56D中，使节点Q恢复到低电平，并且使节点QB恢复到高电平。如上所述，在根据第二十实施方式的没有提供FET m9和m10的锁存电路中，证实了在恢复电源之后能够将铁磁隧道结器件MTJ1和MTJ2中存储的数据恢复到双稳电路30中。 
[第二十一实施方式] 
图57是根据第二十一实施方式的锁存电路的电路图。在第二十一实施方式中，与第十三实施方式的图34相比，三态反相器21包括p型MOSFET m3和m7以及n型MOSFET m4和m8。p型MOSFET m7连接在p型MOSFET m3的漏极与节点Q之间。n型MOSFET m8连接在n型MOSFET m4的漏极与节点Q之间。FET m7和m8的栅极分别连接到 时钟信号CLK和反相时钟信号CLKB。第二十一实施方式具有与第十三实施方式相同的功能。 
[第二十二实施方式] 
图58是根据第二十二实施方式的锁存电路的电路图。在第二十二实施方式中，与第十三实施方式的图34相比，用自旋FET 1替换铁磁隧道结器件MTJ1和FET m9，并用自旋FET 2替换铁磁隧道结器件MTJ2和FET m10。因此，自旋FET可以用于铁磁隧道结器件。自旋FET是可以利用磁化方向非易失性地改变电导率并且具有通过诸如栅极的控制端子实现的开关功能的晶体管。例如，可以使用国际公开第2004-079827号或者电子信息通信工程学会期刊(Journal of the Institute of Electronics，Information and Communication Engineers)Vol.88.No.7.2005PP.541-550公开的自旋FET。 
[第二十三实施方式] 
第二十三实施方式是连接了两个D锁存电路的主从型触发电路的一个示例。图59是根据第二十三实施方式的锁存电路的电路图。D锁存电路100b连接到第十三实施方式的D锁存电路100a。D锁存电路100b的节点QB′输入到D锁存电路100a的通门80a。输入到该通门的时钟信号CLK和反相时钟信号CLKB在D锁存电路100a和100b中是相反的。如所述，通过向D锁存电路100a(其为主从型触发的后一部分)提供铁磁隧道结器件MTJ1和MTJ2，可以非易失性地存储数据。此外，能够恢复数据。当对铁磁隧道结器件MTJ1和MTJ2进行数据存储和恢复时，与第十三实施方式相同的方式，D锁存电路100a的通门80a是非导通的。因此，D锁存电路100b的操作不影响D锁存电路100a中的数据存储和恢复。 
[第二十四实施方式] 
第二十四实施方式是包括具有逻辑电路的双稳电路的实施方式。参照图60，双稳电路30包括第一逻辑电路100和第二逻辑电路110。第一逻辑电路100包含一个或更多个输入端A1到An和一个或更多个输出端C1到Cj。第二逻辑电路110包含一个或更多个输入端B1到Bm和一个或更多个输出端D1到Dk。第一逻辑电路100的输出端C1和第二逻辑电 路110的输入端B1连接到第一节点Q。第二逻辑电路110的输出端D1和第一逻辑电路100的输入端A1连接到第二节点QB。第一铁磁隧道结MTJ1通过FET m9连接到第一节点Q，而第二铁磁隧道结器件MTJ2通过FET m10连接到第一节点QB。 
当将双稳电路30的数据存储到铁磁隧道结器件MTJ1或MTJ2中时，从第一逻辑电路100和第二逻辑电路110分别向第一节点Q和第二节点QB输出要被存储的互补数据。当将数据从铁磁隧道结器件MTJ1或MTJ2恢复到双稳电路30中时，向第一逻辑电路100的输入端A2到An(即，除连接到第二节点QB的输入端A1之外的输入端)输入使得第一逻辑电路100向第一节点Q输出第二节点QB的逻辑反(logic inversion)的信号。向第二逻辑电路110的输入端B2到Bm(即，除连接到第一节点Q的输入端B1之外的输入端)输入使得第二逻辑电路110向第二节点QB输出第一节点Q1的逻辑反的信号。 
利用上述构成，可以实现与第十三实施方式相同的优点。例如，在第二十一实施方式中，第一逻辑电路100相当于图61A的电路，而第二逻辑电路110相当于图61B的电路。当存储和恢复数据时，向第一逻辑电路100中的输入端A2到A4施加信号，使得图61A中输入端A2的逻辑逆输出到输出端C1。如图61A所示，输入端B1的逻辑逆输出到第二逻辑电路110中的输出端D1。如上所述，根据第二十一实施方式的锁存电路包括在根据第二十四实施方式的锁存电路中。 
根据第二十四实施方式，双稳电路可以由逻辑电路构成。因此，可以通过将铁磁隧道结器件用于锁存电路和具有除D锁存电路之外的设定与复位功能的触发电路来构造非易失性锁存电路和非易失性触发电路。尽管利用CMOS作为第一逻辑电路100和第二逻辑电路110进行了说明，但也可以使用电阻负荷和D型负荷。第十三到二十三实施方式的双稳电路30可以是利用了如第二十四实施方式中所述的第一逻辑电路100和第二逻辑电路110的双稳电路。 
[第二十五实施方式] 
图62是根据第二十五实施方式的锁存电路的电路图。在第二十五实 施方式中，与第十三实施方式相比较，反相器10和20连接在电源线VDD和VSS之间。此外，铁磁隧道结器件MTJ1和MTJ2的极性与第十三实施方式的相反。因此，随着电流从节点Q或QB流到控制线CTRL，铁磁隧道结器件MTJ1或MTJ2变成低阻抗Rp，而随着电流从控制线CTRL流到节点Q或QB，铁磁隧道结器件MTJ1或MTJ2变成高阻抗Rap。此外，FET m9和m10是p型MOSFET。其他组件与第十三实施方式的图34相同。 
图63是第二十五实施方式的时序图。在第二十五实施方式中，通过设定VSS为高电平(VDD电平)来执行关断电源。在写入模式和睡眠模式中，控制线CTRL的电平和开关线ST的电平都处于高电平。开关线ST和控制线CTRL在存储的时段T1期间变为低电平，而在时段T2期间开关线ST变成低电平并且控制线CTRL变成高电平。因此，双稳电路30的数据被存储到铁磁隧道结器件MTJ1和MTJ2中。在恢复时段T3期间，通过将开关线ST设定为低电平，铁磁隧道结器件MTJ1和MTJ2中的数据被恢复到双稳电路30中。 
在第二十五实施方式中，铁磁隧道结器件MTJ1和MTJ2的极性与第十三实施方式的相反的原因如下。例如，当将节点Q设定为高电平时，为了从控制线CTRL对节点Q进行充电以抵消FET m2和m4的放电电流，优选的是，铁磁隧道结器件MTJ1为低阻抗Rp。这是因为如果铁磁隧道结器件MTJ1的极性与第十四实施方式相同，则铁磁隧道结器件MTJ1变成高阻抗Rap。此外，FET m9和m10为pMOSFET的原因如下。在恢复的初期阶段，FET m9和m10的源极和漏极都接近高电平。此时，如果FETm9和m10为p型FET，则通过设定开关线ST为低电平，使得FET m9和m10可靠地导通。 
而且在第十四到第二十四实施方式中，可以将反相器10和20连接在电源线VDD和VSS之间，并且铁磁隧道结器件MTJ1或MTJ2的极性与第二十五实施方式的相同。 
根据第十三到第二十实施方式、第二十二、二十三实施方式和二十五实施方式，锁存电路包含用于从输入线DIN向双稳电路30写入数据的 通门80(第一输入开关)和以与通门80互补形式工作并保持双稳电路30的数据的通门90(第二输入开关)。此外，锁存电路包括根据铁磁电极自由层的磁化方向非易失性地存储双稳电路30中存储的数据的铁磁隧道结器件MTJ1或MTJ2，并且非易失性地存储在铁磁隧道结器件MTJ1或MTJ2中的数据可以恢复到双稳电路30中。因此，可以高速执行对双稳电路30的数据写入和输出。即使关断电源，非易失性地存诸在铁磁隧道结器件MTJ1或MTJ2中的数据也可以恢复到双稳电路30中。因此，即使在关断电源之后恢复电源也可以输出关断电源之前的数据。 
铁磁隧道结器件MTJ1或MTJ2连接在节点Q或QB和控制线CTRL之间。铁磁隧道结器件MTJ1或MTJ2随着电流在节点Q或QB和控制线CTRL之间流动而变成高阻抗，并且随着电流向反方向流动而变成低阻抗。因此，根据节点Q或QB的电平来施加控制线CTRL和节点Q或QB之间的电流，双稳电路30中的数据能够存储到铁磁隧道结器件中。 
此外，如图42和图63中所示，当将数据存储到双稳电路30时，控制线CTRL施加高电平电压到铁磁隧道结器件MTJ1或MTJ2上，并且还施加低电平电压。因此，存诸在双稳电路30中的数据可以存储到铁磁隧道结器件MTJ1或MTJ2中。 
当将数据从铁磁隧道结器件MTJ1或MTJ2恢复到双稳电路30中时，控制线CTRL根据关断电源及其相应电路的方法向铁磁隧道结器件MTJ1或MTJ2施加低电平或高电平。也就是说，在第十三到第二十四实施方式中，控制线CTRL向铁磁隧道结器件MTJ1或MTJ2施加低电平电压，而在第二十五实施方式中，施加高电平电压。因此，存诸在铁磁隧道结器件MTJ1或MTJ2中的数据可以恢复到双稳电路30中。 
如第十三实施方式、第十四实施方式的图48A、第十六实施方式的图49A、第十七实施方式的图50A、第十八、十九和二十一和二十三到二十五实施方式中所述，锁存电路可以包括连接在节点Q或QB和铁磁隧道结器件MTJ1或MTJ2之间的开关(对应于FET m9或m10)。该开关在存储和恢复时变成导通，而在存储和恢复时之外变成非导通。因此，可以减小锁存电路的功耗。 
如第十三、十四、十八到二十一和二十三到二十五实施方式中所述，节点Q可以是第一节点Q，节点QB可以是第二节点QB，连接在第一节点Q和控制线CTRL之间的铁磁隧道结器件MTJ1可以是第一铁磁隧道结器件，而连接在第二节点QB和控制线CTRL之间的铁磁隧道结器件MTJ2可以是第二铁磁隧道结器件。通过如上所述地利用两个铁磁隧道结器件，与将铁磁隧道结器件连接到节点Q和QB其中之一的情况相比，可以使得由反相器10和第二铁磁隧道结器件MTJ2构成的反相器INV1的逻辑阈值与由反相器20和第一铁磁隧道结器件MTJ1构成的反相器INV2的逻辑阈值之间的差异变大。因此，从操作速度和噪声余量来看存在优点，并且操作可以更加稳定。 
如第十三、十八、十九、二十五和二十三到二十五实施方式中所述，锁存电路包括作为开关的连接在第一节点Q和第一铁磁隧道结器件MTJ1之间并且在存储和恢复数据时变成导通的第一开关(对应于FET m9)和连接在第二节点QB和第二铁磁隧道结器件MTJ2之间的第二开关(对应于FET m10)。第一开关和第二开关在存储和恢复数据时变成导通，而在存储和恢复数据时之外变成非导通。如上所述，通过将第一开关和第二开关都连接在第一铁磁隧道结器件MTJ1与第二铁磁隧道结器件MTJ2和节点Q与QB之间，可以减小功耗。 
如第十九和第二十实施方式中所述，锁存电路包括连接在控制线CTRL和作为低电平电源线的地之间的第三开关(对应于FET m15)。如图53所示，第三开关发存储数据时变成非导通，而在恢复数据时变成导通。因此，由于在存储时电流在两个铁磁隧道结器件MTJ1和MTJ2之间流动，因此即使不提供第十八实施方式中所述的放大电路70也能够高速执行该存储操作。当反相器10和20连接在电源线VDD和VSS之间并且铁磁隧道结器件MTJ1或MTJ2的极性与第二十五实施方式相同时，优选的是，第三开关连接的电源线处于高电平，并且当MOSFET用于第三开关时，优选使用p型MOSFET。 
如第二十三实施方式中所述，可以利用根据第十三到二十二、第二十四和二十五实施方式的锁存电路来构成触发电路。 
尽管对利用CMOS的反相器作为反相器10和20和利用CMOS的三态反相器作为三态反相器21的示例作出了说明，但是也可以使用利用电阻负荷和D型负荷的反相器。尽管利用通门作为第一输入开关和第二输入开关作出了说明，但也可以使用能够切换导通状态和非导通状态的任何器件。此外，尽管利用FET作为第一开关和第二开关作出了说明，但也可以使用能够切换导通状态和非导通状态的任何器件。 
尽管对本发明的优先实施方式作出了详细说明，但是本发明不限于具体描述的实施方式和变型，而是在不脱离本发明的范围的情况下可以作出其他实施方式和变型。 

Claims (34)

1.一种存储电路，该存储电路包括：
双稳电路，其存储数据；以及
铁磁隧道结器件，其根据铁磁电极自由层的磁化方向非易失性地存储所述双稳电路中存储的数据，
非易失性地存诸在所述铁磁隧道结器件中的所述数据能够恢复到所述双稳电路中，在所述双稳电路中，第一反相电路和第二反相电路连接成环状，并且所述铁磁隧道结器件连接到所述第一反相电路和所述第二反相电路连接的节点上,并且所述铁磁隧道结器件连接在控制线和所述节点之间，并且随着电流在所述节点和所述控制线之间流动而变成高阻抗，而随着电流向前述电流的反方向流动而变成低阻抗，
其中，当将所述数据从所述双稳电路存储到所述铁磁隧道结器件中时，所述控制线施加高电平电压到所述铁磁隧道结器件上，并且进一步施加低电平电压到所述铁磁隧道结器件上。
2.根据权利要求1所述的存储电路，其中，所述铁磁隧道结器件通过电流感应磁化反转法来改变所述铁磁电极自由层的所述磁化方向。
3.根据权利要求1所述的存储电路，其中，当将所述数据从所述铁磁隧道结器件恢复到所述双稳电路中时，所述控制线施加低电平电压或高电平电压到所述铁磁隧道结器件上。
4.根据权利要求1或2所述的存储电路，其中，该存储电路包括连接在所述节点和所述铁磁隧道结器件之间的开关，并且在将所述数据从所述双稳电路存储到所述铁磁隧道结器件中时或者在将所述数据从所述铁磁隧道结器件恢复到所述双稳电路中时，该开关变成导通。
5.根据权利要求4所述的存储电路，其中，所述开关包括MOSFET。
6.根据权利要求1或2所述的存储电路，其中，所述节点包括彼此作为互补节点的第一节点和第二节点，并且所述铁磁隧道结器件包括连接在所述第一节点和所述控制线之间的第一铁磁隧道结器件和连接在所述第二节点和所述控制线之间的第二铁磁隧道结器件。
7.根据权利要求6所述的存储电路，其中,该存储电路包括：
设置在所述第一节点和所述第一铁磁隧道结器件之间的第一开关，在将所述数据从所述双稳电路存储到所述第一铁磁隧道结器件中时或者在将所述数据从所述第一铁磁隧道结器件恢复到所述双稳电路中时，该第一开关变成导通；以及
设置在所述第二节点和所述第二铁磁隧道结器件之间的第二开关，在将所述数据从所述双稳电路存储到所述第二铁磁隧道结器件中时或者在将所述数据从所述第二铁磁隧道结器件恢复到所述双稳电路中时，该第二开关变成导通。
8.根据权利要求7所述的存储电路，其中，所述第一开关和所述第二开关分别包括MOSFET。
9.根据权利要求1或2所述的存储电路，其中，该存储电路包括用于向所述节点输入和输出数据的输入/输出开关。
10.根据权利要求9所述的存储电路，其中，所述输入/输出开关根据字线的电平向所述节点输入和输出数据。
11.根据权利要求1或2所述的存储电路，其中，所述输入/输出开关包括用于向所述第一节点输入和输出数据的第一输入/输出开关和用于向所述第二节点输入和输出数据的第二输入/输出开关。
12.根据权利要求1或2所述的存储电路，其中，所述铁磁隧道结器件包括铁磁电极自由层、铁磁电极固定层和设置在所述铁磁电极自由层与所述铁磁电极固定层之间的隧道绝缘膜。
13.一种存储电路，该存储电路包括：
双稳电路，其存储数据；以及
铁磁隧道结器件，其根据铁磁电极自由层的磁化方向非易失性地存储所述双稳电路中存储的数据，
非易失性地存诸在所述铁磁隧道结器件中的所述数据能够恢复到所述双稳电路中，在所述双稳电路中，第一反相电路和第二反相电路连接成环状，并且所述铁磁隧道结器件连接到所述第一反相电路和所述第二反相电路连接的节点上，并且所述铁磁隧道结器件连接在控制线和所述节点之间，并且随着电流在所述节点和所述控制线之间流动而变成高阻抗，而随着电流向前述电流的反方向流动而变成低阻抗，
其中，所述节点包括彼此作为互补节点的第一节点和第二节点，并且所述铁磁隧道结器件包括连接在所述第一节点和所述控制线之间的第一铁磁隧道结器件和连接在所述第二节点和所述控制线之间的第二铁磁隧道结器件，
其中，该存储电路还包括连接在所述控制线和处于低电平或处于高电平的电源线之间的第一开关，在将所述数据从所述双稳电路存储到所述第一铁磁隧道结器件和所述第二铁磁隧道结器件中时，该第一开关变成非导通，而在将所述数据从所述第一铁磁隧道结器件和所述第二铁磁隧道结器件恢复到所述双稳电路中时，该第一开关变成导通。
14.一种锁存电路，该锁存电路包括：
双稳电路，其存储数据，并且该双稳电路包括具有一个或更多个输入端和一个或更多个输出端的第一逻辑电路以及具有一个或更多个输入端和一个或更多个输出端的第二逻辑电路；
第一节点，所述第一逻辑电路的一个输出端和所述第二逻辑电路的一个输入端连接到该第一节点上；
第二节点，所述第二逻辑电路的一个输出端和所述第一逻辑电路的一个输入端连接到该第二节点上；以及
铁磁隧道结器件，其连接到所述第一节点和所述第二节点中的至少一个上，并且根据铁磁电极自由层的磁化方向非易失性地存储所述双稳电路中存储的数据，
在将所述数据从所述双稳电路存储到所述铁磁隧道结器件中时，要存储的互补数据从所述第一逻辑电路和所述第二逻辑电路分别输出到所述第一节点和所述第二节点，当将所述数据从所述铁磁隧道结器件恢复到所述双稳电路中时，向所述第一逻辑电路的除连接到所述第二节点的输入端之外的输入端输出使得所述第一逻辑电路向所述第一节点输出所述第二节点的逻辑反的信号，并且向所述第二逻辑电路的除连接到所述第一节点的输入端之外的输入端输出使得所述第二逻辑电路向所述第二节点输出所述第一节点的逻辑反的信号，所述铁磁隧道结器件连接到所述第一节点和所述第二节点中的至少一个节点上，所述铁磁隧道结器件连接在所述至少一个节点和控制线之间，并且随着电流在所述至少一个节点和所述控制线之间流动而变成高阻抗，而随着电流向前述在所述至少一个节点和所述控制线之间流动的电流的反方向流动而变成低阻抗，
其中，当将所述数据从所述双稳电路存储到所述铁磁隧道结器件中时，所述控制线施加高电平电压到所述铁磁隧道结器件上，并且进一步施加低电平电压到所述铁磁隧道结器件上。
15.根据权利要求14所述的锁存电路，其中，所述铁磁隧道结器件通过电流感应磁化反转法来改变所述铁磁电极自由层的所述磁化方向。
16.根据权利要求14所述的锁存电路，其中，当将所述数据从所述铁磁隧道结器件恢复到所述双稳电路中时，所述控制线施加低电平电压或高电平电压到所述铁磁隧道结器件上。
17.根据权利要求14所述的锁存电路，其中,该锁存电路包括连接在所述至少一个节点和所述铁磁隧道结器件之间的开关，并且在将所述数据从所述双稳电路存储到所述铁磁隧道结器件中时或者在将所述数据从所述铁磁隧道结器件恢复到所述双稳电路中时，该开关变成导通。
18.根据权利要求17所述的锁存电路，其中，所述开关包括MOSFET。
19.根据权利要求14所述的锁存电路，其中，所述铁磁隧道结器件包括连接在所述第一节点和所述控制线之间的第一铁磁隧道结器件和连接在所述第二节点和所述控制线之间的第二铁磁隧道结器件。
20.根据权利要求19所述的锁存电路，其中，该锁存电路包括：
设置在所述第一节点和所述第一铁磁隧道结器件之间的第一开关，在将所述数据从所述双稳电路存储到所述第一铁磁隧道结器件中时或者在将所述数据从所述第一铁磁隧道结器件恢复到所述双稳电路中时，该第一开关变成导通；以及
设置在所述第二节点和所述第二铁磁隧道结器件之间的第二开关，在将所述数据存储到所述第二铁磁隧道结器件中时或者在将所述数据恢复到所述双稳电路中时，该第二开关变成导通。
21.根据权利要求19所述的锁存电路，其中，所述第一开关和所述第二开关分别包括MOSFET。
22.根据权利要求14所述的锁存电路，其中，所述铁磁隧道结器件包括铁磁电极自由层、铁磁电极固定层和设置在所述铁磁电极自由层与所述铁磁电极固定层之间的隧道绝缘膜。
23.一种锁存电路，该锁存电路包括：
双稳电路，其存储数据，在该双稳电路中，第一反相电路和第二反相电路连接成环状；
第一节点和第二节点，所述第一反相电路和所述第二反相电路连接到所述第一节点和所述第二节点上，并且所述第一节点和所述第二节点彼此互为互补节点；
第一输入开关，其用于将所述数据从输入线写入所述双稳电路；
第二输入开关，其以与所述第一开关互补的形式工作并保持所述双稳电路的数据；以及
铁磁隧道结器件，其根据铁磁电极自由层的磁化方向非易失性地存储所述双稳电路中存储的数据，
非易失性地存诸在所述铁磁隧道结器件中的数据能够恢复到所述双稳电路中,所述铁磁隧道结器件连接到所述第一节点和所述第二节点中的至少一个节点上，所述铁磁隧道结器件连接在所述至少一个节点和控制线之间，并且随着电流在所述至少一个节点和所述控制线之间流动而变成高阻抗，而随着电流向前述在所述至少一个节点和所述控制线之间流动的电流的反方向流动而变成低阻抗，
当将所述数据从所述双稳电路存储到所述铁磁隧道结器件中时，所述控制线施加高电平电压到所述铁磁隧道结器件上，并且进一步施加低电平电压到所述铁磁隧道结器件上。
24.根据权利要求23所述的锁存电路，其中，所述铁磁隧道结器件通过电流感应磁化反转法来改变所述铁磁电极自由层的所述磁化方向。
25.根据权利要求23所述的锁存电路，其中，当将所述数据从所述铁磁隧道结器件恢复到所述双稳电路中时，所述控制线施加低电平电压或高电平电压到所述铁磁隧道结器件上。
26.根据权利要求23所述的锁存电路，其中,该锁存电路包括连接在所述至少一个节点和所述铁磁隧道结器件之间的开关，并且在将所述数据从所述双稳电路存储到所述铁磁隧道结器件中时或者在将所述数据从所述铁磁隧道结器件恢复到所述双稳电路中时，该开关变成导通。
27.根据权利要求26所述的锁存电路，其中，所述开关包括MOSFET。
28.根据权利要求23所述的锁存电路，其中，所述铁磁隧道结器件包括连接在所述第一节点和所述控制线之间的第一铁磁隧道结器件和连接在所述第二节点和所述控制线之间的第二铁磁隧道结器件。
29.根据权利要求28所述的锁存电路，其中,该锁存电路包括：
设置在所述第一节点和所述第一铁磁隧道结器件之间的第一开关，在将所述数据从所述双稳电路存储到所述第一铁磁隧道结器件中时或者在将所述数据从所述第一铁磁隧道结器件恢复到所述双稳电路中时，该第一开关变成导通；以及
设置在所述第二节点和所述第二铁磁隧道结器件之间的第二开关，在将所述数据存储到所述第二铁磁隧道结器件中时或者在将所述数据恢复到所述双稳电路中时，该第二开关变成导通。
30.根据权利要求29所述的锁存电路，其中，所述第一开关和所述第二开关分别包括MOSFET。
31.根据权利要求23所述的锁存电路，其中，所述铁磁隧道结器件包括铁磁电极自由层、铁磁电极固定层和设置在所述铁磁电极自由层与所述铁磁电极固定层之间的隧道绝缘膜。
32.一种锁存电路，该锁存电路包括：
双稳电路，其存储数据，并且该双稳电路包括具有一个或更多个输入端和一个或更多个输出端的第一逻辑电路以及具有一个或更多个输入端和一个或更多个输出端的第二逻辑电路；
第一节点，所述第一逻辑电路的一个输出端和所述第二逻辑电路的一个输入端连接到该第一节点上；
第二节点，所述第二逻辑电路的一个输出端和所述第一逻辑电路的一个输入端连接到该第二节点上；以及
铁磁隧道结器件，其连接到所述第一节点和所述第二节点中的至少一个上，并且根据铁磁电极自由层的磁化方向非易失性地存储所述双稳电路中存储的数据，
在将所述数据从所述双稳电路存储到所述铁磁隧道结器件中时，要存储的互补数据从所述第一逻辑电路和所述第二逻辑电路分别输出到所述第一节点和所述第二节点，当将所述数据从所述铁磁隧道结器件恢复到所述双稳电路中时，向所述第一逻辑电路的除连接到所述第二节点的输入端之外的输入端输出使得所述第一逻辑电路向所述第一节点输出所述第二节点的逻辑反的信号，并且向所述第二逻辑电路的除连接到所述第一节点的输入端之外的输入端输出使得所述第二逻辑电路向所述第二节点输出所述第一节点的逻辑反的信号，所述铁磁隧道结器件连接到所述第一节点和所述第二节点中的至少一个节点上，所述铁磁隧道结器件连接在所述至少一个节点和控制线之间，并且随着电流在所述至少一个节点和所述控制线之间流动而变成高阻抗，而随着电流向前述在所述至少一个节点和所述控制线之间流动的电流的反方向流动而变成低阻抗，
其中，所述铁磁隧道结器件包括连接在所述第一节点和所述控制线之间的第一铁磁隧道结器件和连接在所述第二节点和所述控制线之间的第二铁磁隧道结器件，
其中，该锁存电路包括连接在所述控制线和处于低电平或处于高电平的电源线之间的第一开关，在将所述数据从所述双稳电路存储到所述第一铁磁隧道结器件和所述第二铁磁隧道结器件中时，该第一开关变成非导通，而在将所述数据从所述第一铁磁隧道结器件和所述第二铁磁隧道结器件恢复到所述双稳电路中时，该第一开关变成导通。
33.一种触发电路，该触发电路包括：根据权利要求14或23所述的锁存电路。
34.一种锁存电路，该锁存电路包括：
双稳电路，其存储数据，在该双稳电路中，第一反相电路和第二反相电路连接成环状；
第一节点和第二节点，所述第一反相电路和所述第二反相电路连接到所述第一节点和所述第二节点上，并且所述第一节点和所述第二节点彼此互为互补节点；
第一输入开关，其用于将所述数据从输入线写入所述双稳电路；
第二输入开关，其以与所述第一开关互补的形式工作并保持所述双稳电路的数据；以及
铁磁隧道结器件，其根据铁磁电极自由层的磁化方向非易失性地存储所述双稳电路中存储的数据，
非易失性地存诸在所述铁磁隧道结器件中的数据能够恢复到所述双稳电路中，所述铁磁隧道结器件连接到所述第一节点和所述第二节点中的至少一个节点上，所述铁磁隧道结器件连接在所述至少一个节点和控制线之间，并且随着电流在所述至少一个节点和所述控制线之间流动而变成高阻抗，而随着电流向前述在所述至少一个节点和所述控制线之间流动的电流的反方向流动而变成低阻抗，
其中，所述铁磁隧道结器件包括连接在所述第一节点和所述控制线之间的第一铁磁隧道结器件和连接在所述第二节点和所述控制线之间的第二铁磁隧道结器件，
其中，该锁存电路还包括连接在所述控制线和处于低电平或处于高电平的电源线之间的第一开关，在将所述数据从所述双稳电路存储到所述第一铁磁隧道结器件和所述第二铁磁隧道结器件中时，该第一开关变成非导通，而在将所述数据从所述第一铁磁隧道结器件和所述第二铁磁隧道结器件恢复到所述双稳电路中时，该第一开关变成导通。
CN2008801113033A 2007-08-31 2008-07-31 利用电流感应磁化反转mtj的非易失性sram/锁存电路 Active CN101821810B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JPJP2007-225697 2007-08-31
JP2007-225697 2007-08-31
JP2007225697 2007-08-31
JP2007-227261 2007-09-03
JP2007227261 2007-09-03
JPJP2007-227261 2007-09-03
PCT/JP2008/063787 WO2009028298A1 (ja) 2007-08-31 2008-07-31 スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路

Publications (2)

Publication Number Publication Date
CN101821810A CN101821810A (zh) 2010-09-01
CN101821810B true CN101821810B (zh) 2013-05-01

Family

ID=40387025

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008801113033A Active CN101821810B (zh) 2007-08-31 2008-07-31 利用电流感应磁化反转mtj的非易失性sram/锁存电路

Country Status (4)

Country Link
US (1) US8295079B2 (zh)
JP (1) JP5170706B2 (zh)
CN (1) CN101821810B (zh)
WO (1) WO2009028298A1 (zh)

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5238430B2 (ja) * 2008-09-25 2013-07-17 株式会社東芝 記憶装置
JP5234547B2 (ja) * 2009-03-27 2013-07-10 国立大学法人東京工業大学 電子回路
US8218349B2 (en) * 2009-05-26 2012-07-10 Crocus Technology Sa Non-volatile logic devices using magnetic tunnel junctions
KR101016437B1 (ko) * 2009-08-21 2011-02-21 한국과학기술연구원 스핀 축적과 확산을 이용한 다기능 논리 소자
CN104332177B (zh) * 2009-11-20 2018-05-08 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路，以及使用其的半导体器件
KR101611416B1 (ko) 2009-12-09 2016-04-12 삼성전자주식회사 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법
CN102714180B (zh) 2009-12-11 2015-03-25 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
CN104700890B (zh) * 2009-12-18 2017-10-17 株式会社半导体能源研究所 非易失性锁存电路和逻辑电路以及使用它们的半导体器件
JP5023167B2 (ja) * 2010-02-08 2012-09-12 株式会社東芝 スピンｍｏｓトランジスタを用いた不揮発性メモリ回路
JP5454784B2 (ja) * 2010-03-05 2014-03-26 国立大学法人金沢大学 不揮発性記憶素子及びその制御方法
JP5716372B2 (ja) * 2010-12-08 2015-05-13 富士通株式会社 不揮発性ラッチ回路および半導体集積回路
US8437177B2 (en) * 2011-01-20 2013-05-07 Panasonic Corporation Nonvolatile latch circuit and nonvolatile flip-flop circuit
US8681535B2 (en) * 2011-06-03 2014-03-25 Alexander Mikhailovich Shukh Nonvolatile latch circuit
JP5267623B2 (ja) * 2011-07-27 2013-08-21 凸版印刷株式会社 不揮発性メモリセルおよび不揮発性メモリ
JP5597169B2 (ja) * 2011-07-28 2014-10-01 株式会社東芝 半導体集積回路、プロセッサ
JP2013034040A (ja) * 2011-07-29 2013-02-14 Toppan Printing Co Ltd 不揮発性フリップフロップおよび不揮発性ラッチ
US9779814B2 (en) * 2011-08-09 2017-10-03 Flashsilicon Incorporation Non-volatile static random access memory devices and methods of operations
JP5962658B2 (ja) 2011-09-09 2016-08-03 日本電気株式会社 半導体装置とその制御方法
JP5823833B2 (ja) * 2011-11-25 2015-11-25 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP5803614B2 (ja) 2011-11-29 2015-11-04 ソニー株式会社 不揮発性キャッシュメモリ、不揮発性キャッシュメモリの処理方法、コンピュータシステム
JP5938887B2 (ja) * 2011-12-14 2016-06-22 凸版印刷株式会社 不揮発性メモリセルおよび不揮発性メモリ
US9466363B2 (en) 2012-01-01 2016-10-11 Tohoku University Integrated circuit
US8670266B2 (en) * 2012-01-30 2014-03-11 Qualcomm Incorporated Non-volatile flip-flop
US8817516B2 (en) 2012-02-17 2014-08-26 Semiconductor Energy Laboratory Co., Ltd. Memory circuit and semiconductor device
US20130229858A1 (en) * 2012-03-02 2013-09-05 Maxwell Consulting Fault Tolerant Static Random-Access Memory
EP3174061B1 (en) 2012-05-18 2019-12-18 Japan Science And Technology Agency Memory circuit provided with bistable circuit and non-volatile element
EP3107105B1 (en) 2012-05-18 2021-06-16 Japan Science and Technology Agency Memory circuit
JP5312715B1 (ja) * 2012-05-18 2013-10-09 独立行政法人科学技術振興機構 双安定回路と不揮発性素子とを備える記憶回路
KR102164990B1 (ko) * 2012-05-25 2020-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 소자의 구동 방법
JP6107472B2 (ja) * 2012-06-28 2017-04-05 凸版印刷株式会社 不揮発性メモリセル、およびこの不揮発性メモリセルを備えた不揮発性メモリ
JP6213092B2 (ja) * 2012-12-17 2017-10-18 凸版印刷株式会社 不揮発性フリップフロップ、不揮発性ラッチおよび不揮発性メモリ素子
TWI511442B (zh) 2012-12-24 2015-12-01 Novatek Microelectronics Corp 資料控制電路
CN103916107A (zh) * 2013-01-08 2014-07-09 联咏科技股份有限公司 数据控制电路
US9147454B2 (en) * 2013-01-14 2015-09-29 Qualcomm Incorporated Magnetic tunneling junction non-volatile register with feedback for robust read and write operations
KR102112367B1 (ko) * 2013-02-12 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20150137074A (ko) 2013-04-02 2015-12-08 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 상태 유지 로직 셀
US8942027B1 (en) * 2013-07-10 2015-01-27 Industrial Technology Research Institute Memory storage circuit and method of driving memory storage circuit
JP6315484B2 (ja) * 2013-09-20 2018-04-25 国立大学法人東北大学 メモリセル及び記憶装置
JP6252934B2 (ja) * 2013-11-18 2017-12-27 国立大学法人東北大学 省電力機能を備える論理回路
TWI569484B (zh) * 2014-01-24 2017-02-01 國立臺灣大學 具超晶格勢壘之磁穿隧接面及包含具超晶格勢壘磁穿隧接面之裝置
US9384812B2 (en) * 2014-01-28 2016-07-05 Qualcomm Incorporated Three-phase GSHE-MTJ non-volatile flip-flop
JP6372203B2 (ja) * 2014-07-07 2018-08-15 株式会社ソシオネクスト データ保持回路および保持データ復元方法
US10049740B2 (en) 2014-08-12 2018-08-14 Japan Science And Technology Agency Memory circuit with a bistable circuit and a non-volatile element
TWI678768B (zh) * 2014-11-20 2019-12-01 日商新力股份有限公司 半導體裝置
US9437298B1 (en) * 2015-03-25 2016-09-06 Intel Corporation Self-storing and self-restoring non-volatile static random access memory
US9576661B2 (en) * 2015-05-19 2017-02-21 Nxp Usa, Inc. Systems and methods for SRAM with backup non-volatile memory that includes MTJ resistive elements
WO2016208407A1 (ja) * 2015-06-24 2016-12-29 ソニー株式会社 半導体装置
CN106558333B (zh) * 2015-09-29 2018-11-09 中国科学院物理研究所 包括环形磁性隧道结的自旋转移力矩磁随机存取存储器
US10923533B2 (en) 2015-10-02 2021-02-16 Sony Corporation Semiconductor device having a volatile element and a plurality of non-volatile elements
CN108475521B (zh) 2016-01-15 2022-07-05 索尼公司 半导体电路、驱动方法和电子设备
US9928182B2 (en) 2016-02-02 2018-03-27 Nxp Usa, Inc. Direct interface between SRAM and non-volatile memory providing space efficiency by matching pitch in both memories
TWI584290B (zh) * 2016-02-04 2017-05-21 新唐科技股份有限公司 非依電性記憶體裝置及其操作方法
US10460805B2 (en) 2016-02-29 2019-10-29 Sony Corporation Semiconductor circuit, method of driving semiconductor circuit, and electronic apparatus
US9722584B1 (en) * 2016-04-20 2017-08-01 National Tsing Hua University Non-volatile latch
JP6753138B2 (ja) 2016-05-16 2020-09-09 ソニー株式会社 半導体回路、駆動方法、および電子機器
US9640256B1 (en) 2016-05-26 2017-05-02 Nxp Usa, Inc. Nonvolatile static random access memory (NVSRAM) system having a static random access memory (SRAM) array and a resistive memory array
CN106251896B (zh) * 2016-07-11 2018-10-23 北京航空航天大学 基于自旋霍尔效应磁隧道结的非易失性锁存单元
CN106297871B (zh) * 2016-07-25 2019-12-03 中电海康集团有限公司 一种自旋力矩转移磁性随机存储器的写电路结构
WO2018088297A1 (ja) * 2016-11-14 2018-05-17 ソニーセミコンダクタソリューションズ株式会社 半導体回路および半導体回路システム
CN108616268B (zh) * 2016-12-13 2022-05-17 中电海康集团有限公司 一种基于磁性隧道结的状态保持电源门控单元
US10325647B2 (en) * 2016-12-21 2019-06-18 Imec Vzw Non-volatile SRAM cell using resistive memory elements
KR102412243B1 (ko) * 2017-01-10 2022-06-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 동작 방법, 전자 부품, 및 전자 기기
JP2019071577A (ja) 2017-10-11 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 半導体回路およびその制御方法
CN107657981A (zh) * 2017-10-20 2018-02-02 中国人民解放军国防科技大学 基于互补极化磁隧道结的非易失sram存储单元及其应用方法
JP7155153B2 (ja) 2017-12-12 2022-10-18 ソニーセミコンダクタソリューションズ株式会社 半導体回路および半導体回路システム
US11074972B2 (en) 2017-12-12 2021-07-27 Sony Semiconductor Solutions Corporation Semiconductor circuit and semiconductor circuit system
CN110544499B (zh) 2018-05-28 2021-07-13 联华电子股份有限公司 静态随机存取存储器结构
US11450369B2 (en) 2018-08-27 2022-09-20 Sony Semiconductor Solutions Corporation Semiconductor circuit and electronic device for storing information
US10872662B2 (en) * 2019-02-19 2020-12-22 Samsung Electronics Co., Ltd 2T2R binary weight cell with high on/off ratio background
CN113892232A (zh) 2019-05-30 2022-01-04 国立研究开发法人科学技术振兴机构 电子电路和双稳态电路
JP2021039808A (ja) 2019-09-03 2021-03-11 ソニーセミコンダクタソリューションズ株式会社 半導体回路および半導体回路システム
US11107530B2 (en) 2019-12-31 2021-08-31 Taiwan Semiconductor Manufacturing Company Limited Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells
CN115053293A (zh) 2020-02-10 2022-09-13 国立研究开发法人科学技术振兴机构 双稳态电路、电子电路、存储器电路和处理装置
CN111585546B (zh) * 2020-04-09 2022-06-07 北京大学 基于阻变存储器的非挥发性锁存器电路及操作方法
US11404424B2 (en) 2020-04-28 2022-08-02 Taiwan Semiconductor Manufacturing Company Limited Static random access memory with magnetic tunnel junction cells
TWI770950B (zh) 2020-04-28 2022-07-11 台灣積體電路製造股份有限公司 記憶體單元、記憶體系統與記憶體單元的操作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1521759A (zh) * 2003-02-14 2004-08-18 力旺电子股份有限公司 使用于存储器单元电路的数据感应方法
CN1530665A (zh) * 2003-03-11 2004-09-22 因芬尼昂技术股份公司 测试动态存储电路之方法及测试电路

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4133149B2 (ja) * 2002-09-12 2008-08-13 株式会社ルネサステクノロジ 半導体記憶装置
EP1603168B1 (en) 2003-03-07 2017-01-11 Japan Science and Technology Agency Field-effect transistor with spin-dependent transmission characteristic with half-metal source and drain
US7079415B2 (en) 2004-06-30 2006-07-18 Stmicroelectronics, Inc. Magnetic random access memory element
JP4231887B2 (ja) * 2006-09-28 2009-03-04 株式会社東芝 不揮発ラッチ回路および不揮発性フリップフロップ回路
US7692954B2 (en) * 2007-03-12 2010-04-06 International Business Machines Corporation Apparatus and method for integrating nonvolatile memory capability within SRAM devices

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1521759A (zh) * 2003-02-14 2004-08-18 力旺电子股份有限公司 使用于存储器单元电路的数据感应方法
CN1530665A (zh) * 2003-03-11 2004-09-22 因芬尼昂技术股份公司 测试动态存储电路之方法及测试电路

Also Published As

Publication number Publication date
US20110273925A1 (en) 2011-11-10
JPWO2009028298A1 (ja) 2010-11-25
JP5170706B2 (ja) 2013-03-27
CN101821810A (zh) 2010-09-01
US8295079B2 (en) 2012-10-23
WO2009028298A1 (ja) 2009-03-05

Similar Documents

Publication Publication Date Title
CN101821810B (zh) 利用电流感应磁化反转mtj的非易失性sram/锁存电路
US7336525B2 (en) Nonvolatile memory for logic circuits
US7221600B2 (en) Arithmetic circuit integrated with a variable resistance memory element
US8243502B2 (en) Nonvolatile latch circuit and logic circuit using the same
JP4231887B2 (ja) 不揮発ラッチ回路および不揮発性フリップフロップ回路
JP5010700B2 (ja) 半導体集積回路
CN102148055B (zh) 使用自旋mos晶体管的非易失性存储器电路
US11087837B2 (en) Circuit cell for a memory device or logic device
CN112599161B (zh) 多阻态自旋电子器件、读写电路及存内布尔逻辑运算器
EP3107105B1 (en) Memory circuit
CN105845173B (zh) 一种基于磁场触发的超晶格相变单元的逻辑门电路
CN104321820A (zh) 具备双稳态电路和非易失性元件的存储电路
CN105097022A (zh) 非挥发性记忆单元以及非挥发性记忆装置
CN110532222A (zh) 一种基于stt-mram的fpga开关单元
WO2014138641A1 (en) Circuit for mixed memory storage and polymorphic logic computing
KR20190007421A (ko) 반도체 회로, 구동 방법 및 전자 장치
CN100449641C (zh) 非易失性存储器单元及其控制方法
CN108701477A (zh) 半导体电路、驱动半导体电路的方法以及电子设备
US20210390997A1 (en) Memory device and method of operating a vcma mtj device
US11074972B2 (en) Semiconductor circuit and semiconductor circuit system
US20200099379A1 (en) Circuits based on magnetoelectric transistor devices
US20170131910A1 (en) Register having non-volatile memory for backing up and restoring volatile memory
Syed et al. Low-power multiple-valued SRAM logic cells using single-electron devices
WO2010007173A1 (en) A new sense amplifier circuit
CN113096702B (zh) 存储电路及其读取方法和恢复方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NATIONAL INSTITUTE OF JAPAN SCIENCE AND TECHNOLOGY

Free format text: FORMER OWNER: TOKYO INST TECH

Effective date: 20150810

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150810

Address after: Saitama Prefecture, Japan

Patentee after: State-run research and development legal person JST

Address before: Tokyo, Japan, Japan

Patentee before: Tokyo Inst Tech