JP5454784B2

JP5454784B2 - 不揮発性記憶素子及びその制御方法

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Publication number: JP5454784B2
Application number: JP2010049389A
Authority: JP
Inventors: 和也中山; 章夫北川
Original assignee: Kanazawa University NUC
Current assignee: Kanazawa University NUC
Priority date: 2010-03-05
Filing date: 2010-03-05
Publication date: 2014-03-26
Anticipated expiration: 2030-03-05
Also published as: JP2011187109A

Description

本発明は、不揮発性記憶素子及びその制御方法に関し、特に、高速動作可能なＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を用いた不揮発性記憶素子及びその制御方法に関する。

従来、揮発性のＳＲＡＭと可変素子とを用いて、高速動作可能で、かつ、電源を遮断した場合であっても値を保持することができる不揮発性の記憶素子の研究及び開発が行われている（例えば、非特許文献１参照）。

非特許文献１には、ＳＲＡＭのメモリセルを構成するインバータ部が有する２つの端子のそれぞれに、可変素子を接続する技術が記載されている。これにより、電源を遮断する前に、インバータ部に保持された値、すなわち、２つの端子の電位によって、可変素子の抵抗値又は容量値を変化させることで、インバータ部に保持された値を２つの可変素子に保持させている。

"Design and Application of Ferroelectric Memory Based Nonvolatile SRAM" IEICE TRANS.ELECTRON., VOL. E87-C, NO. 11 NOVEMBER 2004

しかしながら、上記従来技術によれば、使用時及び製造時における故障率、及び、消費電力を十分に低くすることができないという課題がある。

具体的には、上記従来技術によれば、１つのセルが２個の不揮発な可変素子を有するため、いずれか一方が故障した場合は、他方の可変素子が正常であっても、このセルを利用することはできない。また、２個の可変素子の抵抗値又は電荷量を変化させる必要があるため、消費電力も多く必要となる。

そこで、本発明は、上記課題を解決するためになされたものであって、故障率及び消費電力を充分に低くすることができる不揮発性記憶素子及びその制御方法を提供することを目的とする。

上記課題を解決するため、本発明に係る不揮発性記憶素子は、複数のメモリセルが配列された不揮発性記憶素子であって、前記複数のメモリセルのそれぞれは、第１端子と第２端子とを有するインバータ部と、前記第１端子と第１ビット線との間に配置され、前記第１端子と前記第１ビット線との導通及び非導通を切り替える第１選択スイッチング素子と、前記第２端子と第２ビット線との間に配置され、前記第２端子と前記第２ビット線との導通及び非導通を切り替える第２選択スイッチング素子と、一端が前記第１端子に接続された第１固定抵抗と、前記第１固定抵抗の他端と信号線との間に配置され、前記第１固定抵抗の他端と前記信号線との導通及び非導通を切り替える第１制御スイッチング素子と、一端が前記第２端子に接続され、前記第１固定抵抗より高抵抗又は低抵抗となることが可能な不揮発の可変抵抗と、前記可変抵抗の他端と前記信号線との間に配置され、前記可変抵抗の他端と前記信号線との導通及び非導通を切り替える第２制御スイッチング素子とを備える。

これにより、メモリセルが１つの可変抵抗と１つの固定抵抗とを備えるので、２つの可変抵抗を備えている従来の技術に比べて、故障率及び消費電力を充分に低くすることができる。つまり、本発明に係る不揮発性記憶素子によれば、１個の可変素子で不揮発性記憶素子を実現することができるので、従来の２個の可変素子を備える場合に比べて、素子劣化によりメモリが故障する可能性を低くすることができる。また、２個の可変素子の値を書き換えるよりも、１個の可変素子の値を書き換える方が消費電力も少なくすることができる。

また、前記第２制御スイッチング素子は、ゲートが第１制御線に接続され、ソース及びドレインの一方が前記可変抵抗の他端に接続され、ソース及びドレインの他方が前記信号線に接続されたｎＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、ゲートが第２制御線に接続され、ソース及びドレインの一方が前記可変抵抗の他端に接続され、ソース及びドレインの他方が前記信号線に接続されたｐＭＯＳトランジスタとを備え、前記第１制御線と前記第２制御線とには、互いに異なる極性の電圧が印加されてもよい。

これにより、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを並列接続したスイッチを利用することで、当該スイッチにかかる電圧を少なくすることができ、消費電力を低減することができる。本発明に係る不揮発性記憶素子の構成では、信号線を低電位に設定する場合は、ｎＭＯＳトランジスタをスイッチとして利用するのが好ましく、信号線を高電位に設定する場合は、ｐＭＯＳトランジスタをスイッチとして利用するのが好ましい。したがって、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとを並列接続させ、同時に導通及び非導通を切り替えることで、当該スイッチにかかる電圧を少なくすることができる。

また、前記複数のメモリセルのうち少なくとも１つのメモリセルは、さらに、一端が前記第１固定抵抗に接続された第２固定抵抗と、前記第２固定抵抗の他端と前記信号線との間に配置され、前記第２固定抵抗の他端と前記信号線との導通及び非導通を切り替える第３制御スイッチング素子とを備えてもよい。

これにより、複数の固定抵抗を利用することで、複数の値を保持させることが可能となる。したがって、例えば、全てのメモリセルを、２つの固定抵抗を備えるメモリセルで構成することで、記憶容量を２倍にすることができる。また、複数のメモリセルの２つに１つを、２つの固定抵抗を備えるメモリセルにすることで、メモリセルアレイの面積を小さくすることができる。

また、本発明に係る不揮発性記憶素子の制御方法は、上記の不揮発性記憶素子の制御方法であって、前記第１ビット線と前記第２ビット線とに所定の電圧を印加して、又は、所定の電流を流して、前記第１固定抵抗及び前記可変抵抗に電流を流すことで、前記第１端子と前記第２端子とに異なる電位を発生させる電位発生ステップと、前記インバータ部に接続された電源線に電力を供給する電源投入ステップとを含む。

これにより、可変抵抗の抵抗値と固定抵抗の抵抗値とに応じた電位が第１端子及び第２端子にそれぞれ発生するので、可変抵抗と固定抵抗との抵抗値の大小関係を予め設定しておくことで、電源投入後の第１端子と第２端子との電位の関係を確実に決定することができる。例えば、可変抵抗の抵抗値が固定抵抗の抵抗値より大きい場合は、第２端子の電位が第１端子の電位より大きくなり、可変抵抗の抵抗値が固定抵抗の抵抗値より小さい場合は、第２端子の電位が第１端子の電位より小さくなるので、抵抗値の大小関係をインバータ部に書き込むことができる。

また、前記電位発生ステップでは、前記第１ビット線と前記第２ビット線とに前記所定の電圧を印加し、前記第１選択スイッチング素子と前記第２選択スイッチング素子とを導通させ、前記第１制御スイッチング素子と前記第２制御スイッチング素子とにより前記第１固定抵抗及び前記可変抵抗に流れる電流を制御することで、前記第１端子と前記第２端子とに異なる電位を発生させてもよい。

これにより、制御スイッチング素子を用いて可変抵抗及び固定抵抗に流れる電流量を制御することで、可変抵抗の抵抗値と固定抵抗の抵抗値とに応じた電位が第１端子及び第２端子にそれぞれ発生するので、可変抵抗と固定抵抗との抵抗値の大小関係を予め設定しておくことで、電源投入後の第１端子と第２端子との電位の関係を確実に決定することができる。

また、前記電位発生ステップでは、前記第１ビット線と前記第２ビット線とに前記所定の電流を流し、前記第１選択スイッチング素子と、前記第２選択スイッチング素子と、前記第１制御スイッチング素子と、前記第２制御スイッチング素子とを導通させることで、前記第１端子と前記第２端子とに異なる電位を発生させてもよい。

これにより、可変抵抗の抵抗値と固定抵抗の抵抗値とに応じた電位が第１端子及び第２端子にそれぞれ発生するので、可変抵抗と固定抵抗との抵抗値の大小関係を予め設定しておくことで、電源投入後の第１端子と第２端子との電位の関係を確実に決定することができる。

また、前記電源投入ステップでは、前記第１ビット線と前記第２ビット線とに前記電流を流した状態で、前記電力を投入してもよい。

これにより、可変抵抗及び固定抵抗から、安定的にインバータ部に値を書き込むことができる。

また、前記不揮発性記憶素子の制御方法は、さらに、前記電力を供給後に、前記第２端子の電位が前記第１端子の電位より高い場合に、前記信号線を前記第２端子の電位より低い電位に設定するとともに、前記第２選択スイッチング素子を非導通にし、前記第２制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第１固定抵抗より低抵抗にする初期化ステップを含んでもよい。

これにより、電源遮断時に備えて、予め抵抗値を初期化しておく（低抵抗化しておく）ことができる。

また、上記の不揮発性記憶素子の制御方法であって、前記第２端子の電位が前記第１端子の電位より高い場合に、前記可変抵抗を前記第１固定抵抗より高抵抗にし、前記第２端子の電位が前記第１端子の電位より低い場合に、前記可変抵抗を前記第１固定抵抗より低抵抗にするストアステップを含んでもよい。

これにより、インバータ部の２つの端子に現れる電位差を、可変抵抗と固定抵抗との抵抗値の大小関係として保持させることができる。

また、前記ストアステップでは、前記第２端子の電位が前記第１端子の電位より高い場合に、前記信号線を前記第２端子の電位より低い電位に設定するとともに、前記第２制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第１固定抵抗より高抵抗にしてもよい。

これにより、電流の向き又は大きさによって抵抗値が変化する可変抵抗を用いて、インバータ部の２つの端子に保持された値を、可変抵抗と固定抵抗との抵抗値の大小関係として保持させることができる。

また、前記ストアステップでは、前記第２端子の電位が前記第１端子の電位より高い場合に、前記信号線を前記第２端子の電位より低い電位に、かつ、前記第２ビット線を前記第２端子の電位以上の電位に設定するとともに、前記第２選択スイッチング素子及び前記第２制御スイッチング素子を導通させて、前記可変抵抗に電流を流してもよい。

これにより、ビット線を利用することで電流供給能力を高めることができる。

また、前記ストアステップでは、前記第２端子の電位が前記第１端子の電位より低い場合に、前記信号線を前記第２端子の電位より高い電位に設定するとともに、前記第２制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第１固定抵抗より低抵抗にしてもよい。

また、前記ストアステップでは、前記第２端子の電位が前記第１端子の電位より低い場合に、前記信号線を前記第２端子の電位より高い電位に、かつ、前記第２ビット線を前記第２端子の電位以下の電位に設定するとともに、前記第２選択スイッチング素子及び前記第２制御スイッチング素子を導通させて、前記可変抵抗に電流を流してもよい。

本発明によれば、故障率及び消費電力を充分に低くすることができる。

実施の形態１に係る不揮発性記憶素子の回路構成の一例を示す図である。実施の形態１に係る不揮発性記憶素子のリコール動作を説明するための図である。実施の形態１に係る不揮発性記憶素子のリコール動作を説明するための図である。実施の形態１に係る不揮発性記憶素子の初期化処理（セット動作）の一例を説明するための図である。実施の形態１に係る不揮発性記憶素子のリセット動作の一例を説明するための図である。実施の形態１に係る不揮発性記憶素子のセット動作の一例を説明するための図である。実施の形態１に係る不揮発性記憶素子のセット動作の別の一例を説明するための図である。実施の形態１に係る不揮発性記憶素子のセット動作の別の一例を説明するための図である。実施の形態１に係る不揮発性記憶素子のセット動作の別の一例を説明するための図である。実施の形態２に係る不揮発性記憶素子の回路構成の一例を示す図である。実施の形態３に係る不揮発性記憶素子の回路構成の一例を示す図である。実施の形態３に係る不揮発性記憶素子の抵抗値を最適化する処理を説明するための図である。実施の形態３に係る不揮発性記憶素子の抵抗値を最適化する処理を説明するための図である。実施の形態３に係る不揮発性記憶素子の回路構成の別の一例を示す図である。実施の形態３に係る不揮発性記憶素子のセルの配置の一例を示す模式図である。実施の形態３に係る不揮発性記憶素子のセルの配置の一例を示す模式図である。

以下、本発明に係る不揮発性記憶素子及びその制御方法について、実施の形態に基づいて詳細に説明する。

（実施の形態１）
実施の形態１に係る不揮発性記憶素子は、複数のメモリセルが配列された不揮発性記憶素子であって、複数のメモリセルのそれぞれは、第１端子と第２端子とを有するインバータ部と、第１端子と第１ビット線との導通及び非導通を切り替える第１選択スイッチング素子と、第２端子と第２ビット線との間に配置され、第２端子と第２ビット線との導通及び非導通を切り替える第２選択スイッチング素子と、一端が第１端子に接続された固定抵抗と、固定抵抗の他端と信号線との間に配置され、固定抵抗の他端と信号線との導通及び非導通を切り替える第１制御スイッチング素子と、一端が第２端子に接続され、第１固定抵抗より高抵抗又は低抵抗となることが可能な可変抵抗と、可変抵抗の他端と信号線との間に配置され、可変抵抗の他端と信号線との導通及び非導通を切り替える第２制御スイッチング素子とを備えることを特徴とする。つまり、インバータ部が有する２つの端子の一方には固定抵抗が接続され、他方には可変抵抗が接続され、可変抵抗の抵抗値を変化させることで、電源が遮断された場合でも、インバータ部に保持させた値を保持することを特徴する。

図１は、実施の形態１に係る不揮発性記憶素子１００の回路構成の一例を示す図である。なお、実施の形態１に係る不揮発性記憶素子１００は、複数のメモリセルが二次元状に配列されて構成されており、図１は、当該複数のメモリセルのうちの１つのメモリセルを示している。

１つのメモリセルは、図１に示すように、インバータ部１１０と、選択トランジスタ１２０及び１２１と、制御トランジスタ１２２及び１２３と、固定抵抗１３０と、可変抵抗１３１とを備える。

インバータ部１１０は、第１端子（端子Ａ）と第２端子（端子Ｂ）とを備え、端子Ａと端子Ｂとに現れる電位差によって、１ビットの値を記憶する。インバータ部１１０は、例えば、図１に示すように、ｐＭＯＳトランジスタ１１１及び１１３と、ｎＭＯＳトランジスタ１１２及び１１４とを備える。つまり、インバータ部１１０は、ｐＭＯＳトランジスタ１１１及びｎＭＯＳトランジスタ１１２から構成されるＣＭＯＳインバータと、ｐＭＯＳトランジスタ１１３及びｎＭＯＳトランジスタ１１４から構成されるＣＭＯＳインバータとの２つのＣＭＯＳインバータが接続されて構成されている。

具体的には、ｐＭＯＳトランジスタ１１１のゲートとｎＭＯＳトランジスタ１１２のゲートとは、端子Ｂに接続されている。ｐＭＯＳトランジスタ１１１のソースは、電源線１４２に接続されている。また、ｐＭＯＳトランジスタ１１１のドレインは、端子Ａと、ｎＭＯＳトランジスタ１１２のドレインとに接続されている。ｎＭＯＳトランジスタ１１２のソースは、接地されている。

また、ｐＭＯＳトランジスタ１１３のゲートとｎＭＯＳトランジスタ１１４のゲートとは、端子Ａに接続されている。ｐＭＯＳトランジスタ１１３のソースは、電源線１４２に接続されている。また、ｐＭＯＳトランジスタ１１３のドレインは、端子Ｂと、ｎＭＯＳトランジスタ１１４のドレインとに接続されている。ｎＭＯＳトランジスタ１１４のソースは、接地されている。

選択トランジスタ１２０は、第１選択スイッチング素子の一例であって、値の書き込み又は読み出しの際に、メモリセルを選択するためのスイッチング素子の一例である。選択トランジスタ１２０は、端子Ａとビット線１４０との間に配置され、ビット線１４０と端子Ａとの導通及び非導通を切り替える。すなわち、選択トランジスタ１２０は、ビット線１４０と端子Ａとを電気的に接続又は遮断する。

例えば、選択トランジスタ１２０は、ｎＭＯＳトランジスタであり、選択トランジスタ１２０のゲートは、ワード線１４３に接続されている。また、選択トランジスタ１２０のソース及びドレインの一方は、ビット線１４０に接続されており、他方は、端子Ａに接続されている。

選択トランジスタ１２１は、第２選択スイッチング素子の一例であって、値の書き込み又は読み出しの際に、メモリセルを選択するためのスイッチング素子の一例である。選択トランジスタ１２１は、端子Ｂとビット線１４１との間に配置され、ビット線１４１と端子Ｂとの導通及び非導通を切り替える。

例えば、選択トランジスタ１２１は、ｎＭＯＳトランジスタであり、選択トランジスタ１２１のゲートは、ワード線１４３に接続されている。また、選択トランジスタ１２１のソース及びドレインの一方は、ビット線１４１に接続されており、他方は、端子Ｂに接続されている。

制御トランジスタ１２２は、第１制御スイッチング素子の一例であって、固定抵抗１３０に電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ１２２は、固定抵抗１３０と信号線１４４との間に配置され、固定抵抗１３０と信号線１４４との導通及び非導通を切り替える。

例えば、制御トランジスタ１２２は、ｎＭＯＳトランジスタであり、制御トランジスタ１２２のゲートは、制御線１４５に接続されている。また、制御トランジスタ１２２のソース及びドレインの一方は、固定抵抗１３０に接続されており、他方は、信号線１４４に接続されている。

制御トランジスタ１２３は、第２制御スイッチング素子の一例であって、可変抵抗１３１に電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ１２３は、可変抵抗１３１と信号線１４４との間に配置され、可変抵抗１３１と信号線１４４との導通及び非導通を切り替える。

例えば、制御トランジスタ１２３は、ｎＭＯＳトランジスタであり、制御トランジスタ１２３のゲートは、制御線１４５に接続されている。また、制御トランジスタ１２３のソース及びドレインの一方は、可変抵抗１３１に接続されており、他方は、信号線１４４に接続されている。

固定抵抗１３０は、予め定められた一定の抵抗値を有する。固定抵抗１３０の一端は、端子Ａに接続され、他端は、制御トランジスタ１２２のソース及びドレインの一方に接続されている。

可変抵抗１３１は、固定抵抗１３０より高抵抗又は低抵抗となることが可能である不揮発の可変抵抗である。なお、不揮発の可変抵抗とは、電力が供給されていなくても、抵抗状態を維持することが可能な抵抗のことである。可変抵抗１３１の一端は、端子Ｂに接続され、他端は、制御トランジスタ１２３のソース及びドレインの一方に接続されている。

例えば、可変抵抗１３１は、相変化型抵抗素子であり、具体的には、カルコゲナイド半導体から構成される。なお、カルコゲナイド半導体は、カルコゲン元素（Ｓ（硫黄）、Ｓｅ（セレン）、Ｔｅ（テルル）など）を含む非晶質半導体である。カルコゲナイド半導体は、高抵抗状態で数１００ｋΩとなり、低抵抗状態で数１００〜数ｋΩとなる。

可変抵抗１３１がカルコゲナイド半導体から構成される場合、高電流（例えば、１００μＡ）を流すことで、可変抵抗１３１は高抵抗状態に遷移し、低電流（例えば、５０μＡ）を流すことで、可変抵抗１３１は低抵抗状態に遷移する。なお、後述するように、可変抵抗１３１を高抵抗状態にすることをリセット動作と呼び、可変抵抗１３１を低抵抗状態にすることをセット動作と呼ぶ。

また、可変抵抗１３１は、流れる電流の向き、すなわち、印加する電圧の極性に応じて高抵抗状態と低抵抗状態とが遷移する酸化物、又は、磁気抵抗変化素子などを用いてもよい。

以上の構成により、実施の形態１に係る不揮発性記憶素子１００は、電源が投入されている期間では、インバータ部１１０を利用して高速に値の読み書き（ＳＲＡＭ動作）を実行することができるとともに、電源が遮断されている期間では、固定抵抗１３０及び可変抵抗１３１を利用して値を保持させることができる。

なお、ビット線１４０及び１４１、電源線１４２、ワード線１４３、信号線１４４、並びに、制御線１４５は、メモリセルの並ぶ方向（縦及び横方向）にそれぞれ配置されている。各線には、それぞれ電圧源又は電流源などを有する制御部（図示せず）が接続されている。

続いて、実施の形態１に係る不揮発性記憶素子１００の動作について説明する。なお、実施の形態１に係る不揮発性記憶素子１００の動作は、大きく分けて、（１）リコール動作、（２）ＳＲＡＭ動作、及び、（３）ストア動作の３つの動作がある。以下では、これらの動作について順に説明する。

（１．リコール動作）
まず、リコール動作について説明する。

リコール動作とは、電源が遮断されている期間に不揮発性メモリ部に保持されていた値を、電源投入時にインバータ部１１０に書き込む動作のことである。なお、不揮発性メモリ部は、固定抵抗１３０及び可変抵抗１３１のことである。具体的には、固定抵抗１３０の抵抗値と可変抵抗１３１の抵抗値との大小の関係により、不揮発性メモリ部は、電源が遮断されている期間においても、値を保持している。

電源が遮断されている期間では、ビット線１４０及び１４１、電源線１４２、ワード線１４３、信号線１４４、並びに、制御線１４５は、全てＬｏｗレベル（例えば、電位０）に設定されている。

まず、図２Ａに示すように、ビット線１４０及び１４１に定電圧を印加し、ワード線１４３をＨｉｇｈレベルに設定することで、選択トランジスタ１２０及び１２１を導通させ、かつ、制御線１４５を所定の電位に設定することで、制御トランジスタ１２２及び１２３を流れる電流、すなわち、可変抵抗１３１及び固定抵抗１３０に流れる電流を制御する。例えば、ビット線１４０及び１４１には１〜３Ｖの低電圧を印加し、ワード線１４３及び制御線１４５には、０．４〜１．０Ｖの電圧を印加する。つまり、ビット線１４０及び１４１に印加する電圧を固定した場合であっても、制御線１４５に印加する電圧を制御することにより、固定抵抗１３０及び可変抵抗１３１に流れる電流を制御することができる。なお、後述するストア動作及び初期化動作についても同様である。

なお、実施の形態の記載において、スイッチング素子の導通とは、線形領域での動作も含んでいる。これにより、スイッチング素子によって流れる電流量を制御することができる。

また、ビット線１４０及び１４１に定電流を流し、ワード線１４３及び制御線１４５をＨｉｇｈレベルに設定することで、選択トランジスタ１２０及び１２１、並びに、制御トランジスタ１２２及び１２３を導通させてもよい。例えば、ビット線１４０及び１４１には、０．０５〜０．２μＡの定電流を流し、ワード線１４３及び制御線１４５には、０．４〜１．０Ｖの電圧を印加する。なお、上記の値はあくまで一例であり、素子サイズなどによって適宜変更してもよい。

言い換えると、ビット線１４０と固定抵抗１３０の一端（すなわち、端子Ａ）とを導通させ、さらに、固定抵抗１３０の他端と信号線１４４とを導通させる。同様に、ビット線１４１と可変抵抗１３１の一端（すなわち、端子Ｂ）とを導通させ、さらに、可変抵抗１３１の他端と信号線１４４とを導通させる。なお、このとき、信号線１４４は、Ｌｏｗレベルに設定されたままである。

これにより、図２Ａに示すように、ビット線１４０を流れる電流は、固定抵抗１３０を通って信号線１４４に流れ、ビット線１４１を流れる電流は、可変抵抗１３１を通って信号線１４４に流れる。ビット線１４０とビット線１４１とに同じ大きさの定電流を流すことで、端子Ａと端子Ｂとにはそれぞれ、固定抵抗１３０の抵抗値及び可変抵抗１３１の抵抗値に応じた電位が発生する。

例えば、図２Ａに示すように、可変抵抗１３１が高抵抗状態である場合、すなわち、固定抵抗１３０の抵抗値Ｒｒｅｆが可変抵抗１３１の抵抗値Ｒｃｈより小さい場合、端子Ａに発生する電位Ｖａは、端子Ｂに発生する電位Ｖｂより小さくなる。逆に、固定抵抗１３０の抵抗値Ｒｒｅｆが可変抵抗１３１の抵抗値Ｒｃｈより大きい場合は、端子Ａに発生する電位Ｖａは、端子Ｂに発生する電位Ｖｂより大きくなる。

このようにして、端子Ａと端子Ｂとには、固定抵抗１３０と可変抵抗１３１との抵抗値の差に応じた電位差が生じる。つまり、端子Ａと端子Ｂとにはそれぞれ、固定抵抗１３０と可変抵抗１３１との抵抗値の差に応じて、互いに異なる電位が発生する。

そして、電位差が生じた時点で、図２Ｂに示すように、電源線１４２に電力を供給（電源を投入）するとともに、選択トランジスタ１２０及び１２１、並びに、制御トランジスタ１２２及び１２３を非導通にする。例えば、電源線１４２には、Ｖｄｄ（＞０Ｖ）を印加し、ワード線１４３及び制御線１４５に、０Ｖの電圧を印加することで、各トランジスタを導通させる。

なお、ビット線１４０及び１４１に電流を流した状態で電源を投入することにより、端子Ａと端子Ｂとの電位差を安定させることができる。

これにより、例えば、Ｖａ＜Ｖｂの場合、端子Ｂにゲートが接続されたｎＭＯＳトランジスタ１１２が導通し、端子Ａが接地され、これに伴い、端子Ａにゲートが接続されたｐＭＯＳトランジスタ１１３が導通し、端子ＢがＶｄｄに設定される。

以上のようにして、不揮発性メモリ部に保持されていた値、すなわち、固定抵抗１３０と可変抵抗１３１との抵抗値の大小関係をインバータ部１１０に書き込むことができ、すなわち、リコール動作を行うことができる。

これにより、実施の形態１に係る不揮発性記憶素子１００によれば、リコール時のマージンが大きく、また、設計時におけるマージンの見積もりも容易であるという効果を奏する。なぜなら、可変抵抗を１つしか用いていないため、可変抵抗を２つ用いた場合に比べ、素子のバラツキがあったとしても安定な動作が可能となる。

（２．ＳＲＡＭ動作）
次に、ＳＲＡＭ動作について説明する。

ＳＲＡＭ動作は、インバータ部１１０を利用して値の読み書きを行う動作である。電源を投入後、メモリセルに値の読み書きを行う際は、固定抵抗１３０及び可変抵抗１３１は、値の書き込み処理に寄与しない。

具体的には、制御線１４５に０Ｖの電圧を印加することで、制御トランジスタ１２２及び１２３を非導通にする。これにより、選択トランジスタ１２０及び１２１が導通した場合であっても、固定抵抗１３０及び可変抵抗１３１に電流は流れない。このため、固定抵抗１３０及び可変抵抗１３１は、インバータ部１１０の動作に影響を与えることはない。したがって、実施の形態１に係る不揮発性記憶素子１００は、従来のＳＲＡＭと同様の動作を実現することができる。

（３．ストア動作）
次に、ストア動作について説明する。

ストア動作は、電源を遮断する前に、インバータ部１１０に保持されている値を不揮発性メモリ部に保持させる動作のことである。具体的には、固定抵抗１３０の抵抗値と可変抵抗１３１の抵抗値との大小関係を変化させることにより、不揮発性メモリ部に値を保持させる。

具体的には、端子Ｂの電位が端子Ａの電位より高い場合には、可変抵抗１３１を固定抵抗１３０より高抵抗にし、端子Ｂの電位が端子Ａの電位より低い場合には、可変抵抗１３１を固定抵抗１３０より低抵抗にする。具体的な動作について、以下に示す。

まず、リコール動作が終了した後、可変抵抗１３１を低抵抗化する（初期化動作）。なお、ここでは、リコール動作時に可変抵抗１３１が接続されている端子Ｂの電位が高電位（Ｈｉｇｈ）になっている場合、つまり、リコール動作の終了時点において、可変抵抗１３１が高抵抗状態である場合について説明する。

図３に示すように、信号線１４４を端子Ｂの電位より低い電位に設定するとともに、選択トランジスタ１２１を非導通にし、かつ、制御トランジスタ１２３を導通させることで、端子Ｂから可変抵抗１３１を通って信号線１４４に電流が流れる。具体的には、信号線１４４に低電圧（例えば、０Ｖ）を印加し、ワード線１４３をＬｏｗレベル（低電位）に設定し、制御線１４５をＨｉｇｈレベル（高電位）に設定することで、選択トランジスタ１２１を非導通にし、かつ、制御トランジスタ１２３を導通させることができる。このとき、可変抵抗１３１は高抵抗状態にあるため、可変抵抗１３１には低電流が流れる。したがって、可変抵抗１３１は、低抵抗状態になる。

なお、可変抵抗１３１に流れる電流量は、制御トランジスタ１２３のゲートに印加する電圧値、すなわち、制御線１４５に設定される電位によって制御することができる。例えば、可変抵抗１３１に大きな電流を流す場合は、制御トランジスタ１２３のゲートに大きな電圧を印加すればよい。逆に、可変抵抗１３１に小さな電流を流す場合は、制御トランジスタ１２３のゲートに小さな電圧を印加すればよい。

以上のようにして、初期化処理（ここでは、セット動作）が実行される。なお、リコール動作時に端子Ｂの電位が低電位（Ｌｏｗ）になっている場合、つまり、リコール動作時には可変抵抗１３１が低抵抗状態である場合は、初期化処理を行う必要はない。

次に、電源を遮断する前にインバータ部１１０に保持されていた値を不揮発性メモリ部に保持させる。まず、端子Ｂが端子Ａより高電位になっている場合について説明する。

図４に示すように、信号線１４４を端子Ｂの電位より低い電位に設定するとともに、選択トランジスタ１２１を非導通にし、かつ、制御トランジスタ１２３を導通させることで、端子Ｂから可変抵抗１３１を通って信号線１４４に電流が流れる。具体的には、信号線１４４に低電圧（例えば、０Ｖ）を印加し、ワード線１４３をＬｏｗレベルに設定し、制御線１４５をＨｉｇｈレベルに設定することで、選択トランジスタ１２１を非導通にし、かつ、制御トランジスタ１２３を導通させることができる。このとき、可変抵抗１３１は初期化されており、低抵抗状態にあるため、可変抵抗１３１には、高電流が流れる。したがって、可変抵抗１３１は高抵抗状態になる。

これにより、インバータ部１１０に保持されていた値、すなわち、端子Ｂが高電位であったことを、可変抵抗１３１の抵抗値に反映させることで、不揮発性メモリ部に保持させることができる。すなわち、ストア動作が完了する。なお、可変抵抗１３１が高抵抗状態であれば、上述したように、リコール時にビット線１４１から電流を流すことで、端子Ｂの電位を端子Ａの電位より大きくすることができ、ストア動作前の状態に戻すことができる。

また、端子Ｂが端子Ａより低電位になっている場合は、既に初期化処理により、可変抵抗１３１が低抵抗状態になっているので、ストア動作は必要ではない。

以上のようにして、ストア動作（リセット動作）が実行される。つまり、可変抵抗１３１が接続されている端子Ｂの電位が高電位である場合は、可変抵抗１３１の抵抗値を固定抵抗１３０より高抵抗にする。また、端子Ｂの電位が低電位である場合は、可変抵抗１３１の抵抗値を固定抵抗１３０より低抵抗にする。

なお、初期化処理は、リコール直後に実行されることが望ましいが、ストア動作の直前に行ってもよい。

また、ストア動作は、以下のように実行してもよい。

例えば、可変抵抗１３１が相変化型抵抗素子のように、電流量に応じて抵抗値が変化するのではなく、流れる電流の向き（あるいは、印加する電圧の極性）によって抵抗値が変化する酸化物、又は、磁気抵抗変化素子などを用いた場合は、以下に示す方法で、高抵抗化（リセット動作）及び低抵抗化（セット動作）を実行することができる。

なお、可変抵抗１３１は、端子Ｂから信号線１４４に電流が流れた場合に高抵抗化され、信号線１４４から端子Ｂに電流が流れた場合に低抵抗化されるものとする。

端子Ｂが高電位（Ｈｉｇｈ）である場合は、電源を遮断する前に、可変抵抗１３１を高抵抗化する必要がある。具体的には、図４に示すように、信号線１４４を端子Ｂの電位より低い電位に設定する（例えば、信号線１４４に０Ｖを印加する）とともに、選択トランジスタ１２１を非導通にし、かつ、制御トランジスタ１２３を導通させることで、端子Ｂから可変抵抗１３１を通って信号線１４４に電流が流れる。したがって、可変抵抗１３１は高抵抗化される。

一方で、端子Ｂが低電位（Ｌｏｗ）である場合は、電源を遮断する前に、可変抵抗１３１を低抵抗化する必要がある。具体的には、図５に示すように、信号線１４４を端子Ｂの電位より高い電位に設定する（例えば、信号線１４４にＶｄｄを印加する）とともに、選択トランジスタ１２１を非導通にし、かつ、制御トランジスタ１２３を導通させることで、信号線１４４から可変抵抗１３１を通って端子Ｂに電流が流れる。したがって、可変抵抗１３１は低抵抗化される。

なお、可変抵抗１３１が相変化型抵抗素子のように、流れる電流の大きさに応じて抵抗値が変化する場合は、信号線１４４に印加する電圧値を調整することで、リセット動作とセット動作とを実行する。例えば、セット時には、可変抵抗１３１に低電流が流れるように信号線１４４に印加する電圧を低く設定する。さらに、信号線１４４の電圧を固定し（例えば、Ｖｄｄ）、制御線１４５の電位を制御して、可変抵抗１３１に流れる電流を制御しても良い。

また、ストア動作の変形例として、以下のように実行することもできる。

まず、図６Ａに示すように、インバータ部１１０に保持されている値を読み出す。なお、図６Ａには、端子Ａが低電位であり、端子Ｂが高電位である場合について示す。

具体的には、ワード線１４３をＨｉｇｈレベルに設定することで、端子Ａとビット線１４０とを導通させるとともに、端子Ｂとビット線１４１とを導通させることで、ビット線１４０及び１４１を介して端子Ａ及び端子Ｂの電位を読み出す。端子Ａ及び端子Ｂの電位を読み出すことで、端子Ｂが高電位であることが分かるので、可変抵抗１３１を高抵抗化する必要がある（リセット動作を行う）と判定する。

したがって、次に、可変抵抗１３１のリセット動作を実行する。具体的には、図６Ｂに示すように、信号線１４４を端子Ｂより低い電位に設定するとともに、制御線１４５を高電位に設定することで、端子Ｂから可変抵抗１３１を通って信号線１４４に電流を流す。このとき、選択トランジスタ１２１は導通状態であるため、ビット線１４１を端子Ｂの電位以上の電位に設定することで、ビット線１４１からも可変抵抗１３１に電流を流すことができる。

また、インバータ部１１０に保持されている値を読み出した結果、端子Ｂが低電位であった場合は、可変抵抗１３１のセット動作、すなわち、低抵抗化が必要である。具体的には、図６Ｃに示すように、信号線１４４を端子Ｂより高い電位に設定するとともに、制御線１４５も高電位に設定することで、信号線１４４から可変抵抗１３１を通って端子Ｂに電流を流す。このとき、選択トランジスタ１２１は導通状態であるため、ビット線１４１を端子Ｂの電位以下の電位に設定することで、ビット線１４１への電流を流すことができる。

通常、抵抗変化型素子の書き換えには大きな電流が必要とされるので、上記のストア動作では、ビット線１４１からの電流も利用することができるので、より大きな電流を流すことが可能となる。つまり、不揮発性記憶素子１００の電流駆動能力を向上させることができる。

以上のように、実施の形態１に係る不揮発性記憶素子１００は、インバータ部１１０の第１端子（端子Ａ）に固定抵抗１３０を接続し、第２端子（端子Ｂ）に可変抵抗１３１を接続する。インバータ部１１０の端子Ａと端子Ｂとの電位差を、可変抵抗１３１と固定抵抗１３０との抵抗値の大小関係に反映させることで、インバータ部１１０の電源を遮断した場合であっても、実施の形態１に係る不揮発性記憶素子１００は、値を保持することができる。

また、インバータ部１１０の電源を投入する際は、可変抵抗１３１と固定抵抗１３０とにそれぞれ定電流を流すことで、可変抵抗１３１と固定抵抗１３０との抵抗値の差が、端子Ａと端子Ｂとの電位差となって現れる。これにより、可変抵抗１３１と固定抵抗１３０との抵抗値の大小関係として記憶させておいた値をインバータ部１１０に戻すことができる。

実施の形態１に係る不揮発性記憶素子１００によれば、１つのメモリセルが備える可変素子は１つだけであるので、従来のように２つの可変素子を備える場合に比べて、故障率及び消費電力をより低減することができる。例えば、素子劣化を起こしうる可変素子の個数が従来の半分であるので、故障率を低減することができる。また、従来のように２つの可変素子の値を書き換える場合に比べて、１つの可変素子の値を書き換えるだけでよいので、書き換えに必要な消費電力を低減することができる。

（実施の形態２）
実施の形態２に係る不揮発性記憶素子は、可変抵抗に直列に接続される制御スイッチング素子が、互いに並列接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタとを備えることを特徴とする。

図７は、実施の形態２に係る不揮発性記憶素子２００の回路構成の一例を示す図である。なお、実施の形態２に係る不揮発性記憶素子２００は、実施の形態１と同様に、複数のメモリセルが二次元状に配列されて構成されており、図７は、当該複数のメモリセルのうちの１つのメモリセルを示している。

実施の形態２に係る不揮発性記憶素子２００のメモリセルは、図１に示す実施の形態１に係る不揮発性記憶素子１００のメモリセルに比べて、さらに、制御トランジスタ２２４を備える点が異なっている。以下では、実施の形態１と同じ点は説明を省略し、異なる点を中心に説明する。

制御トランジスタ２２４は、可変抵抗１３１に電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ２２４は、可変抵抗１３１と信号線１４４との間に配置され、可変抵抗１３１と信号線１４４との導通及び非導通を切り替える。

例えば、制御トランジスタ２２４は、ｐＭＯＳトランジスタであり、制御トランジスタ２２４のゲートは、制御線２４６に接続されている。また、制御トランジスタ２２４のソース及びドレインの一方は、可変抵抗１３１に接続されており、他方は、信号線１４４に接続されている。

また、制御線２４６と制御線１４５とには、互いに異なる極性の電圧が印加される。これにより、制御トランジスタ１２３と制御トランジスタ２２４とは、同時に導通と非導通とが切り替わる。

このように、制御トランジスタ２２４は、制御トランジスタ１２３と並列に接続されており、制御トランジスタ１２３とともに、本発明に係る第２制御スイッチング素子の一例を構成する。

以上の構成により、特に図７に示すように、可変抵抗１３１の低抵抗化（セット動作）を行う場合、信号線１４４を高電位に設定することで、ｎＭＯＳトランジスタである制御トランジスタ１２３とｐＭＯＳトランジスタである制御トランジスタ２２４とにかかる電圧を、ｎＭＯＳトランジスタである制御トランジスタ１２３だけの場合に比べて低下させることができる。

なお、信号線１４４を低電位に設定する場合は、ｎＭＯＳトランジスタをスイッチとして利用するのが好ましく、信号線１４４を高電位に設定する場合は、ｐＭＯＳトランジスタをスイッチとして利用するのが好ましい。したがって、ｎＭＯＳトランジスタである制御トランジスタ１２３とｐＭＯＳトランジスタである制御トランジスタ２２４とを並列接続し、同時に導通及び非導通を切り替えることで、信号線１４４を低電位に設定する場合だけでなく、高電位に設定する場合においても、制御トランジスタ１２３及び２２４に係る電圧を低下させることができる。

以上のことから、実施の形態２に係る不揮発性記憶素子２００によれば、信号線１４４に印加する電圧が同じであっても、より大きな電圧を可変抵抗１３１に印加する（より大きな電流を流す）ことが可能となるので、消費電力を低減することができる。

（実施の形態３）
実施の形態３に係る不揮発性記憶素子は、複数の固定抵抗を備え、その抵抗値の違いにより、複数ビットの値を保持することを特徴とする。

図８は、実施の形態３に係る不揮発性記憶素子３００の回路構成の一例を示す図である。なお、実施の形態３に係る不揮発性記憶素子３００は、実施の形態１と同様に、複数のメモリセルが二次元状に配列されて構成されており、図８は、当該複数のメモリセルのうち１つのメモリセルを示している。

実施の形態３に係る不揮発性記憶素子３００のメモリセルは、図１に示す実施の形態１に係る不揮発性記憶素子１００のメモリセルに比べて、さらに、制御トランジスタ３２２ａ及び３２２ｂと、固定抵抗３３０ａ及び３３０ｂとを備える点が異なっている。以下では、実施の形態１と同じ点は説明を省略し、異なる点を中心に説明する。

制御トランジスタ３２２ａ及び３２２ｂは、第３制御スイッチング素子の一例である。

制御トランジスタ３２２ａは、固定抵抗３３０ａに電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ３２２ａは、固定抵抗３３０ａと信号線１４４との間に配置され、固定抵抗３３０ａと信号線１４４との導通及び非導通を切り替える。

例えば、制御トランジスタ３２２ａは、ｎＭＯＳトランジスタであり、制御トランジスタ３２２ａのゲートは、制御線３４５ａに接続されている。また、制御トランジスタ３２２ａのソース及びドレインの一方は、固定抵抗３３０ａに接続されており、他方は、信号線１４４に接続されている。

制御トランジスタ３２２ｂは、固定抵抗３３０ｂに電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ３２２ｂは、固定抵抗３３０ｂと信号線１４４との間に配置され、固定抵抗３３０ｂと信号線１４４との導通及び非導通を切り替える。

例えば、制御トランジスタ３２２ｂは、ｎＭＯＳトランジスタであり、制御トランジスタ３２２ｂのゲートは、制御線３４５ｂに接続されている。また、制御トランジスタ３２２ｂのソース及びドレインの一方は、固定抵抗３３０ｂに接続されており、他方は、信号線１４４に接続されている。

なお、可変抵抗１３１に接続される制御トランジスタ１２３のゲートは、制御線１４５に接続され、固定抵抗１３０に接続される制御トランジスタ１２２のゲートは、制御線３４５に接続されている。このように、制御トランジスタ１２３、１２２、３２２ａ及び３２２ｂのゲートはそれぞれ異なる制御線に接続されているので、制御トランジスタ１２３、１２２、３２２ａ及び３２２ｂをそれぞれ独立して導通及び非導通を切り替えることができる。

固定抵抗３３０ａ及び３３０ｂはそれぞれ、第２固定抵抗の一例であり、一端が端子Ａに接続されている。固定抵抗３３０ａの他端は、制御トランジスタ３２２ａのソース又はドレインに接続され、固定抵抗３３０ｂの他端は、制御トランジスタ３２２ｂのソース又はドレインに接続されている。

なお、固定抵抗１３０、３３０ａ及び３３０ｂの抵抗値は、互いに異なっていることが望ましい。制御トランジスタ１２２、３２２ａ及び３２２ｂの導通及び非導通を切り替えることで、固定抵抗１３０、３３０ａ及び３３０ｂの合成抵抗の抵抗値は最大で８種類の抵抗値（全てが開放されている場合も含む）をとることができる。

したがって、図８に示すメモリセルは、合成抵抗の抵抗値に応じて８種類の値（３ビット）を保持させることができる。つまり、当該メモリセルは、インバータ部１１０の３つ分の値を保持させることができる。したがって、例えば、実施の形態３に係る不揮発性記憶素子３００を構成するメモリセルの３つに１つを、上記の図８に示す３ビット保持可能なメモリセルにすることで、メモリセルアレイのサイズを縮小することができる。

以下では、端子Ａに接続される固定抵抗の値を最適化する処理について説明する。なお、簡単のため、端子Ａには２つの固定抵抗が接続されている場合について説明する。

図９Ａ及び図９Ｂは、固定抵抗の最適化を説明するための図である。ここでは、２つの固定抵抗の一方の抵抗値をＲａ、他方の抵抗値をＲｂとする。図９Ａ及び図９Ｂには、固定抵抗の一方の抵抗値Ｒａ＝１００とした場合の他方の固定抵抗の抵抗値Ｒｂと、２つの抵抗の合成抵抗（並列）Ｒａ//Ｒｂとについて示している。

２つの固定抵抗の場合は、０、Ｒａ、Ｒｂ、及びＲａ//Ｒｂの４種類の抵抗値が考えられる。メモリセルの誤動作を防止するためには、これら４種類の抵抗値が互いに充分に異なっていることが望ましい。具体的には、図９Ａに示すように、Ｒａ−Ｒｂ＝Ｒｂ−Ｒａ//Ｒｂとなるように、あるいは、図９Ｂに示すように、Ｒｂ−Ｒａ//Ｒｂ＝Ｒａ//Ｒｂとなるように、Ｒａ及びＲｂを決定する。

Ｒａ−Ｒｂ＝Ｒｂ−Ｒａ//Ｒｂを解くと、Ｒｂ＝０．６２Ｒａが得られ、Ｒｂ−Ｒａ//Ｒｂ＝Ｒａ//Ｒｂを解くと、Ｒｂ＝０．７１Ｒａが得られる。したがって、０．６７Ｒａ≦Ｒｂ≦０．７１Ｒａの範囲を満たすように、Ｒａ及びＲｂの値を決定すればよい。なお、ここでは、メモリセルに含まれるトランジスタ及び配線などの影響を無視して計算を行ったが、これらの影響を考慮に入れることが望ましい。

なお、実施の形態３では、図８に示すように、複数の固定抵抗が並列接続されている回路構成について説明したが、図１０に示すように、複数の固定抵抗が直列接続されていてもよい。

図１０は、実施の形態３に係る不揮発性記憶素子の回路構成の別の一例を示す図である。なお、実施の形態３の変形例に係る不揮発性記憶素子４００は、実施の形態１と同様に、複数のメモリセルが二次元状に配列されて構成されており、図１０は、当該複数のメモリセルのうち１つのメモリセルを示している。

実施の形態３の変形例に係る不揮発性記憶素子４００のメモリセルは、図１に示す実施の形態１に係る不揮発性記憶素子１００のメモリセルに比べて、さらに、制御トランジスタ４２２ａ及び４２２ｂと、固定抵抗４３０ａ及び４３０ｂとを備える点が異なっている。以下では、実施の形態１と同じ点は説明を省略し、異なる点を中心に説明する。

制御トランジスタ４２２ａ及び４２２ｂは、第３制御スイッチング素子の一例である。

制御トランジスタ４２２ａは、固定抵抗４３０ａに電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ４２２ａは、固定抵抗４３０ａと信号線１４４との間に配置され、固定抵抗４３０ａと信号線１４４との導通及び非導通を切り替える。

例えば、制御トランジスタ４２２ａは、ｎＭＯＳトランジスタであり、制御トランジスタ４２２ａのゲートは、制御線４４５ａに接続されている。また、制御トランジスタ４２２ａのソース及びドレインの一方は、固定抵抗４３０ａに接続されており、他方は、信号線１４４に接続されている。

制御トランジスタ４２２ｂは、固定抵抗４３０ｂに電流を流すか否かを選択するためのスイッチング素子の一例である。制御トランジスタ４２２ｂは、固定抵抗４３０ｂと信号線１４４との間に配置され、固定抵抗４３０ｂと信号線１４４との導通及び非導通を切り替える。

例えば、制御トランジスタ４２２ｂは、ｎＭＯＳトランジスタであり、制御トランジスタ４２２ｂのゲートは、制御線４４５ｂに接続されている。また、制御トランジスタ４２２ｂのソース及びドレインの一方は、固定抵抗４３０ｂに接続されており、他方は、信号線１４４に接続されている。

固定抵抗４３０ａは、第２固定抵抗の一例であり、一端が固定抵抗１３０の他端、すなわち、固定抵抗１３０と制御トランジスタ１２２のソース及びドレインの一方との接続点に接続されている。固定抵抗４３０ａの他端は、制御トランジスタ４２２ａのソース及びドレインに接続されている。

固定抵抗４３０ｂは、一端が固定抵抗４３０ａの他端、すなわち、固定抵抗４３０ａと制御トランジスタ４２２ａのソース及びドレインの一方との接続点に接続されている。固定抵抗４３０ｂの他端は、制御トランジスタ４２２ｂのソース又はドレインに接続されている。

なお、可変抵抗１３１に接続される制御トランジスタ１２３のゲートは、制御線１４５に接続され、固定抵抗１３０に接続される制御トランジスタ１２２のゲートは、制御線４４５に接続されている。このように、制御トランジスタ１２３、１２２、４２２ａ及び４２２ｂのゲートはそれぞれ異なる制御線に接続されているので、制御トランジスタ１２３、１２２、４２２ａ及び４２２ｂをそれぞれ独立して導通及び非導通を切り替えることができる。

なお、固定抵抗１３０、４３０ａ及び４３０ｂの抵抗値は、互いに異なっていることが望ましい。制御トランジスタ１２２、４２２ａ及び４２２ｂの導通及び非導通を切り替えることで、固定抵抗１３０、４３０ａ及び４３０ｂの合成抵抗の抵抗値は最大で４種類の抵抗値をとることができる。つまり、抵抗なし（全てが開放されている）、固定抵抗１３０のみの抵抗値、固定抵抗１３０及び４３０ａの合成抵抗値、並びに、固定抵抗１３０、４３０ａ及び４３０ｂの合成抵抗値の４種類の値である。

したがって、図１０に示すメモリセルは、図８に示すメモリセルと同様に、合成抵抗の抵抗値に応じて４種類の値（２ビット）を保持させることができる。つまり、当該メモリセルは、インバータ部１１０の２つ分の値を保持させることができる。

以上のように、実施の形態３に係る不揮発性記憶素子３００によれば、当該不揮発性記憶素子３００を構成する複数のメモリセルのうち少なくとも１つのメモリセルが、図８又は図１０に示すように、複数の固定抵抗を備える。これにより、当該メモリセルは、複数ビットの値を保持することができる。つまり、１つのセルあたりに保存できるデータ量を増やし、セルアレイ全体の面積を削減することができるので、ＳＲＡＭに素子を追加することでセル面積が大きくなるという課題を解決することができる。

例えば、抵抗値の異なる２つの固定抵抗を備え、２ビットの値を保持することが可能なメモリセル（多値セル）を、実施の形態３に係る不揮発性記憶素子が備える場合の効果について説明する。

図１１Ａに示すように、不揮発性記憶素子５００ａを構成する複数のメモリセルの半分を多値セルで構成した場合、例えば、隣接するメモリセルの値を多値セルに保持させることができるので、セルアレイサイズを縮小することができる。

また、図１１Ｂに示すように、不揮発性記憶素子５００ｂを構成する複数のメモリセルの全てを多値セルで構成した場合、通常のメモリセルから構成される不揮発性記憶素子の２倍の記憶容量を有することができる。

以上、本発明に係る不揮発性記憶素子及びその制御方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を当該実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。

例えば、上記の実施の形態では、インバータ部１１０の構成として、ＣＭＯＳインバータを用いた構成について説明したが、２つのｎＭＯＳトランジスタと２つの抵抗とを用いたｎＭＯＳインバータを用いてインバータ部１１０を構成してもよい。

また、上記の実施の形態では、選択トランジスタ１２０及び１２１、並びに、制御トランジスタ１２２及び１２３にｎＭＯＳトランジスタを用いたが、ｐＭＯＳトランジスタ、又は、バイポーラトランジスタなどでもよい。

また、上記の実施の形態で説明した、電流及び電圧の大きさなどは一例であって、スイッチング素子の導通及び非導通、あるいは、可変抵抗の抵抗値の書き換えを可能な値であれば、いかなる値でもよい。

なお、本発明は、上述したように、不揮発性記憶素子及びその制御方法として実現できるだけではなく、本実施の形態の不揮発性記憶素子の制御方法をコンピュータに実行させるためのプログラムとして実現してもよい。また、当該プログラムを記録するコンピュータ読み取り可能なＣＤ−ＲＯＭなどの記録媒体として実現してもよい。さらに、当該プログラムを示す情報、データ又は信号として実現してもよい。そして、これらプログラム、情報、データ及び信号は、インターネットなどの通信ネットワークを介して配信されてもよい。

本発明に係る不揮発性記憶素子は、故障率及び消費電力を充分に小さくすることができるという効果を奏し、例えば、コンピュータ及び携帯電話などに搭載される各種メモリなどに利用することができる。

１００、２００、３００、４００、５００ａ、５００ｂ不揮発性記憶素子
１１０インバータ部
１１１、１１３ｐＭＯＳトランジスタ
１１２、１１４ｎＭＯＳトランジスタ
１２０、１２１選択トランジスタ
１２２、１２３、２２４、３２２ａ、３２２ｂ、４２２ａ、４２２ｂ制御トランジスタ
１３０、３３０ａ、３３０ｂ、４３０ａ、４３０ｂ固定抵抗
１３１可変抵抗
１４０、１４１ビット線
１４２電源線
１４３ワード線
１４４信号線
１４５、２４６、３４５、３４５ａ、３４５ｂ、４４５、４４５ａ、４４５ｂ制御線

Claims

複数のメモリセルが配列された不揮発性記憶素子であって、
前記複数のメモリセルのそれぞれは、
第１端子と第２端子とを有するインバータ部と、
前記第１端子と第１ビット線との間に配置され、前記第１端子と前記第１ビット線との導通及び非導通を切り替える第１選択スイッチング素子と、
前記第２端子と第２ビット線との間に配置され、前記第２端子と前記第２ビット線との導通及び非導通を切り替える第２選択スイッチング素子と、
一端が前記第１端子に接続された第１固定抵抗と、
前記第１固定抵抗の他端と信号線との間に配置され、前記第１固定抵抗の他端と前記信号線との導通及び非導通を切り替える第１制御スイッチング素子と、
一端が前記第２端子に接続され、前記第１固定抵抗より高抵抗又は低抵抗となることが可能な不揮発の可変抵抗と、
前記可変抵抗の他端と前記信号線との間に配置され、前記可変抵抗の他端と前記信号線との導通及び非導通を切り替える第２制御スイッチング素子とを備え、
前記第２制御スイッチング素子は、
ゲートが第１制御線に接続され、ソース及びドレインの一方が前記可変抵抗の他端に接続され、ソース及びドレインの他方が前記信号線に接続されたｎＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
ゲートが第２制御線に接続され、ソース及びドレインの一方が前記可変抵抗の他端に接続され、ソース及びドレインの他方が前記信号線に接続されたｐＭＯＳトランジスタとを備え、
前記第１制御線と前記第２制御線とには、互いに異なる極性の電圧が印加される
不揮発性記憶素子。
複数のメモリセルが配列された不揮発性記憶素子であって、
前記複数のメモリセルのそれぞれは、
第１端子と第２端子とを有するインバータ部と、
前記第１端子と第１ビット線との間に配置され、前記第１端子と前記第１ビット線との導通及び非導通を切り替える第１選択スイッチング素子と、
前記第２端子と第２ビット線との間に配置され、前記第２端子と前記第２ビット線との導通及び非導通を切り替える第２選択スイッチング素子と、
一端が前記第１端子に接続された第１固定抵抗と、
前記第１固定抵抗の他端と信号線との間に配置され、前記第１固定抵抗の他端と前記信号線との導通及び非導通を切り替える第１制御スイッチング素子と、
一端が前記第２端子に接続され、前記第１固定抵抗より高抵抗又は低抵抗となることが可能な不揮発の可変抵抗と、
前記可変抵抗の他端と前記信号線との間に配置され、前記可変抵抗の他端と前記信号線との導通及び非導通を切り替える第２制御スイッチング素子とを備え、
前記複数のメモリセルのうち少なくとも１つのメモリセルは、さらに、
一端が前記第１固定抵抗に接続された第２固定抵抗と、
前記第２固定抵抗の他端と前記信号線との間に配置され、前記第２固定抵抗の他端と前記信号線との導通及び非導通を切り替える第３制御スイッチング素子とを備える
不揮発性記憶素子。
複数のメモリセルが配列された不揮発性記憶素子の制御方法であって、
前記複数のメモリセルのそれぞれは、
第１端子と第２端子とを有するインバータ部と、
前記第１端子と第１ビット線との間に配置され、前記第１端子と前記第１ビット線との導通及び非導通を切り替える第１選択スイッチング素子と、
前記第２端子と第２ビット線との間に配置され、前記第２端子と前記第２ビット線との導通及び非導通を切り替える第２選択スイッチング素子と、
一端が前記第１端子に接続された第１固定抵抗と、
前記第１固定抵抗の他端と信号線との間に配置され、前記第１固定抵抗の他端と前記信号線との導通及び非導通を切り替える第１制御スイッチング素子と、
一端が前記第２端子に接続され、前記第１固定抵抗より高抵抗又は低抵抗となることが可能な不揮発の可変抵抗と、
前記可変抵抗の他端と前記信号線との間に配置され、前記可変抵抗の他端と前記信号線との導通及び非導通を切り替える第２制御スイッチング素子とを備え、
前記不揮発性記憶素子の制御方法は、
前記第１ビット線と前記第２ビット線とに所定の電圧を印加して、又は、所定の電流を流して、前記第１固定抵抗及び前記可変抵抗に電流を流すことで、前記第１端子と前記第２端子とに異なる電位を発生させる電位発生ステップと、
前記インバータ部に接続された電源線に電力を供給する電源投入ステップとを含む
不揮発性記憶素子の制御方法。
請求項１又は２に記載の不揮発性記憶素子の制御方法であって、
前記第１ビット線と前記第２ビット線とに所定の電圧を印加して、又は、所定の電流を流して、前記第１固定抵抗及び前記可変抵抗に電流を流すことで、前記第１端子と前記第２端子とに異なる電位を発生させる電位発生ステップと、
前記インバータ部に接続された電源線に電力を供給する電源投入ステップとを含む
不揮発性記憶素子の制御方法。
前記電位発生ステップでは、前記第１ビット線と前記第２ビット線とに前記所定の電圧を印加し、前記第１選択スイッチング素子と前記第２選択スイッチング素子とを導通させ、前記第１制御スイッチング素子と前記第２制御スイッチング素子とにより前記第１固定抵抗及び前記可変抵抗に流れる電流を制御することで、前記第１端子と前記第２端子とに異なる電位を発生させる
請求項３又は４記載の不揮発性記憶素子の制御方法。
前記電位発生ステップでは、前記第１ビット線と前記第２ビット線とに前記所定の電流を流し、前記第１選択スイッチング素子と、前記第２選択スイッチング素子と、前記第１
制御スイッチング素子と、前記第２制御スイッチング素子とを導通させることで、前記第１端子と前記第２端子とに異なる電位を発生させる
請求項３又は４記載の不揮発性記憶素子の制御方法。
前記電源投入ステップでは、前記第１ビット線と前記第２ビット線とに前記電流を流した状態で、前記電力を投入する
請求項６記載の不揮発性記憶素子の制御方法。
前記不揮発性記憶素子の制御方法は、さらに、
前記電力を供給後に、前記第２端子の電位が前記第１端子の電位より高い場合に、前記信号線を前記第２端子の電位より低い電位に設定するとともに、前記第２選択スイッチング素子を非導通にし、前記第２制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第１固定抵抗より低抵抗にする初期化ステップを含む
請求項３〜７のいずれか１項に記載の不揮発性記憶素子の制御方法。
請求項１又は２記載の不揮発性記憶素子の制御方法であって、
前記第２端子の電位が前記第１端子の電位より高い場合に、前記可変抵抗を前記第１固定抵抗より高抵抗にし、前記第２端子の電位が前記第１端子の電位より低い場合に、前記可変抵抗を前記第１固定抵抗より低抵抗にするストアステップを含む
不揮発性記憶素子の制御方法。
前記ストアステップでは、
前記第２端子の電位が前記第１端子の電位より高い場合に、前記信号線を前記第２端子の電位より低い電位に設定するとともに、前記第２制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第１固定抵抗より高抵抗にする
請求項９記載の不揮発性記憶素子の制御方法。
前記ストアステップでは、
前記第２端子の電位が前記第１端子の電位より高い場合に、前記信号線を前記第２端子の電位より低い電位に、かつ、前記第２ビット線を前記第２端子の電位以上の電位に設定するとともに、前記第２選択スイッチング素子及び前記第２制御スイッチング素子を導通させて、前記可変抵抗に電流を流す
請求項１０記載の不揮発性記憶素子の制御方法。
前記ストアステップでは、
前記第２端子の電位が前記第１端子の電位より低い場合に、前記信号線を前記第２端子の電位より高い電位に設定するとともに、前記第２制御スイッチング素子を導通させて、前記可変抵抗に電流を流すことで、前記可変抵抗を前記第１固定抵抗より低抵抗にする
請求項９記載の不揮発性記憶素子の制御方法。
前記ストアステップでは、
前記第２端子の電位が前記第１端子の電位より低い場合に、前記信号線を前記第２端子の電位より高い電位に、かつ、前記第２ビット線を前記第２端子の電位以下の電位に設定するとともに、前記第２選択スイッチング素子及び前記第２制御スイッチング素子を導通させて、前記可変抵抗に電流を流す
請求項１２記載の不揮発性記憶素子の制御方法。