[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN113892232A - 电子电路和双稳态电路 - Google Patents

电子电路和双稳态电路 Download PDF

Info

Publication number
CN113892232A
CN113892232A CN202080040101.5A CN202080040101A CN113892232A CN 113892232 A CN113892232 A CN 113892232A CN 202080040101 A CN202080040101 A CN 202080040101A CN 113892232 A CN113892232 A CN 113892232A
Authority
CN
China
Prior art keywords
circuit
voltage
power supply
blocks
inverter circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080040101.5A
Other languages
English (en)
Inventor
菅原聪
北形大树
山本修一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Research And Development Corp Science And Technology Revitalization Organization
Japan Science and Technology Agency
Original Assignee
National Research And Development Corp Science And Technology Revitalization Organization
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Research And Development Corp Science And Technology Revitalization Organization filed Critical National Research And Development Corp Science And Technology Revitalization Organization
Publication of CN113892232A publication Critical patent/CN113892232A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G11C11/4125—Cells incorporating circuit means for protecting against loss of information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一种电子电路，其具有：单元阵列，其具有多个存储器单元，各个存储器单元分别具有双稳态电路，该双稳态电路具有第一逆变器电路和第二逆变器电路，该第一逆变器电路和该第二逆变器电路能够切换传递特性实质上不具有滞后的第一模式和传递特性具有滞后的第二模式，第一逆变器电路的输出节点和输入节点分别与第二逆变器电路的输入节点和输出节点连接；以及控制电路，其在将多个存储器单元中的可以不保持数据的一个或多个第一存储器单元断电之后，将多个存储器单元中的剩余的一个或多个第二存储器单元内的双稳态电路设为所述第二模式，在维持第二模式的状态下向一个或多个第二存储器单元内的双稳态电路提供第二电源电压，该第二电源电压比在读出和/或写入数据时提供给双稳态电路的第一电源电压低，在第二电源电压下，第二模式的双稳态电路能够保持数据。

Description

电子电路和双稳态电路
技术领域
本发明涉及电子电路和双稳态电路，例如涉及双稳态电路以及具有多个存储器单元的电子电路，其中，该存储器单元包含该双稳态电路。
背景技术
公知有以下技术(例如专利文献1)：能够不使用非易失性元件，而使用仅由CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)构成的逆变器来构成虚拟非易失性SRAM(VNR-SRAM)。在VNR-SRAM中，使用能够切换施密特触发器(ST)模式和升压逆变器(BI)模式的双模式逆变器，在该施密特触发器(ST)模式下能够进行超低电压(ULV)保持，在该升压逆变器(BI)模式下能够以通常的电压实现与SRAM等同的电路性能。能够将该ULV保持用于电源门控(PG)。
公知有使用了具有双稳态电路和非易失性元件的存储器单元(NV-SRAM)的存储电路(例如专利文献2)。在NV-SRAM中，将双稳态电路的数据存储到非易失性元件中，将非易失性元件的数据恢复到双稳态电路中。
在NV-SRAM中，公知有进行如下动作的存储电路(例如专利文献3)：SRAM(StaticRandom Access Memory：静态随机存取存储器)动作，如通常的SRAM那样向双稳态电路写入数据和从双稳态电路读出数据；休眠动作，降低电源电压并保持数据；存储动作，将双稳态电路的数据存储到非易失性元件中；关闭动作，切断存储器单元的电源；以及恢复动作，将存储于非易失性存储元件中的数据回写到双稳态电路。通过使用存储动作、关闭动作、恢复动作，能够通过断电来进行电源门控(PG)，而不会丢失单元的存储内容。
公知有在存储于双稳态电路中的数据与存储于非易失性元件中的数据一致的情况下进行跳过存储的控制(免存储动作)的存储电路(例如专利文献4)。公知有将单元阵列分割成多个块，将存储动作结束的块断电(例如专利文献5)。
现有技术文献
专利文献
专利文献1：国际公开第2016/158691号公报
专利文献2：国际公开第2009/028298号公报
专利文献3：国际公开第2013/172066号公报
专利文献4：国际公开第2013/172065号公报
专利文献5：国际公开第2016/024527号公报
发明内容
发明要解决的课题
在专利文献1的VNR-SRAM中，通过进行ULV保持，能够不丢失单元的存储内容地削减等待时电力。由此，能够抑制功耗。但是，在VNR-SRAM中，在PG后，对不需要的数据也进行ULV保持，因此由PG时的漏电流所引起的能耗的削减率受限。另外，在PG时对全部的单元进行ST模式和BI模式的切换。因此，产生模式切换用的时间(时延)和能量开销。这些漏电流、模式切换用的能耗导致盈亏平衡时间(BET：Break-even time)增大。
另外，在专利文献4和5的NV-SRAM中，通过进行免存储动作，能够避免存储不需要的数据。但是，当单元阵列的存储容量变大时，在等待存储动作的块中产生的漏电流所引起的功耗导致免存储的效果被抑制。另外，在免存储动作中，对于虽然PG不需要但在通常动作时已被改写的数据，也进行存储动作。因此，产生不必要的能量开销和存储所需的时延的开销。
本发明是鉴于上述课题而完成的，其目的在于，抑制功耗和能耗。
用于解决课题的手段
本发明是一种电子电路，其具有：单元阵列，其具有多个存储器单元，各个存储器单元分别具有双稳态电路，该双稳态电路具有第一逆变器电路和第二逆变器电路，该第一逆变器电路和该第二逆变器电路能够切换传递特性实质上不具有滞后的第一模式和传递特性具有滞后的第二模式，所述第一逆变器电路的输出节点和输入节点分别与所述第二逆变器电路的输入节点和输出节点连接；以及控制电路，其在将所述多个存储器单元中的可以不保持数据的一个或多个第一存储器单元断电之后，将所述多个存储器单元中的剩余的一个或多个第二存储器单元内的双稳态电路设为所述第二模式，在维持所述第二模式的状态下向所述一个或多个第二存储器单元内的双稳态电路提供第二电源电压，该第二电源电压比在读出和/或写入数据时提供给双稳态电路的第一电源电压低，在该第二电源电压下，所述第二模式的双稳态电路能够保持数据。
在上述结构中，也可以采用以下结构：所述单元阵列被分割成多个块，各个块至少包含两个存储器单元，所述控制电路在从所述多个块中提取出可以不保持数据的一个或多个第一块，并将所述一个或多个第一块断电后，将所述多个块中的剩余的一个或多个第二块内的双稳态电路设为所述第二模式，在维持所述第二模式的状态下向所述一个或多个第二块内的双稳态电路提供所述第二电源电压。
在上述结构中，也可以采用以下结构：所述控制电路在将所述一个或多个第二块内的双稳态电路设为所述第二模式之前，向所述一个或多个第二块提供第三电源电压，该第三电源电压比所述第一电源电压低并且比所述第二电源电压高，在该第三电源电压下，所述第一模式的双稳态电路能够保持数据。
在上述结构中，也可以采用以下结构：所述控制电路在向所述一个或多个第二块内的双稳态电路提供所述第三电源电压的状态下将所述一个或多个第二块内的双稳态电路设为所述第二模式。
在上述结构中，也可以采用以下结构：所述一个或多个第二块为多个第二块，所述控制电路在向所述多个第二块中的一个或多个第三块的双稳态电路提供所述第三电源电压的状态下将所述一个或多个第三块内的双稳态电路设为所述第二模式，在所述一个或多个第三块内的双稳态电路为所述第二模式的状态下提供所述第二电源电压，之后，在向所述多个第二块中的与所述一个或多个第三块不同的一个或多个第四块的双稳态电路提供所述第三电源电压的状态下将所述一个或多个第四块内的双稳态电路设为所述第二模式，在所述一个或多个第四块内的双稳态电路为所述第二模式的状态下提供所述第二电源电压。
在上述结构中，也可以采用以下结构：所述一个或多个第二块为多个第二块，所述控制电路在向所述多个第二块内的双稳态电路提供所述第三电源电压的状态下将所述多个第二块内的双稳态电路设为所述第二模式，之后在所述多个第二块内的双稳态电路为所述第二模式的状态下提供所述第二电源电压。
在上述结构中，也可以采用以下结构：所述电子电路具有存储电路，该存储电路设置于所述单元阵列之外，存储从外部电路接收到的表示可以不保持所述数据的块的信息，所述控制电路根据所述信息来提取可以不保持所述数据的所述一个或多个第一块。
在上述结构中，也可以采用以下结构：所述第一逆变器电路和所述第二逆变器电路分别具有：第一导电类型的沟道的第一FET，其源极与第一电源线连接，漏极与输出节点连接，栅极与输入节点连接；与所述第一导电类型相反的第二导电类型的沟道的第二FET，其源极与第二电源线连接，漏极与中间节点连接，栅极与所述输入节点连接，其中，在所述第二电源线与所述第一电源线之间提供电源电压；第二导电类型的沟道的第三FET，其源极与所述中间节点连接，漏极与所述输出节点连接，栅极与所述输入节点连接；以及第四FET，其源极和漏极中的一方与所述中间节点连接，所述源极和所述漏极中的另一方与控制节点连接，所述第一逆变器电路的第四FET的栅极与所述第一逆变器电路的输入节点、所述第一逆变器电路的输出节点、所述第二逆变器电路的输入节点以及所述第二逆变器电路的输出节点中的任意一个节点连接，所述第二逆变器电路的第四FET的栅极与所述第二逆变器电路的输入节点、所述第二逆变器电路的输出节点、所述第一逆变器电路的输入节点以及所述第一逆变器电路的输出节点中的任意一个节点连接，所述第一逆变器电路的第四FET在栅极与所述第一逆变器电路的输出节点或所述第二逆变器电路的输入节点连接时是第二导电类型的沟道的FET，在栅极与所述第一逆变器电路的输入节点或所述第二逆变器电路的输出节点连接时是第一导电类型的沟道的FET，所述第二逆变器电路的第四FET在栅极与所述第二逆变器电路的输出节点或所述第一逆变器电路的输入节点连接时是第二导电类型的沟道的FET，在栅极与所述第二逆变器电路的输入节点或所述第一逆变器电路的输出节点连接时是第一导电类型的沟道的FET。
在上述结构中，也可以采用以下结构：对所述第一逆变器电路和所述第二逆变器电路的控制节点施加恒定偏压，所述第一逆变器电路和所述第二逆变器电路在被提供所述第一电源电压时成为所述第一模式，在被提供所述第二电源电压时成为所述第二模式。
本发明是一种双稳态电路，其具有：第一逆变器电路和第二逆变器电路，该第一逆变器电路和该第二逆变器电路分别具有第一导电类型的沟道的第一FET、与所述第一导电类型相反的第二导电类型的沟道的第二FET、第二导电类型的沟道的第三FET以及第一导电类型的沟道的第四FET，在所述第一FET中，源极与第一电源线连接，漏极与输出节点连接，栅极与输入节点连接，在所述第二FET中，源极与第二电源线连接，漏极与中间节点连接，栅极与所述输入节点连接，在所述第三FET中，源极与所述中间节点连接，漏极与所述输出节点连接，栅极与所述输入节点连接，在所述第四FET中，源极和漏极中的一方与所述中间节点连接，所述源极和所述漏极中的另一方与控制节点连接，其中，在所述第二电源线与所述第一电源线之间提供电源电压；第一存储节点，其与所述第一逆变器电路的输出节点和所述第二逆变器电路的输入节点连接；以及第二存储节点，其与所述第一逆变器电路的输入节点和所述第二逆变器电路的输出节点连接，所述第一逆变器电路的第四FET的栅极与所述第一逆变器电路的输入节点或所述第二逆变器电路的输出节点连接，所述第二逆变器电路的第四FET的栅极与所述第二逆变器电路的输入节点或所述第一逆变器电路的输出节点连接。
本发明是一种电子电路，其具有：上述双稳态电路；以及电源电路，其在第一电压与比所述第一电压低的第二电压之间切换所述电源电压来提供，在所述第一电压下，所述双稳态电路能够写入和读出数据，在所述第二电压下，所述双稳态电路能够保持数据。
在上述结构中，也可以采用以下结构：在所述电源电路向所述双稳态电路提供所述第一电压和所述第二电压中的任意电压时，也向所述控制节点提供恒定偏压。
在上述结构中，也可以采用以下结构：所述恒定偏压是提供所述第一电压时的所述第一电源线的电压与所述第二电源线的电压之间的偏压。
在上述结构中，也可以采用以下结构：所述恒定偏压比提供所述第一电压时的所述第一电源线的电压与所述第二电源线的电压的中间的电压接近所述第二电源线的电压。
在上述结构中，可以采用以下结构：在所述第四FET为P沟道FET时，在所述电源电路提供所述第一电压时，向所述控制节点提供低电平，在所述电源电路提供所述第二电压时，向所述控制节点提供比所述低电平高的高电平，在所述第四FET为N沟道FET时，在所述电源电路提供所述第一电压时，向所述控制节点提供高电平，在所述电源电路提供所述第二电压时，向所述控制节点提供比所述高电平低的低电平。
本发明是一种电子电路，其具有双稳态电路和电源电路，所述双稳态电路具有：第一逆变器电路和第二逆变器电路，该第一逆变器电路和该第二逆变器电路分别具有第一导电类型的沟道的第一FET、与所述第一导电类型相反的第二导电类型的沟道的第二FET、第二导电类型的沟道的第三FET、以及第四FET，在所述第一FET中，源极与第一电源线连接，漏极与输出节点连接，栅极与输入节点连接，在所述第二FET中，源极与第二电源线连接，漏极与中间节点连接，栅极与所述输入节点连接，在所述第三FET中，源极与所述中间节点连接，漏极与所述输出节点连接，栅极与所述输入节点连接，在所述第四FET中，源极和漏极中的一方与所述中间节点连接，所述源极和所述漏极中的另一方与控制节点连接，其中，在所述第二电源线与所述第一电源线之间提供电源电压；第一存储节点，其与所述第一逆变器电路的输出节点和所述第二逆变器电路的输入节点连接；以及第二存储节点，其与所述第一逆变器电路的输入节点和所述第二逆变器电路的输出节点连接，在所述双稳态电路中，所述第一逆变器电路的第四FET的栅极与所述第一逆变器电路的输入节点、所述第一逆变器电路的输出节点、所述第二逆变器电路的输入节点以及所述第二逆变器电路的输出节点中的任意一个节点连接，所述第二逆变器电路的第四FET的栅极与所述第二逆变器电路的输入节点、所述第二逆变器电路的输出节点、所述第一逆变器电路的输入节点以及所述第一逆变器电路的输出节点中的任意一个节点连接，所述电源电路在第一电压与比所述第一电压低的第二电压之间切换所述电源电压来提供，在所述第一电压下，所述双稳态电路能够写入和读出数据，在所述第二电压下，所述双稳态电路能够保持数据，在所述电子电路中，在所述电源电路向所述双稳态电路提供所述第一电压和所述第二电压中的任意电压时，也向所述控制节点提供恒定偏压。
在上述结构中，也可以采用以下结构：当在所述第一电压与所述第二电压之间切换所述电源电压时，所述电源电路向所述第二电源线提供恒定的第三电压，在第四电压与第五电压之间切换向所述第一电源线提供的电压。
在上述结构中，也可以采用以下结构：所述恒定偏压是所述第三电压与所述第四电压之间的偏压。
在上述结构中，也可以采用以下结构：所述第一逆变器电路的第四FET在栅极与所述第一逆变器电路的输出节点或所述第二逆变器电路的输入节点连接时是第二导电类型的沟道的FET，在栅极与所述第一逆变器电路的输入节点或所述第二逆变器电路的输出节点连接时是第一导电类型的沟道的FET，所述第二逆变器电路的第四FET在栅极与所述第二逆变器电路的输出节点或所述第一逆变器电路的输入节点连接时是第二导电类型的沟道的FET，在栅极与所述第二逆变器电路的输入节点或所述第一逆变器电路的输出节点连接时是第一导电类型的沟道的FET。
本发明是一种电子电路，其具有：单元阵列，其具有多个存储器单元，各个存储器单元分别具有双稳态电路和非易失性元件，该双稳态电路易失性地存储数据，该非易失性元件非易失性地存储所述双稳态电路中所存储的数据，并将非易失性地存储的数据恢复到所述双稳态电路中；以及控制电路，其在将所述单元阵列断电时，将所述多个存储器单元的中的无论是否被易失性地改写都可以不非易失性地存储的一个或多个第一存储器单元断电，在将所述第一存储器单元断电之后在所述多个存储器单元中的剩余的一个或多个第二存储器单元中执行将易失性地存储于双稳态电路中的数据存储到所述非易失性元件中的存储动作，之后将所述第二存储器单元断电。
在上述结构中，也可以采用以下结构：所述单元阵列被分割成多个块，各个块至少包含两个存储器单元，所述控制电路在将所述单元阵列断电时，从所述多个块中提取无论块内的存储器单元是否被易失性地改写都可以不非易失性地存储的一个或多个第一块，将所述一个或多个第一块断电，在将所述一个或多个第一块断电之后，在所述多个块中的剩余的一个或多个第二块内的存储器单元中执行存储动作，将存储动作结束后的第二块断电。
在上述结构中，也可以采用以下结构：所述控制电路在将所述一个或多个第一块全部断电之后，在所述一个或多个第二块内的存储器单元中执行存储动作。
在上述结构中，也可以采用以下结构：所述电子电路具有存储电路，该存储电路设置于所述单元阵列之外，存储从外部电路接收到的表示所述一个或多个第一块的信息，所述控制电路根据所述信息来提取所述一个或多个第一块。
在上述结构中，也可以采用以下结构：所述控制电路从所述多个块中提取无论块内的存储器单元是否被易失性地改写都可以不非易失性地存储的块以及块内的任何存储器单元都没有被易失性地改写的块作为所述一个或多个第一块，将所述一个或多个第一块断电，在将所述一个或多个第一块断电之后在所述多个块中的剩余的一个或多个第二块内的存储器单元中执行存储动作，将存储动作结束后的第二块断电。
发明效果
根据本发明，能够抑制功耗和能耗。
附图说明
图1是实施例1的存储器单元的电路图。
图2的(a)和图2的(b)是示出实施例1的各状态下施加的电压的图。
图3是示出实施例1的各期间的功耗的图。
图4是示出实施例1的电子电路的框图。
图5是实施例1的子阵列的框图。
图6是示出实施例1的动作的流程图。
图7的(a)是示出实施例1的读出/写入动作的流程图，图7的(b)是示出实施例1的设定UDF的流程图。
图8是示出实施例1的存储动作的流程图。
图9的(a)至图9的(d)是示出实施例1的单元阵列和块的示意图。
图10的(a)至图10的(c)是示出实施例1的块的示意图。
图11的(a)和图11的(b)是分别示出实施例1的单元阵列的尺寸和字地址的例子的图。
图12是示出实施例1的控制电路的例子的框图。
图13的(a)至图13的(e)是示出实施例1的各信号和电源开关的动作的图。
图14是实施例1的控制信号的时序图。
图15是实施例1的控制电路28的另一例的框图。
图16的(a)至图16的(c)是示出实施例1、比较例1-1和比较例1-2的相对于SFBF免存储比例的BET的图，图16的(d)至图16的(f)是示出相对于SFBF免存储比例的存储时延的图。
图17是实施例2的存储器单元的电路图。
图18的(a)和图18的(b)是示出实施例2的各状态下施加的电压的图。
图19的(a)和图19的(b)是示出实施例2的保持和关闭所施加的电压的图。
图20是示出实施例2的各期间的功耗的图。
图21的(a)和图21的(b)是实施例2的存储器单元的另一例。
图22是示出实施例2的电子电路的框图。
图23是实施例2的子阵列的框图。
图24是示出实施例2的动作的流程图。
图25是示出实施例2的保持动作的类型A的流程图。
图26的(a)至图26的(e)是示出实施例2的保持动作的类型A的单元阵列的示意图。
图27的(a)至图27的(e)是示出实施例2的保持动作的类型A的单元阵列和块的示意图。
图28是示出实施例2的保持动作的类型B的流程图。
图29的(a)至图29的(e)是示出实施例2的保持动作的类型B的单元阵列的示意图。
图30的(a)至图30的(e)是示出实施例2的保持动作的类型B的单元阵列和块的示意图。
图31是示出实施例2的保持动作的类型C的流程图。
图32的(a)至图32的(e)是示出保持动作的类型C的单元阵列的示意图。
图33的(a)至图33的(e)是示出保持动作的类型C的单元阵列和块的示意图。
图34是示出保持动作的类型B的控制电路的例子的框图。
图35的(a)至图35的(e)是示出保持动作的类型B的各信号和电源开关的动作的图。
图36是保持动作的类型B的控制信号的时序图。
图37是示出保持动作的类型C的控制电路的例子的框图。
图38是保持动作的类型C的控制信号的时序图。
图39的(a)至图39的(c)是示出类型A至C和比较例2的相对于UD比例的BET的图，图39的(d)至图39的(f)是示出相对于UD比例的时延的图。
图40的(a)至图40的(c)是示出类型C、比较例2-1和2-2的相对于UD比例的等待功率的图。
图41是实施例3的头部PS·PDFB·类型1的存储器单元的电路图。
图42是实施例3的头部PS·PDFB·类型2的存储器单元的电路图。
图43的(a)是示出保持状态下的逆变器电路的传递特性的图，图43的(b)是示出BI模式下的SNM的图。
图44的(a)是示出保持状态的SNM的图，图44的(b)是示出BI模式的泄漏电力的图，图44的(c)和图44的(d)是示出ST模式的泄漏电力的图。
图45是实施例3的尾部PS·PDFB·类型2的存储器单元的电路图。
图46是实施例3的尾部PS·PUFB·类型1的存储器单元的电路图。
图47是实施例3的头部PS·PUFB·类型2的存储器单元的电路图。
图48是实施例3的头部PS·PUPDFB的存储器单元的电路图。
图49是实施例3的尾部PS·PUPDFB的存储器单元的电路图。
图50的(a)至图50的(f)是示出与单元连接的电源开关的配置的图。
图51的(a)至图51的(d)是示出与单元连接的驱动器的配置的图。
图52的(a)至图52的(c)是示出与单元连接的驱动器的配置的图。
图53的(a)和图53的(b)是分别示出头部PS·PDFB·类型1型和尾部PS·PUFB·类型1型的各电压的图。
图54是实施例4的头部PS·PDFB·类型1型的存储器单元的电路图。
图55是实施例4的尾部PS·PUFB·类型1型的存储器单元的电路图。
图56是实施例4的头部PS·PUPDFB·PD侧类型1型的电路图。
图57是实施例4的尾部PS·PUPDFB·PU侧类型1型的电路图。
图58是实施例4的变形例1的电子电路的电路图。
图59的(a)和图59的(b)是示出触发器电路的蝴蝶曲线的图。
图60的(a)是示出SNM的图，图60的(b)是示出等待功率的图。
图61的(a)是所模拟的逻辑系统的概念图，图61的(b)是示出系统A和C的标准化等待功率的图。
具体实施方式
以下，参照附图对实施例进行说明。
实施例1
如专利文献3那样，仅对在通常的SRAM动作(即读出/写入动作)时被改写的存储器单元执行存储动作。在该方法中，当单元阵列的尺寸变大时，等待存储动作的存储器单元的因漏电流引起的功耗变大。因此，考虑有先将未被改写的存储器单元关闭，然后对被改写的存储器单元执行存储动作。但是，即使被改写的存储器单元的数据是恢复后不需要的数据，也执行存储动作。由此，功耗和时延增大。
实施例1的目的在于，抑制功耗和能耗。具体而言，目的在于，削减PG(电源门控)时(断电时)、向PG转移的期间和从PG恢复的期间的功耗和能耗，以及削减与PG相关的BET。
在实施例1中，无论是否被改写，先将存储有可以不被存储的数据的存储器单元关闭，然后对剩余的存储器单元执行存储动作。由此，能够抑制功耗和时延。
更具体而言，将单元阵列分割成多个块。在比存储层级靠上位的层级中判断每个块的免存储。此时，即使在通常的SRAM动作中有改写，但只要是不需要的数据，就设为免存储块。上位的层级生成UDF(Useless Data Flag：无用数据标志)，该UDF指定存在恢复后不需要的数据的块。在存储层级中，根据UDF而对每个块执行关闭和存储动作。由此，能够高效地抑制功耗。
以下，对实施例1的详细的例子进行说明。
[存储器单元的说明]
图1是实施例1的存储器单元的电路图。如图1所示，存储器单元10主要具有逆变器电路14和16、自旋转移力矩磁隧道结元件(STT-MTJ：以下简称为铁磁性隧道结元件)MTJ1和MTJ2。
逆变器电路14和16连接成环状，构成双稳态电路12。逆变器电路14具有FET(FieldEffect Transistor：场效应晶体管)m1和m2。逆变器电路16具有FET m3和FET m4。FET m1和m3是P沟道MOSFET，FET m2和m4是N沟道MOSFET。FET m1和m3的源极与被施加了虚拟电源电压VVDD的电源线15a连接，FET m2和m4的源极与被施加了接地电压VGND的接地线15b连接。由此，向双稳态电路12提供了电源电压(VVDD-VGND)。
逆变器电路14和16所连接的节点分别是节点Q、QB。节点Q和节点QB是互补节点。双稳态电路12通过节点Q和节点QB分别成为高电平和低电平或者节点Q和节点QB分别成为低电平和高电平而成为稳定状态。双稳态电路12通过成为稳定状态而能够存储数据。
节点Q和QB分别经由N沟道FET m5和m6而与位线BL和BLB连接。FET m5和m6的栅极与字线WL连接。由FET m1至m6形成了6晶体管(FET)型的SRAM。
FET m7和铁磁性隧道结元件MTJ1连接在节点Q与控制线CTRL之间，FET m8和铁磁性隧道结元件MTJ2连接在节点QB与控制线CTRL之间。FET m7和m8的源极和漏极中的一方分别连接于节点Q和QB，源极和漏极中的另一方分别连接于铁磁性隧道结元件MTJ1和MTJ2。FET m7和m8的栅极与开关线SR连接。FET m7和m8也可以分别连接在铁磁性隧道结元件MTJ1和MTJ2与控制线CTRL之间。此外，也可以不设置FET m7和m8。
铁磁性隧道结元件MTJ1和MTJ2分别具有自由层17、隧道绝缘膜18和钉扎层19。自由层17和钉扎层19由铁磁性体构成。在自由层17和钉扎层19的磁化方向平行的状态(平行状态)下，MTJ1和MTJ2的电阻值变低。在自由层17和钉扎层19的磁化方向反平行的状态(反平行状态)下，MTJ1和MTJ2的电阻值比平行状态高。MTJ1和MTJ2通过MTJ1和MTJ2的电阻值来存储数据。在后述的虚拟电源方式中，自由层17与控制线CTRL连接，在虚拟接地方式中，钉扎层19与控制线CTRL连接。在虚拟电源方式中，FET m7和m8是N沟道FET，而在虚拟接地方式中，FET m7和m8是P沟道FET。
在电源线15a与电源15c之间连接有电源开关30。电源开关30包括并联连接在电源线15a与电源15c之间的电源开关PS1和PS2。电源开关PS1和PS2例如分别是P沟道FET和N沟道FET。对电源开关PS1和PS2的栅极分别施加PS控制信号VPG1和VPG2。电源开关30也可以设置在接地线15b与接地端15d之间。在该情况下，对电源线15a施加电源的电压VDD，对接地线15b施加接地电压VGND以上的虚拟接地电压VVGND。将此称为虚拟接地方式。电源开关30也可以设置在电源线15a与电源15c之间以及接地线15b与接地端15d之间这两方。
[各状态的说明]
图2的(a)和图2的(b)是示出实施例1的各状态下施加的电压的图。如图2的(a)那样，在读出/写入状态下，VPG1和VPG2为低电平L。电源开关PS1和PS2分别接通和断开。由此，向电源线15a与接地线15b之间提供的电源电压VVDD-VGND为电压V2。电压V2例如为1.2V。
在休眠状态下，VPG1和VPG2为高电平H。电源开关PS1和PS2分别断开和接通。由此，电源电压VVDD-VGND为比电压V2低的电压V1。电压V1例如为0.8V。
在关闭状态下，VPG1和VPG2分别为高电平H和低电平L。电源开关PS1和PS2断开。电源线15a不被施加电源电压。由此，电源电压VVDD-VGND为比电压V1低的电压V0。电压V0例如大致为0V。
读出/写入状态的期间是作为通常的SRAM，改写双稳态电路12的数据，易失性地保持数据(将此称为“易失性地改写数据”)的期间。与SRAM同样地向双稳态电路12写入数据和从双稳态电路12读出数据。即，通过将字线WL设为高电平并且将FET m5和m6设为导通状态，能够向双稳态电路12写入位线BL和BLB的数据。另外，通过将位线BL和BLB设为等电位的浮置状态、将字线WL设为高电平并将FET m5和m6设为导通状态，能够将双稳态电路12的数据读出到位线BL和BLB。电源电压VVDD-VGND为双稳态电路12能够改写数据并且能够保持数据的电压V2。
休眠状态的期间是存储器单元10处于休眠模式的期间。在休眠状态下，双稳态电路12仅能够保持数据，不能改写数据。电源电压VVDD-VGND为双稳态电路12不能改写数据但能够保持数据的电压V1。由于电压V1比电压V2低，因此能够抑制功耗。
在读出/写入状态和休眠状态下，控制线CTRL和开关线SR中的控制信号VCTRL和VSR为低电平，FET m7和m8断开。通过断开FET m5和m6，双稳态电路12的数据被保持。另外，在相对于双稳态电路12写入、读出以及保持数据时，优选将开关线SR设为低电平，断开FETm7和m8。由此，能够大致切断节点Q和QB与控制线CTRL之间的电流，实现稳定动作，进而能够抑制功耗增大。
如图2的(b)所示，存储期间是执行存储动作的期间，是将存储于双稳态电路12中的数据存储到铁磁性隧道结元件MTJ1和MTJ2中，并非易失性地对其进行保持(将此称为“非易失性地存储”)的期间。在存储期间，电源电压VVDD-VGND为与读出/存储状态相同的电压V2。将控制信号VSR设为高电平。
在H存储期间，将控制信号VCTRL设为低电平。由此，与节点Q和QB中的高电平的节点对应的MTJ成为高电阻。在L存储期间，将控制信号VCTRL设为高电平。由此，与节点Q和QB中的低电平的节点对应的MTJ1和MTJ2成为低电阻。H存储期间和L存储期间的顺序也可以相反。这样，双稳态电路12的数据被存储到铁磁性隧道结元件MTJ1和MTJ2中。
关闭状态的期间是关闭存储器单元10的期间。在关闭状态下，将电源电压VVDD-VGND被设为大致为0V的电压V0。此时，在存储器单元10中几乎没有电流流动，因此能够抑制功耗。
在恢复期间，恢复是通过在将控制信号VCTRL设为低电平并且将控制信号VSR设为高电平的状态下使电源电压VVDD-VGND从电压V0上升到电压V2来执行的。与高电阻的铁磁性隧道结元件MTJ1和MTJ2对应的节点Q和QB成为高电平。与低电阻的MTJ1和MTJ2对应的节点Q和QB成为低电平。这样，存储于铁磁性隧道结元件MTJ1和MTJ2中并被非易失性地保持的数据(将此称为“非易失性地存储的数据”)被恢复到双稳态电路12中。
控制信号VCTRL和VSR的高电平例如为VDD或VVDD，低电平例如为VGND。控制信号VCTRL的高电平只要比低电平高的电压即可，控制信号VSR的高电平只要是比低电平高的电压即可。
图3是示出实施例1的各期间的功耗的图。实线表示具有图1所示的存储器单元10(NV-SRAM)的存储电路的功耗(功率)。实线的功耗包括漏电流以及在存储和恢复中使用的电力，不包括读出/写入期间的读出和写入的电力。点线表示使用了不设置FET m7、FET m8、MTJ1以及MTJ2的6晶体管SRAM(6T-SRAM)单元的存储电路的功耗。虚线表示使用了6T-SRAM单元的存储电路的读出/写入期间的功耗。虚线和点线的功耗包括漏电流，不包括读出/写入期间的读出和写入的电力。
如图3所示，存储器单元10的动作期间具有休眠期间(处于休眠状态的期间)、读出/写入期间(处于读出/写入状态的期间)、存储期间、关闭期间(处于关闭状态的期间)以及恢复期间。设休眠期间和读出/写入期间的长度为τNL。分别设存储期间、关闭期间以及恢复期间的长度为τ存储、τ关闭以及τ恢复。
NV-SRAM的休眠期间和读出/写入期间的功耗分别为P休眠和PNL。NV-SRAM的P休眠和PNL比6T-SRAM的休眠期间和读出/写入期间的功耗大ΔPNL。这是因为在NV-SRAM的FET m7和m8中流动漏电流。
在NV-SRAM中，在存储期间产生存储用的电力ΔP存储。在关闭期间产生功耗P关闭。功耗P关闭是因漏电流引起的。在恢复期间产生恢复用的电力ΔP恢复。在6T-SRAM中，将与NV-SRAM的存储期间、关闭期间以及恢复期间相当的期间作为休眠期间。由此，这些期间的6T-SRAM的功耗为P休眠-ΔPNL。关闭期间的NV-SRAM与6T-SRAM的功耗之差为ΔP关闭。
NV-SRAM单元相对于6T-SRAM单元的能量增加为休眠期间和读出/写入期间的基于ΔPNL的能量增加ΔENL、存储期间的基于ΔP存储的能量增加ΔE存储以及恢复期间的基于ΔP恢复的能量增加ΔE恢复的总和。NV-SRAM单元通过关闭所能节省的能量为关闭期间的基于ΔP关闭的能量减少ΔE保存。使得ΔENL+ΔE存储+ΔE恢复等于ΔE保存的τ关闭为BET(Break-even time：盈亏平衡时间)。当在双稳态电路12中没有执行数据的读出/写入的待机期间为BET以上时，设为关闭状态，当为BET以下时，设为休眠状态。由此，能够极高效率地削减能量。
[电子电路的说明]
图4是示出实施例1的电子电路的框图。如图4所示，电子电路100具有单元阵列20和控制电路28。单元阵列20被分割成多个子阵列22。子阵列22的存储容量例如是8k字节。在子阵列22中呈矩阵状设置有多个存储器单元10。子阵列22与总线25连接。子阵列22的个数可以适当设计。
在子阵列22中设置有电源开关30和周边电路38。电源开关30对每个子阵列22设定电源电压。周边电路38对每个子阵列22进行免存储控制。
控制电路28具有SFBF(Store Free Block Flag：免存储块标志)寄存器41和UDF(Useless Data Flag：无用数据标志)寄存器40。控制电路28根据地址对每个块生成SFBF并保存于寄存器41中。控制电路28将从外部电路接收到的每个块的UDF保存于寄存器40中。控制电路28通过使用PS控制信号对各子阵列22的电源开关30进行控制来控制每个子阵列22的电源。这样，控制电路28作为电源管理单元发挥功能。此外，控制电路28通过使用存储控制信号对各子阵列22的周边电路38进行控制来控制每个子阵列22的免存储动作。这样，控制电路28作为免存储管理单元发挥功能。并且，控制电路28经由总线25相对于子阵列22输入输出数据。控制电路28的至少一部分功能也可以由外部的CPU(CentralProcessingUnit：中央处理单元)等处理器电路与软件协作来进行。
[子阵列的说明]
图5是实施例1的子阵列的框图。如图5所示，子阵列22被分割成具有存储器单元10的多个块24(例如8个)。块24的存储容量例如是1k字节。块24的个数可以适当设计。在子阵列22内呈矩阵状配置有多个存储器单元10。在子阵列22内，字线WL和开关线SR沿行方向延伸，位线BL(相当于图1的位线BL和BLB)和控制线CTRL沿列方向延伸。各存储器单元10与字线WL、开关线SR、位线BL、控制线CTRL、电源线15a以及接地线15b连接。
与各子阵列22对应地设置有电源开关30和周边电路38。控制电路28对电源开关30和周边电路38进行控制。电源开关30能够针对每个块24将电源电压VVDD-VGND设置为电压V2、V1、V0。周边电路38具有WL解码器31、列解码器32、36、预充电电路33、读出写入电路34以及SR解码器35。
在读出/写入期间，WL解码器31根据行地址来选择字线WL。列解码器32根据列地址来选择位线BL。预充电电路33对位线BL进行预充电。读出写入电路34向由WL解码器31和列解码器32选出的存储器单元10的双稳态电路12写入数据或从双稳态电路12读出数据并输出到总线25。
在存储期间，SR解码器35根据行地址来选择开关线SR。列解码器36根据列地址来选择控制线CTRL。在由WL解码器31和列解码器32选出的存储器单元10中，双稳态电路12的数据被非易失性地存储到铁磁性隧道结元件MTJ1和MTJ2中。
[动作的说明]
图6是示出实施例1的动作的流程图。如图6所示，控制电路28根据来自外部电路的指令而接通单元阵列20的电源(步骤S10)。例如，控制电路28通过在全部的块24中将控制信号VSR设为高电平而将FET m7和m8接通，并且接通电源开关PS1，断开电源开关PS2。由此，在各单元阵列20内的存储器单元10中，铁磁性隧道结元件MTJ1和MTJ2内的数据被恢复到双稳态电路12。
控制电路28进行读出和写入动作(步骤S12)。控制电路28判定是否从外部电路接收到关闭单元阵列20的指示(步骤S14)。当为“否”时，返回到步骤S12。当为“是”时，控制电路28执行存储动作和关闭(步骤S16)。然后，返回到步骤S10。
[读出/写入动作的说明]
对图6的步骤S12的动作进行说明。图7的(a)是示出实施例1的读出/写入动作的流程图。如图7的(a)所示，控制电路28将寄存器41的与全部的块24对应的SFBF复位(步骤S20)。例如，控制电路28将与全部的块24对应的SFBF设为高电平H。向控制电路28输入写入地址(步骤S22)。控制电路28选择要进行写入的块24(即包含要进行写入的存储器单元10的块24)(步骤S24)。控制电路28在与使用WL解码器31和列解码器32选出的块24对应的寄存器41中将SFBF置位(步骤S26)。例如控制电路28将对应的SFBF设为低电平L。控制电路28使用读出写入电路34而向选出的块24内的存储器单元10写入数据(步骤S28)。控制电路28判定是否结束动作(步骤S30)。当为“否”时，返回到步骤S22。当为“是”时，结束。
[UDF设定的说明]
对设定UDF的动作进行说明。UDF是表示块24的数据是可以不存储的数据(即，可以在关闭后不恢复的数据)的信息。图7的(b)是示出实施例1的设定UDF的流程图。如图7的(b)所示，控制电路28将寄存器40的与全部的块24对应的UDF复位(步骤S32)。例如，控制电路28将与全部的块对应的UDF设为低电平L。从外部电路向控制电路28输入UDF(步骤S34)。UDF例如是在向块24写入数据时输入的。或者，与数据的读出或写入无关地定期或不定期地输入UDF。控制电路28在与由UDF指定的块24对应的寄存器40中将UDF置位(步骤S36)。例如，控制电路28将对应的UDF设为高电平H。控制电路28判定是否结束动作(步骤S38)。当为“否”时，返回到步骤S34。当为“是”时，结束。
UDF例如由外部电路的CPU中的OS(Operating System：操作系统)或程序等软件生成。另外，UDF的生成的一部分也可以由专用的硬件电路进行。也可以将生成UDF的算法安装在编译器上，由编译器自动生成UDF。用户也可以在程序上指定要成为UDF的数据。也可以通过机器学习等来学习要成为UDF的数据，并生成UDF。也可以组合多个该生成UDF的方法。当电子电路100是高速缓冲存储器时，可以不存储的数据例如是长时间未使用的数据、使用频率低的数据或者写入时期早的数据等。
[存储动作的说明]
对图6的步骤S16的动作进行说明。图8是示出实施例1的存储动作的流程图。
图9的(a)至图9的(d)是示出实施例1的单元阵列和块的示意图。在图9的(a)至图9的(d)中，对单元阵列20内的子阵列22为3×3＝9个，1个子阵列22内的块24为4×2＝8个的情况进行说明。“休眠”表示处于休眠状态(即块24内的全部的存储器单元10处于休眠模式的状态)的块24。“存储”表示处于存储动作中的块24。“SFBF关闭”表示基于SFBF的处于关闭状态(即全部的存储器单元10处于关闭状态)的块24，“UDF关闭”表示基于UDF的处于关闭状态的块24，“存储后关闭”表示存储动作后的处于关闭状态的块24。
图10的(a)至图10的(c)是示出实施例1的块的示意图。在图10的(a)至图10的(c)中，在块24a内设置有多个行23。“等待(standby)”是处于等待存储的状态的行23。“存储”表示处于存储动作中的行23。行23a至23c表示多个行23中的特定的行。
如图8所示，当在图6的步骤S16中控制电路28开始存储动作时，控制电路28从寄存器40和41中分别读出与各块24对应的UDF和SFBF(步骤S40)。控制电路28提取UDF和SFBF中的至少一方被置位(例如，设为高电平H)的块24作为免存储块。将免存储块一并关闭(步骤S42)。例如，控制电路28使电源开关30将免存储块的电源电压VVDD-VGND设为V0。
如图9的(a)所示，控制电路28一并关闭9×8＝72个块24(9个子阵列22，各子阵列22具有8个块24)中的36个块24(SFBF被置位的17个块24和UDF被置位的19个块24的总合)。将剩余的36个块24设为休眠状态。
控制电路28选择执行存储动作的第一个块24a(步骤S44)。如图9的(b)所示，控制电路28选择子阵列22a的块24a，开始存储动作。
作为选出的块24a的存储动作，控制电路28按照每行而对选出的块24a内进行存储动作(步骤S46)。
如图10的(a)所示，控制电路28存储第一行23a。使其他行23等待。例如，控制电路28接通行23a的FET m7和m8，断开处于等待状态的行23的FET m7和m8。控制电路28对沿列方向延伸的控制线CTRL施加存储用的电压。由此，在FET m7和m8接通并且控制线CTRL被施加了电压的存储器单元10中，双稳态电路12的数据被非易失性地存储到铁磁性隧道结元件MTJ1和MTJ2。可以一列一列地对控制线CTRL施加电压，也可以同时多列地对控制线CTRL施加电压。当行23a内的全部存储器单元10的存储结束时，行23a的存储动作结束。
如图10的(b)所示，控制电路28存储下一行23b。如图10的(c)所示，控制电路28依次存储行23，存储最后的行23c。当全部的行23的存储结束时，块24a的存储动作结束。
控制电路28关闭块24a(步骤S48)。控制电路28判断选出的子阵列22内的最后的块的存储动作是否结束(步骤S50)。当为“否”时，前进到接下来的块24b(步骤S52)，并返回到步骤S44。
如图9的(c)所示，在步骤S44中，控制电路28选择块24b，在步骤S46中执行块24b的存储动作。在步骤S48中，控制电路28关闭块24b。之后，依次重复步骤S44至步骤S52。
如图9的(d)所示，最后的块24的存储动作结束，全部的块24成为关闭状态。控制电路28在步骤S50中判定为“是”，结束存储动作。
[控制电路的例子]
图11的(a)和图11的(b)是分别示出实施例1的单元阵列的尺寸和字地址的例子的图。如图11的(a)所示，作为单元阵列20的大小，例如设为32k字节、256k字节以及2M字节。若将1个块24的大小设为1k字节，将1个子阵列22内的块24的个数Nblock设为8，则子阵列22的个数NSA分别为4个、32个、256个。子阵列22的地址的位数X分别为2位、5位以及8位。块24的地址的位数Y为3位。
如图11的(b)所示，字地址从高位开始为子阵列地址X位、块地址Y位以及块内的行地址(例如，1k字节时为7位)。
图12是示出实施例1的控制电路的例子的框图。控制电路28具有解码器42、寄存器40和41、控制电路43以及PS控制电路44。寄存器40和41的位数分别为块24的个数即NSA×Nblock以上。对NSA×Nblock个块24中的块24A至24C进行说明。
UDF存储部40A至40C是分别与块24A至24C对应的1位的锁存电路。在图7的(b)的步骤S32中，全部的存储部40A至40C被复位为低电平L。当在步骤S34中UDF被输入到控制电路28时，在步骤S36中，对应的块24A至24C的存储器单元40A至40C被置位为高电平H。
SFBF存储部41A至41C是分别与块A至C对应的1位的锁存电路。在图7的(a)的步骤S20中，存储部41A至41C全部被复位为高电平H。在步骤S22中，写入的地址信号被输入到解码器42。在步骤S24中，根据子阵列地址X和块地址Y来选择对应的块24。在步骤S26中，对应的块24A至C的存储部40A至40C被置位为低电平L。
控制电路43输出存储控制信号a、b和存储控制信号。PS控制电路44根据保持于寄存器40和41中的UDF和SFBF来控制块24A至24C的电源开关PS1A至PS1C和电源开关PS2A至PS2C。
PS控制电路44具有数量与各块24A至24C的个数相同的AND电路50、NAND电路51、OR电路52、NOR电路53、AND电路54、AND电路55、OR电路56、OR电路57、OR电路58以及AND电路59。
输入给PS控制电路44的控制信号a、b、ENNLB以及ENSLP是各个块24A到24C共同的控制信号，控制信号VCTRL和VSR是针对各块24A至24C中的每一个的独立的信号。
向AND电路50输入UDF存储部40A至40C的输出信号和控制信号ENNLB。向NAND电路51输入UDF存储部40A至40C的输出信号和控制信号ENNLB。
向OR电路52输入SFBF存储部41A至41C的输出信号和控制信号a。向NOR电路53输入SFBF存储部41A至41C的输出信号和控制信号b。向AND电路54输入OR电路52的输出信号和控制信号ENNLB。向AND电路55输入NOR电路53的输出信号和控制信号ENNLB。向OR电路56输入AND电路54的输出信号和控制信号ENSLP。向OR电路57输入AND电路55的输出信号和控制信号ENSLP。
向OR电路58输入AND电路50的输出信号和OR电路56的输出信号。从OR电路58输出PS控制信号VPG1A至VPG1C。PS控制信号VPG1A至VPG1C分别输入给块24A至24C的电源开关PS1A至PS1C的栅极。
向AND电路59输入NAND电路51的输出信号和OR电路57的输出信号。从AND电路59输出PS控制信号VPG2A至VPG2C。PS控制信号VPG2A至VPG2C分别输入给块24A至24C的电源开关PS2A至PS2C的栅极。
图13的(a)至图13的(e)是示出实施例1的各信号和电源开关的动作的图。如图13的(a)所示，在读出/写入期间，控制信号a、b、ENNLB以及ENSLP全部为L。假设块24A至24C的UDF分别为L、L、H。假设块24A至24C的SFBF分别为L、H、L。此时，VPG1A至VPG1C为L，电源开关PS1A至PS1C接通。VPG2A至VPG2C为L，电源开关PS2A至PS2C断开。这样，在读出/写入期间，无论UDF和SFBF如何，电源开关PS1A至PS1C均接通，电源开关PS2A至PS2C均断开。由此，全部的块24A到24C被施加读出/写入用的电压V2作为电源电压VVDD-VGND。
如图13的(b)所示，在休眠期间，控制信号ENSLP为H，控制信号a、b以及ENNLB为L。VPG1A至VPG1C为H，电源开关PS1A至PS1C断开。VPG2A至VPG2C为H，电源开关PS2A至PS2C接通。这样，在休眠期间，无论UDF和SFBF如何，电源开关PS1A至PS1C均断开，电源开关PS2A至PS2C均接通。由此，全部的块24A至24C被施加休眠用的电压V1作为电源电压VVDD-VGND。
在图8的步骤S42中，将免存储块24B和24C从读出/写入状态一并设为关闭状态。如图13的(c)所示，与图13的(a)相比，控制信号a和ENNLB从L变为H。控制信号b和ENSLP维持L。VPG1A至VPG1C从L变为H，电源开关PS1A至PS1C从接通到断开。VPG2A从L变为H，VPG2B和VPG2C维持L。电源开关PS2A从断开到接通，电源开关PS2B和PS2C维持断开。由此，UDF和SFBF中的至少一方为H的块24B和24C的电源电压VVDD-VGND成为V0，并且块24B和24C成为关闭状态。UDF和SFBF双方为L的块24A的电源电压VVDD-VGND电压成为V1，块24A成为休眠状态。
在步骤S46中，被选出的块24A从图8的步骤S42的状态(设该期间为T1)执行存储动作。如图13的(d)所示，在步骤S42至S46中，控制信号a从H变为L，控制信号b从L变为H。控制信号ENNLB和ENSLP分别维持H和L。VPG1A从H变为L，PS1A从断开变为接通。VPG2A从H变为L，PS2A从接通变为断开。PS1B、PS1C、PS2B以及PS2C维持断开。块24A的电源电压VVDD-VGND成为等待用的电压V2，块24B和24C的电源电压VVDD-VGND为V0。由此，块24A成为存储动作的等待状态，块24B和24C维持关闭状态。根据从控制电路43输出的存储控制信号，对块24A施加控制信号VCTRL和VSR。由此，如图10的(a)至图10的(c)所示，执行了作为对象的块24A的存储动作。设该期间为T2。
在图8的步骤S48中，当块24A的存储结束时，控制信号a从L变为H。控制信号b、ENNLB以及ENSLP分别维持H、H、L。VPG1A从L变为H，PS1A从接通变为断开。由此，块24A的电源电压VVDD-VGND从电压V2变为电压V0，块24A成为关闭状态。设该期间为T3。通过执行图8的步骤S44至S52的循环，对于作为存储动作对象的块24，将控制信号(a，b)依次设为(H，L)→(L，H)→(H，H)。由此，作为存储动作对象的块24依次被存储。
如图13的(e)所示，在关闭状态下，控制信号a、b，、ENNLB以及ENSLP分别为H、H、H、L。无论UDF和SFBF如何，PS1A至PS1C以及PS2A至PS2C均断开。由此，全部的块24的电源电压VVDD-VGND为V0，全部的块24成为关闭状态。
图14是实施例1的控制信号的时序图。控制信号a1～an是与各块241至24n对应的控制信号a，控制信号b1～bn是与各块241至24n对应的控制信号b。块241～24k是作为存储动作对象的块，块24k+1～块24n是免存储块。
如图14所示，时刻t10与时刻t11之间是读出/写入期间，控制信号a1～an、b1～bn、ENNLB以及ENSLP为L。时刻t11与时刻t12之间是休眠期间，控制信号ENSLP为H，其他的控制信号为L。
存储动作开始后，在时刻t13(图8的步骤S42)，控制信号ENNLB和a1～an成为H。由此，作为存储动作对象的块241～24k成为期间T1的休眠状态，免存储块24k+1～24n成为关闭状态。该状态为期间T1。
在时刻t14，与作为存储动作对象的块241对应的控制信号a1和b1分别成为L和H。时刻t14与时刻t15之间的期间是块241的期间T2，对块241执行存储动作。在时刻t15，控制信号a1成为H，控制信号b1维持H。时刻t15及以后的期间是块241的期间T3，块241处于关闭状态。在时刻t15，与块242对应的控制信号a2和b2分别成为L和H。时刻t15与时刻t16之间的期间是块242的期间T2，对块242进行存储动作。在时刻t16，控制信号a2成为H，控制信号b2维持H。时刻t16及以后的期间是块242的期间T3，块242处于关闭状态。
对作为存储动作对象的块241-24k依次进行步骤S46和S48。当在时刻t17，全部的作为存储动作对象的块241～24k的存储动作结束时，全部的块241～24n为关闭状态。当在时刻t18，控制信号a1～an、b1～bn、ENNLB以及ENSLP成为L时，成为读出/写入期间。
这样，在时刻t13，块241至24k一并成为休眠状态(期间T1)，块24k+1至24n一并成为关闭状态。之后，块241至24k依次被存储(期间T2)。存储结束的块依次成为关闭状态(期间T3)。
图15是实施例1的控制电路28的另一例的框图。如图15所示，通过将控制信号ENSLP设为针对每个块24A至24C的信号，能够针对每个块24A至24C设为休眠状态。其他结构与图12相同，省略说明。
[模拟]
模拟了实施例1的电子电路的BET和存储的时延。也模拟了比较例1-1和比较例1-2。在比较例1-1中，不执行子阵列22和块24的一并切断，而是依次跳过SFBF被置位的块24的存储动作。在比较例1-2中，不执行基于UDF的一并切断，仅执行基于SFBF的一并切断。
模拟条件如下。作为读出/写入期间、存储期间以及恢复期间的电源电压VVDD-VGND的电压V2设为1.2V。作为休眠期间的电源电压VVDD-VGND的电压V1和控制线CTRL的电压分别设为0.8V和0V。存储期间的开关线SR的电压设为0.75V。存储期间的控制线CTRL的高电平和低电平的电压分别设为0.45V和0V。子阵列22和块24的存储容量分别设为8k字节和1k字节。
将基于SFBF的免存储存储器单元的个数与单元阵列20内的全部的存储器单元的个数之比作为SFBF免存储比例(proportion)。将基于UDF的免存储存储器单元的个数与单元阵列20内的全部的存储器单元的个数之比作为UD比例(proportion)。考虑到在单元阵列20内易失性地进行写入的存储器单元10集中于特定的子阵列22和块24，将存储动作所花费的时间作为存储时延。模拟了单元阵列20的存储容量为32k字节、256k字节以及2M字节的情况。
图16的(a)至图16的(c)是示出实施例1、比较例1-1以及比较例1-2的相对于SFBF免存储比例的BET的图，图16的(d)至图16的(f)是示出相对于SFBF免存储比例的存储时延的图。如图16的(a)所示，在比较例1-1中，在32k字节时，当免存储比例变大时，BET变短。
如图16的(b)和图16的(c)所示，当存储容量增大为256k字节和2M字节时，即使SFBF免存储比例变大，BET也不会变小。这是出于以下原因。即，当存储容量变大时，等待存储动作的块24变大。在等待存储动作的过程中，在存储器单元10中也有漏电流流动。因此，单元阵列20整体的漏电流变大，即使免存储比例变大，BET也不会变小。
如图16的(d)至图16的(f)所示，在比较例1中，存储时延恒定，与免存储比例无关。
如图16的(a)至图16的(c)所示，在比较例1-2中，无论存储容量如何均是当免存储比例变大时，BET变小。如图16的(d)至图16的(f)所示，在比较例1-1中，无论存储容量如何均是当免存储比例变大时，存储时延变短。这是因为在比较例1-2中会首先关闭免存储块24。
如图16的(a)至图16的(c)所示，在实施例1中，与比较例1-1相比，当UD比例变大时，BET变短。如图16的(d)至图16的(f)所示，在实施例1中，与比较例1-1相比，当UD比例变大时，时延变短。
根据实施例1，如图1所示，各个存储器单元10具有：双稳态电路12，其易失性地存储数据；以及非易失性元件，其非易失性地存储双稳态电路12中所存储的数据，并将非易失性地存储的数据恢复到双稳态电路12中。如图8的步骤S42那样，控制电路28在将单元阵列20关闭(断电)时，将多个存储器单元10中的、无论是否被易失性地改写都可以不非易失性地存储的一个或多个第一存储器单元关闭。如步骤S44和S46那样，在关闭了第一存储器单元之后，在多个存储器单元中的剩余的一个或多个第二存储器单元中，执行将易失性地存储于双稳态电路12中的数据存储到非易失性元件中的存储动作。如步骤S48那样，这之后，控制电路28关闭第二存储器单元。
由此，能够抑制用于在关闭了无论是否被易失性地改写都可以不非易失性地存储的第一存储器单元之后对剩余的第二存储器单元执行存储动作的功耗。另外，能够削减存储时延。
如图4和图5所示，单元阵列20被分割成多个块24，各个块24至少包含2个存储器单元10。如图8的步骤S40那样，控制电路28在将单元阵列20关闭(断电)时，从多个块24中提取无论块24内的存储器单元10是否被易失性地改写都可以不非易失性地存储的一个或多个第一块(即UDF被置位的块)。如图8的步骤S42和图9的(a)那样，控制电路28关闭第一块。如图8的步骤S46和图9的(b)那样，控制电路28在关闭了第一块后，在多个块24中的剩余的一个或多个第二块内的存储器单元10中执行将存储于双稳态电路12中的数据存储到非易失性元件中的存储动作。如图8的步骤S48和图9的(c)那样，控制电路28将存储动作结束后的第二块关闭。
这样，由于按照每个块24来关闭UDF被置位的第一块，因此能够抑制用于对第一块执行存储动作的功耗。另外，能够削减存储时延。此外，由于首先关闭UDF被置位的第一块，因此能够削减因等待存储动作时的漏电流引起的功耗。
控制电路28在如图9的(a)那样将提取出的第一块全部关闭后，如图9的(b)至图9的(d)那样，在剩余的第二块内的存储器单元10中执行存储动作。由此，能够削减UDF被置位的第一块等待关闭时的功耗。
寄存器40(存储电路)设置于单元阵列20之外，存储从外部电路接收到的UDF(表示可以不非易失性地存储的第一块的信息)。控制电路28根据UDF来提取第一块。由此，与在各子阵列22或块24中设置有存储UDF的存储电路的方法相比，可以不经由总线25等向控制电路28传送UDF，控制变得简单。
如图8的步骤S40那样，控制电路28从多个块24中提取UDF被置位的块和SFBF被置位的块24(即块24内的任何存储器单元10都没有被易失性地改写的块)作为第一块。由此，由于首先关闭UDF被置位的块和SFBF被置位的块，因此能够削减因等待存储动作时的漏电流引起的功耗。另外，能够减少存储时延。
寄存器41(存储电路)设置在单元阵列20的外部。由此，与将SFBF存储于各子阵列22或块24中的方法相比，无需经由总线25等向控制电路28传送SFBF，控制变得简单。
在实施例1中，对MTJ1和MTJ2分别与节点Q和QB连接的例子进行了说明，但只要是MTJ1和MTJ2中的任意一方与节点Q或QB连接即可。存储器单元只要具有双稳态电路12和非易失性元件即可。作为非易失性元件，以MTJ为例进行了说明，但作为非易失性元件，也可以使用巨磁阻(GMR)元件、在ReRAM(Resistance Random Access Memory：电阻式随机存取存储器)中使用的可变电阻元件或在PRAM(Phase change RAM：相变随机存取存储器)中使用的相变元件。
实施例2
在将专利文献5应用于单元阵列的情况下，VNR-SRAM的ULV保持是通过在将模式从BI(升压逆变器)模式切换为ST(施密特触发器)模式之后降低电源电压而进行的。当单元阵列的尺寸变大时，因等待模式切换的存储器单元中的漏电流而引起的功耗变大。并且，由于待机期间而导致时延增加。另外，即使存储器单元的数据是不需要的数据，也进行保持。由此，功耗和时延增大。
实施例2的目的在于，抑制功耗和能耗。具体而言，目的在于，削减PG时(保持时)、向PG转移的期间以及从PG恢复的期间的功耗和能耗，以及削减与PG相关的BET。
在实施例2中，在向单元阵列写入数据时，或者在处理数据时，将存在电源恢复后不需要的数据的存储器单元关闭，对剩余的存储器单元进行保持。由此，由于无需对不需要保持的存储器单元进行模式切换，因此能够抑制功耗和时延。
更具体而言，将单元阵列分割成多个块。生成UDF，该UDF指定具有存在电源恢复后不需要的数据的存储器单元的块。在保持时，根据UDF，将不需要保持的块关闭。然后，在其他的块中进行保持。由此，由于无需对不需要保持的块进行模式切换，因此能够抑制功耗和时延。此外，由于将不需要保持的块关闭，因此能够进一步削减功耗。
以下，对实施例2的详细的例子进行说明。
[存储器单元的说明]
图17是实施例2的存储器单元的电路图。如图17所示，存储器单元10主要具有逆变器电路14和16。
逆变器电路14和16连接成环状，构成双稳态电路12。逆变器电路14具有FET m1、m2a、m2b以及m9。逆变器电路16具有FET m3、m4a、m4b以及m10。FET m1和m3是P沟道MOSFET，并且FET m2a、m2b、m4a、m4b、m9以及m10是N沟道MOSFET。FET m1和m3的源极与被施加了虚拟电源电压VVDD的电源线15a连接，漏极与节点Q和QB连接。FET m2a和m2b串联连接在节点Q与被施加了接地电压VGND的接地线15b之间，FET m2b的源极与接地线15b连接，FET m2a的漏极与节点Q连接。FET m4a和m4b也同样地连接在节点QB与接地线15b之间。
逆变器电路14的输入节点是FET m1、m2a以及m2b共同连接的节点N1，逆变器电路14的输出节点是节点Q。逆变器电路16的输入节点是FET m3、m4a以及m4b共同连接的节点N3，逆变器电路16的输出节点是节点QB。逆变器电路14的输入节点和输出节点分别与逆变器电路16的输出节点和输入节点连接。
FET m9的源极和漏极中的一方与FET m2a和m2b之间的节点N2连接，另一方与控制线CTRL连接，并且栅极与节点Q连接。FET m10的源极和漏极中的一方与FET m4a和m4b之间的节点N4连接，另一方与控制线CTRL连接，并且栅极与节点QB连接。
逆变器26a是控制线CTRL用的驱动器26，将控制信号VCTRL反相，输出高电平的电压为电压VSCTRL并且低电平的电压为电压VLCTRL的控制信号。在控制信号VCTRL为高电平时，控制线CTRL成为VLCTRL，逆变器电路14和16成为BI模式。在控制信号VCTRL为低电平时，控制线CTRL成为VSCTRL，逆变器电路14和16成为ST模式。
节点Q和QB分别经由MOSFET m5和m6而与位线BL和BLB连接。MOSFET m5和m6的栅极与字线WL连接。
BI模式是逆变器电路14和16的传递特性实质上没有滞后(hysteresis)并且能够进行高速动作的模式。ST模式是逆变器电路14和16的传输特性具有滞后并且动作慢的模式。另外，实质上没有滞后是指不具有ST模式那样的有意的滞后，允许具有无意的滞后。
在BI模式下，存储器单元10作为通常的SRAM单元发挥功能。在ST模式下，即使将电源电压(VVDD-VGND)设为例如0.2V这样的超低电压(ULV：Ultra low Voltage)也能够保持双稳态电路12的数据。
电源开关30具有电源开关PS1、PS2以及PS3。电源开关PS1和PS2并联连接在高电压的电源15ch与电源线15a之间。电源开关PS1和PS2例如分别是P沟道FET和N沟道FET。向电源开关PS1和PS2的栅极分别施加PS控制信号VPG1和VPG2。电源开关PS1和PS2的衬底偏压例如分别是VDDH和VGND。
电源开关PS3和FET m11串联连接在低电压的电源15cl与电源线15a之间。电源开关PS3和FET m11分别是P沟道FET和N沟道FET。FET m11作为负载发挥功能。向电源开关PS3的栅极施加PS控制信号VPG3。电源开关PS3和FET m11的衬底偏压例如分别是VDDL和VDDH。与实施例1同样地，电源开关30也可以设置在接地线15b与接地端15d之间。电源开关30也可以设置在电源线15a与电源15ch和15cl中的至少一方之间以及接地线15b与接地端15d之间这两方。
[各状态的说明]
图18的(a)和图18的(b)是示出实施例2的各状态下施加的电压的图。如图18的(a)所示，在等待状态下，VPG1、VPG2以及VPG3分别为低电平L、低电平L以及高电平H。电源开关PS1、PS2以及PS3分别接通、断开、断开。由此，电源电压VVDD-VGND成为电压V3。电压V3例如为1.2V。
在休眠状态下，VPG1、VPG2以及VPG3分别为H、H、H。电源开关PS1、PS2以及PS3分别断开、接通、断开。由此，电源电压VVDD-VGND成为比电压V3低的电压V2。电压V2例如为0.8V。
在保持状态下，VPG1、VPG2以及VPG3分别为H、L、L。电源开关PS1、PS2以及PS3分别断开、断开、接通。由此，电源电压VVDD-VGND成为比电压V2低的电压V1。电压V1例如为0.2V。
在关闭状态下，VPG1、VPG2以及VPG3分别为H、L、H。电源开关PS1、PS2以及PS3分别断开、断开、断开。电源电压VVDD-VGND成为比电压V1低的电压V0。电压V0大致为0V。
如图18的(b)所示，在等待状态下，电源电压VVDD-VGND为电压V3。存在控制信号VCTRL为L的情况和控制信号VCTRL为H的情况，在VCTRL为H时，存储器单元10为BI模式，在VCTRL为L时，存储器单元10为ST模式。等待(BI)状态与实施例1的读出/写入状态相同，是作为通常的SRAM能够改写双稳态电路12的数据的状态。电源电压VVDD-VGND为双稳态电路12能够进行数据的改写并且能够保持数据的电压V3。
在休眠状态下，电源电压VVDD-VGND为比电压V3低的电压V2。存在控制信号VCTRL为L的情况和控制信号VCTRL为H的情况，在VCTRL为H时，存储器单元10为BI模式，在VCTRL为L时，存储器单元10为ST模式。电源电压VVDD-VGND为双稳态电路12不能改写数据但能够保持数据的电压V2。由于电压V2比电压V3低，因此能够抑制功耗。
在保持状态下，电源电压VVDD-VGND为比电压V2低的电压V1。控制信号VCTRL为L，存储器单元10为ST模式。电源电压VVDD-VGND为双稳态电路12在BI模式下不能保持数据，但在ST模式下能够保持数据的电压V1。在保持状态下，存储器单元10处于虚拟非易失性状态，并且能够使电压V1比电压V2低，因此能够极大地抑制功耗。
在关闭状态下，电源电压VVDD-VGND为比电压V1低的电压V0。控制信号VCTRL为H，存储器单元10为BI模式。在关闭状态下，存储器单元10的功耗大致为0。
图19的(a)和图19的(b)是示出实施例2的保持和关闭所施加的电压的图。如图19的(a)所示，在等待状态下，电源电压VVDD-VGND为电压V3，控制信号VCTRL为H，为BI模式。在模式切换期间，首先将VCTRL设为L。由此，成为ST模式。之后，将电源电压VVDD-VGND设为电压V1。由此，成为保持状态。然后，在模式切换期间，将电源电压VVDD-VGND设为电压V3。之后，将VCTRL设为H。由此，返回到等待状态。这样，在设为保持状态的前后进行模式切换。
如图19的(b)所示，在等待状态下，当使电源电压VVDD-VGND成为电压V0时，则成为关闭状态。此时，VCTRL维持H，维持BI模式。当使电源电压VVDD-VGND成为电压V3时，返回到等待状态。
图20是示出实施例2的各期间的功耗的图。实线表示具有图17所示的存储器单元10(VNR-SRAM)的存储电路的功耗(功率)。点线表示使用了6晶体管SRAM(6T-SRAM)单元的存储电路的功耗。
如图20所示，存储器单元10的动作期间具有等待期间、模式切换期间以及保持期间。设等待期间的长度为τNL。设保持期间前的模式切换期间的长度为τEXT。设保持期间的长度为τSD。设保持期间后的模式切换期间的长度设为τENT。
VNR-SRAM的等待期间的功耗比6T-SRAM的功耗大PLKG。这是因FET m9和m10的漏电流引起的。在VNR-SRAM中，在模式切换期间需要模式切换用的功耗。在保持期间中，VNR-SRAM的功耗为P'保存，VNR-SRAM的功耗能够比6T-SRAM的功耗削减P保存。
VNR-SRAM单元相对于6T-SRAM单元的能量增加是等待期间的基于PLKG的能量增加ELKG以及模式切换期间的能量增加EEXT和EENT的总和。VNR-SRAM单元通过保持所能节省的能量为保持期间的基于P保存的能量减少E保存。ELKG+EEXT+EENT＝P保存×BET。在没有进行双稳态电路12的读出/写入的待机期间为BET以上时，设为保持状态，在为BET以下时，设为等待状态。由此，能够极高效率地削减能量。
图21的(a)和图21的(b)是实施例2的存储器单元的另一例。如图21的(a)所示，逆变器电路14具有FET m1a、m1b、m2以及m9a，逆变器电路16具有FET m3a、m3b、m4以及m10a。FET m1a、m1b、m3a、m3b、m9a以及m10a是P沟道FET，FET m2和m4是N沟道FET。FET m9a的源极和漏极中的一方与FET m1a和m1b之间的节点N2a连接，FET m10a的源极和漏极中的一方与FET m3a和m3b之间的节点N4a连接。
驱动器26在逆变器26a的前级具有逆变器26c。在VCTRL为L时，逆变器26c输出VDD，逆变器26a输出VLCTRL作为CTRL，逆变器电路14和16成为BI模式。在VCTRL为H时，逆变器26c输出VGND，逆变器26a输出VSCTRL作为CTRL，逆变器电路14和16成为ST模式。其他结构与图17相同，省略说明。虽然逆变器26c的电源电压和接地电压为VDD和VGND，但也可以与逆变器26a同样地，电源电压和接地电压为VSCTRL和VLCTRL。驱动器26也可以构成为仅使用逆变器26a来代替逆变器26a和26c。
如图21的(b)所示，逆变器电路14具有FET m1a、m1b、m2a、m2b、m9以及m9a，逆变器电路16具有FET m3a、m3b、m4a、m4b、m10以及m10a。FET m1a、m1b、m3a、m3b、m9a以及m10a是P沟道FET，FET m2a、m2b、m4a、m4b、m9以及m10是N沟道FET。
FET m9a和FET m10a的源极和漏极中的另一方与控制线CTRLP连接，FET m9和FETm10的源极和漏极中的另一方与控制线CTRLN连接。驱动器26具有逆变器26a和26b。逆变器26a向控制线CTRLN输出。逆变器26b将逆变器26a的输出反相并输出给控制线CTRLP。其他结构与图17和图21的(a)相同，省略说明。
如图21的(a)和图21的(b)那样，在逆变器电路14和16中，P沟道FET m1a、m3a和N沟道FET m2、m4中的至少一方串联连接有多个。只要设置P沟道FET m9a、m10a和N沟道FET m9、m10中的至少一方即可。
[电子电路的说明]
图22是示出实施例2的电子电路的框图。如图22所示，电子电路102具有单元阵列20和控制电路28。单元阵列20被分割成多个子阵列22。子阵列22的存储容量例如为8k字节。在子阵列22中呈矩阵状设置有多个存储器单元10。子阵列22与总线25连接。子阵列22的个数可以适当设计。
在子阵列22中设置有电源开关30和周边电路38。电源开关30对每个子阵列22设定电源电压。周边电路38根据模式控制信号来控制各存储器单元10的模式。
控制电路28具有寄存器40。控制电路28将从外部电路接收到的每个块的UDF保存于寄存器40中。控制电路28使用PS控制信号来控制各子阵列22的电源开关30。控制电路28经由总线25相对于子阵列22输入输出数据。控制电路28的至少一部分功能也可以由外部的CPU等处理器电路与软件协作来进行。
[子阵列的说明]
图23是实施例2的子阵列的框图。如图23所示，子阵列22被分割成具有存储器单元10的多个块24(例如8个)。块24的存储容量例如是1k字节。块24的个数可以适当设计。在子阵列22内呈矩阵状配置有多个存储器单元10。在子阵列22内，字线WL和控制线CTRL沿行方向延伸，位线BL沿列方向延伸。各存储器单元10与字线WL、位线BL、控制线CTRL、电源线15a以及接地线15b连接。
与各子阵列22对应地设置有电源开关30和周边电路38。控制电路28对电源开关30和周边电路38进行控制。
电源开关30能够针对每个块24将电源电压VVDD-VGND设为电压V3、V2、V1以及V0。周边电路38具有WL解码器31、列解码器32、预充电电路33以及读出写入电路34。
在等待期间，WL解码器31根据行地址来选择字线WL。列解码器32根据列地址来选择位线BL。预充电电路33对位线BL进行预充电。读出写入电路34向由WL解码器31和列解码器32选出的存储器单元10的双稳态电路12写入数据或从双稳态电路12读出数据并输出给总线25。
在保持期间，控制电路28将一个或多个存储器单元10设为ST模式，将VVDD设为电压V1。由此，存储器单元10成为保持状态。
[动作的说明]
图24是示出实施例2的动作的流程图。如图24所示，控制电路28根据来自外部电路的指令而接通单元阵列20的电源(步骤S10)。例如，控制电路28将全部的块24的存储器单元10设为BI模式，接通电源开关PS1，断开电源开关PS2和PS3。由此，全部的块24成为等待状态。
控制电路28在等待状态下执行读出和写入动作(步骤S12)。控制电路28判定是否从外部电路接收到关闭单元阵列20的指示(步骤S14)。当为“否”时，返回到步骤S12。当为“是”时，控制电路28执行保持动作和关闭(步骤S17)。然后，结束，返回到步骤S10。
[UDF设定的说明]
设定UDF的动作与实施例1的图7的(b)相同，省略说明。
[保持动作的类型A的说明]
作为图24的步骤S17的动作，对保持动作的类型A进行说明。图25是示出实施例2的保持动作的类型A的流程图。图26的(a)至图26的(e)是示出实施例2的保持动作的类型A的单元阵列的示意图。图27的(a)至图27的(e)是示出实施例2的保持动作的类型A的单元阵列和块的示意图。图26的(a)至图26的(e)是按照每个子阵列22进行保持动作的例子，图27的(a)至图27的(e)是按照每个块24进行保持动作的例子。无论是按照每个子阵列22进行保持动作的情况，还是按照每个块24进行保持动作的情况，基本的动作都相同。保持动作的类型B和C也是同样的。
在图24的步骤S17中，控制电路28开始保持动作。如图25所示，此时，各块24(或子阵列22)成为等待(BI)状态(步骤S54)。例如，控制电路28将全部的块24(子阵列22)的电源电压VVDD-VGND设为电压V3，将控制信号VCTRL设为H。如图26的(a)所示，全部的子阵列22为等待(BI)状态。如图27的(a)所示，全部的块24为等待(BI)状态。
控制电路28从寄存器40分别读出与块24(或子阵列22)对应的UDF(步骤S56)。控制电路28提取UDF被置位(例如高电平H)的块24(子阵列22)，并将它们一并关闭(步骤S58)。例如，控制电路28将对应的块24(子阵列22)的电源电压VVDD-VGND设为电压V0。如图26的(b)所示，控制电路28将9个子阵列22中的4个子阵列22一并设为关闭状态。如图27的(b)所示，控制电路28将72个块24中的28个块24一并设为关闭状态。
控制电路28选择UDF未被置位(即作为保持对象)的第一个块24a(子阵列22a)(步骤S60)。控制电路28将第一个块24a(子阵列22a)设为等待(ST)(步骤S62)。例如，控制电路28在将块24a(子阵列22a)的电源电压VVDD-VGND设为了电压V3的状态下，将控制信号VCTRL设为L。如图26的(c)所示，子阵列22a成为等待(ST)状态。如图27的(c)所示，块24a成为等待(ST)状态。
控制电路28判定是否是最后的块24(子阵列22)(步骤S64)。当为“否”时，前进到下一个块24(子阵列22)(步骤S66)，返回到步骤S60。依次将作为保持对象的块24(子阵列22)设为等待(ST)状态。如图26的(d)所示，全部的作为保持对象的子阵列22成为等待(ST)状态。如图27的(d)所示，全部的作为保持对象的块24成为等待(ST)状态。
当在步骤S64中判定为“是”时，控制电路28将全部的作为保持对象的块24(子阵列22)一并设为保持状态，或者每多个块24(子阵列22)地设为保持状态(步骤S68)。如图26的(e)那样，全部的作为保持对象的子阵列22成为保持状态。如图27的(e)那样，全部的作为保持对象的块24成为保持状态。之后，结束。
[保持动作的类型B的说明]
对保持动作的类型B进行说明。图28是示出实施例2的保持动作的类型B的流程图。图29的(a)至图29的(e)是示出实施例2的保持动作的类型B的单元阵列的示意图。图30的(a)至图30的(e)是示出实施例2的保持动作的类型B的单元阵列和块的示意图。
如图28所示，控制电路28将各块24(或子阵列22)设为休眠(BI)状态(步骤S70)。例如，控制电路28将全部的块24(子阵列22)的电源电压VVDD-VGND设为电压V2，将控制信号VCTRL设为H。如图29的(a)那样，全部的子阵列22为休眠(BI)状态。如图30的(a)那样，全部的块24为休眠(BI)状态。
控制电路28提取在步骤S56中读出的UDF被置位(例如高电平H)的块24(子阵列22)，并将它们一并关闭(步骤S58)。如图29的(b)所示，控制电路28将4个子阵列22一并设为关闭状态。如图30的(b)所示，控制电路28将28个块24一并设为关闭状态。
控制电路28将在步骤S60中选出的第一个块24a(子阵列22a)设为休眠(ST)状态(步骤S72)。例如，控制电路28将块24a(子阵列22a)的电源电压VVDD-VGND设为电压V2，将控制信号VCTRL设为L。如图29的(c)所示，子阵列22a成为休眠(ST)状态。如图30的(c)所示，块24a成为休眠(ST)状态。
当在步骤S64中判定为“否”时，对下一个块24(子阵列22)执行步骤S60和S72。如图29的(d)那样，全部的作为保持对象的子阵列22成为休眠(ST)状态。如图30(d)那样，全部的作为保持对象的块24成为休眠(ST)状态。
当在步骤S64中判定为“是”时，控制电路28将全部的作为保持对象的块24(子阵列22)一并设为保持状态(步骤S68)。如图29的(e)那样，全部的保持对象的子阵列22成为保持状态。如图30的(e)那样，全部的保持对象的块24成为保持状态。之后，结束。其他动作与保持动作的类型A相同。
[保持动作的类型C的说明]
对保持动作的类型C进行说明。图31是示出实施例2的保持动作的类型C的流程图。图32的(a)至图32的(e)是示出保持动作的类型C的单元阵列的示意图。图33的(a)至图33的(e)是示出保持动作的类型C的单元阵列和块的示意图。
如图31所示，步骤S70、S56、S58、S60、S72与保持的类型B相同，图32的(a)至图32的(c)和图33的(a)至图33的(c)分别与图29的(a)至图29的(c)和图30的(a)至图30的(c)相同。
控制电路28在步骤S72中将作为保持对象的第一个块24a(或子阵列22a)设为休眠(ST)状态，之后，将块24a(或子阵列22a)设为保持状态(步骤S74)。如图32的(d)所示，子阵列22a成为保持状态。如图33的(d)所示，块24a成为保持状态。
然后，将作为保持对象的块24(子阵列22)依次设为休眠(ST)状态(步骤S72)，之后设为保持状态(步骤S74)。当在步骤S64中判定为“是”时，如图32的(e)那样，全部的作为保持对象的子阵列22成为保持状态。如图33的(e)那样，全部的作为保持对象的块24成为保持状态。之后，结束。其他动作与保持动作的类型B相同。
[保持动作的类型B的控制电路的例子]
图34是示出保持动作的类型B的控制电路的例子的框图。控制电路28B具有寄存器40、模式控制电路45以及PS控制电路44。寄存器40的位数为各个块24的个数即NSA×Nblock以上。对NSA×Nblock个块24中的块24A至24B进行说明。
与实施例1的图7的(b)的步骤S32同样地，全部的存储部40A至40B被复位为低电平L。当在步骤S34中UDF被输入到控制电路28B时，在步骤S36中，对应的块24A至24B的存储器单元40A至40B被置位为高电平H。
模式控制电路45输出模式控制信号VCTRL。PS控制电路44根据保持于寄存器40中的UDF而对各块24A至24B的电源开关PS1A至PS1B、PS2A至PS2B以及PS3A至PS3B进行控制。
PS控制电路44具有数量与各块24A至24B的个数相同的OR电路60、AND电路61、OR电路62、OR电路63、NAND电路64、AND电路65、AND电路66、OR电路67、OR电路68、OR电路69、AND电路70、AND电路71、OR电路72以及OR电路73。
向OR电路60输入UDF存储部40A至40B的输出信号和控制信号ENNLB。向AND电路61输入OR电路60的输出信号和控制信号ENNLB。向OR电路62输入AND电路61的输出信号和控制信号ENSLP。从OR电路62输出PS控制信号VPG1A至VPG1B。PS控制信号VPG1A至VPG1B分别输入给块24A至24B的电源开关PS1A至PS1B的栅极。
向OR电路63输入UDF存储部40A至40B的输出信号和控制信号ENRB。向NAND电路64输入UDF存储部40A至40B的输出信号和控制信号ENNLB。向AND电路65输入OR电路63的输出信号和NAND电路64的输出信号。向AND电路66输入AND电路65的输出信号和控制信号ENNLB。向OR电路67输入AND电路65的输出信号和控制信号ENSLP。从OR电路67输出PS控制信号VPG2A至VPG2B。PS控制信号VPG2A至VPG2B分别输入给块24A至24B的电源开关PS2A至PS2B的栅极。
向OR电路68输入UDF存储部40A至40B的输出信号和控制信号ENRB。向OR电路69输入UDF存储部40A至40B的输出信号和控制信号ENNLB。向AND电路70输入OR电路68的输出信号和OR电路69的输出信号。向AND电路71输入AND电路70的输出信号和控制信号ENNLB。向OR电路72输入AND电路71的输出信号和控制信号ENSLP。向OR电路73输入OR电路72的输出信号和控制信号ENRB。从OR电路73输出PS控制信号VPG3A至VPG3B。PS控制信号VPG3A至VPG3B分别输入给块24A至24B的电源开关PS3A至PS3B的栅极。
图35的(a)至图35的(e)是示出保持动作的类型B的各信号和电源开关的动作的图。如图35的(a)所示，在等待(BI)状态下，控制信号ENRB、ENNLB、ENSLP以及VCTRL分别为H、L、L、H。设块24A和24B的UDF分别为L和H。此时，VPG1A至VPG1B为L，电源开关PS1A至PS1B接通。VPG2A至VPG2B为L，电源开关PS2A至PS2B断开。VPG3A至VPG3B为H，电源开关PS3A至PS3B断开。这样，在等待(BI)状态下，无论UDF如何，电源开关PS1A至PS1B均接通，电源开关PS2A至PS2B以及PS3A至PS3B均断开。由此，全部的块24A至24B的电源电压VVDD-VGND为电压V3。
如图35的(b)所示，在休眠(BI)状态下，控制信号ENRB、ENNLB、ENSLP以及VCTRL分别为H、L、H、H。VPG1A至VPG1B为H，电源开关PS1A至PS1B断开。VPG2A至VPG2B为H，电源开关PS2A至PS2B接通。VPG3A至VPG3B为H，电源开关PS3A至PS3B断开。这样，在休眠(BI)状态下，无论UDF如何，电源开关PS1A至PS1B以及PS3A至PS3B均断开，电源开关PS2A至PS2B均接通。由此，全部的块24A至24B的电源电压VVDD-VGND成为电压V2，成为休眠(BI)。在图28的步骤S70中，如图35的(b)那样，全部的块成为休眠(BI)状态。
在图28的步骤S70、S56以及S58中，将UDF为H的块24设为休眠(BI)状态，一并切断UDF为L的块。如图35的(c)所示，控制信号ENNLB从图35的(a)的等待(BI)状态由L变为H。VPG1A至VPG1B从L变为H，VPG2A从L变为H。由此，电源开关PS2A从断开变为接通。电源开关PS1A和PS1B从接通变为断开。电源开关PS2B、PS3A以及PS3B维持断开。由此，作为保持对象的块24A的电源电压VVDD-VGND从电压V3变为V2，块24A成为休眠(BI)状态。UDF被置位的块24B的电源电压VVDD-VGND成为电压V0，块24B成为关闭状态。
在图28的步骤S72中，将块24A从休眠(BI)切换为休眠(ST)。如图35的(d)所示，控制信号ENRB、ENNLB以及ENSLP维持图35的(c)的状态。各电源开关的状态不变，块24A和24B的电源电压VVDD-VGND分别保持电压V2和V0。控制信号VCTRL从H变为L。由此，作为对象的块24A的模式从BI模式切换为ST模式。由此，块24A成为休眠(ST)状态。
通过进行图28的步骤S60至S66的循环，对于全部的作为保持对象的块24，将休眠(BI)状态切换为休眠(ST)状态。
在图28的步骤S68中，将全部的作为保持对象的块24A从休眠(ST)状态设为保持状态。如图35的(e)所示，控制信号ENNLB、ENSLP以及VCTRL维持图35的(d)的状态，将控制信号ENRB从H设为L。由此，VPG2A和VPG3A从H变为L，电源开关PS2A从接通变为断开，电源开关PS3A从断开变为接通。由此，作为保持对象的块24A的电源电压VVDD-VGND从电压V2变为电压V1，全部的作为保持对象的块24A成为保持状态。块24B的电源电压VVDD-VGND维持电压V0。
图36是保持动作的类型B的控制信号的时序图。控制信号VCTRL1～VCTRLn是与各块241～24n对应的控制信号VCTRL。块241～24k是作为保持对象的块，块24k+1～块24n是作为关闭对象的块。
如图36所示，时刻t20与时刻t21之间是等待(BI)期间，控制信号ENNLB和ENSLP为L，ENRB和VCTRL1～VCTRLn为H。时刻t21与时刻t22之间是休眠(BI)期间，控制信号ENSLP为H。
在时刻t23(图28的步骤S58)，控制信号ENNLB成为H。由此，作为保持对象的块241～24k维持休眠(BI)状态，UDF的块24k+1～24n成为关闭状态。该状态为期间T1。
在时刻t24(图28的步骤S72)，作为保持对象的第一个块241的控制信号VCTRL1成为L。由此，块241的模式从BI切换为ST，块241成为休眠(ST)状态。时刻t24及以后的期间为块241的期间T2，是块241为ST模式的期间。在时刻t25，对于作为保持对象的第二个块242，将控制信号VCTRL2设为L。块242成为休眠(ST)状态，成为期间T2。
通过进行图28的步骤S60至S66的循环，对全部的作为保持对象的块241～24k依次执行步骤S68。对于全部的作为保持对象的块241～24k，BI模式被切换为ST模式。在时刻t26(图28的步骤S68)，控制信号ENRB成为L。由此，全部的作为保持对象的块241～24n成为保持状态。
在时刻t27，控制信号ENRB成为H。由此，作为保持对象的块241～24k成为休眠(ST)状态。将控制信号VCTRL1～VCTRLk依次设为H。块24～24k依次成为休眠(BI)状态。在时刻t28，从ST模式向BI模式切换的模式切换结束。
[保持动作的类型C的控制电路的例子]
图37是示出保持动作的类型C的控制电路的例子的框图。控制电路28C与图34的控制电路28B相比，OR电路63、NAND电路64以及AND电路65被置换为NAND电路74，OR电路68、69和AND电路70被置换为OR电路75。模式控制电路45对每个块24A至24B输出控制信号ENRB。
向NAND电路74输入UDF存储部40A至40B的输出信号和控制信号ENNLB。向AND电路65输入NAND电路74的输出信号和每个块24A至24B的控制信号ENRB。向OR电路75输入UDF存储部40A至40B的输出信号和每个块24A至24B的控制信号ENRB。OR电路75的输出信号输入给AND电路71。其他结构与图34的控制电路28B相同，省略说明。在控制电路28C中，能够按照每个块24A至24B进行保持。
各信号和电源开关的动作与图35的(a)至图35的(e)相同，省略说明。
图38是保持动作的类型C的控制信号的时序图。控制信号ENRB1～ENRBn是与块241至24n对应的控制信号ENRB。
如图38所示，在时刻t20与时刻t23之间，控制信号ENRB1至ENRBn为H。其他与图36相同。
在时刻t24(图31的步骤S72)，对于作为保持对象的第一块241，控制信号VCTRL1成为L。由此，块241的模式从BI模式切换为ST模式，块241成为休眠(ST)状态。在时刻t25，对于块241，控制信号ENRB1成为L。由此，块241成为保持状态。对于作为保持对象的第二块242，控制信号VCTRL2成为L。块242成为休眠(ST)状态。
通过执行图31的步骤S60至S66的循环，对全部的作为保持对象的块241～24k依次执行步骤S72和S74。当针对全部的作为保持对象的块241～24k的模式切换和保持结束时，在时刻t26，全部的作为保持对象的块241～24n成为保持状态。
在时刻t27及之后，控制信号ENRB1～ENRBk和控制信号VCTRL1～VCTRLk依次成为H。块241～24k依次成为休眠(BI)。在时刻t28，从ST模式向BI模式的模式切换结束。
[模拟]
模拟了实施例2的电子电路的BET以及保持的等待(BI)状态与等待(ST)状态的模式切换的时延。也模拟了比较例2。在比较例2中，不进行基于UDF的子阵列22和块24的一并切断，将全部的块设为等待(BI)状态，对每个块依次执行模式切换。最后，将全部的块24一并设为保持状态。
模拟条件如下。VDDH、VDDL、VGND、VSCTRL、VLCTRL以及WL分别为1.2V、0.2V、0V、0.3V、0.1V以及0V。VPG1的H和L分别为1.4V和0V。VPG2的H和L分别为1.2V和-0.2V。VPG3的H和L分别为1.4V和0V。VCTRL的H和L分别为1.2V和0V。位线BL和BLB在等待状态和休眠状态时为1.2V，在保持状态和关闭状态时为0V。作为在模式切换时对驱动器26进行充电的时间，每个子阵列22为15ns。子阵列22和块24的存储容量分别为8k字节和1k字节。
将UDF被置位的存储器单元的个数与单元阵列20内的全部存储器单元的个数之比作为UD比例。模拟了单元阵列20的存储容量为32k字节、256k字节以及2M字节的情况。
图39的(a)至图39的(c)是示出类型A至C以及比较例2中的相对于UD比例的BET的图，图39的(d)至图39的(f)是示出相对于UD比例的时延的图。如图39的(a)至图39的(c)所示，在比较例2中，无论UD比例如何，BET恒定。在类型A中，在UD比例为0％时，与比较例2的BET相同。当UD比例变大时，BET变短。在类型B中，在UD比例为0％时，BET比比较例2的BET小。这是因为，在类型B中，在保持之前将全部的块一并设为休眠(BI)状态，因此能够抑制由于等待保持的过程中的块的漏电流而引起的功耗。在类型C中，在UD比例为0％时，BET比类型B的BET小。这是因为，对每个作为对象的块依次执行从休眠(BI)状态向休眠(ST)状态的切换和保持，因此能够缩短休眠(ST)状态下的等待时间，能够抑制功耗。
如图39的(d)至图39的(f)所示，在类型A至C中，与比较例2相比，当UD比例变大时，能够削减时延。时延在类型A和C之间是相同的。
如以上的模拟那样，在类型A中，虽然BET长，但可以不设定休眠状态，因此控制简单。在类型B中，BET介于类型A与类型C之间。类型B的控制由于设定休眠状态，因此比类型A复杂，但由于一并进行保持，因此比类型C简单。在类型C中，虽然BET短，但由于依次执行保持，因此控制复杂。
接着，模拟了比较例2-1、比较例2-2以及类型C的等待电力，其中，在该比较例2-1中，不进行基于UDF的一并关闭，在执行保持时以等待(BI)状态待机，在该比较例2-2中，不进行基于UDF的一并关闭，以休眠(BI)状态待机。
图40的(a)至图40的(c)是对实施例2的VNR-SRAM和6T-SRAM进行比较的图。将6T-SRAM的等待状态和休眠状态的等待电力与类型C的VNR-SRAM的等待电力进行比较。如图40的(a)至图40的(c)所示，在6T-SRAM中，当从等待状态设为休眠状态时，等待电力能够削减约30％。在保持动作的类型C的情况下，即使UD比例为0％，也能够将等待电压削减90％。在UD比例为100％的情况下，能够将等待电力削减99％。
根据实施例2，如图17、图21的(a)以及图21的(b)那样，存储器单元10具有双稳态电路12，该双稳态电路12具有能够切换传递特性实质上没有滞后的BI模式(第一模式)和传递特性具有滞后的ST模式(第二模式)的逆变器电路14(第一逆变器电路)和逆变器电路16(第二逆变器电路)。在双稳态电路12中，逆变器电路14的输出节点和输入节点分别与逆变器电路16的输入节点和输出节点连接。
如图25、图28以及图31的步骤S56和S58那样，控制电路28将多个存储器单元10中的可以不保持数据的一个或多个第一存储器单元关闭(断电)。如步骤S62和S72那样，控制电路28将多个存储器单元10中的剩余的一个或多个第二存储器单元内的双稳态电路12设为ST模式，如步骤S68和S74那样，在维持ST模式的状态下向第二存储器单元内的双稳态电路12提供电压V1(第二电源电压)。电压V1是比在读出和/或写入数据时提供给双稳态电路12的电压V3(第一电源电压)低，并且ST模式的双稳态电路12能够保持数据的电压。
这样，由于将可以不保持数据的存储器单元关闭，因此能够抑制用于切换可以不保持数据的存储器单元的模式以及维持保持状态的功耗。此外，能够削减时延。
如图22和图23那样，单元阵列20的各个块24被分割成多个块24，各个块24至少包含2个存储器单元10。如图25、图28以及图31的步骤S56那样，控制电路28从多个块24中提取可以不保持数据的一个或多个第一块。如步骤S58那样，控制电路28将第一块关闭(断电)。然后，如步骤S62和S72那样，控制电路28将多个块24中的剩余的一个或多个第二块内的双稳态电路设为ST模式。如步骤S68和S74那样，控制电路28在维持ST模式的状态下向第二块内的双稳态电路12提供电压V1。
这样，由于以块为单位将UDF被置位的第一块关闭，因此能够抑制用于切换第一块的模式和维持保持状态的功耗。此外，能够削减时延。此外，由于首先将UDF被置位的第一块关闭，因此能够削减因等待模式切换动作时的漏电流而引起的功耗。
如保持动作的类型B和C那样，控制电路28在将作为保持对象的块设为ST模式之前，如图28和图31的步骤S70那样，向作为保持对象的第二块提供电压V2(第三电源电压)作为电源电压(即设为休眠状态)。电压V2是比电压V3低并且比电压V1高、并且BI模式的双稳态电路12能够保持数据的电源电压。由此，能够抑制等待关闭和保持的期间的功耗。
如步骤S72那样，控制电路28在向第二块内的双稳态电路12提供电压V2的状态下，将第二块内的双稳态电路12设为ST模式。由此，能够抑制等待保持的期间的功耗。
如保持动作的类型C的图38那样，控制电路28在向多个第二块中的块241(第三块)的双稳态电路提供电压V2的状态下，将块241内的双稳态电路12设为ST模式(图31的步骤S72，期间T2)，在块241内的双稳态电路12为ST模式的状态下提供电压V1(步骤S74，期间T3)。之后，控制电路28在向多个第二块中的与块241不同的块242(第四块)的双稳态电路12提供电压V1的状态下，将块242内的双稳态电路12设为ST模式，在块242内的双稳态电路12为ST模式的状态下提供电压V1。由此，能够缩短等待保持的期间，能够抑制功耗。
如保持动作的类型B的图36那样，控制电路28在向第二块内的双稳态电路12提供电压V2的状态下将第二块内的双稳态电路12设为ST模式，之后在第二块内的双稳态电路12为ST模式的状态下，提供电压V1(图28的步骤S74，图36的时刻t26)。由此，与类型C相比，能够简单地进行控制。控制电路28也可以在将多个第二块内的双稳态电路12设为了ST模式的状态下一并提供电压V2。此外，控制电路28也可以将多个第二块分割成多个组，每个组包含一个或多个第二块，并按照分割出的每个组依次提供电压V2。
寄存器40(存储电路)设置于单元阵列20之外，存储从外部电路接收到的UDF(表示可以不保持数据的块的信息)。控制电路28根据UDF来提取可以不保持数据的块(步骤S56)。由此，与在各子阵列22或块24中设置存储UDF的存储电路的方法相比，可以不经由总线25等向控制电路28传送UDF，控制变得简单。
如图17那样，逆变器电路14和16具有FET m1和m3(第一FET)、FET m2b和m4b(第二FET)、FET m2a和m4a(第三FET)以及FET m9和m10(第四FET)。FET m1和m3是P沟道(第一导电类型的沟道)FET，其源极与电源线15a(第一电源线)连接，漏极与输出节点Q和QB连接，栅极与输入节点N1和N3连接。FET m2b和m4b是N沟道(与第一导电类型相反的第二导电类型的沟道)FET，其源极与接地线15b(第二电源线)连接，漏极与中间节点N2和N4连接，栅极与输入节点N1和N3连接。FET m2a和m4a是N沟道FET，其源极与中间节点N2和N4连接，漏极与输出节点Q和QB连接，栅极与输入节点N1和N3连接。FET m9和m10(第四FET)是N沟道FET，其源极和漏极中的一方与中间节点N2和N4连接，源极和漏极中的另一方与控制线CTRL(控制节点)连接，栅极与输出节点Q和QB连接。由此，能够通过控制线CTRL的电压来切换BI模式和ST模式。
也可以如图21的(a)那样，第一FET是FET m2和m4，第二FET是FET m1a和m3a，第三FET是FET m1b和m3b，第四FET是FET m9a和m10a。此时，第一导电类型的沟道是N沟道，第二导电类型的沟道是P沟道。
也可以如图21的(b)那样，作为第一FET，设置串联连接在电源线15a与输出节点Q和QB之间的FET m1a、m1b以及m3a、m3b。
实施例3
在实施例2的图17、图21的(a)以及图21的(b)的存储器单元10中，作为下拉侧的反馈晶体管FBTr的FET m9和m10是N沟道FET。作为上拉侧的反馈晶体管FBTr的FET m9a和m10a是P沟道FET。
将设置了FET m9和m10的类型称为下拉型反馈PDFB。将设置有FET m9a和m10a的类型称为上拉型反馈PUFB。将设置有FET m9、m9a、m10以及m10a的类型称为上拉下拉型反馈PUPDFB。将在电源线15a与电源15c之间设置有电源开关30的类型称为头部PS。将在接地线15b与接地端15d之间设置有电源开关30的类型称为尾部PS。图17的存储器单元是头部PS·PDFB。图21的(a)的存储器单元是头部PS·PUFB。图21的(b)的存储器单元是头部PS·PUPDFB。
以下，以头部PS·PDFB为例对实施例2的课题进行说明。在图17中，处于等待状态和保持状态的VVDD和CTRL的电压如下。
等待状态(BI模式)：VVDD＝VVDDH，CTRL的电压为VFNL
保持状态(ST模式)：VVDD＝VVDDL，CTRL的电压为VFNH
各电压例如为以下的关系。
VFNL＜VFNH＝VVDDL＜VVDDH
VFNL＜VVDDL＜VFNH＜VVDDH，或者
VFNL＜VFNH＜VVDDL＜VVDDH
VVDDL、VVDDH、VGND、VFNL以及VFNH例如分别为0.2V、1.2V、0.0V、0.0V以及0.2V。
例如，当节点Q为高电平时，FET m9接通，节点N2被电压为VFNH的控制线CTRL充电。然而，由于FET m9是N沟道型，FET m9的阈值电压Vth为正，因此从控制线CTRL充电的充电电位实质上为VFNH-Vth。由此，有可能出现作为FBTr的FET m9的反馈效果降低，保持状态下的双稳态电路的动作稳定性(例如，噪声容限)降低的情况。
[头部PS·PDFB]
对解决实施例2的存储器单元的上述课题的实施例3进行说明。图41是实施例3的头部PS·PDFB·类型1的存储器单元的电路图，图42是实施例3的头部PS·PDFB·类型2的存储器单元的电路图。类型1是不设置驱动器26的类型，类型2是设置有驱动器26的类型。如图41和图42所示，作为FBTr的FET m9和m10是P沟道FET。FET m9和m10的栅极分别与节点QB和Q连接。电源开关30对电源线15a施加虚拟电源电压VVDD。
在图41的类型1中，不设置驱动器26，对控制线CTRL施加恒定电压VFN。在图42的类型2中，设置有驱动器26。驱动器26是逆变器26a，在控制信号VCTRL为高电平时，向控制线CTRL提供电压VFNL，在控制信号VCTRL为低电平时，向控制线CTRL提供电压VFNH。其他结构与实施例2的图17相同，省略说明。
图41所示的头部PS·PDFB·类型1中的等待状态和保持状态的VVDD和CTRL的电压如下。
等待状态(BI模式)：VVDD＝VVDDH，CTRL的电压为VFN
保持状态(ST模式)：VVDD＝VVDDL，CTRL的电压为VFN
各电压例如为以下的关系。
VFN＝VVDDL＜VVDDH
VVDDL＜VFN＜VVDDH，或者
VFN＜VVDDL＜VVDDH(在该关系下，难以从控制线CTRL对节点N3和N4进行充电，因此不优选)
VVDDL、VVDDH、VGND以及VFN例如分别为0.2V、1.2V、0.0V以及0.2V。
图42所示的头部PS·PDFB·类型2中的等待状态和保持状态的VVDD和CTRL的电压与图17中例示的电压相同。
在图41和图42的实施例3的存储器单元中，例如，当节点Q为高电平时，节点QB成为低电平，因此，FET m9接通，节点N2被电压为VFN(图41)或VFNH(图42)的控制线CTRL充电。由于FET m9是P沟道，FET m9的栅极被施加充分低于源极和漏极的电压，因此能够将节点N2上拉到VFN(图41)或VFNH(图42)。由此，充分产生FET m9的反馈效果。由此，能够提高保持状态下的双稳态电路的动作稳定性。
在图41所示的类型1中，通过使VFN充分小于VVDDH，即使VFN为恒定电压，也能够切换ST模式和BI模式。例如，当节点Q为高电平时，即使FET m9接通，节点N2的电压也充分低于VVDDH。因此，双稳态电路12作为BI模式发挥功能。由此，不需要图17中的控制线CTRL用的驱动器26，能够削减芯片面积。而且，通过使VFN充分低于VVDDH，能够抑制等待状态和保持状态下的漏电流。
在类型1中，在VVDDH接近VFN的情况下，有时向BI模式的转移不充分。如图42所示，在类型2中，在ST模式时，将CTRL的电压设为VFNH，在BI模式时，将CTRL的电压设为VFNL。由此，能够充分转移到的BI模式。
[模拟]
模拟了6T-SRAM的存储器单元(比较例3)、图17所示的实施例2的存储器单元、图41所示的实施例3的头部PS·PDFB·类型1的存储器单元以及图42所示的实施例3的头部PS·PDFB·类型2的存储器单元。
各FET的沟道宽度W/长度L如下。
FET m1、m3：100nm/60nm
FET m2a、m2b、m4a、m4b：150nm/60nm
FET m5、m6：100nm/120nm
FET m9、m10：150nm/60nm
PS1：300nm/60nm
PS3：150nm/60nm
逆变器26a的FET：100nm/60nm
各电压如下。
VVDDH＝1.2V
VVDDL＝0.2V
VGND＝0V
VFNH＝0.2V
VFNL＝0V
VFN＝0.2V
图43的(a)是示出保持状态下的逆变器电路的传递特性的图。比较例3表示6T-SRAM的通常状态的特性。如图43的(a)所示，在实施例2中，与比较例3相比，蝴蝶特性的开口变大，噪声容限变大。在实施例3的类型1和类型2中，噪声容限比实施例2大。
图43的(b)是示出等待状态下的SNM(Static Noise Margin：静态噪声容限)的图。VVDD＝1.2V，为BI模式。“保持”不是ULV保持状态，而是表示FET m5和m6断开并保持有数据的状态。“读出”表示FET m5和m6接通并且位线BL和BLB为1.2V的状态。“写入”表示FET m5和m6接通并且位线BL和BLB中的一方为1.2V、另一方为0V的状态。
如图43的(b)所示，在实施例3中，与比较例3和实施例2相比，SNM稍大。这是因为，在实施例3中，FET m9和m10是P沟道，因此节点N3和N4的电位比实施例2稍高。因此，在BI模式中，会稍稍施加基于FET m9和m10的反馈。由此，SNM稍微增加。
图44的(a)是示出保持状态的SNM的图。如图44的(a)所示，在比较例3中，SNM约为50mV，与此相对，在实施例2中，能够将SNM增大到约80mV。在实施例3中，SNM约为100mV，能够使SNM比实施例2大20mV左右，使SNM比比较例3大50mV左右。在实施例3的类型1和类型2中，SNM为大致相同的程度。在实施例3中，能够使SNM为比较例2的大致一倍。这样，在实施例3中，与实施例2相比，能够增大保持状态的SNM，动作稳定性提高。在确保与实施例2为相同程度的SNM(例如80mV)的情况下，能够使VVDDL比实施例2低。由此，能够抑制功耗。
实施例3的类型1的SNM比类型2的SNM大约6mV。这是因为，在类型1中没有设置驱动器26，因此有效地对控制线CTRL施加了偏压。虽未图示，但在后述的PUPDFB中，与PUFB和PDFB相比，能够扩大噪声容限。
图44的(b)是示出BI模式的泄漏电力的图。如图44的(b)所示，在实施例2的等待状态(BI模式)下，与比较例3相比，能够将泄漏电力削减25％。在实施例3中，与比较例3相比，在类型2中能够将泄漏电力削减70％，在类型1中能够将泄漏电力削减81％。这样，在实施例3中，与实施例2相比，能够抑制等待状态下的泄漏电力。
图44的(c)和图44的(d)是示出ST模式的泄漏电力的图。图44的(c)的比较例3是6T-SRAM的等待状态的泄漏电力。如图44的(c)所示，在实施例2的保持状态(ST模式)下，与比较例3的等待状态相比，能够将泄漏电力削减92％。在实施例3的类型1和2中，与比较例3相比，能够分别将泄漏电力削减95％和94％。如图44的(d)所示，在实施例3的类型1和类型2中，与实施例2相比，能够分别将泄漏电力削减40％和20％。
以下，对头部PS·PDFB以外的例子进行说明。
[尾部PS·PDFB]
图45是实施例3的尾部PS·PDFB·类型2的存储器单元的电路图。如图45所示，向电源线15a提供VDD，在接地线15b与接地端之间设置有电源开关30。接地线15b为虚拟接地电压VVGND。
等待状态和保持状态的VVGND和CTRL的电压如下。
等待状态(BI模式)：VVGND＝VVGNDL、CTRL的电压为VFNL
保持状态(ST模式)：VVGND＝VVGNDH、CTRL的电压为VFNH
各电压例如为以下的关系。
VVGNDL＜VVGNDH
VFNL～VVGNDL，以及
VFNH～VVGNDH
另外，～表示邻域。
VVGNDL、VVGNDH、VDD、VFNL以及VFNH例如分别为0.0V、1.0V、1.2V、0.0V以及1.2V。
[PDFB]
在PDFB中，在如图41那样采用头部PS的情况下，当VVDDH-VGND较大时(例如为0.5V以上，并且例如VFN-VGND＜(VVDDH-VGND)/2时)，能够设为类型1。当VVDDH-VGND较小时(例如为0.5V以下时)，在类型1中，向BI模式的转移有时不充分。由此，通过设为类型2，能够充分转移到BI模式。在尾部·PDFB中，如图45那样，为类型2。
[尾部PS·PUFB]
图46是实施例3的尾部PS·PUFB·类型1的存储器单元的电路图。FET m9a和m10a是N沟道FET。FET m9a和m10a的栅极分别与节点QB和Q连接。向电源线15a提供VDD，在接地线15b与接地端15d之间设置有电源开关30。接地线15b为虚拟接地电压VVGND。对控制线CTRL施加恒定电压VFP。其他结构与实施例2的图21的(a)相同，省略说明。
等待状态和保持状态的VVGND和CTRL的电压如下。
等待状态(BI模式)：VVGND＝VVGNDL，CTRL的电压为VFP
保持状态(ST模式)：VVGND＝VVGNDH，CTRL的电压为VFP
各电压例如为以下的关系。
VVGNDL＜VFP＝VVGNDH
VVGNDL＜VFP＜VVGNDH，或者
VVGNDL＜VVGNDH＜VFP(在该关系下，难以从控制线CTRL对节点N2a和N4a放电，因此不优选)
VVGNDL、VVGNDH、VDD以及VFP例如分别为0.0V、1.0V、1.2V、1.0V。
[头部PS·PUFB]
图47是实施例3的头部PS·PUFB·类型2的存储器单元的电路图。相对于图46，设置有驱动器26。驱动器26为逆变器26a，在控制电路28输出的控制信号VCTRL为低电平时，向控制线CTRL输出电压VFPH，在VCTRL为高电平时，向控制线CTRL输出电压VFPL。
等待状态和保持状态的VVDD和CTRL的电压如下。
等待状态(BI模式)：VVDD＝VVDDH，CTRL的电压为VFPH
保持状态(ST模式)：VVDD＝VVDDL，CTRL的电压为VFPL
各电压例如为以下的关系。
VVDDL＜VVDDH
VFPL～VGND，以及
VFPH～VVDDH
另外，～表示邻域。
VVDDL、VVDDH、VGND、VFNL以及VFNH例如分别为0.2V、1.2V、0.0V、0.0V、1.2V。
[PUFB]
在PUFB中，在如图46那样采用尾部PS的情况下，当VDD-VVGNDL较大时(例如为0.5V以上，并且例如VDD-VFP＜(VDD-VVGNDL)/2时)，能够设为类型1。当VDD-VVGNDL较小时(例如为0.5V以下时)，在类型1中，向BI模式的转移有时不充分。因此，通过设为类型2，能够充分转移到BI模式。在头部·PUFB中，如图47那样，为类型2。
[头部PS·PUPDFB]
图48是实施例3的头部PS·PUPDFB的存储器单元的电路图。FET m9和m10是P沟道FET，FET m9a和m10a是N沟道FET。FET m9和m9a的栅极与节点QB连接，FET m10和m10a的栅极与节点Q连接。在电源线15a与电源15c之间设置有电源开关30，向接地线15b提供接地电压VGND。向FET m9和m10的控制线CTRLN提供恒定电压VFN。从驱动器26向FET m9a和m10a的控制线CTRLP施加电压。驱动器26是逆变器26a，在控制电路28输出的控制信号VCTRL为低电平时向控制线CTRLP输出电压VFPH，在VCTRL为高电平时向控制线CTRLP输出电压VFPL。其他结构与实施例2的图21的(b)相同，省略说明。
图48所示的头部·PSPUPDFB的存储器单元的动作条件组合了图41所示头部PS·PDFB·类型1的存储器单元的动作条件和图47所示头部PS·PUFB·类型2的存储器单元的动作条件。
[尾部PS·PUPDFB]
图49是实施例3的尾部PS·PUPDFB的存储器单元的电路图。向电源线15a提供电源电压VDD，在接地线15b与接地端15d之间设置有电源开关30。向FET m9a和m10a的控制线CTRLP提供恒定电压VFP。从驱动器26对FET m9和m10的控制线CTRLN施加电压。驱动器26是逆变器26a，在控制电路28输出的控制信号VCTRL为低电平时，向控制线CTRLN输出电压VFNH，在VCTRL为高电平时，向控制线CTRLN输出电压VFNL。其他结构与图48相同，省略说明。
图49所示的尾部PS/PUPDFB的存储器单元的动作条件组合了图45所示的尾部PS·PDFB·类型2的存储器单元的动作条件和图46所示的尾部PS·PUFB·类型1的存储器单元的动作条件。
在头部PS中，可以将等待状态的VVDD设为比通常动作状态的VVDDH稍低的VVDDHS。在尾部PS中，可以将等待状态的VVGND设为比通常动作状态的VVGNDL稍高的VVGNDLS。为了进行低电压动作，也可以在头部PS中使用VVDDL＜VVDDM＜VVDDH的VVDDM，在尾部PS中使用VVGNDL＜VVGNDM＜VVGNDL的VVGNDM。
根据实施例3，在PDFB的情况下，在逆变器电路14(第一逆变器电路)和逆变器电路16(第二逆变器电路)的每一个中，在P沟道FET m1和m3(具有第一导电类型的沟道的第一FET)中，源极与电源线15a(第一电源线)连接，漏极与节点Q和QB(输出节点)连接，栅极与节点N1和N3(输入节点)连接。在N沟道FET m2b和m4b(具有第二导电类型的沟道的第二FET)中，源极与接地线15b(第二电源线)连接，漏极与节点N2和N4(中间节点)连接，栅极与节点N1和N3连接，其中，在接地线15b与电源线15a之间提供电源电压VVDD-VGND。N沟道FET m2a和m4a(具有第二导电类型的沟道的第三FET)中，源极与节点N2和N4连接，漏极与节点Q和QB连接，栅极与节点N1和N3连接。
在P沟道FET m9和m10(第一导电类型的沟道的第四FET)中，源极和漏极中的一方与节点N2和N4连接，源极和漏极中的另一方与控制线CTRL(控制节点)连接，栅极与节点N1和N3连接。逆变器电路14的输出节点以及逆变器电路16的输入节点N1和N3与节点Q(第一存储节点)连接，逆变器电路14的输入节点N1和N3以及逆变器电路16的输出节点与节点QB(第二存储节点)连接。由此，通过适当设定电源电压VVDD-VGND和控制线CTRL的电压，能够提高ST模式下的动作稳定性。
也可以是，逆变器电路14的FET m9的栅极与逆变器电路16的输出节点连接，逆变器电路16的FET m10的栅极与逆变器电路14的输出节点连接。
在PUFB的情况下，N沟道FET m2和m4对应于第一FET，P沟道FET m1a和m3a对应于第二FET，P沟道FET m1b和m3b对应于第三FET，N沟道FET m9a和m10a对应于第四FET。接地线15b和电源线15a分别对应于第一电源线和第二电源线。
在PDFB的情况下，电源开关30(电源电路)在电压VVDDH-VGND(第一电压)与比电压VVDDH-VGND低的电压VVDDL-VGND(第二电压)之间切换电源电压VVDD-VGND来提供。电压VVDDH-VGND是双稳态电路12能够读出和写入数据的电压，电压VVDDL-VGND比电压VVDDH-VGND低的电压，是双稳态电路12不能读出和写入数据但能够保持数据的电压。由此，在保持数据时，能够抑制功耗。
电源电路也可以使用电源开关那样的晶体管，从一个电源生成第一电压和第二电压，并提供给双稳态电路。此外，也可以是，在两个电源分别连接有电源开关，控制电路通过控制电源开关而向双稳态电路提供第一电压和第二电压。
在PUFB的情况下，电压VDD-VVGNDL和VDD-VVGNDH分别对应于第一电压和第二电压。
如类型1那样，在电源开关30向双稳态电路12提供第一电压和第二电压中的任意电压时，也向控制线CTRL提供恒定偏压(在PDFB的情况下为VFN，在PUFB的情况下为VFP)。由此，不需要驱动器26，能够削减芯片尺寸。
在图41的头部PS·PDFB中，恒定偏压(VFN)只要是在提供VVDDH-VGND(第一电压)作为电源电压时的电源线15a(第一电源线)的电压VVDDH与接地线15b(第二电源线)的电压VGND之间的偏压即可。在图46的尾部PS·PUFB中，恒定偏压(VFP)只要是在提供VDD-VVGNDL(第一电压)作为电源电压时的接地线15b(第一电源线)的电压VVGNDL与电源线15a(第二电源线)的电压VDD之间的偏压即可。由此，即使如类型1那样对控制线CTRL施加恒定电压，也能够通过电源电压的切换来切换ST模式和BI模式。
在图41的头部PS·PDFB中，恒定偏压(VFN)比提供VVDDH-VGND(第一电压)作为电源电压时的电源线15a(第一电源线)的电压VVDDH与接地线15b(第二电源线)的电压VGND的中间的电压(VVDDH-VGND)/2接近接地线15b的电压VGND。在图46的尾部PS·PUFB中，恒定偏压(VFP)比提供VDD-VVGNDL(第一电压)作为电源电压时的接地线15b(第一电源线)的电压VVGNDL与电源线15a(第二电源线)的电压VDD的中间的电压(VDD-VVGNDL)/2接近电源线15a的电压VDD。由此，即使如类型1那样对控制线CTRL施加恒定电压，也能够通过电源电压的切换来切换ST模式和BI模式。
在头部PS·PDFB中，VFN优选比(VVDDH-VGND)/3接近VGND，在尾部PS·PUFB中，VFN优选比2(VDD-VVGNDL)/3接近VDD。
在类型2中，在PDFB的情况下，当电源开关30提供VVDDH-VGND时，控制电路28向控制线CTRL提供低电平，当电源开关30提供VVDDL-VGND时，控制电路28向控制线CTRL提供比低电平高的高电平。在PUFB的情况下，当电源开关30提供VDD-VVGNDL时，控制电路28向控制线CTRL提供高电平，当电源开关30提供VDD-VVGNDH时，控制电路28向控制线CTRL提供比高电平低的低电平。由此，在保持数据时，能够抑制功耗。另外，高电平只要是比低电平高的电压即可。
在将实施例3的存储器单元作为实施例2的存储器单元的情况下，向逆变器电路14和16的控制线CTRL施加恒定偏压，逆变器电路14和16在被提供电压V3作为电源电压时成为BI模式，在被提供电压V1时成为ST模式。由此，不需要控制信号VCTRL。
实施例4
[头部PS、尾部PS、双PS的说明]
首先，对各名称进行总结。图50的(a)至图50的(f)是示出与单元连接的电源开关的配置的图。如图50的(a)所示，电源15c的电压为VDD，接地端15d的电压为VGND。在头部PS中，在存储器单元10的电源线15a与电源15c之间连接有电源开关30。电源开关30在VVDDH与VVDDL之间切换电源线15a的虚拟电源电压VVDD。即使虚拟电源电压VVDD在VVDDH与VVDDL之间切换，接地线15b的电压VVGND也是恒定的，为接地电压VGND。等待状态(BI模式)时的电源电压为VVDDH-VGND，低电压(ULV)保持状态(ST模式)时的电源电压为VVDDL-VGND。
如图50的(b)所示，在尾部PS中，在存储器单元10的接地线15b与接地端15d之间连接有电源开关30。电源开关30在VVGNDH与VVGNDL之间切换接地线15b的虚拟接地电压VVGND。即使虚拟接地电压VVGND在VVGNDH与VVGNDL之间切换时，电源线15a的电压VVDD也是恒定的，为电源电压VDD。等待状态(BI模式)时的电源电压为VDD-VVGNDL，低电压保持状态(ST模式)时的电源电压为VDD-VVGNDH。
如图50的(c)所示，在双PS中，在电源线15a与电源15c之间以及在接地线15b与接地端15d之间这双方连接有电源开关30。电源开关30在VVDDH与VVDDL之间切换电源线15a的虚拟电源电压VVDD，在VVGNDH与VVGNDL之间切换接地线15b的虚拟接地电压VVGND。等待状态(BI模式)时的电源电压为VVDDH-VVGNDL，低电压保持状态(ST模式)时的电源电压为VVDDL-VVGNDH。
如图50的(d)那样，在头部PS中，电源开关30也可以具有连接在电源VDD1与电源线15a之间的PFET 30a以及连接在电源VDD2与电源线15a之间的PFET 30b。当接通FET 30a并断开FET 30b时，虚拟电源电压VVDD成为VDD1，当断开FET 30a并且接通FET 30b时，VVDD成为VDD2。当断开FET 30a和30b时，电源被切断。
如图50的(e)那样，在尾部PS中，电源开关30也可以具有连接在VGND1与接地线15b之间的NFET 30c以及连接在VGND2与接地线15b之间的NFET 30d。当接通FET 30c并且断开FET 30d时，虚拟接地电压VVGND成为VGND1，当断开FET 30c并且接通FET 30d时，VVGND成为VGND2。当断开FET 30c和30d时，电源被切断。
如图50的(f)那样，在双PS中，电源开关30具有连接在VDD1与电源线15a之间的PFET 30a、连接在VDD2与电源线15a之间的PFET 30b、连接在VGND1和接地线15b之间的NFET30c以及连接在VGND2与接地线15b之间的NFET 30d。通过适当地接通和断开FET 30a至FET30d，能够适当地切换向虚拟电源线15a与虚拟接地线之间提供的电源电压。
[PDFB、PUFB、PUPDFB的说明]
PDFB(下拉型反馈)是如图41那样，FET m9反馈到逆变器电路14的N沟道FET m2a与m2b之间，FET m10反馈到逆变器电路16的N沟道FET m4a与m4b之间的类型。
PUFB(上拉型反馈)是如图46那样，FET m9a反馈到逆变器电路14的P沟道FET m1a与m1b之间，FET m10a反馈到逆变器电路16的P沟道FET m3a与m3b之间的类型。
PUPDFB(上拉下型反馈)是如图48和图49那样设置有PDFB的FET m9、m10以及PUFB的FET m9a、m10a这两方的类型。
[类型1、类型2的说明]
图51的(a)至图52的(c)是示出与单元连接的驱动器的配置的图。如图51的(a)所示，在PUFB的类型2型中，设置有驱动器26。驱动器26根据由控制电路28输出的控制信号VCTRL而在电压VFPH与电压VFPL之间切换电压VFP。当电压VFP为VFPH(高电平)时，逆变器电路14和16成为BI模式，当电压VFP为VFPL(低电平)时，成为ST模式。
如图51的(b)所示，在PUFB的类型1型中，没有设置驱动器26。VFP为恒定偏压，但在电源电压切换时，逆变器电路14和16切换BI模式和ST模式。
如图51的(c)所示，在PDFB的类型2型中，设置有驱动器26。驱动器26根据由控制电路28输出的控制信号VCTRL而在电压VFNH与电压VFNL之间切换电压VFN。当电压VFN为VFNL(低电平)时，逆变器电路14和16成为BI模式，当电压VFN为电压VFNH(高电平)时，成为ST模式。
如图51的(d)所示，在PDFB的类型1型中，没有设置驱动器26。虽然VFN为恒定偏压，但是在电源电压切换时，逆变器电路14和16切换BI模式和ST模式。
如图52的(a)所示，在PUPDFB的VFP和VFN均为类型2型的情况下，对电压VFP和VFN双方设置有驱动器26。当电压VFP为VFPH并且电压VFN为VFNL时，逆变器电路14和16成为BI模式，当电压VFP为VFPL并且电压VFN为VFNH时，成为ST模式。
如图52的(b)所示，在PUPDFB的VFP为类型2型并且VFN为类型1型的情况下，对电压VFP设置有驱动器26，VFN为恒定偏压。当电压VFP为VFPH时，逆变器电路14和16成为BI模式，当电压VFP为VFPL时，成为ST模式。
如图52的(c)所示，在PUPDFB的VFP为类型1并且VFN为类型2的情况下，电压VFP为恒定偏压，对VFN设置有驱动器26。当电压VFN为VFNL时，逆变器电路14和16成为BI模式，当电压VFN为VFNH时，成为ST模式。
图53的(a)和图53的(b)是分别示出了头部PS·PDFB·类型1型和尾部PS·PUFB·类型1型的各电压的图。在图53的(a)中，在纵向上示出了相对于VGND的VVDDH和VVDDL，在图53的(b)中，在纵向上示出了相对于VDD的VVGNDL和VVGNDH。
如图53的(a)所示，在头部PS中，在等待状态下，向电源线15a提供VVDDH，向接地线15b提供VGND。此时，当VFN被设为VVDDL程度的恒定偏压时，由于VFN充分低于VVDDH，因此逆变器电路14和16成为BI模式。在低电压保持状态下，向电源线15a提供VVDDL，向接地线15b提供VGND。此时，当VFN被设为VVDDL程度时，由于VFN高于VGND，因此逆变器电路14和16成为ST模式。
恒定电压VFN只要比VVDDH小并且比VGND大即可。如果恒定电压VFN过于接近VVDDH，则在将虚拟电源电压VVDD设为VVDDH时，逆变器电路14和16难以成为BI模式。由此，恒定电压VFN优选为VVDDH与VGND的中点的电压以下(即为(VVDDH-VGND)/2以下)，更优选为VVDDL加上VVDDL与VGND之差的电压而得到的电压以下(即为VVDDL+(VVDDL-VGND)/2以下)。如果恒定电压VFN过于接近VGND，则在将虚拟电源电压VVDD设为VVDDL时，逆变器电路14和16难以成为ST模式。由此，恒定电压VFN优选为VVDDL与VGND的中点的电压以上(即为(VVDDL-VGND)/2以上)。
在头部PS·PUFB中，在VFP为高电平时成为BI模式，在VFP为低电平时成为ST模式。由此，如果设为头部PS·PUFB·类型1型，则无法进行BI和ST模式的切换。
如图53的(b)所示，在尾部PS中，在等待状态下，向接地线15b提供VVGNDL，向电源线15a提供VDD。此时，当VFP被设为VVGNDH程度的恒定偏压时，由于VFP充分高于VVGNDL，因此逆变器电路14和16成为BI模式。在低电压保持状态下，向接地线15b提供VVGNDH，向电源线15a提供VDD。此时，当VFP被设为VVGNDH程度时，由于VFP比VDD低，因此逆变器电路14和16成为ST模式。
恒定电压VFP只要比VVGNDL大并且比VDD小即可。如果恒定电压VFP过于接近VVGNDL，则在将虚拟接地电压VVGND设为VVGNDL时，逆变器电路14和16难以成为BI模式。由此，恒定电压VFP优选为VDD与VVGNDL的中点的电压以上(即为(VDD-VVGNDL)/2以上)，更优选为VVGNDH减去VDD与VVGNDH之差的电压而得到的电压以上(即为VVGNDH-(VDD-VVGNDH)/2以上)。如果恒定电压VFP过于接近VVDD，则在将虚拟接地电压VVGND设为VVGNDH时，逆变器电路14和16难以成为ST模式。由此，恒定电压VFP优选为VDD与VVGNDH的中点的电压以下(即为(VDD-VVGNDH)/2以下)。
在尾部PS·PDFB中，在VFN为低电平时，成为BI模式，在VFN为高电平时，成为ST模式。由此，当设为尾部PS·PDFB·类型1型时，无法进行BI与ST模式的切换。
表1是总结了能否恒定偏压的表。
[表1]
Figure BDA0003380892890000551
如表1所示，在PDFB中，在头部PS中能够恒定偏压。在尾部PS和双PS中不能恒定偏压，使用驱动器26。
在PUFB中，在尾部PS中能够恒定偏压。在头部PS和双PS中，不能恒定偏压，使用驱动器26。在PUPDFB中，在头部PS中，仅PD(即VFN)侧能够恒定偏压。在尾部PS中，仅PU(即VFP)侧能够恒定偏压。在双PS中，不能恒定偏压。
在实施例3中，反馈FET m9和/或m9a的栅极与逆变器电路14的输入节点或逆变器电路16的输出节点连接，反馈FET m10和/或m10a的栅极与逆变器电路16的输入节点或逆变器电路14的输出节点连接。将此称为实施例3型。在实施例3型的情况下，表1的头部PS·PDFB·类型1型在图41中图示，尾部PS·PUFB·类型1型在图46中图示，头部PS·PUPDFB·PD侧类型1型在图48中图示，尾部PS·PUPDFB·PU侧类型1型在图49中图示。
也可以如实施例2那样，反馈FET m9和/或m9a的栅极与逆变器电路14的输出节点连接，反馈FET m10和/或m10a的栅极与逆变器电路16的输出节点连接。将该情况称为实施例2型。在实施例2型的情况下表1也成立。
图54是实施例4的头部PS·PDFB·类型1型的存储器单元的电路图。如图54所示，FET m9(和m10)是N沟道FET，其栅极与逆变器电路14(和16)的输出节点连接。其他结构与实施例3的图41相同，省略说明。
图55是实施例4的尾部PS·PUFB·类型1型存储器单元的电路图。如图55所示，FETm9a(和m10a)是P沟道FET，其栅极与逆变器电路14(和16)的输出节点连接。其他结构与实施例3的图46相同，省略说明。
图56是实施例4的头部PS·PUPDFB·PD侧类型1型的电路图。如图56所示，FET m9(和m10)是N沟道FET，FET m9a(和m10a)是P沟道FET，它们的栅极与逆变器电路14(和16)的输出节点连接。其他结构与实施例3的图48相同，省略说明。
图57是实施例4的尾部PS·PUPDFB·PU侧类型1型的电路图。如图57所示，FET m9(和m10)是N沟道FET，FET m9a(和m10a)是P沟道FET，它们的栅极与逆变器电路14(和16)的输出节点连接。其他结构与实施例3的图49相同，省略说明。
[实施例4的变形例1]
实施例4的变形例1是主从型触发器电路的例子。图58是实施例4的变形例1的电子电路的电路图。如图58所示，具有锁存电路(D锁存电路)76和77。锁存电路76和77分别是主侧和从侧锁存电路。锁存电路76具有双稳态电路80和逆变器78a，该双稳态电路80具有逆变器80a和80b。逆变器78a在时钟信号C为高电平时动作，逆变器80b在时钟信号C为低电平时动作。锁存电路77具有双稳态电路12和传输门79a。传输门79b设置在双稳态电路12的环路内。传输门79a在时钟信号C为低电平时动作，传输门79b在时钟信号C为高电平时动作。双稳态电路12的环路中的节点QB经由逆变器78b作为Q信号输出。
时钟生成电路81在使能信号VEN为高电平时动作，在使能信号VEN为低电平时不动作。时钟生成电路81在被输入低电平作为时钟信号VCLK时，输出高电平作为时钟信号C，输出低电平作为时钟信号CB，在被输入高电平作为时钟信号VCLK时，输出低电平作为时钟信号C，输出高电平作为时钟信号CB。
从电源开关30向电源线15a提供虚拟电源电压VVDD，向接地线15b提供接地电压VGND，是头部PS型。逆变器电路14和16的反馈FET是P沟道FET m9和m10，是PDFB型。电压VFN是恒定电压，是类型1型。FET m9(和m10)的栅极与逆变器电路16(和14)的输出节点连接，是实施例3型。这样，图58的变形例1是头部PS·PDFB·类型1型·实施例3型。
表1在主从型触发器电路中也成立。即，主从型触发器电路可以采用尾部PS·PUFB·类型1型、头部PS·PUPDFB·PD侧类型1型、尾部PS·PUPDFB·PU侧类型1型。另外，双稳态电路12可以是实施例3型，也可以是实施例2型。可以将双稳态电路12用于主侧锁存电路。
[模拟]
模拟了主从型触发器电路的SNM和等待功率。模拟的电路为以下的电路A～C。
电路A：通常的延迟触发器电路
电路B：头部PS·PDFB·类型2型·实施例2型
电路C：头部PS·PDFB·类型1型·实施例3型(图58所示的电路)
模拟条件如下。
电路A：
构成的各晶体管的沟道宽度W/长度L参考标准单元来决定。
电路B：
锁存电路77中的各FET的沟道宽度W/长度L如下。
FET m1和m1a：180nm/60nm
FET m2a、m2b、m4a以及m4b：385nm/60nm
FET m9和m10：150nm/60nm
在电路B中与实施例2的图17同样地设置有逆变器26a，沟道宽度W/长度L如下。
逆变器26a的FET：150nm/60nm
电路C：
锁存电路77中的各FET的沟道宽度W/长度L如下。
FET m1和m1a：130nm/60nm
FET m2a、m2b、m4a以及m4b：385nm/60nm
FET m9和m10：150nm/60nm
各电压如下。
VVDDH＝1.2V
VVDDL＝0.2V
VGND＝0V
VFNH＝0.2V
图59的(a)和图59的(b)是示出触发器电路的蝴蝶曲线的图。在图59的(a)中，(Vin，Vout)将(L，H)作为存储节点，在图59的(b)，将(H，L)作为存储节点。在电路A中，VVDD＝0.2V。在电路C中，设为ST模式，VVDDL＝0.2V。均示出了TT。
SNM的TT是FET的阈值电压为典型(Typical)时的SNM。以下，FF、SS、FS以及SF表示阈值电压由于工艺变动而从典型值向快(F)侧或者慢(S)侧偏移3σ时的SNM。
如图59的(a)和图59的(b)所示，在电路A中，蝴蝶曲线大致对称，开口小，噪声容限小。在电路C中，通过设为VVDD＝0.2V，双稳态电路12成为ST模式，传递特性的滞后变大。由此，存储节点侧的开口变大，噪声容限变大。
图60的(a)是示出SNM的图，图60的(b)是示出等待功率的图。在图60的(a)中，对于(L，H)和(H，L)，示出了TT、FF、SS、FS、SF的SNM。在电路A中，VVDD＝0.2V，在电路B和电路C中，设为ST模式，VVDDL＝0.2V。
在电路A中，SNM约为60mV。在电路B中，SNM比电路A稍高，为70mV～80mV左右。在电路C中，SNM为90mV～100mV，能够得到充分的SNM。在电路C中，如果将SNM设为80mV，则能够使VVDDL低于0.2V，能够进一步削减功耗。
在图60的(b)中，“SB1.2”是VVDD为1.2V的等待状态，“ULV0.2”是VVDDL＝0.2V的低电压保持状态。在SB1.2中，电路B与电路A相比，等待功率约大了14％。在电路C中，能够使等待状态的功率与电路A为相同程度。在电路B和C的ULV0.2中，与电路A相比，能够将等待功率削减98％。这样，在实施例4的变形例1的触发器电路C中，VDD＝1.2V时的等待功率与电路A为相同程度，能够将低电压保持状态下的等待功率削减98％。
表2是示出针对电路A、气球(ballooning)FF、NVFF以及电路C示出了电力削减效果、芯片面积、延迟、BET、工艺成本以及控制步数的表。气球FF是气球型FF电路，NVFF是使用了实施例1那样的非易失性存储器元件的FF电路。
[表2]
Figure BDA0003380892890000581
电力削减效果表示低电压保持状态下的与电路A相比的削减率。在NVFF和电路C中，与电路A相比，能够将电力分别削减99％和98％。将电路A的面积作为1。气球FF的面积为电路A的面积的1.7倍。NVFF的面积为电路A的面积的1.5倍。电路C的面积为电路A的面积的1.2倍。对于CLK-QH和CLK-QL，延迟分别以电路A为基准进行比较，将电路A作为1。气球FF和NVFF的延迟与电路A相比为1.1至1.2。对于CLK-QL，与电路A相比，电路C的延迟为1.6。
气球FF的BET为100ns，与此相对，NVFF的BET变长为8μs。与此相对，电路C的BET为160ns，为气球FF程度。对于NV-FF的工艺成本，由于非易失性元件的工艺成本高，因此NV-FF的工艺成本高。与此相对，电路C能够通过CMOS工艺来制作，因此电路C的工艺成本低至电路A和气球FF的程度。控制步数是不包含电源开关的控制的控制所需要的脉冲数。气球FF和NVFF的控制步数为3，与此相对，电路C的控制步数与电路A的控制步数相同，为0。
这样，电路C具有与NVFF为相同程度的电力削减效果和芯片面积，BET与气球FF为相同程度，工艺成本和控制步数能够与电路A为相同程度。
接着，假设SOC(System on a chip：片上系统)等逻辑系统，模拟了等待功率。图61的(a)是所模拟的逻辑系统的概念图。系统82的50％面积为LLC(Last-level Cache：最后一级缓存)84。在系统82的剩余50％中设置有多个核83。各核83的面积的20％为FF(触发器)83a，10％为FLC(First-level Cache：一级缓存)83b。所模拟的系统为以下的系统A和C。
系统A：使用了6T-SRAM的缓存和触发器
系统C：使用了实施例3的头部PS·PDFB·类型1型的缓存和图58所示的触发器电路
图61的(b)是示出系统A和C的标准化等待功率的图。系统A的A1是核83和LLC 84均为VVDD＝1.2V的等待状态。A2是如下的状态：核83的FF 83a为VVDD＝1.2V的等待状态，FLC83b为VVDD＝0.8V的休眠状态，核83中的除了FF 83a和FLC 83b以外的电路全部被断电，LLC84为VVDD＝1.2V。A3是如下的状态：核83的FF 83a为VVDD＝1.2V的等待状态，FLC 83b为VVDD＝0.8V的休眠状态，核83中的除了FF 83a和FLC 83b以外的电路全部被断电，LLC 84为VVDD＝0.8V的休眠状态。A2的标准化等待功率为A1的约0.6，A3的标准化等待功率为A1的约0.5。
系统C的C1是核83和LLC 84均为VVDD＝1.2V的等待状态。C2是如下的状态：核83的FF 83a为VVDD＝0.2V的低电压保持状态，FLC 83b为VVDD＝0.2V的低电压保持状态，核83中的除了FF 83a和FLC 83b以外的电路全部被断电，LLC 84为VVDD＝1.2V。C3是如下的状态：核83的FF 83a为VVDD＝0.2V的低电压保持状态，FLC 83b为VVDD＝0.2V的低电压保持状态，核83中的除了FF 83a和FLC 83b以外的电路全部被断电，LLC 84为VVDD＝0.2V的低电压保持状态。C2的标准化等待功率为A1的0.2以下，C3的标准化等待功率为C1的约0.05。
如上所述，在系统C中，通过将FF 83a、FLC 83b以及LLC 84设为低电压保持状态，能够使等待功率非常小。
根据实施例4及其变形例1，在实施例2型中，逆变器电路14(第一逆变器电路)的FET m9和m9a(第四FET)的栅极与逆变器电路14的输出节点或逆变器电路16的输入节点连接，逆变器电路16(第二逆变器电路)的FET m10和m10a的栅极与逆变器电路14的输入节点或逆变器电路16的输出节点连接。此时，FET m9和m10的沟道的导电类型与FET m2、m2a、m2b、m4、m4a以及m4b的沟道的导电类型相同，FET m9a和m10a的沟道的导电类型与FET m1、m1a、m1b、m3、m3a以及m3b的沟道的导电类型相同。
在实施例3中，逆变器电路14的反馈FET m9和m9a的栅极与逆变器电路16的输出节点或逆变器电路14的输入节点连接，逆变器电路16的FET m10和m10a的栅极与逆变器电路16的输入节点或逆变器电路14的输出节点连接。此时，FET m9和m10的沟道的导电类型与FET m1、m1a、m1b、m3、m3a以及m3b的沟道的导电类型相同，FET m9a和m10a的沟道的导电类型与FET m2、m2a、m2b、m4、m4a以及m4b的沟道的导电类型相同。
在实施例2型和实施例3型中均是，电源开关30(电源电路)在第一电压与比第一电压低的第二电压之前切换电源电压VVDD-VVGND来提供，在该第一电压下，双稳态电路12能够读出和写入数据，在该第二电压下，双稳态电路12能够保持数据。在电源开关30向双稳态电路12提供第一电压和第二电压中的任意电压时，也向控制节点VFN和VFP提供恒定偏压。由此，不需要驱动器26，能够使电子电路小型化。此外，能够抑制功耗。
如图53的(a)和表1那样，在PDFB和PUPDFB·头部PS中，当在第一电压与第二电压之间切换电源电压VVDD-VGND时，向接地线15b(第二电源线)提供恒定的接地电压VGND(第三电压)，在VVDDH(第四电压)与VVDDL(第五电压)之间切换而向电源线15a(第一电源线)提供。如图53的(b)和表1那样，在PUFB和PUPDFB·尾部PS中，当在第一电压与第二电压之间切换电源电压VDD-VVGND时，向电源线15a(第二电源线)提供恒定的电源电压VDD(第三电压)，在VVGNDL(第四电压)与VVGNDH(第五电压)之间切换而向接地线15b(第一电源线)提供。由此，即使向控制线提供恒定偏压VFN和VFP，也能够切换BI模式和ST模式。
以上，对本发明的优选的实施例进行了详述，但本发明不限于特定的实施例，能够在权利要求书所记载的本发明的主旨的范围内进行各种变形和变更。
标号说明
10：存储器单元；12：双稳态电路；14、16：逆变器电路；20：单元阵列；22、22a-22d：子阵列；24、24a、24b、24A-24C、241-24n：块；28：控制电路；30：电源开关；40、41：寄存器。

Claims (24)

1.一种电子电路，其具有：
单元阵列，其具有多个存储器单元，各个存储器单元分别具有双稳态电路，该双稳态电路具有第一逆变器电路和第二逆变器电路，该第一逆变器电路和该第二逆变器电路能够切换传递特性实质上不具有滞后的第一模式和传递特性具有滞后的第二模式，所述第一逆变器电路的输出节点和输入节点分别与所述第二逆变器电路的输入节点和输出节点连接；以及
控制电路，其在将所述多个存储器单元中的可以不保持数据的一个或多个第一存储器单元断电之后，将所述多个存储器单元中的剩余的一个或多个第二存储器单元内的双稳态电路设为所述第二模式，在维持所述第二模式的状态下向所述一个或多个第二存储器单元内的双稳态电路提供第二电源电压，该第二电源电压比在读出和/或写入数据时提供给双稳态电路的第一电源电压低，在该第二电源电压下，所述第二模式的双稳态电路能够保持数据。
2.根据权利要求1所述的电子电路，其中，
所述单元阵列被分割成多个块，各个块至少包含两个存储器单元，
所述控制电路在从所述多个块中提取出可以不保持数据的一个或多个第一块，并将所述一个或多个第一块断电后，将所述多个块中的剩余的一个或多个第二块内的双稳态电路设为所述第二模式，在维持所述第二模式的状态下向所述一个或多个第二块内的双稳态电路提供所述第二电源电压。
3.根据权利要求2所述的电子电路，其中，
所述控制电路在将所述一个或多个第二块内的双稳态电路设为所述第二模式之前，向所述一个或多个第二块提供第三电源电压，该第三电源电压比所述第一电源电压低并且比所述第二电源电压高，在该第三电源电压下，所述第一模式的双稳态电路能够保持数据。
4.根据权利要求3所述的电子电路，其中，
所述控制电路在向所述一个或多个第二块内的双稳态电路提供所述第三电源电压的状态下将所述一个或多个第二块内的双稳态电路设为所述第二模式。
5.根据权利要求3所述的电子电路，其中，
所述一个或多个第二块为多个第二块，
所述控制电路在向所述多个第二块中的一个或多个第三块的双稳态电路提供所述第三电源电压的状态下将所述一个或多个第三块内的双稳态电路设为所述第二模式，在所述一个或多个第三块内的双稳态电路为所述第二模式的状态下提供所述第二电源电压，之后，在向所述多个第二块中的与所述一个或多个第三块不同的一个或多个第四块的双稳态电路提供所述第三电源电压的状态下将所述一个或多个第四块内的双稳态电路设为所述第二模式，在所述一个或多个第四块内的双稳态电路为所述第二模式的状态下提供所述第二电源电压。
6.根据权利要求3所述的电子电路，其中，
所述一个或多个第二块为多个第二块，
所述控制电路在向所述多个第二块内的双稳态电路提供所述第三电源电压的状态下将所述多个第二块内的双稳态电路设为所述第二模式，之后在所述多个第二块内的双稳态电路为所述第二模式的状态下提供所述第二电源电压。
7.根据权利要求2至6中的任意一项所述的电子电路，其中，
所述电子电路具有存储电路，该存储电路设置于所述单元阵列之外，存储从外部电路接收到的表示可以不保持所述数据的块的信息，所述控制电路根据所述信息来提取可以不保持所述数据的所述一个或多个第一块。
8.根据权利要求1至7中的任意一项所述的电子电路，其中，
所述第一逆变器电路和所述第二逆变器电路分别具有：
第一导电类型的沟道的第一FET，其源极与第一电源线连接，漏极与输出节点连接，栅极与输入节点连接；
与所述第一导电类型相反的第二导电类型的沟道的第二FET，其源极与第二电源线连接，漏极与中间节点连接，栅极与所述输入节点连接，其中，在所述第二电源线与所述第一电源线之间提供电源电压；
第二导电类型的沟道的第三FET，其源极与所述中间节点连接，漏极与所述输出节点连接，栅极与所述输入节点连接；以及
第四FET，其源极和漏极中的一方与所述中间节点连接，所述源极和所述漏极中的另一方与控制节点连接，
所述第一逆变器电路的第四FET的栅极与所述第一逆变器电路的输入节点、所述第一逆变器电路的输出节点、所述第二逆变器电路的输入节点以及所述第二逆变器电路的输出节点中的任意一个节点连接，
所述第二逆变器电路的第四FET的栅极与所述第二逆变器电路的输入节点、所述第二逆变器电路的输出节点、所述第一逆变器电路的输入节点以及所述第一逆变器电路的输出节点中的任意一个节点连接，
所述第一逆变器电路的第四FET在栅极与所述第一逆变器电路的输出节点或所述第二逆变器电路的输入节点连接时是第二导电类型的沟道的FET，在栅极与所述第一逆变器电路的输入节点或所述第二逆变器电路的输出节点连接时是第一导电类型的沟道的FET，
所述第二逆变器电路的第四FET在栅极与所述第二逆变器电路的输出节点或所述第一逆变器电路的输入节点连接时是第二导电类型的沟道的FET，在栅极与所述第二逆变器电路的输入节点或所述第一逆变器电路的输出节点连接时是第一导电类型的沟道的FET。
9.根据权利要求8所述的电子电路，其中，
对所述第一逆变器电路和所述第二逆变器电路的控制节点施加恒定偏压，所述第一逆变器电路和所述第二逆变器电路在被提供所述第一电源电压时成为所述第一模式，在被提供所述第二电源电压时成为所述第二模式。
10.一种双稳态电路，其具有：
第一逆变器电路和第二逆变器电路，该第一逆变器电路和该第二逆变器电路分别具有第一导电类型的沟道的第一FET、与所述第一导电类型相反的第二导电类型的沟道的第二FET、第二导电类型的沟道的第三FET以及第一导电类型的沟道的第四FET，在所述第一FET中，源极与第一电源线连接，漏极与输出节点连接，栅极与输入节点连接，在所述第二FET中，源极与第二电源线连接，漏极与中间节点连接，栅极与所述输入节点连接，在所述第三FET中，源极与所述中间节点连接，漏极与所述输出节点连接，栅极与所述输入节点连接，在所述第四FET中，源极和漏极中的一方与所述中间节点连接，所述源极和所述漏极中的另一方与控制节点连接，其中，在所述第二电源线与所述第一电源线之间提供电源电压；
第一存储节点，其与所述第一逆变器电路的输出节点和所述第二逆变器电路的输入节点连接；以及
第二存储节点，其与所述第一逆变器电路的输入节点和所述第二逆变器电路的输出节点连接，
所述第一逆变器电路的第四FET的栅极与所述第一逆变器电路的输入节点或所述第二逆变器电路的输出节点连接，
所述第二逆变器电路的第四FET的栅极与所述第二逆变器电路的输入节点或所述第一逆变器电路的输出节点连接。
11.一种电子电路，其具有：
权利要求10所述的双稳态电路；以及
电源电路，其在第一电压与比所述第一电压低的第二电压之间切换所述电源电压来提供，在所述第一电压下，所述双稳态电路能够写入和读出数据，在所述第二电压下，所述双稳态电路能够保持数据。
12.根据权利要求11所述的电子电路，其中，
在所述电源电路向所述双稳态电路提供所述第一电压和所述第二电压中的任意电压时，也向所述控制节点提供恒定偏压。
13.根据权利要求12所述的电子电路，其中，
所述恒定偏压是提供所述第一电压时的所述第一电源线的电压与所述第二电源线的电压之间的偏压。
14.根据权利要求12所述的电子电路，其中，
所述恒定偏压比提供所述第一电压时的所述第一电源线的电压与所述第二电源线的电压的中间的电压接近所述第二电源线的电压。
15.根据权利要求11所述的电子电路，其中，
在所述第四FET为P沟道FET时，在所述电源电路提供所述第一电压时，向所述控制节点提供低电平，在所述电源电路提供所述第二电压时，向所述控制节点提供比所述低电平高的高电平，
在所述第四FET为N沟道FET时，在所述电源电路提供所述第一电压时，向所述控制节点提供高电平，在所述电源电路提供所述第二电压时，向所述控制节点提供比所述高电平低的低电平。
16.一种电子电路，其具有双稳态电路和电源电路，
所述双稳态电路具有：
第一逆变器电路和第二逆变器电路，该第一逆变器电路和该第二逆变器电路分别具有第一导电类型的沟道的第一FET、与所述第一导电类型相反的第二导电类型的沟道的第二FET、第二导电类型的沟道的第三FET、以及第四FET，在所述第一FET中，源极与第一电源线连接，漏极与输出节点连接，栅极与输入节点连接，在所述第二FET中，源极与第二电源线连接，漏极与中间节点连接，栅极与所述输入节点连接，在所述第三FET中，源极与所述中间节点连接，漏极与所述输出节点连接，栅极与所述输入节点连接，在所述第四FET中，源极和漏极中的一方与所述中间节点连接，所述源极和所述漏极中的另一方与控制节点连接，其中，在所述第二电源线与所述第一电源线之间提供电源电压；
第一存储节点，其与所述第一逆变器电路的输出节点和所述第二逆变器电路的输入节点连接；以及
第二存储节点，其与所述第一逆变器电路的输入节点和所述第二逆变器电路的输出节点连接，
在所述双稳态电路中，所述第一逆变器电路的第四FET的栅极与所述第一逆变器电路的输入节点、所述第一逆变器电路的输出节点、所述第二逆变器电路的输入节点以及所述第二逆变器电路的输出节点中的任意一个节点连接，所述第二逆变器电路的第四FET的栅极与所述第二逆变器电路的输入节点、所述第二逆变器电路的输出节点、所述第一逆变器电路的输入节点以及所述第一逆变器电路的输出节点中的任意一个节点连接，
所述电源电路在第一电压与比所述第一电压低的第二电压之间切换所述电源电压来提供，在所述第一电压下，所述双稳态电路能够写入和读出数据，在所述第二电压下，所述双稳态电路能够保持数据，
在所述电子电路中，在所述电源电路向所述双稳态电路提供所述第一电压和所述第二电压中的任意电压时，也向所述控制节点提供恒定偏压。
17.根据权利要求16所述的电子电路，其中，
当在所述第一电压与所述第二电压之间切换所述电源电压时，所述电源电路向所述第二电源线提供恒定的第三电压，在第四电压与第五电压之间切换向所述第一电源线提供的电压。
18.根据权利要求17所述的电子电路，其中，
所述恒定偏压是所述第三电压与所述第四电压之间的偏压。
19.根据权利要求16至18中的任意一项所述的电子电路，其中，
所述第一逆变器电路的第四FET在栅极与所述第一逆变器电路的输出节点或所述第二逆变器电路的输入节点连接时是第二导电类型的沟道的FET，在栅极与所述第一逆变器电路的输入节点或所述第二逆变器电路的输出节点连接时是第一导电类型的沟道的FET，
所述第二逆变器电路的第四FET在栅极与所述第二逆变器电路的输出节点或所述第一逆变器电路的输入节点连接时是第二导电类型的沟道的FET，在栅极与所述第二逆变器电路的输入节点或所述第一逆变器电路的输出节点连接时是第一导电类型的沟道的FET。
20.一种电子电路，其具有：
单元阵列，其具有多个存储器单元，各个存储器单元分别具有双稳态电路和非易失性元件，该双稳态电路易失性地存储数据，该非易失性元件非易失性地存储所述双稳态电路中所存储的数据，并将非易失性地存储的数据恢复到所述双稳态电路中；以及
控制电路，其在将所述单元阵列断电时，将所述多个存储器单元的中的无论是否被易失性地改写都可以不非易失性地存储的一个或多个第一存储器单元断电，在将所述第一存储器单元断电之后在所述多个存储器单元中的剩余的一个或多个第二存储器单元中执行将易失性地存储于双稳态电路中的数据存储到所述非易失性元件中的存储动作，之后将所述第二存储器单元断电。
21.根据权利要求20所述的电子电路，其中，
所述单元阵列被分割成多个块，各个块至少包含两个存储器单元，
所述控制电路在将所述单元阵列断电时，从所述多个块中提取无论块内的存储器单元是否被易失性地改写都可以不非易失性地存储的一个或多个第一块，将所述一个或多个第一块断电，在将所述一个或多个第一块断电之后，在所述多个块中的剩余的一个或多个第二块内的存储器单元中执行存储动作，将存储动作结束后的第二块断电。
22.根据权利要求21所述的电子电路，其中，
所述控制电路在将所述一个或多个第一块全部断电之后，在所述一个或多个第二块内的存储器单元中执行存储动作。
23.根据权利要求21或22所述的电子电路，其中，
所述电子电路具有存储电路，该存储电路设置于所述单元阵列之外，存储从外部电路接收到的表示所述一个或多个第一块的信息，
所述控制电路根据所述信息来提取所述一个或多个第一块。
24.根据权利要求21至23中的任意一项所述的电子电路，其中，
所述控制电路从所述多个块中提取无论块内的存储器单元是否被易失性地改写都可以不非易失性地存储的块以及块内的任何存储器单元都没有被易失性地改写的块作为所述一个或多个第一块，将所述一个或多个第一块断电，在将所述一个或多个第一块断电之后在所述多个块中的剩余的一个或多个第二块内的存储器单元中执行存储动作，将存储动作结束后的第二块断电。
CN202080040101.5A 2019-05-30 2020-03-18 电子电路和双稳态电路 Pending CN113892232A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2019101720 2019-05-30
JP2019-101720 2019-05-30
JP2019186042 2019-10-09
JP2019-186042 2019-10-09
PCT/JP2020/012099 WO2020241000A1 (ja) 2019-05-30 2020-03-18 電子回路および双安定回路

Publications (1)

Publication Number Publication Date
CN113892232A true CN113892232A (zh) 2022-01-04

Family

ID=73552315

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080040101.5A Pending CN113892232A (zh) 2019-05-30 2020-03-18 电子电路和双稳态电路

Country Status (5)

Country Link
US (1) US20220084583A1 (zh)
EP (1) EP3979499A4 (zh)
JP (2) JP7430407B2 (zh)
CN (1) CN113892232A (zh)
WO (1) WO2020241000A1 (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8295079B2 (en) 2007-08-31 2012-10-23 Tokyo Institute Of Technology Nonvolatile SRAM/latch circuit using current-induced magnetization reversal MTJ
EP3174061B1 (en) 2012-05-18 2019-12-18 Japan Science And Technology Agency Memory circuit provided with bistable circuit and non-volatile element
EP3107105B1 (en) 2012-05-18 2021-06-16 Japan Science and Technology Agency Memory circuit
US10049740B2 (en) * 2014-08-12 2018-08-14 Japan Science And Technology Agency Memory circuit with a bistable circuit and a non-volatile element
EP3644506B1 (en) * 2015-04-01 2023-10-18 Japan Science and Technology Agency Electronic circuit with different hysteresis in two operation modes
WO2016208407A1 (ja) * 2015-06-24 2016-12-29 ソニー株式会社 半導体装置
JP6993681B2 (ja) * 2017-11-30 2022-01-13 国立研究開発法人科学技術振興機構 電子回路
US11074972B2 (en) * 2017-12-12 2021-07-27 Sony Semiconductor Solutions Corporation Semiconductor circuit and semiconductor circuit system
US11145348B1 (en) * 2020-05-11 2021-10-12 Globalfoundries U.S. Inc. Circuit structure and method for memory storage with memory cell and MRAM stack

Also Published As

Publication number Publication date
JP7430407B2 (ja) 2024-02-13
TW202044252A (zh) 2020-12-01
JPWO2020241000A1 (zh) 2020-12-03
WO2020241000A1 (ja) 2020-12-03
EP3979499A1 (en) 2022-04-06
EP3979499A4 (en) 2022-07-27
US20220084583A1 (en) 2022-03-17
JP2024038472A (ja) 2024-03-19

Similar Documents

Publication Publication Date Title
USRE42145E1 (en) Write-assisted SRAM bit cell
US7599210B2 (en) Nonvolatile memory cell, storage device and nonvolatile logic circuit
US7978503B2 (en) Static semiconductor memory with a dummy call and a write assist operation
US10355676B2 (en) Electronic circuit
TWI630617B (zh) 電壓感知適應性靜態隨機存取記憶體寫入輔助電路
JP2009505315A (ja) 独立の読み書き回路を有するｓｒａｍセル
KR20010106172A (ko) 반도체 기억장치, 반도체 집적회로장치 및 휴대기기
JP5209083B2 (ja) 半導体装置
EP3437097B1 (en) Intelligent bit line precharge for reduced dynamic power consumption
US8964451B2 (en) Memory cell system and method
US9165642B2 (en) Low voltage dual supply memory cell with two word lines and activation circuitry
JPH09120682A (ja) 半導体メモリ装置
KR102497480B1 (ko) 불휘발성 기억 회로
US7760537B2 (en) Programmable ROM
CN114450748A (zh) Sram低功率写入驱动器
JP2024111064A (ja) 記憶回路および処理回路
JP7430407B2 (ja) 電子回路
US10049724B2 (en) Aging tolerant register file
CN116959518B (zh) 自定时电路与静态随机存取存储器
JP6146178B2 (ja) 不揮発性メモリ
US6434071B1 (en) Circuit and method of selectively activating feedback devices for local bit lines in a memory
Akashe et al. Design of SRAM Cell Based Memory Array in Nano-Scaled Technology
TW201735033A (zh) 記憶體裝置及其操作方法
US9595329B1 (en) Non-volatile random access memory (NVRAM) with backup control
JP2007273065A (ja) Ｃｍｉｓ型半導体不揮発記憶回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination