JP5823833B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、ＳＲＡＭを有する半導体記憶装置に適用して有効な技術に関する。

ＳＲＡＭ（Static Random Access Memory、スタティックランダムアクセスメモリ）は、半導体メモリの一種であり、フリップフロップを用いてデータを記憶する。例えば、ＳＲＡＭにおいては、４つのトランジスタで構成される２つの交差接続されたＣＭＯＳインバータにデータ（“１”または“０”）が格納される。また、読み出しと書き込みアクセスのために２つのトランジスタを必要とするため、典型的なＳＲＡＭでは、メモリセルが６つのトランジスタで構成される。

例えば、下記特許文献１（特表２００６−５２７８９７号公報）には、不揮発性セル（１４，１６）が、スタティックメモリセルの内部ノード（Ａ，Ｂ）にクロスカップリングされた不揮発性スタティックメモリセルが開示されている。２つの不揮発性セルのうち、一の不揮発性セル（１４）はＢに接続された制御ゲートとＡに接続されたソースとを有し、他の不揮発性セル（１６）はＡに接続された制御ゲートとＢに接続されたソースとを有する。

また、下記特許文献２（特開平７−２２６０８８号公報）には、スタティックメモリ（ＳＲＡＭ）の高速性を保ちながら、不揮発性を実現できる半導体記憶装置が開示されている。この半導体記憶装置は、ＳＲＡＭメモリセル部１と不揮発性メモリセル部３を有する。ソースがそれぞれ接地され、ドレインが互いのトランジスタのゲートに接続された２つのトランジスタＴ１，Ｔ２に第１および第２の選択トランジスタＴ７，Ｔ８を接続して上記ＳＲＡＭメモリセル部１を構成している。また、フローティングゲートとコントロールゲートの２つのゲートを備え、ドレインが電源ラインに接続された不揮発性トランジスタＴ３，Ｔ４により、ＳＲＡＭメモリセル部１の状態を記憶する上記不揮発性メモリセル部３を構成している。

また、下記特許文献３（特表２００３−５１１８０９号公報）には、第１および第２のインバータと、第１および第２のインバータの各々の制御電極と直列にされるコンデンサ（Ｇ１、Ｇ２）とを備えた不揮発性ＭＯＳＲＡＭセルが開示されている。

また、下記特許文献４（特開２００７−１５７１８３号公報）には、負荷トランジスタと記憶トランジスタとの直列回路を一対有し、それらをスタティックラッチ形態に接続して成るフリップフロップを備えた不揮発性メモリが開示されている。この不揮発性メモリは、書込・消去時に負荷トランジスタを介してフリップフロップの電源側へリーク電流が流れる電流経路に接続したリーク電流遮断素子（Ｔ１６，Ｔ２６）を備えている。

また、下記特許文献５（特開平６−７６５８２号公報）には、フリップフロップ型のメモリセルを構成する対をなす電界効果トランジスタ（ＲＭｍｎ（ｏ＋）、ＲＭｍｎ（ｏ−））のしきい電圧を変化させることで情報の記憶を行う不揮発性メモリが開示されている。

また、下記特許文献６（特開平７−１８３４０１号公報）には、４個のＮ型ＭＯＳトランジスタと２個のＰ型ＴＦＴの負荷素子とを有する不揮発性メモリセルが開示されている。このＴＦＴは、下層の第１のＴＦＴゲート電極９と、ＴＦＴゲート絶縁膜１０と、ＴＦＴのチャネルを形成するボディ層（半導体層）１３と、強誘電性を有する第２のゲート絶縁膜２２と、第２のＴＦＴゲート電極２３を積層した構造を有する。

また、下記特許文献７（特開２００４−２０７２８２号公報）には、交差接続される２つのＣＭＯＳインバータｃ１，ｃ２と、強誘電体キャパシタｆｃ１，ｆｃ２の対とを有する不揮発性ＳＲＡＭセルが開示されている。この強誘電体キャパシタｆｃ１，ｆｃ２は、２つのＣＭＯＳインバータのうちの対応する１つに含まれるドレイン拡散領域にそれぞれ接続される下部電極ＢＥＬ１，ＢＥＬ２、強誘電体膜ＦＥＲ１，ＦＥＲ２及び上部電極ＴＥＬ１，ＴＥＬ２から構成される。

また、下記非特許文献１には、ＳＲＡＭの２つの蓄積ノードとコントロールライン（ctrl）との間に接続されたＮＶＭデバイス（ＸＲ１、ＸＲ２）を有する不揮発性ＳＲＡＭセルが開示されている。

また、下記非特許文献２には、記憶素子として２つのＳＯＮＯＳトランジスタを有する不揮発性ＳＲＡＭが開示されている。各ＳＯＮＯＳトランジスタは、それぞれＳＲＡＭの２つの蓄積ノードとＶＣＣＴラインとの間に接続されている。

特表２００６−５２７８９７号公報 特開平７−２２６０８８号公報 特表２００３−５１１８０９号公報 特開２００７−１５７１８３号公報 特開平６−７６５８２号公報 特開平７−１８３４０１号公報 特開２００４−２０７２８２号公報

Wei Wang et al, "Nonvolatile SRAM Cell"１-4244-0439-8/06/$20.00（c）2006 IEEE Michael Fliesler et al, "A １5ns 4Mb NVSRAM in 0.１3u SONOS Technology" 987-１-4244-１547-2/08/$25.00（c）2008 IEEE P.83-86

上記ＳＲＡＭは、揮発性のＲＡＭであるため、供給電源が遮断されるとＳＲＡＭに記憶されていた内容は失われてしまう。また、ＳＲＡＭの通常動作状態において、ＳＲＡＭを構成するＣＭＯＳインバータには、常時電源電位が印加されているため、その消費電流が大きくなる。

そこで、ＳＲＡＭメモリセルの供給電源が遮断された場合においても、記憶していたデータを保持し得る記憶装置の実現が望まれる。

上記課題およびその他の課題と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態に示される半導体記憶装置は、（ａ１）電源ノードと第１ノードとの間に接続された第１トランジスタと、（ａ２）上記第１ノードと低電位ノードとの間に接続された第２トランジスタと、を有する。さらに、（ａ３）上記電源ノードと第２ノードとの間に接続された第３トランジスタと、（ａ４）上記第２ノードと上記低電位ノードとの間に接続された第４トランジスタと、を有する。さらに、（ａ５）上記第１ノードに一端が接続された第５トランジスタと、（ａ６）上記第２ノードに一端が接続された第６トランジスタと、を有する。さらに、（ｂ１）上記第５トランジスタの他端と第１ビット線との間に接続された第１抵抗変化層と、（ｂ２）上記第６トランジスタの他端と第２ビット線との間に接続された第２抵抗変化層と、を有する。

本願において開示される発明のうち、代表的な実施の形態に示される半導体記憶装置は、（ａ１）電源ノードと第１ノードとの間に接続された第１トランジスタと、（ａ２）上記第１ノードと低電位ノードとの間に接続された第２トランジスタと、を有する。さらに、（ａ３）上記電源ノードと第２ノードとの間に接続された第３トランジスタと、（ａ４）上記第２ノードと上記低電位ノードとの間に接続された第４トランジスタと、を有する。さらに、（ａ５）上記第１ノードに一端が接続された第５トランジスタと、（ａ６）上記第２ノードに一端が接続された第６トランジスタと、を有する。さらに、（ｂ１）上記第５トランジスタの他端と第１ビット線との間に接続された第１抵抗変化層と、（ｂ２）上記第６トランジスタの他端と第２ビット線との間に接続された第２抵抗変化層を有する。上記第１抵抗変化層は、上記第５トランジスタのソース・ドレイン領域上の第１接続部の上方に配置され、上記第１ビット線は、上記第１抵抗変化層の上方に配置される。

以下に示す代表的な実施の形態に示される半導体記憶装置によれば、半導体記憶装置の特性を向上させることができる。

本実施の形態の半導体記憶装置のメモリセル構成を示す等価回路図である。 （Ａ）および（Ｂ）は、ＲｅＲＡＭ部の動作を示す回路図である。 ＳＲＡＭ動作を示す回路図である。 本実施の形態の半導体記憶装置の動作を示すフロー図である。 ＳＲＡＭの保持データのＲｅＲＡＭ部への書き込み動作の一例を示す回路図である。 （Ａ）および（Ｂ）は、ＲｅＲＡＭ部への書き込み時の印加電圧を示す断面模式図である。 電源オフ状態における各部位の電位の状態を示す回路図である。 電源オフ状態から電源オン状態への電位の変化を示す回路図である。 ＲｅＲＡＭ部のデータの読み出し動作（データ判定動作）の第１状態を示す回路図である。 ＲｅＲＡＭ部のデータの読み出し動作（データ判定動作）の第２状態を示す回路図である。 ＲｅＲＡＭ部のデータの読み出し動作（データ判定動作）の第３状態を示す回路図である。 ＲｅＲＡＭ部の保持データのＳＲＡＭへの書き込み動作の一例を示す回路図である。 （Ａ）および（Ｂ）は、ＲｅＲＡＭ部のリセット時の印加電圧を示す断面模式図である。 本実施の形態の半導体記憶装置のメモリセルの構成を示す平面図である。 本実施の形態の半導体記憶装置のメモリセルの構成を示す平面図である。 本実施の形態の半導体記憶装置のメモリセルの構成を示す平面図である。 本実施の形態の半導体記憶装置のメモリセルの構成を示す平面図である。 本実施の形態の半導体記憶装置のメモリセルの構成を示す断面図である。 本実施の形態の半導体記憶装置のメモリセルの構成を示す断面図である。 本実施の形態の半導体記憶装置の製造工程を示す断面図である。 本実施の形態の半導体記憶装置の製造工程を示す断面図である。 本実施の形態の半導体記憶装置の製造工程を示す断面図であって、図２０に続く断面図である。 本実施の形態の半導体記憶装置の製造工程を示す断面図であって、図２１に続く断面図である。 本実施の形態の半導体記憶装置の製造工程を示す断面図であって、図２２に続く断面図である。 本実施の形態の半導体記憶装置の製造工程を示す断面図であって、図２３に続く断面図である。 本実施の形態の半導体記憶装置の製造工程を示す断面図であって、図２４に続く断面図である。 本実施の形態の半導体記憶装置の製造工程を示す断面図であって、図２５に続く断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。

（実施の形態）
[回路構成]
図１は、本実施の形態の半導体記憶装置（半導体装置、半導体集積回路装置）のメモリセル構成を示す等価回路図である。

図示するように、本実施の形態の半導体記憶装置は、フリップフロップ部（ＦＦ部、ラッチ回路）において、データを記憶するＳＲＡＭである。フリップフロップ部は、４つのトランジスタで構成される２つの交差接続されたＣＭＯＳインバータで構成される。このＣＭＯＳインバータの入出力部にデータ（“１”または“０”）が格納される。なお、ＣＭＯＳとは、相補型（Complementary）ＭＯＳ（Metal Oxide Semiconductor）の略である。

ここで、本実施の形態においては、このＣＭＯＳインバータの入出力部に、アクセストランジスタを介してＲｅＲＡＭ部（不揮発性メモリ部）ＲＭ１、ＲＭ２が設けられている。ＲｅＲＡＭとは、Resistance Random Access Memoryの略であり、電圧の印加による電気抵抗の変化を利用したメモリを意味し、“抵抗変化型メモリ”などとも呼ばれる。このように、本実施の形態の半導体記憶装置は、ＳＲＡＭの構成と、ＲｅＲＡＭ部（不揮発性メモリ部）とを有するため、“不揮発性ＳＲＡＭ”または“不揮発性メモリ部内蔵のＳＲＡＭ”と言うこともできる。

以下に、図１を参照しながら、上記メモリセル構成について詳細に説明する。

図示するように、メモリセルは、一対のビット線（ビット線ＢＬ、ビット線／（バー）ＢＬ）とワード線ＷＬとの交差部に配置される。このメモリセルは、一対のロードトランジスタ（ロードＭＯＳ、負荷用トランジスタ、負荷用ＭＩＳＦＥＴ）Ｌｏ１、Ｌｏ２、一対のアクセストランジスタ（アクセスＭＯＳ、アクセス用トランジスタ、アクセスＭＩＳＦＥＴ、転送用トランジスタ）Ａｃｃ１、Ａｃｃ２および一対のドライバトランジスタ（ドライバＭＯＳ、駆動用トランジスタ、駆動用ＭＩＳＦＥＴ）Ｄｒ１、Ｄｒ２を有している。

上記メモリセルを構成する上記６つのトランジスタのうち、ロードトランジスタ（Ｌｏ１、Ｌｏ２）は、ｐ型（ｐチャネル型）のトランジスタであり、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）およびドライバトランジスタ（Ｄｒ１、Ｄｒ２）は、ｎ型（ｎチャネル型）のトランジスタである。

なお、ＭＩＳＦＥＴは、Metal Insulator Semiconductor Field Effect Transistor（電界効果トランジスタ）の略であり、ＭＯＳと呼ばれることもある。また、以下において、上記ロードトランジスタ、アクセストランジスタおよびドライバトランジスタを、単に“トランジスタ”と呼ぶことがある。また、各トランジスタの符号（Ｌｏ１、Ｌｏ２、Ａｃｃ１、Ａｃｃ２、Ｄｒ１、Ｄｒ２）のみで各トランジスタを示す場合がある。

上記メモリセルを構成する上記６つのトランジスタのうち、Ｌｏ１とＡｃｃ１とはＣＭＯＳインバータを構成し、Ｌｏ２とＡｃｃ２とは、他のＣＭＯＳインバータを構成している。これら一対のＣＭＯＳインバータの相互の入出力部（蓄積ノードＡ、Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ部（ＦＦ部）を構成している。

以上のＳＲＡＭメモリセルを構成する６つのトランジスタの接続関係を詳述すれば以下のようになる。

電源電位ノード（電源ノード）ＮＶｃｃと蓄積ノード（第１ノード）Ａとの間にＬｏ１が接続され、蓄積ノードＡと基準電位ノード（低電位ノード）ＮＶｓｓとの間にＤｒ１が接続され、Ｌｏ１およびＤｒ１のゲート電極は、蓄積ノード（第２ノード）Ｂに接続される。電源電位ノードＮＶｃｃには、後述するＳＲＡＭの通常動作期間において、第１電源電位Ｖｃｃが印加され、また、後述するスタンバイ期間の前後に、第２電源電位Ｖｃｃ２や第３電源電位Ｖｃｃ３が印加される。また、基準電位ノードＮＶｓｓには、第１〜第３電源電位（Ｖｃｃ、Ｖｃｃ２、Ｖｃｃ３）より低い電位、こでは、基準電位（０Ｖ、接地電位、グランド）が印加される。第１電源電位Ｖｃｃは、例えば、１．５Ｖである。また、第２電源電位Ｖｃｃ２は、第１電源電位Ｖｃｃより高い電位であり、例えば、２．０Ｖである。また、第３電源電位Ｖｃｃ３は、第２電源電位Ｖｃｃ２より高い電位であり、例えば、３．５Ｖである。

電源電位ノードＮＶｃｃと蓄積ノードＢとの間にＬｏ２が接続され、蓄積ノードＢと基準電位ノードＮＶｓｓとの間にＤｒ２が接続され、Ｌｏ２およびＤｒ２のゲート電極は、蓄積ノードＡに接続される。

蓄積ノードＡにＡｃｃ１が接続され、蓄積ノードＢにＡｃｃ２が接続され、Ａｃｃ１およびＡｃｃ２のゲート電極は、ワード線ＷＬに接続される（ワード線となる）。このワード線ＷＬの駆動電位は、例えば、上記第１電源電位Ｖｃｃ（例えば、１．５Ｖ）である。

ここで、本実施の形態のＳＲＡＭメモリセルには、ＲｅＲＡＭ部ＲＭ１、ＲＭ２が設けられている。このＲｅＲＡＭ部（ＲＭ１、ＲＭ２）は、抵抗変化層（記憶層、記憶部、状態変化層、抵抗変化層、可変抵抗層、相変化層、磁性変化層）Ｒを有する。抵抗変化層Ｒは第１端と第２端を有し、ここでは、その第１端に電極部Ｅが設けられている。ＲｅＲＡＭ部ＲＭ１の第１端（電極部Ｅ側）は、Ａｃｃ１（蓄積ノードＡと逆側の端部）と接続され、第２端は、ビット線ＢＬと接続される。ＲｅＲＡＭ部ＲＭ２の第１端（電極部Ｅ側）は、Ａｃｃ２（蓄積ノードＢと逆側の端部）と接続され、第２端は、ビット線／ＢＬと接続される。

[回路動作]
次いで、上記ＲｅＲＡＭ部とＳＲＡＭの動作について説明する。

＜ＲｅＲＡＭ部動作＞
図２は、ＲｅＰＲＡＭ部の動作を示す回路図である。抵抗変化層Ｒは、第１端および第２端に所定の電位（特定の電位、第１電位）以上の電位差が生じた場合にその抵抗が変化する。

具体的に、図２（Ａ）に示すように、抵抗変化層Ｒの第２端に第２電源電位Ｖｃｃ２（２．０Ｖ）が印加され、抵抗変化層Ｒの第１端（電極部Ｅ側）に第２電源電位Ｖｃｃ２より所定の電位だけ低い電位（ここでは、基準電位０Ｖ）が印加された場合、抵抗変化層Ｒが低抵抗化する。上記所定の電位は、例えば、２．０Ｖであり、図２（Ａ）に示すように、第１端および第２端に所定の電位以上の電位差が生じ、第２端に印加される電位が高い場合を“正バイアス”と言う。このように、抵抗変化層Ｒに正バイアスが印加された場合に、抵抗変化層Ｒは低抵抗化し、オン状態（ＯＮ）となる。即ち、抵抗変化層Ｒを介して電流が流れる。

一方、図２（Ｂ）に示すように、抵抗変化層Ｒの第１端（電極部Ｅ側）に第２電源電位Ｖｃｃ２（２．０Ｖ）が印加され、抵抗変化層Ｒの第２端に第２電源電位Ｖｃｃ２より所定の電位だけ低い電位（ここでは、基準電位０Ｖ）が印加された場合、抵抗変化層Ｒが高抵抗化する。上記所定の電位は、例えば、２．０Ｖであり、図２（Ｂ）に示すように、第１端および第２端に所定の電位以上の電位差が生じ、第１端に印加される電位が高い場合を“逆バイアス”と言う。このように、抵抗変化層Ｒに逆バイアスが印加された場合に、抵抗変化層Ｒは高抵抗化し、オフ状態（ＯＦＦ）となる。即ち、抵抗変化層Ｒを介して電流がほとんど流れない。

また、抵抗変化層Ｒの第１端および第２端の電位差が所定の電位未満である場合には、抵抗の変化は生じず、それまでの状態（オン状態またはオフ状態）を維持する。

＜ＳＲＡＭ動作＞
（ＳＲＡＭの通常動作）
次いで、ＳＲＡＭの通常動作について説明する。図３は、ＳＲＡＭ動作を示す回路図である。

ＳＲＡＭの通常動作期間（第１期間）においては、上記ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ１、ＲＭ２がＳＲＡＭ動作を阻害しないようにする。

即ち、ＣＭＯＳインバータの蓄積ノードＢが高電位（Ｈレベル、第２レベル、Ｈ＝１．５Ｖ）であるときには、Ｄｒ１がオン状態となるので、他のＣＭＯＳインバータの蓄積ノードＡが低電位（Ｌレベル、第１レベル、Ｌ＝０Ｖ）になる。したがって、Ｌｏ２がオン状態となり、蓄積ノードＢの高電位（Ｈ＝１．５Ｖ）が保持される。すなわち、一対のＣＭＯＳインバータを交差結合させたフリップフロップ部によって相互の蓄積ノードＡ、Ｂの状態が保持され、データ（情報）が記憶（保存）される。

一方、Ａｃｃ１、Ａｃｃ２のそれぞれのゲート電極にはワード線ＷＬが接続されている。すなわち、ワード線ＷＬが高電位（Ｈ＝１．５Ｖ）であるときには、Ａｃｃ１、Ａｃｃ２がオン状態となり、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とが電気的に接続されるので、蓄積ノードＡ、Ｂの電位状態（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）がビット線ＢＬ、／ＢＬに現れ、メモリセルのデータとして読み出される。

また、メモリセルに情報を書き込むには、ワード線ＷＬを高電位（Ｈ＝１．５Ｖ）とし、Ａｃｃ１およびＡｃｃ２をオン状態とすることにより、フリップフロップ回路とビット線（ＢＬ、／ＢＬ）とを電気的に接続させ、ビット線ＢＬ、／ＢＬの情報（ＨとＬの組み合わせ、または、ＬとＨの組み合わせ）を蓄積ノードＡ、Ｂに伝達（書き込み）し、前述のようにデータを保存する。

（スタンバイ動作）
次いで、上記ＳＲＡＭ通常動作期間後のスタンバイ期間（第２期間）から再びＳＲＡＭ通常動作期間（第３期間）に到るまでのフローについて説明する。

図４は、本実施の形態の半導体記憶装置の動作を示すフロー図である。前述したＳＲＡＭ通常動作期間ＳＴ１においては、ＳＲＡＭの通常動作、データ保存、読み出し、書き込みなどが行われる。この際、前述したように、上記ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方はオン状態であり、ＲｅＲＡＭ部ＲＭ１、ＲＭ２がＳＲＡＭ動作を阻害しない。

その後、ＣＰＵ（Central Processing Unit、中央演算処理装置）からの指示、例えば、スタンバイ信号の立ち上がりに対応してスタンバイ状態となる（ＳＴ２）。このスタンバイ信号の立ち上がりに対応して、ＲｅＲＡＭ部ＲＭ１、ＲＭ２をセットする（ＳＴ３）。具体的には、ＳＲＡＭ通常動作期間ＳＴ１の終了時、例えば、スタンバイ信号の立ち上がり時における、ＳＲＡＭの保持データ（蓄積ノードＡ、Ｂの電位状態、蓄積ノードＡ、ＢのＨおよびＬの組み合わせ）を、ＲｅＲＡＭ部ＲＭ１、ＲＭ２に書き込む。言い換えれば、蓄積ノードＡ、Ｂの電位状態を、２つのＲｅＲＡＭ部ＲＭ１、ＲＭ２の状態（オン状態とオフ状態の組み合わせ）と対応させて記憶する。

図５は、ＳＲＡＭの保持データのＲｅＲＡＭ部への書き込み動作の一例を示す回路図である。ＳＲＡＭ通常動作期間ＳＴ１の終了時において、例えば、図３を参照しながら説明したように、蓄積ノードＡに低電位（Ｌ＝０Ｖ）、蓄積ノードＢに高電位（Ｈ＝１．５Ｖ）が保持されている場合、ＲｅＲＡＭ部ＲＭ１をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ２をオフ状態（ＯＦＦ）とする。

前述したように、上記ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方はオン状態（ＯＮ）であるため、ＲｅＲＡＭ部ＲＭ１においては、そのままオン状態（ＯＮ）を維持し、ＲｅＲＡＭ部ＲＭ２においては、オン状態（ＯＮ）からオフ状態（ＯＦＦ）へと変化させる。

具体的には、図５に示すように、ＲｅＲＡＭ部ＲＭ２においては、オン状態からオフ状態へと変化させるため、＜１＞電源電位ノードＮＶｃｃに印加される電位を第１電源電位Ｖｃｃ（１．５Ｖ）から第２電源電位Ｖｃｃ２（２．０Ｖ）へ切り換える。これにより、＜２＞蓄積ノードＢの電位が１．５Ｖから２．０Ｖに上昇する。この際、ワード線ＷＬは第１電源電位Ｖｃｃ（１．５Ｖ）であるため、Ａｃｃ２を介して、抵抗変化層Ｒの第１端（電極部Ｅ側）に第２電源電位Ｖｃｃ２（２．０Ｖ）が印加される。一方、ビット線／ＢＬは、低電位（０Ｖ）のままであるため、抵抗変化層Ｒの第２端は、０Ｖが印加される。これにより、＜３＞抵抗変化層Ｒの第１端および第２端に所定の電位（２．０Ｖ）以上の電位差が生じ、第１端に印加される電位が高い、いわゆる“逆バイアス”の状態となるため、抵抗変化層Ｒが高抵抗化し、ＲｅＲＡＭ部ＲＭ２が、オン状態（ＯＮ）からオフ状態（ＯＦＦ）へと変化する（書き換えられる）。

このように、第１電源電位Ｖｃｃ（１．５Ｖ）より高い電位である所定の電位（２．０Ｖ）で書き換えを行う。言い換えれば、第１電源電位Ｖｃｃ（１．５Ｖ）より高い電位である所定の電位（２．０Ｖ）で抵抗変化するＲｅＲＡＭ部（抵抗変化層Ｒ）を用いることで、ＳＲＡＭの通常動作時には書き換えは起こらず、必要に際して、ＳＲＡＭの保持データのＲｅＲＡＭ部への書き込みを行うことができる。

なお、ＲｅＲＡＭ部ＲＭ１においては、ワード線ＷＬには、第１電源電位Ｖｃｃ（１．５Ｖ）が印加されてＡｃｃ１がオン状態であっても、ビット線ＢＬは、低電位（０Ｖ）で、蓄積ノードＡは、低電位（Ｌ＝０Ｖ）に維持されているため、抵抗変化層Ｒの第１端および第２端には電位差が生じない。よって、ＲｅＲＡＭ部ＲＭ１においては、書き換えは生じず、オン状態（ＯＮ）を維持する。

図６は、ＲｅＲＡＭ部への書き込み時の印加電圧を示す断面模式図である。図６（Ａ）は、図５に示すＲｅＲＡＭ部ＲＭ１に対応し、図６（Ｂ）は、図５に示すＲｅＲＡＭ部ＲＭ２に対応する。

図６（Ａ）に示すように、ワード線ＷＬ（ゲート電極）が１．５Ｖであるためオン状態であるＡｃｃ１を介して、蓄積ノードＡの電位（０Ｖ）が、ＲｅＲＡＭ部ＲＭ１の抵抗変化層Ｒの第１端（電極部Ｅ側）に印加される。ビット線ＢＬの電位は、０Ｖであるため、抵抗変化層Ｒの第２端には、０Ｖが印加される。このように、第１端および第２端には電位差が生じないため、書き換えは生じず、ＲｅＲＡＭ部ＲＭ１においては、オン状態（ＯＮ）を維持する。

図６（Ｂ）に示すように、ワード線ＷＬ（ゲート電極）が１．５Ｖであるためオン状態であるＡｃｃ２を介して、蓄積ノードＢの電位（２．０Ｖ）が、ＲｅＲＡＭ部ＲＭ２の抵抗変化層Ｒの第１端（電極部Ｅ側）に印加される。ビット線／ＢＬの電位は、０Ｖであるため、抵抗変化層Ｒの第２端には、０Ｖが印加される。このように、第２端には、０Ｖが、第１端には、２．０Ｖが印加され、第１端に印加される電位が高い状態で、抵抗変化に必要な電位差が生じるため、抵抗変化層Ｒが高抵抗化する。よって、ＲｅＲＡＭ部ＲＭ２においては書き換えが生じ、オン状態（ＯＮ）からオフ状態（ＯＦＦ）となる。

ＲｅＲＡＭ部ＲＭ１、ＲＭ２への書き込み（セット）が終了した後は、電源電位ノードＮＶｃｃに印加される電位を低電位（０Ｖ）とし、電源オフ状態（スタンバイ期間）とする（ＳＴ４、図４）。図７は、電源オフ状態における各部位の電位の状態を示す回路図である。図７に示すように、電源電位ノードＮＶｃｃに印加される電位が２．０Ｖから０Ｖとなる。この際、ワード線ＷＬの電位も立ち下げられる。即ち、ワード線ＷＬの電位は、１．５Ｖから０Ｖとなり、Ａｃｃ１、Ａｃｃ２はオフ状態となる。この電源電位ノードＮＶｃｃの立ち下げにより、蓄積ノードＡ、Ｂの保持電位（データ）は消失し、例えば、蓄積ノードＡ、Ｂの電位は、０Ｖとなる。しかしながら、対応するデータが、２つのＲｅＲＡＭ部ＲＭ１、ＲＭ２の状態（オン状態とオフ状態の組み合わせ）として記憶（保存）されている。ここでは、ＲｅＲＡＭ部ＲＭ１をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ２をオフ状態（ＯＦＦ）として、蓄積ノードＡ、Ｂの電源オフ直前の電位（Ａ＝Ｌ、Ｂ＝Ｈ）が記憶（保存）されている。

次いで、スタンバイ期間から、再び、ＳＲＡＭ通常動作となる場合について説明する。例えば、ＣＰＵからの指示により、スタンバイ信号の立ち下がりに対応して、スタンバイ状態が解除される（ＳＴ５、図４）。この際、スタンバイ信号の立ち下がりに対応して、電源電位ノードＮＶｃｃに印加される電位が０Ｖから１．５Ｖとなる。即ち、電源オン状態となる（ＳＴ６、図４）。図８は、電源オフ状態から電源オン状態への電位の変化を示す回路図である。図８に示すように、電源電位ノードＮＶｃｃに印加される電位が０Ｖから１．５Ｖへと立ち上がる。この際、電源電位ノードＮＶｃｃ以外の各部位の電位の状態は、図７の場合と同じで、蓄積ノードＡ、Ｂの電位は、０Ｖのままである。

次いで、スタンバイ信号の立ち下がりに対応して、ＲｅＲＡＭ部ＲＭ１、ＲＭ２のデータを読み出し（ＳＴ７、図４）、蓄積ノードＡおよびＢに対応するデータ書き戻すとともに、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方をオン状態に（リセット）する（ＳＴ８、図４）。

図９は、ＲｅＲＡＭ部のデータの読み出し動作（データ判定動作）の第１状態を示す回路図である。図９に示すように、ワード線ＷＬを０Ｖから駆動電位（１．５Ｖ）とし、双方のビット線ＢＬ、／ＢＬを０Ｖから高電位（１．５Ｖ＝Ｈ）とする。この際、ＲｅＲＡＭ部ＲＭ１はオン状態（ＯＮ）であるため、蓄積ノードＡがＨ（１．５Ｖ）となり、Ｄｒ２がオン状態となるので、蓄積ノードＢがＬ（０Ｖ）となる。このように、双方のビット線ＢＬ、／ＢＬを高電位（１．５Ｖ＝Ｈ）とすることで、オン状態（ＯＮ）のＲｅＲＡＭ部（ここでは、ＲＭ１）側の蓄積ノード（ここでは、Ａ）にＨが書き込まれ（記憶され）、オフ状態（ＯＦＦ）のＲｅＲＡＭ部（ここでは、ＲＭ２）側の蓄積ノード（ここでは、Ｂ）はＬとなる。このように、双方のビット線ＢＬ、／ＢＬを０Ｖから高電位（１．５Ｖ＝Ｈ）に立ち上げるだけで、自己整合的に（自動的に）、ＲｅＲＡＭ部のデータの転送を行うことができる。即ち、ＲｅＲＡＭ部ＲＭ１、ＲＭ１に書き込まれたデータ（ここでは、ＯＮ、ＯＦＦの組み合わせ）に対応して、蓄積ノードＡ、Ｂの電位が変化する（ここでは、Ａ＝Ｈ、Ｂ＝Ｌとなる）。なお、この電位の状態（Ａ＝Ｈ、Ｂ＝Ｌ）は、蓄積ノードＡ、Ｂの電源オフ直前の電位（Ａ＝Ｌ、Ｂ＝Ｈ）と逆の関係になっている。

次いで、ワード線ＷＬおよびビット線ＢＬ、／ＢＬを立ち下げる。図１０は、ＲｅＲＡＭ部のデータの読み出し動作（データ判定動作）の第２状態を示す回路図である。図１０に示すように、ワード線ＷＬおよびビット線ＢＬ、／ＢＬを立ち下げ、１．５Ｖから０Ｖとする。このように、ワード線ＷＬおよびビット線ＢＬ、／ＢＬを立ち下げても、ＲｅＲＡＭ部ＲＭ１、ＲＭ１に書き込まれたデータと対応する電位が蓄積ノードＡ、Ｂに維持される。

次いで、ワード線ＷＬを０Ｖから１．５Ｖに立ち上げ、蓄積ノードＡおよびＢの電位をＡｃｃ１、Ａｃｃ２を介してビット線ＢＬ、／ＢＬに転送する。即ち、ＲｅＲＡＭ部のデータを読み出す。図１１は、ＲｅＲＡＭ部のデータの読み出し動作（データ判定動作）の第３状態を示す回路図である。図１１に示すように、ワード線ＷＬの立ち上げに対応して、ビット線ＢＬ、／ＢＬの電位が変化する。ここでは、ビット線ＢＬが、０Ｖから１．５Ｖ（Ｈ）に変化し、／ＢＬが０Ｖを維持する。このビット線の電位の変化で、蓄積ノードＡがＨであり、蓄積ノードＡ側のＲｅＲＡＭ部ＲＭ１がオン状態であったことが解かる。このようにビット線ＢＬ、／ＢＬに現れた電位から、どちらのＲｅＲＡＭ部ＲＭ１、ＲＭ２がオン状態であったかを判定する（読み出す）ことができる。言い換えれば、ビット線ＢＬおよび／ＢＬの電位が、それぞれＨおよびＬの組み合わせであれば、ビット線ＢＬ側のＲｅＲＡＭ部ＲＭ１がオン状態、即ち、電源オフ直前に蓄積ノードＡがＬ状態であったことが解かる。逆に、ビット線ＢＬおよび／ＢＬの電位が、それぞれＬおよびＨの組み合わせであれば、ビット線ＢＬ側のＲｅＲＡＭ部ＲＭ２がオン状態、即ち、電源オフ直前に蓄積ノードＢがＬ状態であったことが解かる。このようにして、ＲｅＲＡＭ部ＲＭ１、ＲＭ２のデータを読み出し、電源オフ直前の蓄積ノードＡ、Ｂの電位の状態を判定すことができる（ＳＴ７）。

次いで、読み出したＲｅＲＡＭ部ＲＭ１、ＲＭ２のデータを蓄積ノードＡおよびＢに書き戻す（ＳＴ８）。言い換えれば、電源オフ直前の蓄積ノードＡ、Ｂの電位の判定（ここでは、Ａ=Ｌ、Ｂ＝Ｈ）に基づいたデータを、蓄積ノードＡおよびＢに書き戻す。図１２は、ＲｅＲＡＭ部の保持データのＳＲＡＭへの書き込み動作（データ戻し動作）の一例を示す回路図である。

図１２に示すように、電源オフ直前の蓄積ノードＡ、Ｂの電位の判定（ここでは、Ａ=Ｌ、Ｂ＝Ｈ）に基づき、ビット線ＢＬを０Ｖに、ビット線／ＢＬに、第３電源電位（３．５Ｖ）を印加する。具体的には、電源電位ノードＮＶｃｃに印加される電位が１．５Ｖである電源オン状態において、[１]オフ状態（ＯＦＦ）であったＲｅＲＡＭ部（ここでは、ＲＭ２）側、言い換えれば、電源オフ直前に“Ｈ”が保持されていた蓄積ノードＢ側のビット線／ＢＬを第３電源電位（３．５Ｖ）まで昇圧する。この第３電源電位Ｖｃｃ３は、第１電源電位Ｖｃｃ（ここでは、１．５Ｖ）から所定の電位（ここでは、２．０Ｖ）だけ高い電位であり、第２電源電位Ｖｃｃ２より高い電位である。一方、オン状態（ＯＮ）であったＲｅＲＡＭ部（ここでは、ＲＭ１）側、言い換えれば、電源オフ直前に“Ｌ”が保持されていた蓄積ノードＡ側のビット線ＢＬを低電位（０Ｖ）とする。この際、ワード線ＷＬは、立ち上がっており、１．５Ｖである。[２]ＲｅＲＡＭ部（ここでは、ＲＭ１）は、オン状態（ＯＮ）であるため、ビット線ＢＬの電位（０Ｖ）が蓄積ノードＡに転送され、蓄積ノードＡの電位が１．５Ｖから０Ｖ（Ｌ）となる。これにより、[３]Ｌｏ２がオン状態となるので、[４]蓄積ノードＢが０Ｖから１．５Ｖ（Ｈ）となる。このように、蓄積ノードＡがＬ、蓄積ノードＢがＨとなり、保持データ（即ち、電源オフ直前の蓄積ノードＡ、Ｂの電位）が蓄積ノードＡおよびＢに書き戻される。

さらに、蓄積ノードＢの電位（１．５Ｖ）は、抵抗変化層Ｒの第１端（電極部Ｅ側）に印加される。一方、ビット線ＢＬの電位（３．５Ｖ）は、抵抗変化層Ｒの第２端に印加されているため、抵抗変化層Ｒには、第１端に印加される電位が低い状態で、抵抗変化に必要な電位差が生じているため、抵抗変化層Ｒが低抵抗化する。よって、[５]ＲｅＲＡＭ部ＲＭ２においては書き換えが生じ、オフ状態（ＯＦＦ）からオン状態（ＯＮ）となる。これにより、ＳＲＡＭにデータが書き戻されるとともに、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方がオン状態（ＯＮ）となる、即ち、リセットされる。この後はＳＲＡＭの通常動作が可能となる。即ち、ＳＲＡＭの通常動作、データ保持、読み出し、書き込みなどが可能となり、前述したＳＲＡＭ通常動作期間ＳＴ１に戻ることとなる。

図１３は、ＲｅＲＡＭ部のリセット時の印加電圧を示す断面模式図である。図１３（Ａ）は、図１２に示すＲｅＲＡＭ部ＲＭ１に対応し、図１３（Ｂ）は、図１２に示すＲｅＲＡＭ部ＲＭ２に対応する。

図１３（Ａ）に示すように、ワード線ＷＬ（ゲート電極）が１．５Ｖであるためオン状態であるＡｃｃ１を介して、蓄積ノードＡの電位（０Ｖ）が、ＲｅＲＡＭ部ＲＭ１の抵抗変化層Ｒの第１端（電極部Ｅ側）に印加される。ビット線ＢＬの電位は、０Ｖであるため、抵抗変化層Ｒの第２端には、０Ｖが印加される。このように、第１端および第２端には電位差が生じないため、書き換えは生じず、ＲｅＲＡＭ部ＲＭ１においては、オン状態（ＯＮ）を維持する。

図１３（Ｂ）に示すように、ワード線ＷＬ（ゲート電極）が１．５Ｖであるためオン状態であるＡｃｃ２を介して、蓄積ノードＢの電位（１．５Ｖ）が、ＲｅＲＡＭ部ＲＭ２の抵抗変化層Ｒの第１端（電極部Ｅ側）に印加される。ビット線ＢＬの電位は、３．５Ｖであるため、抵抗変化層Ｒの第２端には、３．５Ｖが印加される。このように、第２端には、３．５Ｖが、第１端には、１．５Ｖが印加され、第１端に印加される電位が低い状態で、抵抗変化に必要な電位差が生じるため、抵抗変化層Ｒが低抵抗化する。よって、ＲｅＲＡＭ部ＲＭ２においては書き換えが生じ、オフ状態（ＯＦＦ）からオン状態（ＯＮ）となる。

このように、本実施の形態によれば、ＳＲＡＭにＲｅＲＡＭ部を設けることで、電源オフ状態（スタンバイ状態）においてＳＲＡＭのフリップフロップ部に保持したデータを記憶し続けることができる。逆に、ＳＲＡＭのフリップフロップ部に保持したデータをＲｅＲＡＭ部に記憶させることによって、ＳＲＡＭの電源をオフすることが容易となり、消費電流を低下させることができる。即ち、ＳＲＡＭは、揮発性メモリであるため、データを保持し続ける場合には、電源を供給し続ける必要があるが、ＳＲＡＭ機能を用いない場合、例えば、他のメモリを主として機能させる場合には、当該ＳＲＡＭ自身を容易にスタンバイ状態とすることができ、装置の低消費電力化を図ることができる。

[装置構造]
次いで、本実施の形態の半導体記憶装置の構造を断面図および平面図を参照しながら説明する。

図１４〜図１７は、本実施の形態の半導体記憶装置のメモリセルの構成を示す平面図である。図１８および図１９は、本実施の形態の半導体記憶装置のメモリセルの構成を示す断面図である。図１８は、図１４のＡ−Ａ断面部に、図１９は、図１４のＢ−Ｂ断面部に対応する。平面図においては、メモリセル領域ＭＣＡを基準として重ねあわすことにより、各図に表示のパターンの位置関係が明確となる。なお、本明細書においては、図面の簡略化のために、後述する活性領域ＡｃＰ１およびＡｃＮ１の断面図しか示していないが、活性領域ＡｃＰ２およびＡｃＮ２の対応する断面部も同様の構造となる。

図１８および図１９に示すように、本実施の形態の半導体記憶装置（ＲｅＲＡＭ部内蔵のＳＲＡＭ）のメモリセルは、半導体基板１上に形成される。この半導体基板１には、素子分離領域ＳＴＩが配置され、この素子分離領域ＳＴＩで区画された領域が活性領域（素子形成領域、半導体領域）Ａｃとなる。

図１４に示す破線で囲んだ略矩形の領域は、１（１ビット）のメモリセル領域ＭＣＡである。図示するように、４つの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）がＸ方向に順に並んで配置されている。ここでは、活性領域を示す符号“Ａｃ”に記号を加え、個別の領域を示してある。これらの活性領域（Ａｃ）の間は、素子分離領域（ＳＴＩ）となる。言い換えれば、前述したように、素子分離領域（ＳＴＩ）で活性領域（Ａｃ）が区画される。

また、活性領域（Ａｃ）の半導体基板１中には、ウエル（半導体領域、ｎＷ、ｐＷ）が配置されている（図１８、図１９参照）。言い換えれば、活性領域（Ａｃ）は、ウエルの露出領域と対応する。このウエル（ｎＷ、ｐＷ）のうち、ｐ型のウエルｐＷは、２つの活性領域（ＡｃＰ１、ＡｃＰ２）の下部にそれぞれ配置され、ｎ型のウエルｎＷは、活性領域（ＡｃＮ１、ＡｃＮ２）の下部に配置される。

図１４に示すように、活性領域ＡｃＰ１は、Ｙ方向に延在するライン状である。具体的には、後述するドライバトランジスタＤｒ１の配置部のＸ方向の幅が、アクセストランジスタＡｃｃ１の配置部のＸ方向の幅より広くなったライン状である。図１４では、上部に幅広部を有する。また、この活性領域ＡｃＰ１の下部には、ｐ型のウエルｐＷが配置される（図１８参照）。

活性領域ＡｃＮ１は、Ｙ方向に長辺を有する四角形状である（図１４）。この活性領域ＡｃＮ１の下部には、ｎ型のウエルｎＷが配置される（図１９参照）。

活性領域ＡｃＮ２は、Ｙ方向に長辺を有する四角形状である（図１４）。この活性領域ＡｃＮ２の下部には、ｎ型のウエルｎＷが配置される（図１９参照）。

活性領域ＡｃＰ２は、Ｙ方向に延在するライン状である。より具体的には、後述するドライバトランジスタＤｒ２の配置部のＸ方向の幅が、アクセストランジスタＡｃｃ２の配置部のＸ方向の幅より広くなったライン状である。図１４では、下部に幅広部を有する。また、この活性領域ＡｃＰ２の下部には、ｐ型のウエルｐＷが配置される（図１８参照）。

図１４に示すように、上記４つの活性領域（ＡｃＰ１、ＡｃＮ１、ＡｃＮ２、ＡｃＰ２）上には、ゲート絶縁膜（ＧＯ、図１８、図１９等参照）を介して、ゲート電極（ゲート配線）Ｇ（Ｇ１〜Ｇ４）が、各活性領域をＸ方向に横切るように延在し、上記「回路構成」の欄で説明した６つのトランジスタを構成している。なお、ゲート電極Ｇの両側の活性領域（Ａｃ）が、トランジスタのソース・ドレイン領域となる（図１８、図１９等参照）。

具体的に、活性領域ＡｃＰ１およびＡｃＮ１上を横切るように共通のゲート電極Ｇ１が配置されている。これにより、活性領域ＡｃＰ１上にＤｒ１および活性領域ＡｃＮ１上にＬｏ１が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇ１は、活性領域ＡｃＮ２の近傍まで延在し、後述するシェアードプラグＳＰ１によりＬｏ２のソース・ドレイン領域と接続される（図１９参照）。

活性領域ＡｃＰ１上には、上記共通のゲート電極Ｇ１と並行に、ゲート電極Ｇ２が配置されている。これにより、活性領域ＡｃＰ１上にＡｃｃ１が配置され、Ｄｒ１のソース・ドレイン領域とＡｃｃ１のソース・ドレイン領域とが接続される（共通化される）。

また、活性領域ＡｃＰ２およびＡｃＮ２上を横切るように共通のゲート電極Ｇ３が配置されている。これにより、活性領域ＡｃＰ２上にＤｒ２および活性領域ＡｃＮ２上にＬｏ２が配置され、これらのゲート電極（Ｇ）が接続されることとなる。この共通のゲート電極Ｇ３は、活性領域ＡｃＮ１の近傍まで延在し、後述するシェアードプラグＳＰ１によりＬｏ１のソース・ドレイン領域と接続される。

活性領域ＡｃＰ２上には、上記共通のゲート電極Ｇ３と並行に、ゲート電極Ｇ４が配置されている。これにより、活性領域ＡｃＰ２上にＡｃｃ２が配置され、Ｄｒ２のソース・ドレイン領域とＡｃｃ２のソース・ドレイン領域とが接続される（共通化される）。

また、上記４つのゲート電極Ｇ１〜Ｇ４は、２つずつ同一ライン上（一直線状）に配置されている。具体的には、活性領域ＡｃＰ１およびＡｃＮ１上を横切る共通のゲート電極Ｇ１と活性領域ＡｃＰ２上のゲート電極Ｇ４とは、Ｘ方向に延在する同一ライン上に配置されている。活性領域ＡｃＰ２およびＡｃＮ２上を横切る共通のゲート電極Ｇ３と活性領域ＡｃＰ１上のゲート電極Ｇ２とは、Ｘ方向に延在する同一ライン上に配置されている。

上記６つのトランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）のソース・ドレイン領域上には、第１プラグＰ１（Ｐ１ａ〜Ｐ１ｈ）が配置される（図１４）。第１プラグ（接続部）Ｐ１は、後述の第１層配線Ｍ１に接続するプラグである。また、４つのゲート電極（Ｇ１〜Ｇ４）上にも第１プラグＰ１が配置される。ゲート電極Ｇ１およびＧ３上の第１プラグＰ１は、“シェアードプラグ”を構成する第１プラグであるため、前述のとおり“ＳＰ１”と示す。また、ゲート電極Ｇ２およびＧ４上の第１プラグＰ１を、それぞれ、Ｐ１ｉ、Ｐ１ｊと示す。

上記第１プラグＰ１（Ｐ１ａ〜Ｐ１ｊ、ＳＰ１）上に第１層配線Ｍ１が配置される（図１５参照）。この第１層配線Ｍ１上には、さらに、多層配線層が配置される。例えば、第１層配線Ｍ１上には、第２プラグＰ２および第２層配線Ｍ２が配置され（図１６参照）、第２層配線Ｍ２上には、第３プラグＰ３および第３層配線Ｍ３等が配置される（図１７参照）。これらの配線等を介して第１プラグＰ１間の電気的接続が図られ、図１に示すトランジスタ間の電気的接続が図られる。

さらに、本実施の形態においては、図１５に示すように、第１プラグＰ１ｃとＰ１ｆの上方にそれぞれＲｅＲＡＭ部ＲＭ１、ＲＭ２が配置される。第１プラグＰ１ｃは、Ａｃｃ１の一端（ソース、ドレイン領域）と対応する。このＡｃｃ１の他端は、後述するように、蓄積ノードＡと対応付けられる第１層配線Ｍ１Ａと接続される。即ち、蓄積ノードＡと接続される一端（ソース、ドレイン領域）を有するＡｃｃ１の他端（ソース、ドレイン領域、具体的には、後述の第２プラグＰ２ｃａ）とビット線ＢＬとの間に、ＲｅＲＡＭ部ＲＭ１が配置される。

第１プラグＰ１ｆは、Ａｃｃ２の一端（ソース、ドレイン領域）と対応する。このＡｃｃ２の他端は、後述するように、蓄積ノードＢと対応付けられる第１層配線Ｍ１Ｂと接続される。即ち、蓄積ノードＢと接続される一端（ソース、ドレイン領域）を有するＡｃｃ２の他端（ソース、ドレイン領域、具体的には、後述の第２プラグＰ２ｆａ）とビット線／ＢＬとの間に、ＲｅＲＡＭ部ＲＭ２が配置される。

図１に示すトランジスタ間の接続状態を満たす限りにおいて、第１プラグＰ１間の具体的な接続形態、例えば、第１層配線Ｍ１、第２プラグＰ２、第２層配線Ｍ２、第３プラグＰ３および第３層配線Ｍ３等のレイアウトに制限はないが、レイアウトの一例を以下に説明する。

図１５に示すように、Ｌｏ２とＤｒ２の共通のゲート電極Ｇ３上のシェアードプラグ（シェアードコンタクト）ＳＰ１と、Ｄｒ１とＡｃｃ１の共通のソース・ドレイン領域上の第１プラグＰ１ｂとを接続するように第１層配線Ｍ１を配置する。この第１層配線Ｍ１は、図１の蓄積ノードＡと対応付けることができるのでＭ１Ａと示す。

Ｌｏ１とＤｒ１の共通のゲート電極Ｇ１上のシェアードプラグ（シェアードコンタクト）ＳＰ１とＤｒ２とＡｃｃ２の共通のソース・ドレイン領域上の第１プラグＰ１ｇとを接続するように第１層配線Ｍ１を配置する。この第１層配線Ｍ１は、図１の蓄積ノードＢと対応付けることができるのでＭ１Ｂと示す。

また、第１プラグＰ１ａ、Ｐ１ｃ、Ｐ１ｄ、Ｐ１ｅ、Ｐ１ｆ、Ｐ１ｈ、Ｐ１ｉおよびＰ１ｊの上部にそれぞれ第１層配線（パッド領域）Ｍ１を配置する。さらに、各第１層配線Ｍ１上に第２プラグＰ２（Ｐ２ａ、Ｐ２ｃ、Ｐ２ｄ、Ｐ２ｅ、Ｐ２ｆ、Ｐ２ｈ、および２つのＰ２ｗ）を配置する（図１５、図１６）。

ここで、第２プラグＰ２ｃをＰ２ｃａとＰ２ｃｂで構成し、これらの間にＲｅＲＡＭ部ＲＭ１を配置する。具体的には、第１プラグＰ１ｃ上の第１層配線Ｍ１上に第２プラグＰ２ｃａを配置し、その上部にＲｅＲＡＭ部ＲＭ１を構成する電極部Ｅおよびその上部の抵抗変化層Ｒを配置し、さらに、抵抗変化層Ｒ上に第２プラグＰ２ｃｂを配置する（図１５、図１６、図１８参照）。また、第２プラグＰ２ｆをＰ２ｆａとＰ２ｆｂで構成し、これらの間にＲｅＲＡＭ部ＲＭ２を配置する。具体的には、第１プラグＰ１ｆ上の第１層配線Ｍ１上に第２プラグＰ２ｆａを配置し、その上部にＲｅＲＡＭ部ＲＭ２を構成する電極部Ｅおよびその上部の抵抗変化層Ｒを配置し、さらに、抵抗変化層Ｒ上に第２プラグＰ２ｆｂを配置する（図１５、図１６参照）。

また、図１６に示すように、２つの第２プラグＰ２ｉおよびＰ２ｊ間をＸ方向に延在するように第２層配線Ｍ２を配置する。この第２層配線Ｍ２がワード線ＷＬとなる。

また、他の第２プラグＰ２（Ｐ２ａ、Ｐ２ｃｂ、Ｐ２ｄ、Ｐ２ｅ、Ｐ２ｆｂ、Ｐ２ｈ）の上部にそれぞれ第２層配線（パッド領域）Ｍ２を配置する。

図１７に示すように、各第２層配線Ｍ２上に第３プラグＰ３（Ｐ３ａ、Ｐ３ｃ、Ｐ３ｄ、Ｐ３ｅ、Ｐ３ｆ、Ｐ３ｈ）を配置する。

第１プラグＰ１ｄ、Ｐ１ｅと接続される第３プラグＰ３ｄ、Ｐ３ｅ間をＹ方向に延在するように第３層配線Ｍ３を配置する。この第３層配線Ｍ３が電源電位線（ＶｃｃＬ）となる。この電源電位線（ＶｃｃＬ）は、電源電位ノードＮＶｃｃと接続され、第１〜第３電源電位が印加される。

第１プラグＰ１ａと接続される第３プラグＰ３ａ上をＹ方向に延在するように第３層配線Ｍ３を配置し、第１プラグＰ１ｈと接続される第３プラグＰ３ｈ上をＹ方向に延在するように第３層配線Ｍ３を配置する。この２つの第３層配線Ｍ３がそれぞれ基準電位線（ＶｓｓＬ、接地電位線）となる。

第１プラグＰ１ｃと接続される第３プラグＰ３ｃ上をＹ方向に延在するように第３層配線Ｍ３を配置し、第１プラグＰ１ｆと接続される第３プラグＰ３ｆ上をＹ方向に接続するように第３層配線Ｍ３を配置する。この２つの第３層配線Ｍ３がビット線（ＢＬ、／ＢＬ）となる。

[製造工程]
次いで、図２０〜図２７の断面図を参照しながら本実施の形態の半導体記憶装置の製造工程を説明するとともに、本実施の形態の半導体記憶装置の構成をより明確にする。図２０〜図２７は、本実施の形態の半導体記憶装置の製造工程を示す断面図である。

図２０および図２１に示すように、例えば、ｐ型の単結晶シリコン基板である半導体基板１に、素子分離領域ＳＴＩを形成する。この素子分離領域ＳＴＩにより、活性領域（Ａｃ）が区画される。

この素子分離領域ＳＴＩは、例えば、ＳＴＩ（shallow trench isolation）法を用いて形成することができる。即ち、半導体基板１にフォトリソグラフィ技術およびエッチング技術を使用して半導体基板１中に素子分離溝を形成する。次いで、素子分離溝を埋め込むように半導体基板１上に酸化シリコン膜などの絶縁膜をＣＶＤ（Chemical Vapor Deposition）法等を用いて形成する。その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。

次いで、半導体基板１中に、ｐ型のウエルｐＷおよびｎ型のウエルｎＷを形成する。ｐ型のウエルｐＷは、例えば、イオン注入法を用いて、半導体基板１中にｐ型不純物を導入することにより形成する。ｎ型のウエルｎＷは、例えば、イオン注入法を用いて、半導体基板１中にｎ型不純物を導入することにより形成する。この不純物の形成の際には、適宜、フォトレジスト膜（マスク膜）を形成し、不純物の注入が不要な領域に不純物が導入されるのを阻止することは言うまでもない。

次いで、ｐ型のウエルｐＷおよびｎ型のウエルｎＷの露出領域である活性領域（Ａｃ）の主表面に、各トラジスタ（Ａｃｃ１、Ｄｒ１、Ｌｏ１、Ａｃｃ２、Ｄｒ２、Ｌｏ２）を形成する。

まず、活性領域（Ａｃ）の主表面に、ゲート絶縁膜ＧＯを形成する。このゲート絶縁膜ＧＯとしては、例えば、酸化シリコン膜などを用いることができる。例えば、活性領域（Ａｃ）の表面に、熱酸化法を用いて酸化シリコン膜を形成する。なお、ＣＶＤ法を用いて酸化シリコン膜を形成してもよい。また、上記酸化シリコン膜に代えて酸窒化シリコン膜を用いてもよい。また、ゲート絶縁膜ＧＯを高誘電体膜（ｈｉｇｈ−ｋ膜）で構成してもよい。また、ゲート絶縁膜ＧＯを、酸化シリコン膜とこの上部の高誘電体膜（ｈｉｇｈ−ｋ膜）との積層膜で構成してもよい。

次いで、ゲート絶縁膜ＧＯ上に、導電性膜よりなるゲート電極Ｇを形成する。ゲート電極Ｇとしては、例えば、多結晶シリコン膜を用いることができる。例えば、ゲート絶縁膜ＧＯ上に多結晶シリコン膜をＣＶＤ法などを用いて堆積する。次いで、多結晶シリコン膜上にフォトレジスト膜を形成し、露光・現像した後、このフォトレジスト膜をマスクに多結晶シリコン膜をエッチングすることによりゲート電極Ｇを形成する。このフォトレジスト膜の形成工程からエッチング工程までをパターニングということがある。なお、ゲート電極Ｇとして金属膜を用いてもよい。また、ゲート電極Ｇを金属膜とその上部の多結晶シリコン膜との積層膜で構成してもよい。このように、金属（金属的な導電性を持つ化合物を含む）をゲート電極として用いた、いわゆるメタルゲート構造を採用してもよい。

次いで、ゲート電極Ｇの両側の、活性領域ＡｃＰ１、ＡｃＰ２およびｐ型ウエルｐＷ中に、ｎ型の低濃度不純物領域ＥＸを形成する。このｎ型の低濃度不純物領域ＥＸは、ゲート電極Ｇをマスクとして、イオン注入法により、活性領域（ＡｃＰ１、ＡｃＰ２、ｐＷ）にｎ型不純物を導入することにより形成する。また、ゲート電極Ｇの両側の活性領域ＡｃＮ１、ＡｃＮ２およびｎ型ウエルｎＷ中に、ｐ型の低濃度不純物領域ＥＸを形成する。このｐ型の低濃度不純物領域ＥＸは、ゲート電極Ｇをマスクとして、イオン注入法により、活性領域（ＡｃＮ１、ＡｃＮ２、ｎＷ）にｐ型不純物を導入することにより形成する。

次いで、ゲート電極Ｇの両側の側壁に、サイドウォール膜ＳＷを形成する。例えば、酸化シリコン膜とその上部の窒化シリコン膜との積層膜よりなる絶縁膜をＣＶＤ法でゲート電極Ｇ上に堆積した後、異方性エッチングを施すことにより、ゲート電極Ｇの側壁に上記絶縁膜よりなるサイドウォール膜ＳＷを形成する。

次いで、ゲート電極Ｇおよびサイドウォール膜ＳＷの合成体の両側の活性領域（ＡｃＰ１、ＡｃＰ２、ｐＷ）中に、ｎ型の高濃度不純物領域ＳＤを形成する。例えば、イオン注入法を用いて、ｎ型不純物を導入することによりｎ型の高濃度不純物領域ＳＤを形成する。このｎ型の高濃度不純物領域ＳＤは、ｎ型の低濃度不純物領域ＥＸより不純物濃度が高く、また、より深い位置まで延在するように形成される。

次いで、ゲート電極Ｇおよびサイドウォール膜ＳＷの合成体の両側の活性領域（ＡｃＮ１、ＡｃＮ２、ｎＷ）中に、ｐ型の高濃度不純物領域ＳＤを形成する。例えば、イオン注入法を用いて、ｐ型不純物を導入することによりｐ型の高濃度不純物領域ＳＤを形成する。このｐ型の高濃度不純物領域ＳＤは、ｐ型の低濃度不純物領域ＥＸより不純物濃度が高く、また、より深い位置まで延在するように形成される。上記高濃度不純物領域ＳＤおよび低濃度不純物領域ＥＸにより、いわゆるＬＤＤ（Lightly Doped Drain）構造のソース、ドレイン領域が構成される。

以上の工程により、ＳＲＡＭメモリセルを構成する６つのトランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）が略完成する。

次いで、ゲート電極Ｇおよびソース、ドレイン領域（ＳＤ）上に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層１３を形成する。例えば、トランジスタ上にニッケル（Ｎｉ）膜などの金属膜を形成し熱処理を施すことにより、ゲート電極ＧとＮｉ膜およびソース、ドレイン領域（ＳＤ）とＮｉ膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のＮｉ膜を除去することにより、ニッケルシリサイド膜を形成する。

次いで、図２２および図２３に示すように、各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１、Ｌｏ２、Ａｃｃ２、Ｄｒ２）のソース、ドレイン領域（ＳＤ）およびゲート電極（Ｇ）上に第１プラグＰ１（Ｐ１ａ〜Ｐ１ｊ、ＳＰ１）を形成する（図１４等参照）。

まず、各トランジスタ（Ｄｒ１、Ａｃｃ１、Ｌｏ１等）上に層間絶縁膜ＩＬ１として、例えば、窒化シリコン膜と酸化シリコン膜との積層膜を形成する。この窒化シリコン膜は酸化シリコン膜のエッチングの際のエッチングストッパーの役割を果たすものであり、酸化シリコン膜より薄く形成される。

次いで、層間絶縁膜ＩＬ１をエッチングすることによりコンタクトホールを形成する。この際、ゲート電極Ｇ３部においては、ゲート電極Ｇ３上からＬｏ１のソース、ドレイン領域（ＳＤ）上まで延在するコンタクトホールが形成される（Ｇ１部においても同様）。次いで、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に導電性膜を堆積する。導電性膜としては、バリア膜（図示せず）と金属膜との積層膜を用いることができる。バリア膜としては、例えば、Ｔｉ（チタン）膜またはＴｉＮ（窒化チタン）膜、もしくはこれらの積層膜を用いることができる。また、金属膜としては、例えば、Ｗ（タングステン）膜などを用いることができる。堆積した導電性膜のうち、コンタクトホール以外の導電性膜をＣＭＰ法などを用いて除去することにより、コンタクトホール内に導電性膜を埋め込むことにより、第１プラグＰ１（Ｐ１ａ〜Ｐ１ｊ、ＳＰ１）を形成する。

次いで、プラグＰ１の上部に、第１層配線Ｍ１を形成する。この第１層配線Ｍ１は、Ａｌ（アルミニウム）などの導電性膜をパターニングすることにより形成することができる（図１５等参照）。

次いで、第１層配線Ｍ１の上方にＲｅＲＡＭ部（ＲＭ１、ＲＭ２）を形成する。具体的には、Ａｃｃ１のソース、ドレイン領域上に形成された第１プラグＰ１ｃ上の第１層配線Ｍ１上に第２プラグＰ２ｃａを介してＲｅＲＡＭ部ＲＭ１を形成する。

まず、第１層配線Ｍ１上に層間絶縁膜ＩＬ２ａを形成する。層間絶縁膜ＩＬ２ａとして、例えば、窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜ＩＬ２ａをエッチングすることにより、第１プラグＰ１ｃと接続される第１層配線Ｍ１上にコンタクトホールを形成する。このコンタクトホール内に、第１プラグＰ１と同様に、導電性膜を埋め込むことにより第２プラグＰ２ｃａを形成する。

次いで、第２プラグＰ２ｃａ上を含む層間絶縁膜ＩＬ２ａ上に、導電性膜を堆積し、さらに、抵抗変化層Ｒの材料を堆積した後、これらの積層膜をパターニングすることにより、第２プラグＰ２ｃａ上に電極部Ｅおよび抵抗変化層Ｒを形成する。電極部Ｅの材料としては、例えば、Ｐｔ（白金）やＷ（タングステン）膜などを用いることができる。また、抵抗変化層Ｒの材料としては、前述したように所定の電位差により抵抗が変化する材料を用いることができ、その材料に制限はないが、例えば、ＣｕｘＳｉｙＯ、ＧｅＯ、ＧｅＳｅなどを用いることができる。特に、上記ＣｕｘＳｉｙＯ（銅と酸化シリコンとを含有する化合物）は、２〜３Ｖ程度の電位差で抵抗変化が生じ、ＣｕおよびＳｉＯ₂を含有する複合ターゲットを用いてスパッタリング法などにより容易に形成することができるため、本実施の形態の抵抗変化層Ｒと用いて好適である。また、電極部Ｅの材料として、例えば、Ｒｕ（ルテニウム）を用い、抵抗変化層Ｒの材料として、ＷＯ（酸化タングステン）とＴｉＯ（酸化チタン）との積層膜を用いてもよい。なお、本実施の形態においては、ＲｅＲＡＭに用いられる抵抗変化層Ｒを例に説明したが、前述したように所定の電位差により抵抗が変化する材料であれば、いわゆるＰＲＡＭ（Phase change RAM、相変化メモリ）やＭＲＡＭ（Magnetoresistive RAM、磁気抵抗メモリ）に用いられる材料を使用することも可能である。このように、第２プラグＰ２ｃａ、Ｐ２ｆａ上にＲｅＲＡＭ部（ＲＭ１、ＲＭ２）を配置することにより、装置の小面積化を図ることができる。また、メモリセルの高集積化を図ることができる。

次いで、図２４および図２５に示すように、抵抗変化層Ｒ上を含む層間絶縁膜ＩＬ２ａ上に層間絶縁膜ＩＬ２ｂを形成する。層間絶縁膜ＩＬ２ｂとして、例えば、窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜ＩＬ２ｂをエッチングすることにより、抵抗変化層Ｒ上にコンタクトホールを形成する。このコンタクトホール内に、第１プラグＰ１と同様に、導電性膜を埋め込むことにより第２プラグＰ２ｃｂを形成する。先の層間絶縁膜ＩＬ２ｂのエッチング際、層間絶縁膜ＩＬ２ｂの下層の層間絶縁膜ＩＬ２ａも同時にエッチングすることにより、これらを貫通するコンタクトホールを形成する。このコンタクトホールにも導電性膜を埋め込むことにより第２プラグＰ２（Ｐ２ａ、Ｐ２ｄ等）を、第２プラグＰ２ｃｂと同時に形成する。

次いで、図２６および図２７に示すように、第２プラグＰ２上に第２層配線Ｍ２を形成し、この第２層配線Ｍ２上に第３プラグＰ３を介して第３層配線Ｍ３を形成する（図１６、図１７等参照）。例えば、第２プラグＰ２上を含む層間絶縁膜ＩＬ２ｂ上に、Ａｌなどの導電性膜を堆積し、パターニングすることにより第２層配線Ｍ２を形成する。さらに、第２層配線Ｍ２上に層間絶縁膜ＩＬ３として例えば、窒化シリコン膜と酸化シリコン膜との積層膜を形成する。次いで、層間絶縁膜ＩＬ３をエッチングすることによりコンタクトホールを形成し、このコンタクトホール内に、導電性膜を埋め込むことにより第３プラグＰ３を形成する。次いで、第３プラグＰ３上を含む層間絶縁膜ＩＬ３上に、Ａｌなどの導電性膜を堆積し、パターニングすることにより第３層配線Ｍ３を形成する。この後、第３層配線Ｍ３上に層間絶縁膜ＩＬ４等を形成し、さらに、多層の配線を形成してもよい。

なお、第１層配線Ｍ１〜第３層配線Ｍ３を埋め込み配線（ダマシン配線）としてもよい。例えば、層間絶縁膜ＩＬ１を配線溝用の第１絶縁膜と配線間用の第２絶縁膜との積層構造とし、第１絶縁膜に形成された配線溝内に導電性膜を埋め込むことによりダマシン配線を形成する。また、第２層配線Ｍ２以降の配線においては、第２絶縁膜中のコンタクトホールと第１絶縁膜中の配線溝内に同時に導電性膜を埋め込むことにより、一度にプラグと配線（導電膜）とを形成してもよい（デュアルダマシン法）。

以上の工程により、図１４〜図１９に示す本実施の形態の半導体記憶装置が略完成する。

なお、本実施の形態においては、第２層配線Ｍ２と第１層配線Ｍ１との間に、ＲｅＲＡＭ部ＲＭ１、ＲＭ２を形成したが、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の位置は、かかる位置に制限されるものではなく、ビット線（ＢＬ、／ＢＬ）とアクセストランジスタ（Ａｃｃ１、Ａｃｃ２）の一端（但し、蓄積ノードＡ、Ｂと逆側）との間であれば、他の位置でもよい（図６等参照）。例えば、アクセストランジスタ（Ａｃｃ１、Ａｃｃ２）のソース、ドレイン領域（ＳＤ）と第１層配線Ｍ１との間に配置してもよく、また、第３層配線Ｍ３と第２層配線Ｍ２の間に配置してもよい。

また、電極部Ｅは省略可能であり、第２プラグＰ２ａ上に直接、抵抗変化層Ｒを形成してもよい。

また、上記実施の形態において説明した１．５Ｖや２．０Ｖなどの具体的な電位は、一例にすぎず、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。また、ＳＲＡＭの保持データのＲｅＲＡＭ部への書き込みに際しては、蓄積ノードＡ、Ｂの電位に対応して、２つのＲｅＲＡＭ部（ＲＭ１、ＲＭ２）のいずれをオン状態（ＯＮ）としてもよく、上記実施の形態の場合（ＲＭ１をオン状態）と逆に、ＲｅＲＡＭ部ＲＭ２をオン状態としてもよい。かかる場合には、蓄積ノードＡおよびＢに対応するデータの書き戻し動作も適宜変更されることは言うまでもない。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、半導体記憶装置に広く適用することができる。

１ 半導体基板
１３ 金属シリサイド層
Ａ 蓄積ノード
ＡｃＮ１ 活性領域
ＡｃＮ２ 活性領域
ＡｃＰ１ 活性領域
ＡｃＰ２ 活性領域
Ａｃｃ１ アクセストランジスタ
Ａｃｃ２ アクセストランジスタ
Ｂ 蓄積ノード
ＢＬ ビット線
／ＢＬ ビット線
Ｄｒ１ ドライバトランジスタ
Ｄｒ２ ドライバトランジスタ
Ｅ 電極部
ＥＸ 低濃度不純物領域
Ｇ ゲート電極
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
Ｇ４ ゲート電極
ＧＯ ゲート絶縁膜
ＩＬ１ 層間絶縁膜
ＩＬ２ａ 層間絶縁膜
ＩＬ２ｂ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
Ｍ１ 第１層配線
Ｍ１Ａ 第１層配線
Ｍ１Ｂ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
ＭＣＡ メモリセル領域
ＮＶｃｃ 電源電位ノード
ＮＶｓｓ 基準電位ノード
Ｐ１ 第１プラグ
Ｐ１ａ 第１プラグ
Ｐ１ｂ 第１プラグ
Ｐ１ｃ 第１プラグ
Ｐ１ｄ 第１プラグ
Ｐ１ｅ 第１プラグ
Ｐ１ｆ 第１プラグ
Ｐ１ｇ 第１プラグ
Ｐ１ｈ 第１プラグ
Ｐ１ｉ 第１プラグ
Ｐ１ｊ 第１プラグ
Ｐ２ 第２プラグ
Ｐ２ａ 第２プラグ
Ｐ２ｃ 第２プラグ
Ｐ２ｃａ 第２プラグ
Ｐ２ｃｂ 第２プラグ
Ｐ２ｂ 第２プラグ
Ｐ２ｅ 第２プラグ
Ｐ２ｆ 第２プラグ
Ｐ２ｆａ 第２プラグ
Ｐ２ｆｂ 第２プラグ
Ｐ２ｈ 第２プラグ
Ｐ２ｉ 第２プラグ
Ｐ２ｊ 第２プラグ
Ｐ３ 第３プラグ
Ｐ３ａ 第３プラグ
Ｐ３ｃ 第３プラグ
Ｐ３ｄ 第３プラグ
Ｐ３ｅ 第３プラグ
Ｐ３ｆ 第３プラグ
Ｐ３ｈ 第３プラグ
Ｒ 抵抗変化層
ＲＭ１ ＲｅＲＡＭ部
ＲＭ２ ＲｅＲＡＭ部
ＳＤ 高濃度不純物領域
ＳＰ１ シェアードプラグ
ＳＴＩ 素子分離領域
ＳＷ サイドウォール膜
Ｖｃｃ 第１電源電位
Ｖｃｃ２ 第２電源電位
Ｖｃｃ３ 第３電源電位
ＷＬ ワード線
ｎＷ ｎ型ウエル
ｐＷ ｐ型ウエル

Claims (8)

1. （ａ１）電源ノードと第１ノードとの間に接続された第１トランジスタと、
   （ａ２）前記第１ノードと低電位ノードとの間に接続された第２トランジスタと、
   （ａ３）前記電源ノードと第２ノードとの間に接続された第３トランジスタと、
   （ａ４）前記第２ノードと前記低電位ノードとの間に接続された第４トランジスタと、
   （ａ５）前記第１ノードに一端が接続された第５トランジスタと、
   （ａ６）前記第２ノードに一端が接続された第６トランジスタと、
   （ｂ１）前記第５トランジスタの他端と第１ビット線との間に接続された第１抵抗変化層と、
   （ｂ２）前記第６トランジスタの他端と第２ビット線との間に接続された第２抵抗変化層と、を有し、
   前記第１トランジスタと前記第２トランジスタのゲート電極は、前記第２ノードと接続され、
   前記第３トランジスタと前記第４トランジスタのゲート電極は、前記第１ノードと接続され、
   前記第１抵抗変化層および前記第２抵抗変化層は、
   その両端に印加される電位の電位差が所定の電位以上の場合に、その抵抗が変化し、
   前記第１抵抗変化層は、
   前記第５トランジスタの他端の電位より前記第１ビット線の電位が高く、その電位差が前記所定の電位以上の場合に抵抗が低下し、低抵抗状態となり、
   前記第２抵抗変化層は、
   前記第６トランジスタの他端の電位より前記第２ビット線の電位が高く、その電位差が前記所定の電位以上の場合に抵抗が低下し、低抵抗状態となり、
   前記第１抵抗変化層は、
   前記第５トランジスタの他端の電位より前記第１ビット線の電位が低く、その電位差が前記所定の電位以上の場合に抵抗が上昇し、高抵抗状態となり、
   前記第２抵抗変化層は、
   前記第６トランジスタの他端の電位より前記第２ビット線の電位が低く、その電位差が前記所定の電位以上の場合に抵抗が上昇し、高抵抗状態となり、
   前記電源ノードに第１電源が印加されている第１期間において、
   前記第１抵抗変化層および前記第２抵抗変化層は、前記低抵抗状態であり、
   前記第１期間の終了に対応して、
   前記第１抵抗変化層および前記第２抵抗変化層のいずれかを前記高抵抗状態とし、
   前記所定の電位は、前記第１電源より高電位である、半導体記憶装置。
2. 前記第１ノードおよび前記第２ノードの電位を、前記第１ビット線および前記第２ビット線に読み出し可能であり、
   前記第１ノードおよび前記第２ノードの電位を、前記第１ビット線および前記第２ビット線を介して書き換え可能である請求項１記載の半導体記憶装置。
3. 前記第１期間の終了に対応して、
   前記第１ノードの電位が第１レベルであり、前記第２ノードの電位が前記第１レベルより高い第２レベルである場合に、
   前記第２抵抗変化層を高抵抗状態とする請求項１記載の半導体記憶装置。
4. 前記第２抵抗変化層は、
   前記第６トランジスタの他端の電位を、前記第２ビット線の電位より高く、その電位差を前記所定の電位以上とすることにより、高抵抗状態とする請求項３記載の半導体記憶装置。
5. 前記第６トランジスタの他端には、
   前記電源ノードに印加された、前記第１電源より電位が高い第２電位が、第３トランジスタを介して印加される請求項４記載の半導体記憶装置。
6. 前記電源ノードに前記第１電源より低い電位が印加されている第２期間において、
   前記第１期間の終了時における前記第１ノードおよび前記第２ノードの電位の状態であるデータを、前記第１抵抗変化層および前記第２抵抗変化層のいずれかを高抵抗状態とする書き込み動作により記憶する請求項１記載の半導体記憶装置。
7. 前記第２期間後の第３期間において、
   前記データを、前記第１抵抗変化層および前記第２抵抗変化層の低抵抗状態または高抵抗状態の検出により判定する請求項６記載の半導体記憶装置。
8. 前記判定に基づき、
   前記第１ノードおよび前記第２ノードのうち、高電位であったと判定された側のノードに接続されたビット線に、前記第１電源より前記所定の電位分だけ高い第３電源を印加することにより、前記ノード側に位置する、前記第１抵抗変化層および前記第２抵抗変化層のいずれかを、低抵抗状態とし、前記ノードを高電位とする請求項７記載の半導体記憶装置。

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