CN100433088C - 显示元件的驱动电路、图像显示装置、电视装置 - Google Patents

Abstract

一种用于显示元件的驱动电路，包括：输出调制信号的调制电路，该调制信号施加到连接显示元件的配线；输出电路，其构成为通过比上述调制数据的比特数少的传输路径使含有波峰值数据和脉冲宽度数据的调制数据可以传输到上述调制电路并使上述调制数据串行化且将其输出，其中波峰值数据决定上述调制信号的波形的至少一部分波峰值，脉冲宽度数据决定上述调制信号的波形的至少一部分脉冲宽度。

Description

显示元件的驱动电路、图像显示装置、电视装置

技术领域

本发明涉及一种显示元件的驱动电路，特别是涉及以对应于灰度等级数据的亮度使发光元件发光的驱动电路。

背景技术

在作为现有技术的专利文献1中，记载了用于简单地且廉价地构成驱动电路的驱动方法和驱动电路，该驱动电路用于以将脉冲宽度调制和振幅调制组合的阶梯状驱动波形来驱动发光元件。

[专利文献1]特开2003-316312号公报(参照图12)

发明内容

伴随着灰度等级数的增加，传输的数据线数量将会增加。为此，热切地期望开发出即使在灰度等级数增加的情况下也可以抑制数据线数量的增加的技术。

因此，本发明的目的是提供一种可以实现传输路径和传输线数量降低的驱动电路。

本发明提供一种用于显示元件的驱动电路，其特征在于，包括：输出调制信号的调制电路，该调制信号施加到连接显示元件的配线上；输出电路，其构成为通过比调制数据的比特数少的多个传输路径把含有波峰值数据和脉冲宽度数据的上述调制数据以能够传输到上述调制电路的方式串行化后输出，其中，波峰值数据用于决定上述调制信号的波形的至少一部分的波峰值；脉冲宽度数据用于决定上述调制信号的波形的至少一部分的脉冲宽度，其中，上述输出电路，在上述多个传输路径中的规定的传输路径上，不输出串行化的上述脉冲宽度数据而输出串行化的上述波峰值数据，在上述多个传输路径中的其他的传输路径中，不输出串行化的上述波峰值数据而输出串行化的上述脉冲宽度数据。

根据本申请的发明的一个方面是如下构成的驱动电路的发明。

即：

一种用于显示元件的驱动电路，包括：

输出调制信号的调制电路，该调制信号施加到连接显示元件的配线；

输出电路，其构成为通过比上述调制数据的比特数少的传输路径使含有波峰值数据和脉冲宽度数据的调制数据可以传输到上述调制电路并使上述调制数据串行化且将其输出，其中波峰值数据决定上述调制信号的波形的至少一部分波峰值，脉冲宽度数据决定上述调制信号的波形的至少一部分脉冲宽度。

根据这种结构，就可以实现传输路径数量的降低。

在该发明中

上述传输路径有多条，可以优选采用构成上述输出电路，以便

(i)在规定的上述传输路径中，不输出串行化的上述脉冲宽度数据而输出串行化的上述波峰值数据，在其他规定的上述传输路径中，不输出串行化的上述波峰值数据而输出串行化的上述脉冲宽度数据；以及

(ii)在上述规定的传输路径或上述其他规定的传输路径中的至少一条路经中，在不传输构成上述波峰值数据的数据位和构成上述脉冲宽度数据的数据位中的任何一个的时间内，输出任意的数据位；

不传输构成上述波峰值数据的数据位和构成上述脉冲宽度数据的数据位的任何一个的时间是由于用于产生一个调制信号的上述波峰值数据的比特数(位数)和用于产生该一个调制信号的上述脉冲宽度数据的比特数不匹配而产生的时间。

根据这种结构，就可以提高实行串行化时的数据设定的自由度。

在该发明中，上述传输路径有多条，构成上述输出电路，以便

(i)在规定的上述传输路径中，不输出串行化的上述脉冲宽度数据而输出串行化的上述波峰值数据，在其他规定的上述传输路径中，不输出串行化的上述波峰值数据而输出串行化的上述脉冲宽度数据；以及

(ii)在上述规定的传输路径中，在不传输构成上述波峰值数据的数据位的时间内，输出任意的数据位；

不传输构成上述波峰值数据的数据位的时间是由于用于产生一个调制信号的上述波峰值数据的比特数(位数)的时间用于产生该一个调制信号的上述脉冲宽度数据的比特数不匹配而产生的时间；

输出上述任意的数据位以便对于构成各值互不相同的多个上述波峰值数据的各个数据位排列位于相同的位置。

或者

可以优选采用构成上述输出电路构，以便

(i)在规定的上述传输路径中，不输出串行化的上述脉冲宽度数据而输出串行化的上述波峰值数据，在其他规定的上述传输路径中，不输出串行化的上述波峰值数据而输出串行化的上述脉冲宽度数据；以及

(ii)在上述其他规定的传输路径中，在不传输构成上述脉冲宽度数据的数据位的时间内，输出任意的数据位；

不传输构成上述脉冲宽度数据的数据位的上述时间是由于用于产生一个调制信号的上述波峰值数据的比特数和用于产生该一个调制信号的上述脉冲宽度数据的比特数不匹配而产生的时间，

输出上述任意的数据位以便对于构成各值互不相同的多个上述脉冲宽度数据的各个数据位的排列，位于相同的位置。

根据这些结构，即使在数据位的排列中插入任意的数据位的情况下，也可以在调制电路中容易地进行期望的数据再生。

还有上述传输路径还至少包括同时传输构成上述波峰值数据的数据位的至少一部分和构成上述脉冲宽度数据的数据位的至少一部分的传输路径；

上述调制电路可采用这样的结构，即具有：

存储经由该传输路径传输的数据位的存储电路，

在从上述存储电路读取构成上述波峰值数据的数据位并作为波峰值数据输出的同时，从上述存储电路读取构成上述脉冲宽度数据的数据位并作为脉冲宽度数据输出的控制电路。

另外，该发明中也可以采用这样的结构以便在由于波峰值数据和脉冲宽度数据的串行化而产生数据非传输时间的情况下，与上述发明同样，输出任意的数据位。

根据这种结构，可以使不同数据性质的数据混合并串行传输。

特别是，在该结构中，上述存储电路具有存储输入的数据位的多个存储元件，

上述多个存储元件串联连接，

各个存储元件构成为与输入新的数据位同步，并将已输入的数据位输入到串联连接的下一个存储元件中，并存储输入的新的数据位，

可适当采用这样的结果，即：

从该串联连接的多个存储元件的一部分存储元件中输出构成上述波峰值数据的数据位，从其他部分的存储元件中输出构成上述脉冲宽度数据的数据位。

另外，在上述的各个发明中可以适当采用这样的结构，即

上述波峰值数据是决定上述调制信号的最大波峰值的部分的波峰值的数据，以及上述脉冲宽度数据是决定上述调制信号的脉冲下降时刻的数据。

另外，本申请包括图像显示装置的发明，此图像显示装置由上述的驱动电路和根据从该驱动电路输出的调制信号来显示图像的显示装置构成。

另外，本申请包括电视装置的发明，该电视装置由上述图像显示装置和接收电视信号并将图像数据供给该图像显示装置的接收电路构成。

附图说明

图1是根据本发明的第一实施例的驱动电路的方框图。

图2是表示根据本发明的第一实施例的输入到调制电路中的并行/串行变换电路的调制信号数据的格式的简单线路图。

图3是表示根据本发明的第一实施例的从调制电路中的并行/串行变换电路输出的串行数据的格式的简单线路图。

图4是根据本发明的第一实施例的驱动电路中的调制电路的框图。

图5是根据本发明的第一实施例的调制电路中的移位寄存器的框图。

图6是根据本发明的第一实施例的调制电路中的PWM电路的框图。

图7是根据本发明的第一实施例的调制电路中的输出级电路的框图。

图8是表示根据本发明的第一实施例的调制电路中的输出级电路的输出驱动波形的一个例子的波形图。

图9是根据本发明的第二实施例的驱动电路中的调制电路的框图。

图10是表示根据本发明的第二实施例的从调制电路中的并行/串行变换电路输出的串行数据的格式的简单线路图。

图11是根据本发明的第二实施例的驱动电路的调制电路中的移位寄存器的框图。

图12是根据本发明的电视装置的框图。

具体实施方式

下面参照附图，示例性地详细说明本发明的最佳实施例。但是，在该实施例中记载的构成部件的尺寸、材料、形状、及其相对配置等并不局限在特别地特定记载，其也不是旨在将本发明的范围限定于此。另外，在下面实施例的全部附图中，相同或相应的部分使用相同的符号。

(电视装置的实施例)

首先，使用图12对可以适用于本发明的电视装置进行说明。图12是根据本发明的电视装置的框图。电视装置包括机顶盒(STB)501和图像显示装置502。

机顶盒(STB)501具有接收电路503和I/F部504。接收电路503由调谐器和解码器等构成，接收卫星广播和通过地上波等的电视信号、网络的数据广播等，并将解码后的图像数据输出到I/F部504。I/F部504将图像数据变换为图像显示装置502的显示格式并将图像数据输出到图像显示装置502。

图像显示装置502具有显示面板200、控制电路505、驱动电路506。包含在图像显示装置502中的控制电路505在对输入的图像数据施加适应于显示面板200的补偿处理等的图像处理的同时，将图像数据和各种控制信号输出到驱动电路506。作为一个例子，控制电路505列举了图1中的定时产生电路4。驱动电路506根据输入的图像数据，将驱动信号输出到显示面板200，并在显示面板200上显示电视图像。作为一个例子，驱动电路506列举了图1中的调制电路2和扫描电路3。显示面板200，对于下面的实施例，如图1所示的例举出多路电子源1。作为多路电子源1，例如可以使用FED、PDP、LCD显示器、LED、EL显示器等的各种显示面板。

另外，接收电路503和I/F部504即可以作为机顶盒(STB)501收容在与图像显示装置502不同的壳体中，或者也可以与图像显示装置502收容在相同的壳体中。

首先，针对根据本发明的第一实施例的显示装置的驱动电路进行说明。

图1表示根据本发明的第一实施例的驱动电路。

作为调制信号的调制方法可以采用对调制信号的时间宽度值进行调制的脉冲宽度调制和对调制信号的振幅进行调制的振幅调制。如果是单纯的脉冲宽度调制，设调制信号的振幅一定，并可根据灰度等级数据(作为表示想要显示的亮度的数据，例如亮度数据)决定脉冲宽度。该情况下也可以将灰度等级数据直接输入到调制电路。另外，如果是单纯的振幅调制，设调制信号的脉冲宽度一定，并可根据灰度等级数据决定振幅。在该情况下也可以将灰度等级数据直接输入到调制电路。

另一方面，本申请的发明者不是对单纯的脉冲宽度调制和单纯的振幅调制，而是针对根据灰度等级数据设定调制信号的脉冲宽度控制和振幅控制两方面的结构进行研究。在该结构中，为了规定某个调制信号的脉冲波形，调制电路适宜采用具有波峰值设定电路和定时设定电路的结构，其中波峰值设定电路是用于决定该调制信号的至少一部分的波峰值(振幅)的电路，该定时设定电路是用于决定从该调制信号的至少一部分的波峰值过渡到其他的波峰值(包含由调制信号的振幅的基准的基准电平(例如地电平等))的定时的电路。此种情况下，与将具有与想要显示的亮度一一对应的大小的值的灰度等级数据直接输入到调制电路相比，可适宜采用分别产生波峰值数据和定时数据(进行灰度等级数据的格式变换)，并将该波峰值数据和定时数据输入到调制电路的结构，其中波峰值数据是参照由波峰值设定电路设定波峰值的数据，定时数据是参照由定时设定电路设定定时的数据。

在这里说明的实施例中，针对将这种波峰值数据和定时数据输入到调制电路的情况下的最佳实施例进行说明。

如图1所示，在对多路电子源1进行驱动的第1实施例的驱动电路中，具有调制电路2、扫描电路3、定时产生电路4、数据变换电路5、作为输出电路的并行/串行变换电路6、多路电源电路7和扫描电源电路8的结构。该驱动电路构成图像显示装置中的图像显示部的一部分。

多路电子源1具有作为显示元件的表面传导型发射元件1001。虽然这里使用表面传导型发射元件作为显示元件，但是也可以使用轴型电子发射元件和电致发光元件等各种元件作为显示元件。另外，在使用表面传导型发射元件等的电子发射元件作为显示元件的情况下，通过电子发射元件发射的电子照射到荧光体上来发光。通过这种光来显示图像。光的亮度可以通过在电子发射元件的规定时间内(在这里表示的实施例中，是在一个线顺序扫描的选择周期内)的电子的照射量来控制。来自电子发射元件的电子照射量可以通过施加到电子发射元件的电压的大小、时间幅度来控制。因此，通过控制扫描信号的电位与调制信号的电位的电位差以及扫描信号施加期间内的调制信号的施加时间可以得到期望的照射量。

多路电子源1可以对多个显示元件进行矩阵驱动具有如此连接的多个扫描配线1002和多个调制配线1003使得。在此对扫描配线1002施加上述扫描信号，对调制配线1003施加调制信号。

调制电路2连接在多路电子源1的调制配线1003，即列方向的配线。分别将先前描述的波峰值数据即PHM数据和脉冲宽度数据(定时数据)即PWM数据输入到该调制电路2。将由作为输出电路的并行/串行变换电路6进行了串行变换后的PHM数据和PWM数据输入到调制电路2。另外，波峰值数据即PHM数据和定时数据即PWM数据虽然在各自单独时，不是与要求的亮度一一对应的数据，但是可以通过参照两个方面由调制电路产生用于实现要求的亮度的调制信号。因此，也就是说作为调制数据的输入到调制电路的波峰值数据即PHM数据和定时数据即PWM数据是构成对应于所要求的灰度等级的灰度等级数据的数据。调制电路2是按照输入的调制数据产生调制信号的电路。调制电路2根据由并行/串行变换电路6输入的调制数据将调制后的调制信号供给到分别与多个电子源连接的列方向配线，从而具有作为调制装置的功能。

扫描电路3连接在多路电子源1的行方向配线，该扫描电路3是将选择信号(扫描信号)供给扫描配线的电路，该扫描配线连接在能由调制电路2的输出来驱动的显示元件。一般来说，虽然进行的是逐行选择的线顺序扫描，但是并不局限于此，跨行扫描和选择多行、以面状选择多行也可以。即，扫描电路3，对作为包含在多路电子源1中的多个电子源中的驱动对象的多个电子源连接的行方向配线，在规定时间供给电位，在该规定时间以外的时间供给非选择电位，从而具有进行行选择的选择装置的可能。

定时产生电路4是产生调制电路2、扫描电路3、数据变换电路5和并行/串行变换电路6的各个电路的定时信号的电路。

数据变换电路5是进行从外部将表示来自外部的多路电子源1要求的亮度的灰度等级数据(亮度数据)变换为适应于调制电路2的驱动波形数据格式的数据变换的电路。

并行/串行变换电路6是将由数据变换电路5输出的并行数据即灰度等级数据变换为PHM数据和PWM数据，将各个并行数据变换为串行数据的电路。使用图2和图4说明输入到该并行/串行变换电路6中的数据格式和由并行/串行变换电路6输出的数据格式。

图2表示输入到并行/串行变换电路6中的驱动波形数据的格式。这是数据变换电路5输出的数据的格式。如图2所示，该驱动波形数据与由定时产生电路4产生的一个定时信号即移位时钟1同步，是相对于RGB分别单独地使2比特的PHM(Pulse Height Modulation)和10比特的PWM(Pulse WidthModulation)数据并行而构成的数据格式。即，在输入到并行/串行变换电路6的状态中，用于产生施加到对应于产生红色光的荧光体的电子发射元件的调制信号的灰度等级数据是12比特的并行数据(2比特的波峰值数据和10比特的定时数据)。其他的颜色也是一样。即，用于形成一个调制信号脉冲的数据具有在该等级并列数为12、时系列方向的比特数为1的数据格式。这里，虽然说明的是PHM数据为2比特，PWM数据为10比特的结构的例子，但是并不一定局限于这样的结构。

另外，图3表示由并行/串行变换电路输出的驱动波形数据的格式。图3表示的驱动波形数据与定时产生电路4产生的一个时针信号即移位时钟2同步，且该驱动波形数据是将PHM数据和PWM数据，分别单独地，每4位将数据串行化的数据格式。另外，在存在不足4比特的数据的情况下，即产生数据非传输时间的情况下，输出作为伪数据的虚拟数据，以便填充不足部分。如后所述，在调制电路中由于构成为可忽视的虚拟数据，所以可以使用任意的数据作为虚拟数据。具体地说，可适宜采用将输出到传输路径中的信号电平强制性地规定为0电平(低电平)或1电平(高电平)的结构。

通过该串行化，图2所示的12比特(位)的并行数据的并列数12减少到并列数4，时系列方向的比特数(位数)从1增加到4。具体地说，原本为2比特的并行数据(并列数为2、时系列方向的比特数为1)的PHM数据变换为并列数为1、时系列方向的比特数为4的格式。另外，原本为10比特的并行数据(并列数为10、时系列方向的比特数为1)的PWM数据变换为并列数为3、时系列方向的比特数为4的格式。

这里，考虑下面的条件。即

(1)所谓PHM数据和PWM数据不混在的条件

满足该条件的情况下，按照PHM数据的比特数和PWM数据的比特数，产生不传输构成上述可以使用的时间中的PHM数据的数据位或构成PWM数据的数据位的时间。这是由于PHM数据的比特数和PWM数据的比特数不匹配而产生的时间。

另外，对于这里表示的实施例的最佳的实施例构成为满足下面的两个条件。即

(2)条件是在一个传输路径中使作为传输用于形成一个调制信号的PHM数据的时间可以使用的时间(这里是用于将4比特信号串行传输的时间)与在另一个传输路径中使作为传输用于形成上一个调制信号的PWM数据的时间可以使用的时间(用于将4比特信号串行传输的时间)相等。

(3)条件是使各个传输路径的传输速度相同(每单位时间可以传输的比特数)。

如果采用这两个条件，就难于消除由条件(1)产生的，由于比特数不匹配而产生的上述时间。

存在在这段时间传输路径的信号电平变得不稳定时就会产生误动作的担心。因此对于本实施例，通过构成为在该时间输出任意的数据(虚拟数据)来消除该问题。

具体地说，采用将2比特的PHM数据作为4比特的数据输出的结构。这里由于PHM数据也可以指定为4的条件(这里指定应该具有调制信号的最大波峰值那一个成为波峰值的条件)，所以2比特、即，以10进制法，具有0，1，2，3的值。将其变换为4比特。4比特的数据按10进制法可以指定为从0到15的任意值。因此，可以将原来的4个值0，1，2，3变换为0到15的任意的值并发送。但是，为了通过在调制电路侧从4比特的数据中取出仅特定的2比特数据，构成可以再现原始PHM数据的结构，最好是在原始的2比特数据，即“00”、“01”、“10”、“11”的相同的位置处插入任意的数据位。具体地说，可以采用在2比特的数据前、后或中间插入数据位的结构。如本实施例的插入多个数据位的情况也可以使用组合这些插入位置。例如，如果在2比特的数据前插入作为任意的数据位的“00”，那么上述4个值就变为“0000”、“0001”、“0010”、“0011”。此种情况下，对于接收该数据的调制电路，可以忽视前半部分的2个比特。由于可忽视插入的数据位，所以不必是“00”，可以采用其他任意的数据位。另外，也可以采用这样的结构：在2比特数据的中间插入作为任意的数据位的“1”，在末尾插入作为任意数据位的“0”。此种情况下，上述4个值变为“0100”、“0110”、“1100”、“1110”。对于调制电路侧，可以由前头的比特和3比特数的比特再现原始的2比特PHM数据。

也可以将原来的4个值0，1，2，3(10进制法)置换为从0到15的任意的值7，8，9，10(10进制法)并传输。此种情况下4比特的信号变为“0111”、“1000”、“1001”、“1010”，对于仅抽出特定的2个比特，不能再现原始的PHM数据。因此，对于本实施例，相对于按原始数据所得到的各个值(对应于传输状态的值。由于这里是以高电平、低电平2个状态传输，所以是用二进制表示的值)，将PHM数据置换为在相同的位置附加了任意的比特的值，并将其传输。作为信号的传输状态，虽然适宜采用2值传输(从高电平和低电平两个状态选择传输状态的结构)，但是也可以采用其他传输状态(例如，可以选择4个传输状态的结构)。即，数据位并不局限于0和1。

PWM数据也是一样的。作为将原来的10比特的PWM数据变换为12比特(由一个传输路径串行传输4比特。由于由3个传输路径进行该过程，所以总共变为12比特的数据)的变换方法可以采用各种变换方法。在调制电路侧，为了能忽视特定的比特且可以再现原始的10比特PWM数据，对于本实施例，可以构成为相对于原始的PWM数据的所有的值在相同的2个位置附加任意的比特从而12比特化。

多路电源电路7是可以输出多个电源值结构的电源电路，是用于控制调制电路2的电路。虽然多路电源电路7是常规的电压源电路，但是并不一定局限于此。

扫描电源电路8是输出多个电源值的电源电路，是控制扫描电路3的电路。虽然扫描电源电路8是常规的电压源电路，但是并不一定局限于此。

接着，针对调制电路2进行说明。图4表示调制电路2的内部结构。如图4所示，调制电路2构成为具有移位寄存器9、PWM电路10和输出级电路11。

将由串行/并行变换电路6进行了串行变换后的PHM串行数据和PWM串行数据输入到移位寄存器9。另外，利用移位寄存器9传输对应于多路电子源1的列方向配线的调制数据，即PHM并行数据和PWM并行数据。

从移位寄存器9，将对应于多路电子源1的列方向配线的调制数据，即PHM并行数据和PWM并行数据输入到PWM电路10。而且，通过PWM电路10，将用于指定输出级电路11输出的多个信号电平(相当于信号电位即波峰值)的输出定时的信号，对输出级电路11加以输出。

另外，用于控制移位寄存器9和PWM电路10的定时信号由定时产生电路4输入。输出级电路11连接到多路电源电路7，是输出具有后述的驱动波形的调制信号的电路。图5表示移位寄存器9的内部结构，图6表示作为图4中示出的PWM电路10的每一条列方向配线上所配备的电路结构的一个例子，图7表示图4中示出的输出级电路11中每一条列方向配线的电路的一个例子。

如图5所示，移位寄存器9具有多个控制电路12和多个存储电路13的结构。在该第一实施例中，虽然是以使用D触发器电路、RS触发器电路和与门电路的结构的例子进行说明，但是控制电路12和存储电路13并不局限于此。

如图5所示，将由并行/串行变换电路6进行了串行变换后的PHM串行数据输入到第一存储电路13a。而且，通过该第一存储电路13a，传输对应于多路电子源1的列方向配线的调制数据，即PHM并行数据。

将由并行/串行变换电路6进行了串行变换后的PWM串行数据输入到第二存储电路13b。另外，这里虽然称为串行数据，但这作为所谓的相对于格式变换前的数据，进行相对于至少一部分的串行化，并减少并列数的数据，并列数并不局限于1。实际上对于这里示出的实施例，该PWM串行数据的并列数为3。因此，第二存储电路13b也与其并列数相符合，成为3系统配置。但是，为了避免由图5图示全部而变得不清楚集中地表示这个3系统。通过该第二存储电路13b传送对应于多路电子源1的列方向配线的调制数据，即PWM并行数据。

另外，将在定时产生电路4中产生的一个定时信号，即移位触发脉冲和移位时钟输入到控制电路12。另外，通过控制电路12产生用于将对应于多路电子源1的列方向配线的调制数据，即PHM串行数据和PWM数据存储在第一存储电路13a和第二存储电路13b中的控制信号。

对应于该控制电路12产生的存储控制信号，在将PHM串行数据存储在第一存储电路13a中的同时，将PWM串行数据存储在第二存储电路13b中。

由第一存储电路13a和第二存储电路13b输出的数据构成为并行，且对应于多路电子源1的列方向配线，一起输出到PWM电路10中。

具体地说，4比特的时系列方向的PWM串行数据由图5中示出的第二存储电路13b的4个触发器顺次地传送。在将该4比特时系列方向的PWM串行数据存储在4个触发器的状态下，通过相对于触发器指定输出定时，输出4比特的并行数据。通过由3系统分别并列进行此过程，输出12比特的PWM并行数据。但是，由于2比特是虚拟数据，该虚拟数据可被忽视，实际上输出10比特的PWM并行数据。

此外，将4位的时系列方向的PHM串行数据输入到第一存储电路13a。但是，由于4位中的2位是虚拟数据，所以存储电路13a，由能够存储除虚拟数据外的2位的两个触发器构成。由此，对PHM串行数据进行并行化。

接着，使用图6，对PWM电路10进行说明。另外，图6中示出的PWM电路10仅是一个例子，并不一定局限于该电路的结构。

如这里示出的实施例，在进行调制信号的振幅方向的控制和时间宽度方向的控制两种控制，产生调制信号的结构中，可以产生各种复杂的调制信号波形。例如，也可以采用使每个调制信号的脉冲整个的时间宽度的单位时间(这相当于在通过对时钟信号进行计数来设定时间宽度的结构中构成计数对象的时钟信号的一个周期)可单独控制波峰值数据对应于各个单位时间而产生的结构。但是不必是这种复杂的结构。具体地说，作为波峰值数据，即PHM数据，只要是按照所要求的亮度可以规定一个调制信号的波形中的至少一点的波峰值信息就可以。具体地说，作为规定至少一点的波峰值的信息，可适宜采用在调制信号中特定最大波峰值的信息。还有波峰值的大小不受电位的大小的限制。例如，在扫描信号的选择电位是比对应于调制信号的导通状态的电位高的电位的情况下，调制信号的波峰值，电位低的一方，调制信号的波峰值变大。

另外，作为定时数据，即PWM数据，例如也可以采用全部包含规定调制信号的波形的各波峰值部分各过渡时间(开始用于从控制成某个波峰值的状态过渡到另一个波峰值的控制的时间)的信息的结构。但是不必是这种复杂的结构。具体地说，作为定时数据，即PWM数据，只要是含有按所要求的亮度可以至少一个位置规定使调制信号的信号电平过渡到其他电平的时间的信息就可以。具体地说，在某个调制信号中，可适宜采用使用可以规定从该调制信号使用的波峰值中最大的波峰值过渡到较小的波峰值的时间的数据作为定时数据的结构。还有根据数据规定时间的方法可以采用各种结构。采用对从基准时间点经过的时间进行计时的结构，可适宜采用定时数据直接或间接地指定该计时时间的结构。具体地说计时可适宜采用利用时钟计数的结构。该情况下计时时间的指定可以通过直接或间接地指定计数值来进行。

根据该第一实施例的PWM电路10，作为锁定电路，具有PWM并行数据用锁定电路14和PHM并行数据用锁定电路15。另外，在该PWM电路10，作为与计数相关的电路，设有计数电路16和计数器归零信号产生电路17。另外，在该第一实施例中，虽然使用D触发器电路和XOR电路作为计数清楚信号产生电路17，但是该电路结构仅仅是一个例子，并不一定局限于该电路结构。

另外，PWM电路10，作为解码电路，设有PHM数据解码电路18和初始数据设置信号解码电路19，作为存储电路，设有V1开始数据存储电路20、V2开始数据存储电路21、V3开始数据存储电路22、V4开始数据存储电路23、V1结束数据存储电路24、V2结束数据存储电路25、V3结束数据存储电路26、以及V4结束数据存储电路27。

另外，PWM电路10，作为结束数据选择电路，具有V1结束数据选择电路28、V2结束数据选择电路29、V3结束数据选择电路30、以及V4结束数据选择电路31，作为数据比较电路，具有V1开始数据比较器32、V2开始数据比较器33、V3开始数据比较器34、以及V4开始数据比较器35、V1结束数据比较器36、V2结束数据比较器37、V3结束数据比较器38以及V4结束数据比较器39。

另外，PWM电路10，作为脉冲宽度产生电路，具有V1脉冲宽度产生电路40、V2脉冲宽度电路41、V3脉冲宽度产生电路42和V4脉冲宽度产生电路43。

接着，针对如上述构成的该第一实施例的PWM电路10进行说明。

首先，PWM并行数据用锁定电路14是根据定时产生电路4产生的一个定时信号即输入信号的时间，用于对对应于存储在移位存储器9内的第二存储电路13b中的多路电子源1的列方向配线的调制数据即PWM并行数据进行锁定的电路。

另外，PHM并行数据用锁定电路15是根据定时产生电路4产生的一个定时信号即输入信号的时间，用于对对应于存储在移位存储器9内的第一存储电路13a中的多路电子源1的列方向配线的调制数据即PHM并行数据进行锁定的电路。

另外，计数器电路16是这样一种电路：其根据定时产生电路4产生的一个定时信号即PWM时钟和计数器归零信号产生电路17产生的计数器归零信号，将规定内部定时的计数数据输出到V1开始数据比较器32、V1开始数据比较器32、V2开始数据比较器33、V3开始数据比较器34、V4开始数据比较器35、V1结束数据比较器36、V2结束数据比较器37、V3结束数据比较器38以及V4结束数据比较器39。

另外，计数器归零信号产生电路17是用于根据定时产生电路4产生的一个定时信号即输入信号和PWM时钟，产生规定内部定时的计数器归零信号的电路。

PHM数据解码电路18是根据由PHM并行数据用锁定电路15锁定的PHM并行数据，产生V1结束数据选择电路28、V2结束数据选择电路29和V3数据选择电路30的选择信号的解码电路。

在该第一实施例中，根据2比特的PHM并行数据产生4个选择信号。即，在PHM数据＝“00”的情况下，V1结束数据选择电路28的选择信号输入为“1”，其他的选择电路的选择信号变为“0”。这里“00”表示由二进制表示的数值。另外，在PHM数据＝“01”的情况下，V2结束数据选择电路29的选择信号输入为“1”，其他选择电路的选择信号变为“0”。另外，在PHM数据＝“10”的情况下，V3结束数据选择电路30的选择信号输入为“1”，其他选择电路的选择信号变为“0”。在PHM数据＝“11”的情况下，V4结束数据选择电路31的选择信号输入为“1”，其他选择电路的选择信号变为“0”。

另外，PWM电路10中的初始数据设定信号解码电路19是这样的解码电路，其根据在定时产生电路4中产生的一个定时信号，即初始数据设定信号，产生用于将由PWM并行数据用锁定电路14锁定的PWM数据存储在V1开始数据存储电路20、V2开始数据存储电路21、V3开始数据存储电路22、V4开始数据存储电路23、V1结束数据存储电路24、V2结束数据存储电路25、V3结束数据存储电路26、以及V4结束数据存储电路27中的写入信号。

在该第一实施例中，根据3比特的初始数据设定信号产生8条选择信号。

即，在初始数据设定信号＝“000”的情况下，仅将V1开始数据存储电路20的写入信号变为导通，将指定开始向由PWM并行数据用锁定电路14锁定的V1的波峰值过渡(增大波峰值方向的过渡)位置的数据(V1开始数据：这是通过与PWM数据相同路径事先赋予得到的时间指定用数据)存储在V1开始数据存储电路20中。

在初始数据设定信号＝“001”的情况下，仅将V2开始数据存储电路21的写入信号变为导通，将指定开始向由PWM并行数据用锁定电路14锁定的V2的波峰值过渡(增大波峰值方向的过渡)位置的数据(V2开始数据：这是通过与PWM数据相同路径事先赋予得到的时间指定用数据)存储在V2开始数据存储电路21中。

在初始数据设定信号＝“010”的情况下，仅将V3开始数据存储电路22的写入信号变为导通，将指定开始向由PWM并行数据用锁定电路14锁定的V3的波峰值过渡(增大波峰值方向的过渡)位置的数据(V3开始数据：这是通过与PWM数据相同路径事先赋予得到的时间指定用数据)存储在V3开始数据存储电路22中。

在初始数据设定信号＝“011”的情况下，仅将V4开始数据存储电路23的写入信号变为导通，将指定开始向由PWM并行数据用锁定电路14锁定的V4的波峰值过渡(增大波峰值方向的过渡)位置的数据(V4开始数据：这是通过与PWM数据相同路径事先赋予得到的时间指定用数据)存储在V4开始数据存储电路23中。

在初始数据设定信号＝“100”的情况下，仅将V1结束数据存储电路24的写入信号变为导通，将指定开始从由PWM并行数据用锁定电路14锁定的V1向更低的波峰值过渡位置的数据(V1结束数据：这是通过与PWM数据相同路径事先赋予得到的时间指定用数据)存储在V1结束数据存储电路24中。

在初始数据设定信号＝“101”的情况下，仅将V2结束数据存储电路25的写入信号变为导通，将指定开始从由PWM并行数据用锁定电路14锁定的V2向更低的波峰值过渡位置的数据(V2结束数据：这是通过与PWM数据相同路径事先赋予得到的时间指定用数据)存储在V2结束数据存储电路25中。

在初始数据设定信号＝“110”的情况下，仅将V3结束数据存储电路26的写入信号变为导通，将指定开始从由PWM并行数据用锁定电路14锁定的V3向更低的波峰值过渡位置的数据(V3结束数据：这是通过与PWM数据相同路径事先赋予得到的时间指定用数据)存储在V3结束数据存储电路26中。

在初始数据设定信号＝“111”的情况下，仅将V4结束数据存储电路27的写入信号变为导通，将指定开始从由PWM并行数据用锁定电路14锁定的V4向更低的波峰值过渡位置的数据(V4结束数据：这是通过PWM数据相同路径事先赋予得到的时间指定用数据)存储在V4结束数据存储电路27中。

在存储这些开始位置指定数据和结束位置指定数据的数据存储电路20～27中，在含有装置起动时的图像非显示周期中，顺序地传送用于形成驱动波形的上述参数(V1开始数据、V2开始数据、V3开始数据、V4开始数据、V1结束数据、V2结束数据、V3结束数据和V4结束数据)。由此，在数据存储电路20～27中存储参数(V1开始数据、V2开始数据、V3开始数据、V4开始数据、V1结束数据、V2结束数据、V3结束数据和V4结束数据)。

另外，PWM电路10中的V1结束数据选择电路28是对由PWM并行数据用锁定电路14锁定的PWM数据和存储在V1结束数据存储电路24中的V1结束数据中的任何一个进行选择的选择电路。该选择通过根据从PHM数据解码电路18输出的PHM数据的选择信号来实现。

另外，V2结束数据选择电路29是通过根据从PHM数据解码电路18输出的PHM数据的选择信号，对由PWM并行数据用锁定电路14锁定的PWM数据和存储在V2结束数据存储电路25中的V2结束数据中的任何一个进行选择的选择电路。

同样地，V3结束数据选择电路30是通过根据从PHM数据解码电路18输出的PHM数据的选择信号，对由PWM并行数据用锁定电路14锁定的PWM数据和存储在V3结束数据存储电路26中的V3结束数据中的任何一个进行选择的选择电路。

另外，同样地，V4结束数据选择电路31是通过根据从PHM数据解码电路18输出的PHM数据的选择信号，对由PWM并行数据用锁定电路14锁定的PWM数据和存储在V4结束数据存储电路26中的V4结束数据中的任何一个进行选择的选择电路。

V1到V4结束数据选择电路在选择信号是“1”的情况下，选择PWM数据，在选择信号是“0”的情况下，选择存储在对应的结束数据存储电路中的结束数据。

另外，V1开始数据比较器32是用于当存储在V1开始数据存储电路20中的V1开始数据和规定内部定时的计数电路16的计数数据相一致时产生V1开始脉冲的比较器。V2开始数据比较器33是用于当存储在V2开始数据存储电路21中的V2开始数据和计数电路16的计数数据相一致时产生V2开始脉冲的比较器。V3开始数据比较器34是用于当存储在V3开始数据存储电路22中V3开始数据和规定内部时间的计数电路16的计数数据相一致时产生V3开始脉冲的比较器。V4开始数据比较器35是用于当存储在V4开始数据存储电路23中V4开始数据和规定内部时间的计数电路16的计数数据相一致时产生V4开始脉冲的比较器。

另外，V1结束数据比较器36是当由V1结束数据选择电路28选择的V1结束数据或PWM数据和计数电路16的计数数据相一致时产生V1结束脉冲的比较器。V2结束数据比较器37是当由V2结束数据选择电路29选择的V2结束数据或PWM数据和计数电路16的计数数据相一致时产生V2结束脉冲的比较器。V3结束数据比较器38是当由V3结束数据选择电路30选择的V3结束数据或PWM数据和计数电路16的计数数据相一致时产生V3结束脉冲的比较器。V4结束数据比较器39是当由V4结束数据选择电路31选择的V4结束数据或PWM数据和计数电路16的计数数据相一致时产生V4结束脉冲的比较器。

另外，V1脉冲宽度产生电路40是输出脉冲宽度波形TV1的PWM电路。脉冲宽度波形TV1是在V1开始数据比较器32中产生的V1开始脉冲上升的、在V1结束数据比较器36中产生的V1结束脉冲下降的波形。

另外，V2脉冲宽度产生电路41是输出脉冲宽度波形TV2的PWM电路。脉冲宽度波形TV2是在V2开始数据比较器33中产生的V2开始脉冲上升的、在V2结束数据比较器37中产生的V2结束脉冲下降的波形。

另外，V3脉冲宽度产生电路42是输出脉冲宽度波形TV3的PWM电路。脉冲宽度波形TV3是在V3开始数据比较器34中产生的V3开始脉冲上升的、在V3结束数据比较器38中产生的V3结束脉冲下降的波形。

另外，V4脉冲宽度产生电路43是输出脉冲宽度波形TV4的PWM电路。脉冲宽度波形TV4是在V4开始数据比较器35中产生的V4开始脉冲上升的、在V4结束数据比较器39中产生的V1结束脉冲下降的波形。

另外，在该第一实施例中，作为PWM电路，在RS触发器电路中，虽然采用将开始脉冲输入到置位输入，将结束脉冲输入到复位输入的电路，但是并不一定局限于这种结构。

另外，如图7所示，电位V1～V4是0＜V1＜V2＜V3＜V4，分别对应于PWM输出波形TV1，TV2，TV3和TV4加以输出。另外，晶体管Q1，Q2，Q3和Q4构成为可以通过使它们导通分别将电位V1～V4输出到输出端子OUTPUT的结构。另外，对晶体管Q1～Q4而言，也可以由双极晶体管构成。

接着，参照图8说明从如上所述构成的调制电路2的输出端子OUTPUT输出的驱动波形。

图8A表示在PHM数据＝“11”的情况下，使用电位V1～V4的驱动波形。如图8A所示，电位V1的上升沿位置由存储在V1开始数据存储电路20中的V1开始数据来规定。另外，电位V2的上升沿位置由存储在V2开始数据存储电路21中的V2开始数据来规定。另外，电位V3的上升沿位置由存储在V3开始数据存储电路22中的V3开始数据来规定，电位V4的上升沿位置由存储在V4开始数据存储电路23中的V4开始数据规定。

另一方面，电位V1的下降沿位置由存储在V1结束数据存储电路24中的V1结束数据来规定，电位V2的下降沿位置由存储在V2结束数据存储电路25中的V2结束数据来规定。另外，电位V3的下降沿位置由存储在V3结束数据存储电路26中的V3结束数据来规定，电位V4的下降沿位置由存储在V4结束数据存储电路27中的V4结束数据来规定。

图8B表示在PHM数据＝“10”的情况下，到电位V1～V3之前使用的驱动波形。

如图8B所示，电位V1的上升沿位置由存储在V1开始数据存储电路20中的V1开始数据来规定，电位V2的上升沿位置由存储在V2开始数据存储电路21中的V2开始数据来规定。另外，电位V3的上升沿位置由存储在V3开始数据存储电路22中的V3开始数据来规定。

另一方面，电位V1的下降沿位置由存储在V1结束数据存储电路24中的V1结束数据来规定，电位V2的下降沿位置由存储在V2结束数据存储电路25中的V2结束数据来规定。另外，电位V3的下降沿位置由PWM数据来规定。

另外，图8C表示在PHM数据＝“01”的情况下，使用电位V1和V2的驱动波形。

如图8C所示，电位V1的上升沿位置由存储在V1开始数据存储电路20中的V1开始数据来规定，电位V2的上升沿位置由存储在V2开始数据存储电路21中的V2开始数据来规定，电位V1的下降沿位置由存储在V1结束数据存储电路24中的V1结束数据规来定，电位V2的下降沿位置由PWM数据来规定。

图8D表示在PHM数据＝“01”的情况下，使用电位V1的驱动波形。如图8D所示，电位V1的上升沿位置由存储在V1开始数据存储电路20中的V1开始数据来规定，电位V1的下降沿位置由PWM数据来规定。

如从上述可知的，在本实施例中，对应于各个灰度等级数据的调制信号成为，按各个最大波峰值控制的部分的脉冲宽度由构成灰度等级数据的定时数据(PWM数据)决定(调制)。各个调制信号的其他部分(按最大波峰值控制的部分以外的部分)的形状可以由V1开始数据、V2开始数据、V3开始数据、V4开始数据、V3结束数据、V2结束数据、V1结束数据根据灰度等级数据来决定。但是，根据灰度等级数据决定调制信号的哪个部分的脉冲宽度并不局限于该结构。对于本实施例，在使用第二个以后的波峰值(相当于上述V2、V3、V4)的调制信号中，在调制信号的上升沿部分和下降沿部分中，波峰值从基准电平不直接上升到该调制信号中的最大波峰值，而经过中间波峰值。由此可以抑制由于施加调制信号而产生的振荡。具体地说调制信号的上升沿部分和下降沿部分构成为阶梯形状，这可以通过将V1开始数据、V2开始数据、V3开始数据、V4开始数据、V3结束数据、V2结束数据、V1结束数据设定成得到阶梯形状的定时来实现。

如以上说明的，根据该第一实施例的显示元件的驱动电路，通过利用比构成PWM数据和PHM数据的数据位的比特数少的传输路径(传输线)将PWM数据和PHM数据传输到调制电路2使之串行化，由此可以不大幅度增加结构中的传输线数而传输具有不同属性的两种数据，该不同属性是用于进行并用振幅调制和脉冲宽度调制的调制。

特别是对于该实施例，即使在将灰度等级数据从并行/串行变换电路传输到调制电路的传输路径中的任何一个路径中，也不使属性不同的数据，即波峰值数据和定时数据混合。为此，在将灰度等级从并行/串行变换电路传输到调制电路之后，也可以不设置用于分离波峰值数据和定时数据的结构，而是具有复位。

(第二实施例)

接着，针对本发明的第二实施例进行说明。另外，该第二实施例的驱动电路的概略与第一实施例相同。即，如图1所示，根据该第二实施例的驱动装置具有调制电路2、扫描电路3、定时产生电路4、数据变换电路5、并行/串行变换数据6、多路电源电路7和扫描电源电路8的结构，是驱动多路电子源1的电路。

另外，扫描电路3是连接在多路电子源1的行方向配线上、用于选择是否将调制电路2的输出供给多路电子源1的任何一行信号的电路。而且，一般来说，虽然实行一行接一行的顺序行选择的线顺序扫描，但是不必一定局限于线顺序扫描，也可以是跨行扫描和同时选择多个行，或选择为面状。即，扫描电路3是通过对成为包含在多路电子源1中的多个电子源中的驱动对象的多个电子源连接的行方向配线供给规定时间选择电位，并在其他时间供给非选择电位来进行行选择的选择装置。另外，由于下面说明的调制电路2和对该调制电路2供给串行数据的周围电路以外的电路结构与第一实施例中的相同，所以省略对其说明。

接着，针对本发明的第二实施例的调制电路2和串行数据的供给进行说明。图9表示调制电路2的内部结构以及将串行数据供给到调制电路2的周围电路。如图9所示，该第二实施例的调制电路2与第一实施例相同，也具有移位寄存器9、PWM电路10和输出级电路11的结构。另外，输出级电路11是连接在多路电源电路7，用于输出具有后述的驱动波形的调制信号的电路。

数据变换电路5是用于进行从外部将多路电子源1的亮度灰度等级控制的亮度灰度等级数据变换为适用于调制电路2的驱动波形数据格式的数据变换的电路。

并行/串行变换电路6是与PHM数据和PWM数据中任何一个的数据的属性无关，将从数据变换电路5供给的亮度灰度等级数据一律作为并行数据来使用，并将该并行数据变换为串行差动数据的电路。对于该第二实施例，虽然以差动数据的情况作为例子进行说明，但是并不一定局限于差动数据，具体地说，例如也可以利用单个结束数据和伪差动数据等。

接着，使用图2和图10，对输入到并行/串行变换电路6中的数据格式和从并行/串行变换电路6输出的数据格式进行说明。另外，由于输入到并行/串行变换电路的驱动波形数据的格式与第一实施例相同，所以省略对其说明。图10表示从本实施例的并行/串行变换电路输出的驱动波形数据的格式。

即，如图2所示，第二实施例的驱动波形数据与第一实施例相同，该第二实施例的驱动波形数据是通过RGB，分布单独地将2比特的PHM数据和10比特的PWM数据并行构成的数据格式。而且，该驱动波形数据与从定时产生电路4供给到数据变换电路5的一个定时信号，即移位时钟1同步。另外，在该第二实施例中，虽然是以PHM数据为2比特，PWM数据为10比特的情况作为例子进行说明，但是并不一定局限于10比特，也可以采用除此之外的比特数。

如图10所示，该第二实施例的串行数据与由定时产生电路4产生的一个定时信号，即移位时钟2同步，其与PHM数据和PWM数据中的任何一个的所谓的数据的属性无关，是作为数据使数据，以每4位进行串行化的数据格式。另外，对于该第二实施例，在移位时钟的上升沿和下降沿的两个边沿中，虽然采用成为通过触发的结构，但是并不一定局限于这种结构。而且，对于该第二实施例，虽然数据位数是4的倍数的值(可以被4除的值)，但是在数据位数不能被4除的情况下，即在产生数据非传输时间的情况下，填充作为伪数据的虚拟数据，并输出到不足4位的数据。

另外，如图9所示，调制电路2连接在多路电子源1的列方向配线。该调制电路2是根据由并行/串行变换电路6统一对PHM数据和PWM数据进行串行变换后的调制数据(灰度等级数据)，用于将调制信号供给多路电子源1的电路。即，该调制电路2具有根据从并行/串行变换电路6输入的调制数据，将调制后的调制信号供给分别与多个电子源连接的列方向配线的调制装置的功能。

接着，针对设置在该第二实施例的调制电路2中的移位寄存器9进行说明。图11表示该第二实施例的移位寄存器9的内部结构。

如图11所示，在该第二实施例的移位寄存器9输入由并行/串行变换电路6进行了串行变换后的PHM串行数据和PWM串行数据。另外，从移位寄存器9输出对应于多路电子源1的列方向配线的调制数据，即PHM并行数据和PWM并行数据。如图10所示，将在产生用于一个选择周期间调制一个显示元件的调制信号中所使用的数据作为并列数12的并行数据输入到并行/串行变换电路6，并串行变换为并列数为3、时间系列方向的比特数4的格式。即，在图11所示的移位寄存器9中输入作为串行数据的3系统(并列数为3)的信号。

将作为从移位寄存器9输出的调制数据的PHM并行数据和PWM并行数据供给到PWM电路10。该PWM电路10是在输出级电路11中，用于产生根据各个输出电压的输出的电路。另外，从定时产生电路4供给用于控制移位寄存器9和PWM电路10的定时信号。

另外，如图11所示，该第二实施例的移位寄存器9构造为具有多个控制电路52和多个存储电路53。另外，在该第二实施例中，虽然以使用D触发器电路、RS触发器电路和或门电路构成控制电路52和存储电路53的情况作为例子进行说明，但是并不一定局限于这样的电路结构。

存储电路53a、存储电路53b、存储电路53c构成将各串行化的3系统数据变换为并行数据的电路。在存储电路53b、存储电路53c中分别输入PHM数据和PWM数据不混合的2系统串行数据。串行数据由存储元件，即触发器传输，按规定的定时作为并行数据输出。在存储电路53a输入内包含由并行/串行变换电路6统一进行串行变换后的PHM数据和PWM数据的串行数据中，特别是PHM数据和PWM数据串行混合的数据。存储电路53a串联连接4个存储元件，即触发器。各个触发器在存储输入的数据位的同时，输入存储在下一级触发器中的串行数据。通过该四个触发器保持4比特的串行数据。将其中的2比特数据作为PHM数据输出，将另外的2比特作为PWM数据输出。存储电路53a输出的2比特PWM数据与存储电路53b输出的4比特PWM数据和存储电路53c输出的4比特PWM数据一起构成10比特的PWM并行数据。由此，将对应于多路电子源1的列方向配线的调制数据，即PHM并行数据和PWM并行数据输出到PWM电路10。

另外，将由定时产生电路4产生的一个定时信号，即移位开始脉冲和移位时钟供给到控制电路52。该控制电路52是产生控制信号的电路，该控制信号用于将对应于多路电子源1的列方向配线的调制数据，即PHM串行数据和PWM数据统一存储在存储电路53中。这里，移位脉冲是由在定时产生电路4中产生的一个定时信号，即差动移位时钟形成的时钟。而且，可采用在该时钟的上升沿和下降沿的两个边沿的时间中传输数据的结构。

而且，根据由控制电路52产生的存储控制信号，将串行数据存储在存储电路53中。从存储电路53输出的输出数据构成为并行数据。根据多路电子源1的列方向配线，将该输出数据一同供给到PWM电路10。

如上所述，构成该第二实施例的显示元件的驱动电路。

根据该第二实施例的图像显示装置的驱动电路，在可以得到与第一实施例同样的效果的同时，即使不大幅度增加结构中的传输线数，也可传输兼用了振幅调制和脉冲宽度调制的2种属性的数据。特别是在第二实施例中，通过构成为可以分别输出波峰值数据和定时数据的存储电路以便具有调制电路，所以可以使波峰值数据和定时数据混合并使之串行化。由此，不需要虚拟数据，或者可以减少必需的虚拟数据。

以上虽然是对本发明实施例的具体说明，但是本发明并不局限于上述实施例，根据本发明的技术的思想可以有各种变形。

例如，在上述实施例中列举的PWM电路、移位寄存器、输出级电路、PHM数据和PWM数据的结构只不过是例子，也可以根据需要采用与此不同的结构。

综上所述，根据本发明，通过使决定调制波峰值和脉冲宽度的调制信号的波峰值数据位和脉冲宽度数据位串行化，可以实现传输路径和传输线数量的降低，所以即使在增加灰度等级数量的情况下也可以抑制用于传输的数据线数量的增加。

Claims (10)

1.一种用于显示元件的驱动电路，其特征在于，包括：

输出调制信号的调制电路，该调制信号施加到连接显示元件的配线上；

输出电路，其构成为通过比调制数据的比特数少的多个传输路径把含有波峰值数据和脉冲宽度数据的上述调制数据以能够传输到上述调制电路的方式串行化后输出，其中，波峰值数据用于决定上述调制信号的波形的至少一部分的波峰值；脉冲宽度数据用于决定上述调制信号的波形的至少一部分的脉冲宽度，

其中，上述输出电路，在上述多个传输路径中的规定的传输路径上，不输出串行化的上述脉冲宽度数据而输出串行化的上述波峰值数据，在上述多个传输路径中的其他的传输路径中，不输出串行化的上述波峰值数据而输出串行化的上述脉冲宽度数据。

2.根据权利要求1所述的驱动电路，其特征在于：

上述输出电路构成为在不在上述规定的传输路径上传输构成上述波峰值数据的数据位的时间、不在上述其他的传输路径上传输构成上述脉冲宽度数据的数据位的时间内，输出任意的数据位；

其中，上述时间是由于用于产生一个调制信号的上述波峰值数据的比特数与用于产生该一个调制信号的上述脉冲宽度数据的比特数不匹配而产生的时间。

3.根据权利要求1所述的驱动电路，其特征在于：

上述输出电路构成为在不在上述规定的传输路径上传输用于构成上述波峰值数据的数据位的时间内，输出任意的数据位；

其中，不传输构成上述波峰值数据的数据位的时间是由于用于产生一个调制信号的上述波峰值数据的比特数与用于产生该一个调制信号的上述脉冲宽度数据的比特数不匹配而产生的时间；

输出上述任意的数据位，使其相对于构成各值互不相同的多个上述波峰值数据的各数据位的排列位于相同的位置。

4.根据权利要求1所述的驱动电路，其特征在于：

上述输出电路构成为在不在上述其他的传输路径上传输构成上述脉冲宽度数据的数据位的时间内，输出任意的数据位；

其中，不传输构成上述脉冲宽度数据的数据位的时间是由于用于产生一个调制信号的上述波峰值数据的比特数与用于产生该一个调制信号的上述脉冲宽度数据的比特数不匹配而产生的时间，

输出上述任意的数据位，使其相对于构成各值互不相同的多个上述脉冲宽度数据的各数据位的排列位于相同的位置。

5.根据权利要求1所述的驱动电路，其特征在于，

上述调制电路具有：

用于存储经由上述多个传输路径传输的数据位的存储电路，和

在从上述存储电路中读取构成上述波峰值数据的数据位作为波峰值数据来进行输出的同时，还从上述存储电路中读取构成上述脉冲宽度数据的数据位作为脉冲宽度数据来进行输出的控制电路。

6.根据权利要求5所述的驱动电路，其特征在于，

上述存储电路具有存储所输入的数据位的多个存储元件，

上述多个存储元件串联连接，

各存储元件构成为：与输入新的数据位同步，将已存储的数据位输入到串联连接的下一个存储元件中，并存储已输入的新的数据位，

从该串联连接的多个存储元件中的一部分存储元件输出构成上述波峰值数据的数据位，并从其他的存储元件中输出构成上述脉冲宽度数据的数据位。

7.根据权利要求1所述的驱动电路，其特征在于，上述波峰值数据是用于决定上述调制信号的最大波峰值的一部分的波峰值的数据。

8.根据权利要求1所述的驱动电路，其特征在于，上述脉冲宽度数据是用于决定上述调制信号的脉冲下降时刻的数据。

9.一种图像显示装置，其特征于，包括：

权利要求1至8中任意一项所述的驱动电路；以及

根据由该驱动电路输出的调制信号来显示图像的显示设备。

10.一种电视设备，其特征在于，包括：

权利要求9所述的图像显示装置；以及

接收电视信号并将图像数据提供给该图像显示装置的接收电路。

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