[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100765253B1 - 변조 회로, 구동 회로 및 출력 방법 - Google Patents

변조 회로, 구동 회로 및 출력 방법 Download PDF

Info

Publication number
KR100765253B1
KR100765253B1 KR1020050057742A KR20050057742A KR100765253B1 KR 100765253 B1 KR100765253 B1 KR 100765253B1 KR 1020050057742 A KR1020050057742 A KR 1020050057742A KR 20050057742 A KR20050057742 A KR 20050057742A KR 100765253 B1 KR100765253 B1 KR 100765253B1
Authority
KR
South Korea
Prior art keywords
data
circuit
crest value
waveform
modulation
Prior art date
Application number
KR1020050057742A
Other languages
English (en)
Other versions
KR20060048759A (ko
Inventor
카즈히코 무라야마
타쓰로 야마자키
오사무 사가노
Original Assignee
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캐논 가부시끼가이샤 filed Critical 캐논 가부시끼가이샤
Publication of KR20060048759A publication Critical patent/KR20060048759A/ko
Application granted granted Critical
Publication of KR100765253B1 publication Critical patent/KR100765253B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K7/00—Modulating pulses with a continuously-variable modulating signal
    • H03K7/08—Duration or width modulation ; Duty cycle modulation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2077—Display of intermediate tones by a combination of two or more gradation control methods
    • G09G3/2081—Display of intermediate tones by a combination of two or more gradation control methods with combination of amplitude modulation and time modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

변조 신호를 출력하는 변조 회로로서, 소정의 파고값으로 제어되는 부분을 갖는 변조 신호에 있어서 상기 부분의 시간폭을 결정하는 파형 데이터를, 해당 파형 데이터를 이용하여 복수의 변조 신호를 출력 가능하도록 기억하는 기억 회로와, 상기 파형 데이터와, 입력되는 계조 데이터를 기초로 하여, 상기 변조 신호를 생성하는 회로를 포함하는 것을 특징으로 하는 변조 회로를 제공한다.
표시장치 구동회로, 변조회로, 시간폭, 파형 데이터, 계조 데이터

Description

변조 회로, 구동 회로 및 출력 방법{MODULATION CIRCUIT, DRIVING CIRCUIT AND OUTPUT METHOD}
도 1은 본 발명의 일 실시 형태에 의한 구동 회로의 블록도,
도 2는 본 발명의 일 실시 형태에 의한 구동 회로에 설치된 변조 회로를 도시하는 블록도,
도 3은 본 발명의 일 실시 형태에 의한 변조 회로에 설치된 시프트 레지스터를 도시하는 블록도,
도 4는 본 발명의 일 실시 형태에 의한 변조 회로에 설치된 PWM 회로를 도시하는 블록도,
도 5는 본 발명의 일 실시 형태에 의한 변조 회로에 설치된 출력단 회로를 도시하는 블록도,
도 6a-6d는 본 발명의 일 실시 형태에 의한 변조 회로에 설치된 출력단 회로에서 출력되는 출력 구동 파형의 예를 도시하는 개략도,
도 7은 본 발명의 일 실시 형태에 의한 PWM 구동시의 하강 파형 회로를 도시하는 블록도,
도 8은 본 발명의 일 실시 형태에 의한 선별 회로(selector circuit)를 도시 하는 블록도,
도 9a,9b는 본 발명의 일 실시 형태에 의한 출력 구동 파형의 예를 도시하는 개략도,
도 10은 본 발명의 일 실시 형태에 의한 PWM 구동 파형의 일례를 도시하는 개략도,
도 11은 본 발명의 일 실시 형태에 의한 PWM 구동 파형의 일례를 도시하는 개략도,
도 12는 본 발명의 일 실시 형태에 의한 PWM 구동 파형의 일례를 도시하는 개략도,
도 13은 본 발명의 일 실시 형태에 의한 구동 회로를 채용한 셋톱 박스 및 텔레비젼 장치를 도시하는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 멀티 전자 소스 2 : 변조 회로
4 : 타이밍 발생 회로 5 : 데이터 변환 회로
6 : 병렬/직렬 변환 회로 7 : 멀티 전원 회로
9 : 시프트 레지스터 10 : PWM 회로
11 : 출력단 회로
-미국 특허 출원 공개 제2002195966호(일본 특허 출원 공개 제2003-173159호)
-일본 특허 출원 공개 제2003-316312호
본 발명은 변조 회로, 구동 회로 및 출력 방법에 관한 것으로, 특히, 매트릭스 구동형 구동 장치의 구동 회로 및 그 구동 방법에 관한 것이다.
종래 기술로서, 미국 특허 출원 공개 제2002195966호(일본 특허 출원 공개 제2003-173159호)에는, 펄스폭 변조와 진폭 변조를 조합한 변조 방식이 개시되어 있다. 이 문헌에는, 파형의 상승부와 하강부가 계단 형상이 되는 구성이 개시되어 있다.
또한, 일본 특허 출원 공개 제2003-316312호에는 V14 파형으로 칭하는 계단식의 부분을 갖는 파형을 발생시키는 구성에 있어서, 하강 파형 형상을 "JBit"으로 지정하는 구성이 개시되어 있다.
특정한 파형 설정 조건으로 출력 신호의 파형을 설정할 수 있는 구성이 요구 되고 있다.
본 발명은 출력 신호의 파형을 소정의 조건에 기초로 하여 적합하게 설정할 수 있는 구성을 실현하는 것을 목적으로 한다.
본 발명의 제1 형태는 이하와 같이 구성되는 변조 회로, 즉, 변조 신호를 출력하는 변조 회로로서,
소정의 파고값으로 제어되는 부분을 갖는 변조 신호에 있어서 상기 부분의 시간폭을 결정하는 파형 데이터를, 해당 파형 데이터를 이용하여 복수의 변조 신호를 출력 가능 하도록 기억하는 기억 회로와,
상기 파형 데이터와, 입력되는 계조 데이터를 기초로 하여, 상기 변조 신호를 생성하는 회로를 포함하는 변조 회로이다.
이 구성에 있어서, 상기 파형 데이터가, 다른 파고값으로부터 상기 소정의 파고값으로 천이시키는 제어를 시작하는 타이밍을 규정하기 위한 데이터와, 상기 소정의 파고값으로부터 다른 파고값으로 천이시키는 제어를 시작하는 타이밍을 규정하기 위한 데이터를 포함하고 있는 변조 회로를 적합하게 채용할 수 있다.
상기 구성에 있어서, 상기 파형 데이터가, 상기 계조 데이터에 의해서 규정되는 타이밍으로서, 다른 파고값으로부터 상기 소정의 파고값으로 천이시키는 제어를 시작하는 타이밍으로부터 상기 부분의 시간폭을 규정하는 데이터를 포함하고 있는 변조 회로를 적합하게 채용할 수 있다.
상기 구성에 있어서, 다른 값을 갖는 복수의 계조 데이터에 각기 대응하는 변조 신호 각각이 상기 소정의 파고값으로 조정되는 부분을 가지며, 상기 변조 신호의 해당 부분의 시간폭을 결정하기 위해서 상기 파형 데이터가 참조되는 변조 회로를 적합하게 채용할 수 있다.
상기 구성에 있어서, 상기 계조 데이터가, 상기 변조 신호중 어느 부분의 파고값을 떨어뜨리는 제어를 시작하는 타이밍을 규정하는 데이터를 포함하고 있는 변조 회로를 적합하게 채용할 수 있다.
상기 구성에 있어서, 변조 신호가 그 변조 신호가 취할 수 있는 파고값 중의 최대의 파고값을 갖도록 제어되어 있는 상태로부터 다른 파고값을 갖도록 하는 제어를 시작하는 타이밍을 규정하는 데이터를 포함하고 있는 구성을 적합하게 채용할 수 있다.
파형 데이터에 기초하는 제어는 값이 다른 계조 데이터에 대응하는 변조 신호를 생성하는 데 있어서 공통으로 행할 수 있는 제어인 것이 적합이다. 보다 구체적으로는, 어떤 파고값으로 천이시키는 제어를 시작하는 타이밍을 규정하기 위한 파형 데이터를 이용하여 제어를 적합하게 수행한다. 여기에서, 상기 타이밍은 상기 계조 데이터에 담겨진 정보 중의 적어도 일부도 이용하지 않고 결정될 수 있다. 또한, 어떤 파고값으로 천이시키는 제어를 시작하는 타이밍을 규정하기 위한 계조 데이터를 이용하여 제어를 적합하게 수행한다. 여기에서, 상기 타이밍은 계조 데이터를 참조하여 결정해야 한다. 또한, 어떤 파고값으로 조정되는 부분을 변조 신호에 공급하는지 여부를 규정하기 위해서 계조 데이터를 이용하여 제어를 수행하는 구성을 적합하게 채용할 수 있다.
상기 구성은 상기 변조 신호의 파형이, 계단 형상을 갖도록 제어되는 부분을 가지고, 상기 파형 데이터가, 상기 계단 형상을 갖도록 제어되는 부분의 형상을 결정하는 정보를 포함하고 있는 변조 회로를 적합하게 채용할 수 있다.
또한, 본 발명은 발명의 일 형태로서 상기 변조 회로를 포함하는 구동 회로로서 이하의 구성을 개시한다.
즉, 구동 회로는 전술한 변조 회로와, 입력 신호를 상기계조 데이터로 변환하는 데이터 출력 회로를 포함하며, 상기 변조 회로와 상기 데이터 출력 회로는 상호 다른 기판상에 설치된다.
변조 회로에서 이용하는 계조 데이터는, 파고값을 설정하기 위한 데이터와, 시간폭(특히, 변조 신호의 파형에 있어서 그 파형의 최대 파고값으로 제어되는 부분의 시간폭)을 설정하기 위한 데이터로 구분되는 것이 바람직하다. 여기에서, 입력되는 계조 데이터를 변조 회로에서 이용하는데 적합한 형태의 계조 데이터로 변환하는 데이터 출력 회로를 설치하는 구성을 적합하게 채용할 수 있다. 또한, 상기 데이터 출력 회로와 상기 변조 회로를 별도의 기판 상에 설치하는 구성을 적합하게 채용할 수 있다. 만일, 데이터를 별도의 기판으로 병렬 송신하면, 필요한 배선수가 증가되어 버린다. 그러므로, 데이터 출력 회로와 변조 회로와의 사이에서 병렬-직렬 변환을 하여 필요한 배선수를 감소시키는 것이 바람직하다. 상기 병렬-직렬 변환시, 변환 이전의 병렬수를 보다 적은 병렬수(1을 포함함)로 감소시킨다.
또한, 본 발명은 발명의 일 형태로서, 변조 신호의 생성 방법으로서 다음의 방법을 개시한다.
즉, 변조 신호의 생성 방법은, 복수의 변조 신호를 생성하는데 이용되는 파형 테이터를 변조 회로 내의 기억 회로에 기억시키는 단계와, 상기 변조 회로에, 서로 상이한 값의 복수의 계조 신호에 각기 대응하는 상기 변조 신호를 순차 생성하는 단계를 포함하고, 상기 복수의 변조 신호의 생성을 위해 상기 기억 회로 내에 기억된 동일한 파형 데이터를 이용한다.
또한, 본 발명은 변조 신호를 출력하는 변조 회로의 구성으로서 이하를 개시한다.
즉, 변조 신호를 출력하는 변조회로는
소정의 값을 갖는 제1 계조 데이터에 대응하는 변조 신호로서,
해당 변조 신호의 파형의 최대 파고값으로 제어되는 부분의 파고값이, 이 변조회로가 변조 신호의 파고값으로서 출력할 수 있는 파고값 중의 최저의 파고값인 파고값(Vk)으로 제어되는 제1의 변조 신호와,
상기 소정의 값 보다도 1 만큼 큰 값을 갖는 계조 데이터인 제2의 계조 데이터에 대응하는 변조 신호로서,
파고값이 상기 파고값(Vk)으로 제어되는 제1 부분과, 파고값이 파고값(Vk+1)(여기서, Vk<Vk+1)으로 제어되는 제2 부분을 갖고 있고, 해당 제2 부분은 이 변조 신호의 파형의 선단 및 후단 이외의 위치에 위치하고 있고, 상기 제1 부분의 시간폭은 상기 제1 변조 신호에 있어서 파고값이 상기 파고값(Vk)으로 제어되는 상기 부분의 시간폭 이상인 제2 변조 신호를 생성하는 변조 회로이다.
상기 구성에 있어서, 상기 제2 계조 데이터의 값 보다 N(N>=1) 만큼 큰 값의 계조 데이터에 대응하는 변조 신호를 생성하고, 해당 변조 신호의 파형이, 상기 제2 변조신호의 파형에서 상기 파고값(Vk+1)으로 제어되는 제2 부분의 시간폭을, 시간폭 제어의 단위 시간의 N배 만큼 증가시킨 형상을 갖도록 하면 적합하다.
또한, 본 발명은 변조 신호의 출력 방법으로서 이하를 개시한다.
즉, 변조 신호의 출력 방법은
소정의 값을 갖는 계조 데이터인 제1 계조 데이터에 대응하는 변조 신호로서,
해당 변조 신호의 파형의 최대의 파고값으로 제어되는 부분의 파고값이, 이 변조 회로가 변조 신호의 파고값으로서 출력할 수 있는 파고값 중 최저의 파고값인 파고값(Vk)으로 제어되는 제1 변조 신호를 출력하는 단계와,
상기 소정의 값보다도 1 만큼 큰 값을 갖는 계조 데이터인 제2 계조 데이터에 대응하는 변조 신호로서,
파고값이 상기 파고값(Vk)으로 제어되는 제1 부분과, 파고값이 파고값(Vk+1)(여기서, Vk<Vk+1)로 제어되는 제2 부분을 가지고, 해당 제2 부분은 이 변조 신호의 파형의 선단 및 후단 이외의 위치에 자리하고, 상기 제1 부분의 시간폭은 상기 제1 변조 신호에 있어서 파고값이 상기 파고값(Vk)으로 제어되는 상기 부분의 시간폭 이상인 제2 변조 신호를 출력하는 단계를 포함하는 변조 신호의 출력 방법이다.
본 발명은 또한 화상 표시 장치로서 다음의 구성을 개시한다.
즉, 화상 표시 장치는
상기 변조 회로와, 복수의 주사 배선과, 상기 변조 회로로부터 변조 신호가 공급되는 복수의 변조 배선과, 상기 복수의 주사 배선 및 상기 복수의 변조 배선에 의해서 매트릭스 접속되는 복수의 표시 소자를 갖는 화상 표시 장치이다.
또한, 본 발명은 상기 화상 표시 장치와, 텔레비젼 방송 신호를 선택 가능한 튜너를 포함하고, 상기 튜너로부터 출력되는 신호를 기초로 하여 화상 표시가 실행되는 텔레비젼 장치도 개시하고 있다.
이하, 본 발명의 일 실시 형태에 의한 구동 회로에 관해서 도면을 참조하여 설명한다. 이 실시예를 도시한 도면에서, 동일한 부분에는 동일한 도면 부호로 지시된다. 도 1은 본 실시예의 화상 표시 장치를 도시한다.
도 1에 도시된 화상 표시 장치는 표시 소자(1003)를 갖는 멀티 전자 소스(electron source)(1)와, 표시 소자(1003)를 매트릭스 접속시키는 주사 배선(1001)과, 변조 배선(1002)를 포함한다. 도 1에서, 불명료한 기재가 되는 것을 피하기 위해서 상기 표시 소자(1003), 상기 주사 배선(1001) 및 상기 변조 배선(1002)를 단지 부분적으로만 도시하고 있다. 표시 소자(1003)는 전자 방출 소자나 EL 소자 등 여러 종류의 것을 이용할 수 있다. 본 실시 형태에서는 전자 방출 소자인 표면 전도형 방출 소자를 이용하고 있다. 상기 전자 소스(1)에 대향시켜 전자의 조사에 의해 발광하는 형광체를 설치하여, 그 발광에 의해 화상을 형성하는 구성으로 하고 있다. 또한, 상기 전자 소스(1)를 구동하는 본 실시예에 따른 구동 회로는 변조 회로(2), 주사 회로(3), 데이터 출력 회로를 구성하는 타이밍 발생 회로(4), 데이터 변환 회로(5), 병렬/직렬 변환 회로(6), 멀티 전원 회로(7) 및 주사 전원 회로(8)를 포함한다. 이 구동 회로는 화상 표시 장치에 있어서의 화상 표시부의 일부를 구성한다. 예컨대, 화상 표시부를 컨트롤러와 구동 회로로 나눌 필요가 있는 경우에는, 데이터 출력 회로와 변조 회로는 서로 다른 기판 상에 설치된다.
변조 회로(2)는 멀티 전자 소스(1)의 변조 배선인 열방향 배선에 접속되어 있다. 이 변조 회로(2)는 변조 데이터(휘도 계조 데이터)에 따라서 멀티 전자 소스(1)에 변조 신호를 입력하는 회로이다. 계조 데이터인 변조 데이터는 PHM 데이터와 PWM 데이터를 직렬 변환하는 병렬/직렬 변환 회로(6)에 의해 형성된 데이터이다. 계조 데이터 각 1세트는 주사 회로(3)가 출력하는 주사 신호에 의해서 하나의 표시 소자가 연속하여 선택되어 있는 상태에 적합한 변조 신호를 발생시키는데 이용되는 정보를 나타낸다. 예를 들면, 변조 신호의 파고값을 설정하기 위한 데이터인 PHM 데이터가 2비트로 구성되며, 시간폭을 설정하기 위한 데이터인 PWM 데이터가 10비트로 구성되는 경우, 계조 데이터 각 세트는 12비트로 구성된 정보이다. 변조 회로(2)는 병렬/직렬 변환 회로(6)로부터 입력된 변조 데이터를 기초로 하여 변조한 변조 신호를, 전자 소스에 접속하는 변조 배선인 열방향 배선으로 공급하는 변조 수단으로서 기능한다.
주사 회로(3)는 멀티 전자 소스(1)의 주사 배선인 열방향 배선에 접속되어 있다. 상기 주사 회로(3)는 주사 신호를 각 주사 배선에 인가하는 회로이다. 상기 변조 회로(2)로부터의 변조 신호의 출력과, 주사 회로(3)로부터의 주사 신호의 출력은 동기하여 행해진다. 주사 회로(3)에 의해서, 일반적으로는, 일행씩 순차로 행 선택하는 선 순차 주사가 행하여진다. 그러나, 주사 회로(3)의 동작은 이것에 한정되지 않고, 건너뛰는 방식의 주사, 즉시적인 복수행의 선택 방식의 주사, 또는 면형의 선택 방식 주사도 가능하다. 이 방식으로, 주사 회로(3)는 멀티 전자 소스(1)에 포함되는 복수 전자 소스중 구동 대상이 되는 복수의 전자 소스가 접속되는 열방향 배선에 대하여 소정 시간에 선택 전위를 인가하고, 그 이외의 시간에 비선택 전위를 인가하여, 행 선택을 하는 선택 수단(selector)으로서 기능한다.
타이밍 발생 회로(4)는 타이밍 신호를 발생하는 회로이다. 타이밍 신호는 변조 회로(2), 주사 회로(3), 데이터 변환 회로(5) 및 병렬/직렬 변환 회로(6)의 각각의 회로의 타이밍을 제어하는 제어 데이터를 포함한다.
데이터 변환 회로(5)는 외부로부터 멀티 전자 소스(1)의 휘도 계조를 제어하는데 이용되는 휘도 계조 데이터를, 변조 회로(2)에 적합한 구동 파형 데이터 포맷의 계조 데이터로 변환하는 회로이다.
병렬/직렬 변환 회로(6)는 데이터 변환 회로(5)로부터 출력된 휘도 계조 데이터의 PHM 데이터 및 PWM 데이터의 각 세트를 병렬 데이터에서 직렬 데이터로 변환하는 회로이다.
멀티 전원 회로(7)는 복수의 전원값을 출력 가능하게 구성된 전원 회로이고, 또한 변조 회로(2)를 제어하기 위한 회로이다. 멀티 전원 회로(7)는 일반적으로 전압원 회로이지만, 반드시 이것에 한정되는 것은 아니다.
주사 전원 회로(8)는 복수의 전원값을 출력하는 전원 회로이며, 주사 회로(3)를 제어하는 회로이다. 주사 전원 회로(8)는 일반적으로는 전압원 회로이지만, 반드시 이것에 한정되는 것은 아니다.
다음에, 변조 회로(2)에 관해서 설명한다. 도 2는 변조 회로(2)의 내부 구성을 도시한다. 도 2에 도시한 바와 같이, 변조 회로(2)는 시프트 레지스터(9), PWM 회로(10) 및 출력단 회로(11)를 포함한다.
시트프 레지스터(9)에는 병렬/직렬 변환 회로(6)에 의해 직렬 변환된 PHM 직렬 데이터 및 PWM 직렬 데이터가 입력된다. 또한, 시프트 레지스터(9)에 의해 멀티 전자 소스(1)의 열방향 배선에 따른 변조 데이터인 PHM 병렬 데이터 및 PWM 병렬 데이터가 전송된다.
PWM 회로(10)에는 시프트 레지스터(9)로부터, 상기한 PHM 병렬 데이터 및 PWM 병렬 데이터가 입력된다. PWM 회로(10)에 의해, 출력단 회로(11)의 각각의 출력 전압에 따른 출력이 발생된다.
또한, 시프트 레지스터(9) 및 PWM 회로(10)에는, 시프트 레지스터(9) 및 PWM 회로(10)의 제어를 하기 위한 타이밍 신호가 타이밍 발생 회로(4)로부터 입력된다. 출력단 회로(11)는 멀티 전원 회로(7)에 접속되어, 후술하는 구동 파형을 갖은 변조 신호를 출력하는 회로이다. 도 3은 시프트 레지스터(9)의 내부 구성을 도시한다. 도 4는 도 2에 도시하는 PWM 회로(10)로서, 각각의 열방향 배선에 제공되는 회로의 구성의 일례를 도시한다. 도 5는 도 2에 도시하는 출력단 회로(11)로서, 각각의 열방향 배선에 제공되는 회로의 구성의 일례를 도시한다. 도 5에 도시하는 출력단 회로(11)에는 PWM 회로(10)부터의 신호(TV1, TV2, TV3, TV4)가 입력된다.
상기 신호(TV1, TV2, TV3, TV4)는 변조 신호를 생성할 때에 변조 신호의 각 부분이 가져야 하는 파고값을 설정하기 위한 신호이다. 보다 구체적으로는 신호(TV1)가 ON 상태로 전환됨에 따라, 변조 신호의 파고값의 상승이 개시된다. 신호(TV1)가 ON이 되면, 변조 배선의 기준 전위 레벨로부터 파고값(V1)으로의 천이의 제어가 시작된다. 필요에 따라서(필요할지 여부는 계조 데이터에 의해서 결정된다), 신호(TV2)가 ON 상태가 되면, 변조 신호의 파고값이 V1에서 V2로 변경되는 천이 제어 동작이 개시된다. 필요에 따라서(필요할지 여부는 계조 데이터에 의해서 결정된다), 신호(TV3)가 ON 상태가 되면, 변조 신호의 파고값이 V2에서 V3로 변경되는 천이 제어 동작이 개시된다. 필요에 따라서(필요할지 여부는 계조 데이터에 의해서 결정된다), 신호(TV4)가 ON 상태가 되면, 변조 신호의 파고값이 V3에서 V4로 변경되는 천이 제어 동작이 개시된다.
한편, 신호(TV4)가 OFF 상태가 되면, 변조 신호의 파고값이 V4에서 V3으로 변경되는 천이 제어 동작이 개시된다. 신호(TV3)가 OFF 상태가 되면, 변조 신호의 파고값이 V3에서 V2로 변경되는 천이 제어 동작이 개시된다. 신호(TV2)가 OFF 상태가 되면, 변조 신호의 파고값이 V2에서 V1으로 변경되는 천이 제어 동작이 개시된다. 신호(TV1)가 OFF 상태가 되면, 변조 신호의 파고값이 V1에서 기준 레벨로 변경되는 천이 제어 동작이 개시된다. 각 천이 제어 동작이 개시된 후, 변조 신호의 파고값은 회로 구성이나 전자 소스의 구성에 의해서 결정되는 천이 시간에 걸쳐 목표로 하는 파고값에 근접한다. 파고값은 다음 천이가 시작될 때까지 목표로 하는 파고값의 근방에서 유지된다.
신호의 "상승"은 신호 레벨을 보다 큰 에너지를 전달할 수 있는 보다 높은 레벨로 변경하는 것을 말한다. 신호의 "하강"은 신호 레벨을 보다 작은 에너지를 전달하는 보다 낮은 레벨(기준 레벨을 포함한다)로 변경하는 것을 말한다. 따라서, 주사 신호의 레벨에 대하여 변조 신호의 전위를 낮게 하는 것으로 전달하는 에너지를 크게 하는 구성에 있어서는, 신호의 상승은 신호의 전위를 낮게 함으로써 개시된다. 파고값의 천이에 관해서도 전위는 V1에서 V2로, V2에서 V3로, V3에서 V4로 감소된다. 이 경우, 파고값은, V1<V2<V3<V4의 관계를 만족시키게 된다.
도 3에 도시한 바와 같이, 시프트 레지스터(9)는 복수의 제어 회로(12) 및 복수의 기억 회로(l3)를 포함한다. 이 실시 형태에 있어서는, D 플립-플롭 회로, RS 플립-플롭 회로 및 AND 게이트 회로를 이용한 구성의 예를 설명한다. 다만, 제어 회로(12) 및 기억 회로(13)의 구성은 이것에 한정되지 않는다.
제l 기억 회로(13a)에는 병렬/직렬 변환 회로(6)에 의해 직렬 변환된 PHM 직렬 데이터가 입력된다. 그러면, 이 제1 기억 회로(13a)에 의해 멀티 전자 소스(1)의 열방향 배선에 따른 변조 데이터인 PHM 병렬 데이터가 전송된다.
제2 기억 회로(13b)에는 병렬/직렬 변환 회로(6)에 의해 직렬 변환된 PWM 직렬 데이터가 입력된다. 그러면, 이 제2 기억 회로(13b)에 의해 멀티 전자 소스(1)의 열방향 배선에 따른 변조데이터인 PWM 병렬 데이터가 전송된다.
제어 회로(12)에는 타이밍 발생 회로(4)에 의해 발생된 타이밍 신호중 하나인 시프트 개시 펄스와 시프트 클록이 입력된다. 그러면, 제어 회로(12)에 의해 기록 제어 신호가 발생된다. 기록 제어 신호는 멀티 전자 소스(1)의 열방향배 선에 따른 변조 데이터인 PHM 직렬 데이터와 PWM 직렬 데이터를, 제1 기억 회로(13a) 및 제2 기억 회로(13b)에 기록하는데 이용된다.
제어 회로(12)에 의해 발생된 기록 제어 신호에 따라, PHM 직력 데이터는 제1 기억 회로(13a)에 기록되고, PWM 직렬 신호는 제2 기억 회로(13b)에 기록된다.
제1 기억 회로(13a) 및 제2 기억 회로(13b)로부터 출력된 데이터는 병렬 데이터로서 멀티 전자 소스(1)의 열방향 배선을 통해 PWM 회로(10)로 출력된다.
도 4, 도 7 및 도 8을 참조하여, PWM 회로(10)에 관해서 설명한다. 도 4, 도 7 및 도 8에 도시된 PWM 회로(10)는 단지 예시적인 것으로 이 회로 구성에 한정되는 것이 아니다.
이 실시예에서는 2개의 다른 동작 모드로 변조 신호를 발생할 수 있도록 구성하고 있다. 어느쪽의 동작 모드에 있어서도, 미리 파형 데이터를 PWM 회로(10)의 기억 회로에 기억시켜, 해당 파형 데이터와, 순차 입력되는 계조 데이터인 PWM 데이터 및 PHM 데이터를 이용하여, 각 변조 신호의 파형을 결정한다.
도 4는 제1 동작 모드(이하에서는 통상 구동 모드로도 칭한다)에 있어서의 각 변조 신호의 파고값을 결정하기 위한 신호(TV1~TV4)를 생성하는 회로를 도시한다.
도 4에 도시된 회로는 래치 회로로서, PWM 병렬 데이터용 래치 회로(14) 및 PHM 병렬 데이터용 래치 회로(15)를 포함한다. 또한, 이 PWM 회로(10)에는 카운터 관련 회로로서, 카운터 회로(16) 및 카운터 클리어 신호 발생 회로(17)가 설치된다. 이 실시 형태에 있어서, 카운터 클리어 신호 발생 회로(17)는 D 플립-플롭 회로와 XOR 회로를 포함한다. 다만, 이 회로 구성은 단지 예시적인 것으로, 카운터 클리어 신호 발생 회로(17)는 반드시 이 회로 구성에 한정되지 않는다.
디코드 회로로서, PWM 회로(10)는 PHM 데이터 디코드 회로(18) 및 초기 데이터 설정 신호 디코드 회로(19)를 포함한다. 또한, 기억 회로로서, 상기 PWM 회로(10)는 Vl 스타트 데이터 기억 회로(20), V2 스타트 데이터 기억 회로(21), V3 스타트 데이터 기억 회로(22), V4 스타트 데이터 기억 회로(23), V1 엔드 데이터 기억 회로(24), V2 엔드 데이터 기억 회로(25), V3 엔드 데이터 기억 회로(26) 및 V4 엔드 데이터 기억 회로(27)를 포함한다.
엔드 데이터 선택 회로(end data selecting circuit)로서, 상기 PWM 회로(10)는 V1 엔드 데이터 선택 회로(28), V2 엔드 데이터 선택 회로(29), V3 엔드 데이터 선택 회로(30) 및 V4 엔드 데이터 선택 회로(31)를 포함한다. 데이터 비교 회로로서, 상기 PWM 회로(10)는 V1 스타트 데이터 비교기(32), V2 스타트 데이터 비교기(33), V3 스타트 데이터 비교기(34), V4 스타트 데이터 비교기(35), V1 엔드데이터 비교기(36), V2 엔드 데이터 비교기(37), V3 엔드 데이터 비교기(38) 및 V4 엔드 데이터 비교기(39)를 포함한다.
신호(TV1~TV4)를 각각 발생하는 펄스폭 규정 타이밍 신호 발생 회로로서, PWM 회로(10)는 V1 펄스폭 발생 회로(40), V2 펄스폭 발생 회로(41), V3 펄스폭 발생 회로(42) 및 V4 펄스폭 발생 회로(43)를 포함한다.
다음에, 이 실시예의 전술한 구성을 보다 상세히 설명한다.
PWM 병렬 데이터용 래치 회로(14)는 멀티 전자 소스(1)의 열방향 배선에 따른 변조 데이터로서 시프트 레지스터(9) 내의 제2 기억 회로(13b)에 기록된 PWM 병 렬 데이터를 래치하기 위한 회로이다. 상기 PWM 병렬 데이터용 래치 회로(14)는 타이밍 발생 회로(4)에 의해 발생된 타이밍 신호중 하나인 로드 신호(load signal)의 타이밍에 따라서 PWM 병렬 데이터를 래치한다.
PHM 병렬 데이터용 래치 회로(15)는 멀티 전자 소스(1)의 열방향 배선에 따른 변조 데이터로서 시프트 레지스터(9) 내의 제1 기억 회로(13a)에 기록된 PHM 병렬 데이터를 래치하기 위한 회로이다. 상기 PHM 병렬 데이터용 래치 회로(15)는 타이밍 발생 회로(4)에 의해 발생된 타이밍 신호중 하나인 로드 신호(load signal)의 타이밍에 따라서 PHM 병렬 데이터를 래치한다.
카운터 회로(16)는 내부 타이밍을 규정하는 카운트 데이터를, V1 스타트 데이터 비교기(32), V2 스타트 데이터 비교기(33), V3 스타트 데이터 비교기(34), V4 스타트 데이터 비교기(35), V1 엔드 데이터 비교기(36), V2 엔드 데이터 비교기(37), V3 엔드 데이터 비교기(38) 및 V4 엔드 데이터 비교기(39)로 출력하기 위한 회로이다. 상기 카운터 회로(16)는 타이밍 발생 회로(4)에 의해 발생된 타이밍 신호중 하나인 PWM 클록과, 카운터 클리어 신호 발생 회로(17)에 의해 발생된 카운터클리어 신호를 기초로 하여, 상기 카운터 데이터를 출력한다.
카운터 클리어 신호 발생 회로(17)는 타이밍 발생 회로(4)에 의해 발생된 타이밍 신호중 하나인 로드 신호 및 PWM 클록에 기초하여, 내부 타이밍을 규정하는 카운터 클리어 신호를 발생시키기 위한 회로이다.
PHM 데이터 디코드 회로(18)는 PHM 병렬 데이터용 래치 회로(15)에 의해서 래치된 PHM 병렬 데이터에 따라서, V1 엔드 데이터 선택 회로(28), V2 엔드 데이터 선택 회로(29) 및 V3 엔드 데이터 선택 회로(30)의 선택 신호를 발생시키는 디코드회로이다.
이 실시 형태에 있어서, 2-비트의 PHM 병렬 데이터로부터 4개의 선택 신호가 발생된다. 보다 구체적으로, PHM 데이터가 "00"의 경우에는, V1 엔드 데이터 선택 회로(28)의 선택 신호가 "1"이며, 나머지 선택 회로의 선택 신호는 "0"이 된다. 여기서, "00"은 수치를 2진 방식으로 나타낸 것이다. PHM 데이터가 "01"의 경우는 V2 엔드 데이터 선택 회로(29)의 선택 신호가 "1"이고, 다른 선택 회로의 선택 신호는 "0"이 된다. PHM 데이터가 "10"의 경우는 V3 엔드 데이터 선택 회로(30)의 선택 신호가 "1"이고, 다른 선택 회로의 선택 신호는 "0"이 된다. PHM 데이터가 "11"의 경우는 V4 엔드 데이터 선택 회로(31)의 선택 신호가 "1"이고, 다른 선택 회로의 선택 신호는 "0"이 된다.
PWM 회로(10)에 있어서의 초기 데이터 설정 신호 디코드 회로(19)는 파형 데이터를 기억하는 기억 회로인 V1 스타트 데이터 기억 회로(20), V2 스타트 데이터 기억 회로(21), V3 스타트 데이터 기억 회로(22), V4 스타트 데이터 기억 회로(23), V1 엔드 데이터 기억 회로(24), V2 엔드 데이터 기억 회로(25), V3 엔드 데이터 기억 회로(26), V4 엔드 데이터 기억 회로(27)에 파형이 기억되는 타이밍을 결정하기 위한 회로이다. 상기 초기 데이터 설정 신호 디코드 회로(19)는 초기 데이터 설정 신호에 따라서 상기 타이밍을 결정한다. 보다 구체적으로, 파형 데이터는 계조 데이터와 동일한 방식으로 상기 기억 회로들로 전송되기 때문에, 해당 파형 데이터를 계조 데이터와 구별하여, 전송 데이터를 파형 데이터로서 기억할 수 있도록, 디코드 회로(19)는 각 기억 회로가 파형 데이터를 수신하기 위한 타이밍을 결정한다. 따라서, 디코드 회로(19)는 각 기억 신호에 입력된 데이터를 파형 데이터로서 기록하기 위한 기록 신호를 발생시킨다. 초기 데이터 설정 신호는 타이밍 발생 회로(4)에 의해 발생된 타이밍 신호중 하나이다. 상기 기록 신호는 PWM 병렬데이터용 래치 회로(14)에 의해서 래치된 PWM 데이터를 파형 데이터로서 기록하기 위한 신호이다.
이 실시 형태에 있어서, 3-비트의 초기 데이터 설정 신호로부터 8개의 선택신호가 발생된다.
보다 구체적으로, 초기 데이터 설정 신호가 "000"인 경우, V1 스타트 데이터 기억 회로(20)의 기록 신호만이 ON이 되고, PWM 병렬 데이터 래치 회로(14)에 의해 래치된 PWM 데이터는 V1 스타트 데이터 기억 회로(20)에 파형 데이터로서 기록된다. 기록된 파형 데이터는 기준 레벨로부터 파고값(V1)으로의 천이를 시작하기 위한 타이밍을 규정하는데 이용된다.
초기 데이터 설정 신호가 "001"인 경우, V2 스타트 데이터 기억 회로(21)의 기록 신호만이 ON이 되고, PWM 병렬 데이터 래치 회로(14)에 의해 래치된 PWM 데이터는 V2 스타트 데이터 기억 회로(21)에 파형 데이터로서 기록된다. 기록된 파형 데이터는 제어된 상태의 파고값(V1)으로부터 파고값(V2)으로의 천이를 시작하기 위한 타이밍을 규정하는 데 이용된다.
초기 데이터 설정 신호가 "010"인 경우, V3 스타트 데이터 기억 회로(22)의 기록 신호만이 ON이 되고, PWM 병렬 데이터 래치 회로(14)에 의해 래치된 PWM 데이 터는 V3 스타트 데이터 기억 회로(22)에 파형 데이터로서 기록된다. 기록된 파형 데이터는 제어된 상태의 파고값(V2)으로부터 파고값(V3)으로의 천이를 시작하기 위한 타이밍을 규정하는 데 이용된다.
초기 데이터 설정 신호가 "011"인 경우, V4 스타트 데이터 기억 회로(23)의 기록 신호만이 ON이 되고, PWM 병렬 데이터 래치 회로(14)에 의해 래치된 PWM 데이터는 V4 스타트 데이터 기억 회로(23)에 파형 데이터로서 기록된다. 기록된 파형 데이터는 제어된 상태의 파고값(V3)으로부터 파고값(V4)으로의 천이를 시작하기 위한 타이밍을 규정하는 데 이용된다.
초기 데이터 설정 신호가 "100"인 경우, V1 엔드 데이터 기억 회로(24)의 기록 신호만이 ON이 되고, PWM 병렬 데이터 래치 회로(14)에 의해 래치된 PWM 데이터는 V1 엔드 데이터 기억 회로(24)에 파형 데이터로서 기록된다. 기록된 파형 데이터는 제어된 상태의 파고값(V1)으로부터 기준 레벨로의 천이를 시작하기 위한 타이밍을 규정하는 데 이용된다.
초기 데이터 설정 신호가 "101"인 경우, V2 엔드 데이터 기억 회로(25)의 기록 신호만이 ON이 되고, PWM 병렬 데이터 래치 회로(14)에 의해 래치된 PWM 데이터는 V2 엔드 데이터 기억 회로(25)에 파형 데이터로서 기록된다. 기록된 파형 데이터는 제어된 상태의 파고값(V2)으로부터 파고값(V1)으로의 천이를 시작하기 위한 타이밍을 규정하는 데 이용된다.
초기 데이터 설정 신호가 "110"인 경우, V3 엔드 데이터 기억 회로(26)의 기록 신호만이 ON이 되고, PWM 병렬 데이터 래치 회로(14)에 의해 래치된 PWM 데이터 는 V3 엔드 데이터 기억 회로(26)에 파형 데이터로서 기록된다. 기록된 파형 데이터는 제어된 상태의 파고값(V3)으로부터 파고값(V2)으로의 천이를 시작하기 위한 타이밍을 규정하는 데 이용된다.
초기 데이터 설정 신호가 "111"인 경우, V4 엔드 데이터 기억 회로(27)의 기록 신호만이 ON이 되고, PWM 병렬 데이터 래치 회로(14)에 의해 래치된 PWM 데이터는 V4 엔드 데이터 기억 회로(27)에 파형 데이터로서 기록된다. 기록된 파형 데이터는 제어된 상태의 파고값(V4)으로부터 파고값(V3)으로의 천이를 시작하기 위한 타이밍을 규정하는 데 이용된다.
장치 가동시를 포함하는 화상 비표시 기간 동안에, PWM 데이터가 파형 데이터로서 기록되는 데이터 기억 회로(20~27)에, 휘도 계조값 데이터로서 후술하는 구동 파형을 형성하기 위한 파라메터(V1 스타트 데이터, V2 스타트 데이터, V3 스타트 데이터, V4 스타트 데이터, V1 엔드 데이터, V2 엔드 데이터, V3 엔드 데이터 및 V4 엔드 데이터)가 순차 전송된다. 이에 따라, 데이터 기억 회로(20~27)에, "상승"의 타이밍 데이터 및 "하강"의 타이밍 데이터인 파라메터(V1 스타트 데이터, V2 스타트 데이터, V3 스타트 데이터, V4 스타트 데이터, V1 엔드 데이터, V2 엔드 데이터, V3 엔드 데이터 및 V4 엔드 데이터)가 기록된다. 이들 파형 데이터는, 후술하는 비교기(32~39)에 의해서 카운터(16)가 출력하는 카운트값과 비교되는 데이터이다. 파형 데이터가 대응하는 카운트값과 일치하면, 대응하는 비교기는 출력 신호 레벨을 반전시킴으로써 파형 데이터에 따른 타이밍의 규정이 가능하게 된다.
PWM 회로(10)에 있어서의 V1 엔드 데이터 선택 회로(28)는 PWM 병렬 데이터 용 래치 회로(14)에 의해 래치된 PWM 데이터와 V1 엔드 데이터 기억 회로(24)에 기록된 V1 엔드 데이터중 어느 하나를 선택하는 선택 회로이다. 이 선택은 PHM 데이터 디코드 회로(18)로부터 출력되는 PHM 데이터에 따른 선택 신호에 의해 실행된다.
V2 엔드 데이터 선택 회로(29)는 PWM 병렬 데이터용 래치 회로(14)에 의해 래치된 PWM 데이터와 V2 엔드 데이터 기억 회로(25)에 기록된 V2 엔드 데이터중 어느 하나를 선택하는 선택 회로이다. 이 선택은 PHM 데이터 디코드 회로(18)로부터 출력되는 PHM 데이터에 따른 선택 신호에 의해 실행된다.
마찬가지로, V3 엔드 데이터 선택 회로(30)는 PWM 병렬 데이터용 래치 회로(14)에 의해 래치된 PWM 데이터와 V3 엔드 데이터 기억 회로(26)에 기록된 V3 엔드 데이터중 어느 하나를 선택하는 선택 회로이다. 이 선택은 PHM 데이터 디코드 회로(18)로부터 출력되는 PHM 데이터에 따른 선택 신호에 의해 실행된다.
또한, V4 엔드 데이터 선택 회로(31)는 PWM 병렬 데이터용 래치 회로(14)에 의해 래치된 PWM 데이터와 V4 엔드 데이터 기억 회로(27)에 기록된 V4 엔드 데이터중 어느 하나를 선택하는 선택 회로이다. 이 선택은 PHM 데이터 디코드 회로(18)로부터 출력되는 PHM 데이터에 따른 선택 신호에 의해 실행된다.
이들 V1 내지 V4 엔드 데이터 선택 회로(28 내지 31)를 설치함으로써, 파고값의 천이가 시작되는 타이밍을 대응하는 계조 데이터를 기초로 하여 설정하는 부분의 시간폭, 또는 변조 신호가 계조 데이터에 의해서 요구되는 최대 파고값의 부분의 시간폭은 파형 데이터가 아니라 계조 데이터에 의해서 규정될 수 있다. 보다 구체적으로, 어떤 계조 데이터에 대응하는 변조 신호가 파고값(V4)까지 필요로 하는 변조 신호인 경우, 파고값(V4)으로 제어되어 있는 상태로부터 신호를 떨어뜨리는 타이밍(또는 파고값(V3)으로의 천이를 시작하는 타이밍)은 계조 데이터에 의해서 규정되도록 구성되어 있다. 그 외의 파고값 천이에 관해서는 파형 데이터를 따르는 타이밍에서 개시된다. 또한, 어떤 계조 데이터에 대응하는 변조 신호가 파고값(V3)까지 필요로 하는 변조 신호(이 변조 신호에 있어서의 최대 파고값은 V3이며, 파고값(V4)은 필요로 하지 않는다)인 경우, 파고값(V3)으로 제어되어 있는 상태로부터 파고값(V2)으로의 천이를 시작하는 타이밍에 관하여는 계조 데이터에 의해서 규정되도록 구성되어 있다. 이 외의 파고값 천이에 관해서는 파형 데이터를 따르는 타이밍에서 개시된다.
V1 스타트 데이터 비교기(32)는 V1 스타트 데이터 기억 회로(20)에 기록된 V1 스타트 데이터가 내부 타이밍을 규정하는 카운터 회로(16)의 카운트 데이터와 일치할 때 V1 스타트 펄스를 발생시키기 위한 비교기이다. V2 스타트 데이터 비교기(33)는 V2 스타트 데이터 기억 회로(21)에 기록된 V2 스타트 데이터가 내부 타이밍을 규정하는 카운터 회로(16)의 카운트 데이터와 일치할 때 V2 스타트 펄스를 발생시키기 위한 비교기이다. V3 스타트 데이터 비교기(34)는 V3 스타트 데이터 기억 회로(22)에 기록된 V3 스타트 데이터가 내부 타이밍을 규정하는 카운터 회로(16)의 카운트 데이터와 일치할 때 V3 스타트 펄스를 발생시키기 위한 비교기이다. V4 스타트 데이터 비교기(35)는 V4 스타트 데이터 기억 회로(23)에 기록된 V4 스타트 데이터가 내부 타이밍을 규정하는 카운터 회로(16)의 카운트 데이터와 일치할 때 V4 스타트 펄스를 발생시키기 위한 비교기이다. 이 구성에 의해서, 파형 데이터인 V1 스타트 데이터 내지 V4 스타트 데이터를 이용하여, 변조 신호의 상승부를 나타내는 계단형 부분을 규정할 수 있다.
V1 엔드 데이터 비교기(36)는 V1 엔드 데이터 선택 회로(28)에 의해 선택된 V1 엔드 데이터 또는 PWM 데이터가 카운터 회로(16)의 카운트 데이터와 일치할 때 Vl 엔드 펄스를 발생시키기 위한 비교기이다. V2 엔드 데이터 비교기(37)는 V2 엔드 데이터 선택 회로(29)에 의해 선택된 V2 엔드 데이터 또는 PWM 데이터가 카운터 회로(16)의 카운트 데이터와 일치할 때 V2 엔드 펄스를 발생시키기 위한 비교기이다. V3 엔드 데이터 비교기(38)는 V3 엔드 데이터 선택 회로(30)에 의해 선택된 V3 엔드 데이터 또는 PWM 데이터가 카운터 회로(16)의 카운트 데이터와 일치할 때 V3 엔드 펄스를 발생시키기 위한 비교기이다. V4 엔드 데이터 비교기(39)는 V4 엔드 데이터 선택 회로(31)에 의해 선택된 V4 엔드 데이터 또는 PWM 데이터가 카운터 회로(16)의 카운트 데이터와 일치할 때 V4 엔드 펄스를 발생시키기 위한 비교기이다.
V1 펄스폭 발생 회로(40)는 펄스폭 파형(TV1)을 출력하는 PWM 회로이다. 펄스폭 파형(TV1)은 V1 스타트 데이터 비교기(32)에 의해 발생된 V1 스타트 펄스로 상승하고, V1 엔드 데이터 비교기(36)에 의해 발생된 V1 엔드 펄스로 하강하는 파형이다.
V2 펄스폭 발생 회로(41)는 펄스폭 파형(TV2)을 출력하는 PWM 회로이다. 펄스폭 파형(TV2)은 V2 스타트 데이터 비교기(33)에 의해 발생된 V2 스타트 펄스로 상승하고, V2 엔드 데이터 비교기(37)에 의해 발생된 V2 엔드 펄스로 하강하는 파형이다.
V3 펄스폭 발생 회로(42)는 펄스폭 파형(TV3)을 출력하는 PWM 회로이다. 펄스폭 파형(TV3)은 V3 스타트 데이터 비교기(34)에 의해 발생된 V3 스타트 펄스로 상승하고, V3 엔드 데이터 비교기(38)에 의해 발생된 V3 엔드 펄스로 하강하는 파형이다.
V4 펄스폭 발생 회로(43)는 펄스폭 파형(TV4)을 출력하는 PWM 회로이다. 펄스폭 파형(TV4)은 V4 스타트 데이터 비교기(35)에 의해 발생된 V4 스타트 펄스로 상승하고, V4 엔드 데이터 비교기(39)에 의해 발생된 V4 엔드 펄스로 하강하는 파형이다.
이 실시 형태에서, PWM 회로(40 내지 43)로서, 셋트 입력에 스타트 펄스를 입력하고 리셋 입력에 엔드 펄스를 입력하는 RS 플립-플롭 회로를 채용하고 있지만, 본 발명은 이 구성에 한정되지 않는다.
도 5에 도시한 바와 같이, 출력단 회로(11)에 있어서의 전위(V1~V4)는 0<V1<V2<V3<V4인 관계를 가지며, 각각 PWM 출력 파형(TV1, TV2, TV3 및 TV4)에 대응하여 출력된다. 트랜지스터(Ql, Q2, Q3 및 Q4)는 ON 상태시 각각 전위(V1~V4)를 출력 단자(OUTPUT)로 출력 가능하게 구성되어 있다. 각 트랜지스터(Q1~Q4)는 각 전위 마다 복수의 트랜지스터로 구성될 수 있다.
도 6(a) 내지 도 6(d)를 참조로 하여, 이상과 같이 구성된 변조회로(2)의 출력단자(OUTPUT)로부터 출력되는 구동 파형에 관해서 설명한다.
도 6(a)는 계조 데이터인 PHM 데이터가 "11"인 경우에 있어서, 전위(V1~V4)를 이용한 구동 파형을 도시한다. 도 6(a)에 나타낸 바와 같이, 전위(V1)의 상승부의 위치는 V1 스타트 데이터 기억 회로(20)에 기억된 V1 스타트 데이터에 의해 결정된다. 전위(V2)의 상승부의 위치는 V2 스타트 데이터 기억 회로(21)에 기억된 V2 스타트 데이터에 의해 결정된다. 전위(V3)의 상승부의 위치는 V3 스타트 데이터 기억 회로(22)에 기억된 V3 스타트 데이터에 의해 결정된다. 전위(V4)의 상승부의 위치는 V4 스타트 데이터 기억 회로(23)에 기억된 V4 스타트 데이터에 의해 결정된다.
한편, 전위(V1)의 하강부의 위치는 V1 엔드 데이터 기억 회로(24)에 기억된 파형 데이터인 V1 엔드 데이터에 의해 결정된다. 전위(V2)의 하강부의 위치는 V2 엔드 데이터 기억 회로(25)에 기억된 파형 데이터인 V2 엔드 데이터에 의해 결정된다. 전위(V3)의 하강부의 위치는 V3 엔드 데이터 기억 회로(26)에 기억된 파형 데이터인 V3 엔드 데이터에 의해 결정된다. 전위(V4)의 하강부의 위치는 계조 데이터인 PWM 데이터에 의해 결정된다.
도 6(b)는 PHM 데이터가 "10"인 경우에 있어서, 전위(V1~V3)를 이용한 구동 파형을 도시한다.
도 6(b)에 나타낸 바와 같이, 전위(V1)의 상승부의 위치는 V1 스타트 데이터 기억 회로(20)에 기억된 V1 스타트 데이터에 의해 결정된다. 전위(V2)의 상승부의 위치는 V2 스타트 데이터 기억 회로(21)에 기억된 V2 스타트 데이터에 의해 결정된다. 전위(V3)의 상승부의 위치는 V3 스타트 데이터 기억 회로(22)에 기억된 V3 스 타트 데이터에 의해 결정된다.
한편, 전위(V1)의 하강부의 위치는 V1 엔드 데이터 기억 회로(24)에 기억된 V1 엔드 데이터에 의해 결정된다. 전위(V2)의 하강부의 위치는 V2 엔드 데이터 기억 회로(25)에 기억된 V2 엔드 데이터에 의해 결정된다. 전위(V3)의 하강부의 위치는 계조 데이터인 PWM 데이터에 의해 결정된다.
도 6(c)는 PHM 데이터가 "01"인 경우에 있어서, 전위(V1, V2)를 이용한 구동 파형을 도시한다. 도 6(c)에 나타낸 바와 같이, 전위(V1)의 상승부의 위치는 V1 스타트 데이터 기억 회로(20)에 기억된 V1 스타트 데이터에 의해 결정된다. 전위(V2)의 상승부의 위치는 V2 스타트 데이터 기억 회로(21)에 기억된 V2 스타트 데이터에 의해 결정된다. 전위(V1)의 하강부의 위치는 V1 엔드 데이터 기억 회로(24)에 기억된 V1 엔드 데이터에 의해 결정된다. 전위(V2)의 하강부의 위치는 계조 데이터인 PWM 데이터에 의해 결정된다.
도 6(d)는 PHM 데이터가 "00"인 경우에 있어서, 전위(V1)를 이용한 구동 파형을 도시한다. 도 6(d)에 나타낸 바와 같이, 전위(V1)의 상승부의 위치는 V1 스타트 데이터 기억 회로(20)에 기억된 V1 스타트 데이터에 의해 결정된다. 전위(V1)의 하강부의 위치는 계조 데이터인 PWM 데이터에 의해 결정된다.
전술한 바와 같이, 제1 동작 모드에 있어서는 파형 데이터인 V1 스타트 데이터, V2 스타트 데이터, V3 스타트 데이터, V4 스타트 데이터, V1 엔드 데이터, V2 엔드 데이터, V3 엔드 데이터, V4 엔드 데이터를 변조 신호의 발생에 공통적으로 사용된다. 이들 데이터중 적어도 일부는 재기록함으로써 변조 신호의 상승 또는 하강부의 계단 형상을 변경할 수 있다. 예를 들면, 변조 신호의 상승 부분에서 파고값(V1)으로 제어되는 부분의 시간폭을 증가시키기 위해서는 V2 스타트 데이터에 따라서 규정되는 파고값(V1)으로부터 파고값(V2)으로의 천이의 개시의 타이밍을 늦추도록 V2 스타트 데이터를 설정하여야 한다.
본 실시예의 PWM 회로(10)는 또하나의 동작 모드(이하에서는 "PWM 구동"으로도 칭한다)를 선택할 수 있게 되어 있다. PWM 회로(10)는 도 4에 도시된 회로 이외에, 상기 또하나의 동작 모드의 실현을 위한 회로인 하강 파형 회로(50)를 포함한다. 상기 또하나의 동작 모드에 있어서는, 변조 신호의 상승 부분의 형상을 설정하기 위한 타이밍을 규정하는 신호의 생성에는 도 4에 도시된 회로를 이용하고, 변조 신호의 하강 부분의 형상을 설정하기 위한 타이밍을 규정하는 신호의 생성에는 도 4에 도시된 회로와는 다른 구성의 하강 파형 회로(50)를 이용한다. 그 전환은 도 8에 도시하는 선택기(60)에서 행한다.
도 7은 펄스폭 변조 (PWM) 구동시의 하강 파형을 생성하기 위한 하강 파형 회로(50)를 도시하고 있다. 하강 파형 회로(50)는 PWM 병렬 데이터용 래치 회로(51), PHM 병렬 데이터용 래치 회로(52), 파형 데이터를 기억하는 기억 회로로서의 하강 스텝수 기억 회로(53), PHM 병렬 데이터 기억 회로(54), PWM 병렬 데이터 비교 회로(55), 스텝수 비교 회로(56), 데이터 감산기(57), PHM 카운트 회로(58) 및 PWM 펄스폭 회로(59)를 포함한다.
이들중, PWM 병렬 데이터용 래치 회로(51)는 멀티 전자 소스(1)의 열방향 배선에 따른 변조 데이터(계조 데이터)로서 시프트 레지스터(9) 내의 제2 기억 회로 (13b)에 기록된 PWM 병렬 데이터를 래치하기 위한 회로이다. 상기 PWM 병렬 데이터용 래치 회로(51)는 타이밍 발생 회로(4)에 의해 발생된 타이밍 신호중 하나인 로드 신호(load signal)에 의해 설정된 타이밍에 따라서 PWM 병렬 데이터를 래치한다.
PHM 병렬 데이터용 래치 회로(52)는 멀티 전자 소스(1)의 열방향 배선에 따른 변조 데이터로서 시프트 레지스터(9) 내의 제1 기억 회로(13a)에 기록된 PHM 병렬 데이터를 래치하기 위한 회로이다. 상기 PHM 병렬 데이터용 래치 회로(52)는 타이밍 발생 회로(4)에 의해 발생된 타이밍 신호중 하나인 로드 신호(load signal)에 의해 설정된 타이밍에 따라서 PHM 병렬 데이터를 래치한다.
스텝수 기억 회로(53)는 PWM 병렬 데이터의 버스를 통해 전송되는 파형 데이터인 스텝수 데이터를, 타이밍 발생 회로(4)에 의해 발생되는 타이밍 신호중 하나인 초기 데이터 설정 신호를 포함하는 MODE 신호에 따라서 기록하는 회로이다.
PHM 병렬 데이터 기억 회로(54)는 PHM 병렬 데이터를 기록하는 회로이다. PWM 병렬 데이터 비교 회로(55)는 PWM 데이터가 내부 타이밍을 규정하는 카운터 회로(16)의 카운트 데이터와 일치할 때 펄스를 발생시키는 비교기이다.
스텝수 비교 회로(56)는 파형 하강시의 각 전위 출력 기간을 설정하는 스텝수 데이터가 내부 타이밍을 규정하는 카운터 회로(16)의 카운트 데이터와 일치할 때 펄스를 발생시키는 비교기이다.
데이터 감산기(57)는 PHM 병렬 데이터 기억 회로(54)에 기억되어 있는 PHM 데이터를 1만큼 감산하여 그 감산된 값을 유지하도록 한 구성이다.
PHM 카운트 회로(58)는 스텝수 비교 회로(56)로부터 발생된 출력 펄스를 카운트 펄스로서 카운트하고, 이 카운트 데이터가 상기 데이터 감산기(57)로부터의 출력과 일치한 경우 스텝수 비교 회로(56)를 정지시키는 신호를 출력하기 위한 것이다.
PWM 펄스폭 회로(59)는 스텝수 비교 회로(56)로부터의 출력을 수신함과 동시에, 데이터 감산기(57)로부터의 PHM 데이터를 바탕으로, 각 전위의 하강 타이밍을 출력하기 위한 회로이다.
다음에, 이 실시 형태에 의한 구동 회로의 동작에 관해서 설명한다.
우선, 장치 가동시를 포함하는 화상 비표시 기간 동안에, 구동 파형을 형성하기 위한 파라메터(파형 데이터)로서, V1~V4 스타트 데이터 및 V1~V4 엔드 데이터를 도 4에 도시하는 기억 회로(20 내지 27)로 전송한다. 이 파형 데이터는 제1 구동 모드의 경우와 같이 기억 회로(20 내지 27)에 기억된다. 또한, 마찬가지로 파형 데이터인 스텝수 데이터를 휘도 계조 데이터와 동일한 전송 경로의 버스를 경유하여 도 7에 도시하는 기억 회로(53)로 전송된다.
MODE 신호에 의해 PWM 구동이 선택된 경우, PWM 병렬 데이터 비교 회로(55)에 의해서 PWM 데이터와 카운터 출력이 비교된다. 이 비교의 결과, 계조 데이터인 PWM 데이터가 카운터 출력에 일치하는 타이밍이, 변조 신호가 최대 파고값으로부터 하강하도록 변조 신호에 대해 신호 제어 동작을 시작하는 타이밍으로서 설정된다. 상기 일치가 검출되면, 상기 동작을 시작하기 위한 펄스가 스텝수 비교 회로(56) 및 선택기(60)로 출력된다.
스텝수 비교 회로(56)에 있어서, 파형 하강시의 각각의 전위의 출력 기간을 설정하기 위한 데이터 값인 스텝 데이터(기억 회로(53)가 출력하는 파형 데이터)가입력된 PCLK 수와 비교된다. 상기 스텝 데이터가 일력 PCLK 수와 일치하면, 스텝수 비교 회로(56)는 PHM 카운트 회로(58)와 PWM 펄스폭 회로(59)로 펄스를 출력한다.
PHM 카운트 회로(58)는 데이터 감산기(57)에 유지된 값과 스텝수 비교 회로(56)로부터의 펄수 출력의 수를 비교한다. 데이터 감산기(57)의 값이 스텝수 비교 회로(56)로부터의 펄스 출력의 수와 일치되면, 스텝수 비교 회로(56)의 동작이 정지된다. 한편, 데이터 감산기(57)의 값이 스텝수 비교 회로(56)로부터의 펄스 출력의 수와 일치하지 않으면, 스텝수 비교 회로(56)의 카운트 수가 리셋되고, 전술한 비교를 재개한다.
PWM 병렬 데이터 비교 회로(55)로부터 PWM 펄스폭 회로(59)에 펄스가 출력되면, PWM 펄스폭 회로(59)는 데이터 감산기(57)에 유지된 PHM 데이타에 대응하는 펄스폭 파형을 출력한다.
보다 구체적으로, 다음의 처리가 행해진다.
1) PHM 데이터에 대응하는 전위가 V3인 경우(소정 계조 데이터에 대응하는 변조 신호의 최대 파고값이 V3이며, 전위(V4)는 그 변조 신호로서는 사용하지 않는 경우), 예를 들면, V3 이하인 각 전위에서 하강 파형에 대해 펄스폭 파형(TV1~TV3)이 출력된다.
2) PHM 데이터에 대응하는 전위가 V2인 경우(소정 계조 데이터에 대응하는 변조 신호의 최대 파고값이 V2이며, 전위(V3, V4)는 그 변조 신호로서는 사용하지 않는 경우), V2 이하인 각 전위에서 하강 파형에 대해 펄스폭 파형(TV1, TV2)이 출력된다.
3) PHM 데이터에 대응하는 전위가 V1인 경우(소정 계조 데이터에 대응하는 변조 신호의 최대 파고값이 V1이며, 전위(V2, V3, V4)는 그 변조 신호로서는 사용하지 않는 경우), V1인 전위에서 하강 파형에 대해 펄스폭 파형(TV1)이 출력된다.
상기 1)의 경우, 계조 데이터인 PWM 데이터를 이용하여, 파고값 V3으로부터 V2로 천이시키는 타이밍을 규정하는 펄스폭 파형(TV3)이 출력된다. 그러면, PWM 펄스폭 회로(59)는 스텝수 비교 회로(56)로부터 공급되는 펄스 출력이 검지될 때마다, 다음 전위(하위 전위)로 천이시키기 위한 타이밍을 규정하는 신호를 출력한다. 이 출력은 TV1이 출력될 때까지 반복된다. 이 방식으로, PWM 구동의 하강 부분이 형성된다.
계조 데이터인 PWM 데이터에 의해서 최대 파고값으로부터의 하강 제어의 타이밍이 규정된 후, PWM 펄스폭 회로(59)는 계조 데이터 대신에, 파형 데이터인 스텝 데이터에 기초한 간격으로 각 파고값으로부터 보다 작은 파고값으로의 천이의 제어를 시작하기 위한 타이밍을 규정하는 신호를 출력한다.
도 8에 도시된 바와 같이, 하강 파형 회로(50)로부터 출력된 펄스폭 파형(TV1~TV3)은 선택기(60)로 공급된다. 또한, 선택기(60)에는 PWM 회로(10)로부터 펄스폭 파형(TV1~TV4)도 공급된다.
통상 구동(새로운 Vn 구동)시, 선택기(60)에는 도 4에 도시하는 PWM 회로(40 내지 43)로부터 공급되는 펄스폭 파형(TV1~TV4)이 통과되고, 이 펄스폭 파형(TV1~TV4)는 도 5에 도시하는 출력단 회로(11)로 공급된다. 이것에 의해서 통상 구동시는, PWM 회로(40 내지 43)로부터 공급되는 신호에 의해서 규정되는 타이밍에 변조 신호의 상승 및 하강이 제어된다.
다음에, MODE 신호에 의해 PWM 구동이 선택된 경우에 관해서 설명한다. 이 경우, 선택기(60)는 PWM 병렬 비교 회로(55)로부터의 출력 신호(PWM_on)에 의해 기능한다.
보다 구체적으로, 다음 두가지 처리가 선택적으로 행해진다.
1) 출력 신호(PWM_on)이 공급되기까지 통상 구동이 수행되고, "PWM 회로(40 내지 43)로부터의 펄스폭 파형(TV1~TV4)"은 선택기(60)를 통해 출력된다. 따라서, PWM 구동 모드에 있어서, 각 변조 신호의 상승은 PWM 회로(40 내지 43)로부터 출력된 타이밍 신호에 의해서 제어된다.
2) 출력 신호(PWM_on)이 입력된 경우에는, "하강 파형 회로(50)로부터의 펄스폭 파형(TV1~TV3)"이 선택되어 출력된다. 따라서, 각 변조 신호의 하강은 PWM 회로(59)로부터 출력된 타이밍 신호에 의해 제어된다.
이 방식으로, 상기 2개의 구동 모드 사이에 모드 전환이 이루어진다.
전술한 바와 같이, PWM 구동 모드에 있어서, V1 내지 V4 스타트 데이터중 적어도 하나를 재기록함으로써 각 변조 신호의 상승 부분의 계단 형상을 변경시킬 수 있다. 보다 구체적으로, 각 파고값으로 제어되는 상승 부분의 시간폭을 변경할 수 있다. 스텝 데이터를 재기록하는 것으로써 각 파고값으로 제어될 하강 부분의 시간폭을 변경할 수 있다.
도 9(a)(b)는 상기 통상 구동 및 PWM 구동시의 구동 파형을 도시한다. 도 9(a)는 MODE 신호에 의해서 PWM 구동이 선택된 경우의 파형을 도시하며, 도 9(b)는 도 6(a)에서와 동일한 파형(통상 파형: 새로운 Vn 구동 파형)을 도시한다.
도 9(a)에 도시한 바와 같이, PWM 구동시, 계조 데이터의 위치(도 9(a)에서 빗금친 블록)까지 통상 파형에서와 같은 동작이 수행된다. 한편, 계조 데이터의 위치(도 9(a)에서 빗금친 블록) 이후에서는, 1 레벨 아래의 레벨인 V3에 있어서 스텝수(도 9(a)에서는 2스텝)에 상응하는 시간 출력이 행하여진다. 다음에, V2가 선택되어 스텝수(도 9(a)에서는, 2스텝)에 상응하는 시간 출력이 행하여진다. 이후, 그라운드(GND) 레벨에 도달할 때까지 전술한 처리가 반복된다. 이에 따라, PWM 구동용의 파형이 생성된다.
한편, 파형 데이터와 계조 데이터를 이용하여 다양한 방식의 구동 파형 제어가 가능하다.
도 9(a)에 도시된 동작 모드에 있어서의 각 변조 신호는 단지 계조 데이터의 증가에 따라서 증가하는 최대 시간폭을 가진다. 이 점에 관해서 도 10 내지 도 12를 참조하여 더욱 상세히 설명한다.
도 10은 PWM 구동 파형의 일례를 도시한다. 파형 파라메터는 하강시의 스텝수가 "1"이고, V2로부터 V4까지의 각 상승부가 1 스텝씩 증가하는 방식으로 설정되어 있다. 도 10에서, 빗금친 블록으로 도시한 계조 데이터로서의 PHM 데이터 및 PWM 데이터가 도시되어 있다. 이 구성에 따라, 계조가 1의 상태로부터 4의 상태로 이동되는 중의 선단 및 후단을 제외하고, 파형의 일부에 블록(V1, V2, V3, V4)이 추가된다. 상기 블록은 상승 부분 및 하강 부분이 계단 형상이 되도록 추가된다. 계조가 5이상으로 되는 경우에는, 계조가 1 레벨 아래일 때 추가된 블록의 다음에 에 V4의 블록이 배치된다. 이 블록 추가는 계조가 1023의 상태로 될 때까지 반복된다. 계조가 5 이상의 단계에서는, 계조값가 1 증가할 때마다 시간 출력이 증가하여, V4 블록은 선형으로 추가된다. 이 방식으로, PWM 구동용의 파형을 형성하는 것이 가능해진다.
도 11은 PWM 구동 파형의 다른 일례를 도시한다. 도 11의 예에서, 하강시의 스텝수는 "4"이고, V2로부터 V4까지의 각 상승 부분은 4 스텝씩 상승하도록 설정되어 있다. 도 11에서, 계조 데이터로서 PHM 데이터 및 PWM 데이터가 화살표로 도시되어 있다. 이에 따라, 계조가 4가 되거나 하강 스텝수만큼 상응하게 될 때까지, 전위(V1)의 블록이 추가된다.
계조가 5의 상태인 단계에서는, 전단계의 Vl의 블록에 있어서의 스텝수와 동일한 수의 블록과 V2의 블록이 전 단계에서 추가된 블록의 다음에 배치된다. 이에 따라, V2로 제어되는 블록의 양측에 V1로 제어되는 4 블록이 배치되게 된다. 계조가 5로부터 8로 되는 동안, 즉, V2로 제어되는 블록수가 스텝수 만큼 증가하는 동안, 계조가 1로부터 4인 경우의 단계에서와 같이, 상승 및 하강의 스텝수를 유지하면서, 이전 단계에서 추가된 V2 블록의 다음에 블록이 배치된다.
계조가 9인 상태가 되는 경우에는, 스텝 데이터 세트의 수와 동일한 수로 V3로 제어되는 블록과 V2로 제어되는 블록과 V1으로 제어되는 블록이, 이전 계조에 추가된 블록의 다음에 순차 추가됨으로써, 상승 및 하강의 수가 최대 파고값의 부분 양측의 스텝수와 동일한 수로 유지된다. 계조가 9가 된 이후, 스텝수와 동일수로 V3로 제어되는 블록은 전술한 방법으로 순차 추가된다.
계조가 13이 된 단계에서도 전술한 방식으로 V4로 제어되는 블록이 추가된다. 계조가 13이 된 이후에, V4로 제어되는 블록은 이전 계조에 추가된 블록에 인접하여 순차 추가된다.
이상과 같이 하여, 계조 데이터의 위치(도 11에서 빗금친 블록)는 도 10에서와 동일한 방식으로 변화된다. 이에 따라, 계조가 증가하는 데 수반하여 시간 출력을 증가시킬 수 있으며, 펄스폭 변조 구동용의 파형을 형성할 수 있다.
도 12는 PWM 구동 파형의 또다른 일례를 도시한다. 도 12의 예에서는, 도 11에 도시된 PWM 구동 파형의 예에서와 같이, 하강시 스텝수를 "4", V2로부터 V4까지의 각 상승부는 4 스텝씩 상승하도록 설정하고 있다. 도 12에서, 계조가 0~8될 때까지 또는 스텝수의 2배값에 상응하게 될 때까지 V1의 블록이 추가된다.
계조가 9인 경우, V2로 제어되는 블록은, 스텝수와 동일수의 상승 계단형 부분과 하강 계단형 부분이 블록이 추가될 블록의 양측면에 배열되도록 추가된다. 보다 구체적으로, V2로 제어되는 블록은 계조가 8인 상태의 블록의 집합의 중앙에 추가된다.
계조가 16이 되거나 추가 스텝수가 스텝수의 2배치에 상응하게 될 때까지, V2로 제어되는 블록은 이전 계조에 추가된 블록에 인접하게 추가된다. 계조가 17인 경우, 전술한 바와 같이 계조가 16인 단계에서의 블록의 집합의 중앙에, V3로 제어된 블록 추가된다. 계조가 18~24인 동안, 각각의 이전 계조에 추가된 블록에 인접하게 V3로 제어되는 블록이 추가된다.
계조가 25가 되는 경우, 계조가 24인 단계에서 추가된 블록의 집합의 중앙에, V4로 제어되는 블록이 추가된다. 계조가 25가 된 후, 각각의 이전 계조에 추가된 블록에 인접하도록, V4로 제어되는 블록이 추가된다.
이상과 같이 하여, 계조 데이터의 위치(도 12중, 빗금친 블록)를 변화시키는 것에 따라, 계조가 증가하는데 수반하여 시간 출력을 증가시키도록 할 수 있어, 펄스폭 변조 구동용의 파형을 형성하는 것이 가능해진다.
도 10, 11 및 12에 도시된 일련의 파형은 다음의 특징을 갖는다. 각 파형은 소정의 값을 갖는 계조 데이터인 제1 계조 데이터에 대응하는 제1 변조 신호와, 상기 소정의 값보다도 1만큼 큰 값(도 11에서는 5의 값, 도 12에서는 9의 값)을 갖는 계조 데이터인 제2 계조 데이터에 대응하는 제2 변조 신호를 포함한다. 제1 변조 신호의 파형의 최대의 파고값으로 제어되는 부분은 변조 회로에 의해 제1 변조 신호를 위한 파고값으로서 출력될 수 있는 파고값(V1, V2, V3, V4) 중 최소 파고값인 파고값(V1)으로 제어된다. 제1 변조 신호는 도 11에서 4의 값을 갖는 계조 데이터에 대응하는 변조 신호이며, 도 12에서는 8의 값을 갖는 계조 데이터에 대응하는 변조 신호이다. 제2 변조 신호는 파고값(V1)으로 제어되는 제1 부분과 파고값(V2)으로 제어되는 제2 부분을 포함한다. 제2 부분은 이 변조 신호의 파형의 선단 및 후단 이외의 위치에 자리하고 있다. 상기 제1 부분의 시간폭은 파고값(V1)으로 제어되는 제2 변조 신호의 부분의 시간폭(도 11에서 4개분의 단위 시간폭, 도 12에서 8개분의 단위 시간폭에 상응함) 이상이다. 보다 구체적으로, 제1 부분의 시간폭은 도 11에서 각 시간폭을 설정하기 위해 카운트되는 단위 시간폭의 8개분(V2 부분의 양측에 각각 4개분의 단위 시간폭)에 상응한다. 또한, 제1 부분의 시간폭은 도 12에서 단위 시간폭의 8개분에 상응한다. 소정의 값 보다 1만큼 큰 값의 계조 데이터에 대응하는 변조 신호가 소정의 값의 계조 데이터에 대응하는 변조 신호에 포함되어 있지 않은 파고값 부분을 포함하고 있는 경우, 변조 신호의 파형에 있어서 각 파고값으로 제어되는 부분의 시간폭의 합은 전술한 구성에서 확실히 증가될 수 있다.
다음에, 도 12에 도시된 PWM 구동 파형의 예와 도 11에 도시된 PWM 구동 파형의 예와의 차이점에 관해서 설명한다.
도 11에 도시된 PWM 구동 파형에 있어서는, 계조 데이터인 PWM 데이터의 위치(도 11중 빗금친 블록)가 지정하는 파형의 하강 개시 타이밍이, 계조의 증가에 따라 후 단계로 이동되도록 구성되어 있다. 한편, 도 12에 도시된 PWM 구동 파형에 있어서는, 계조 데이터(PWM 데이터)에 의해 지정된 파형의 하강 개시 위치(도면에서 화살표로 도시됨)가 후 단계로 일정하게 이동되지 않도록 구성되어 있다.
보다 구체적으로, 도 11의 예에서, 계조가 4에서 5로 변화되는 경우, V2의 블록이 추가되며, V1의 블록(4개 스텝에 상응함)도 추가된다. 다른 계조 레벨에서, 보다 고 전위의 블록이 추가될 때, 추가될 블록의 레벨 보다 적은 스텝수 범위 내의 블록이 추가된다. 이러한 경우의 예로는, 도 11에 도시된 바와 같이, 4에서 5로, 8에서 9로, 그리고 12에서 13으로 계조가 변화하는 경우가 포함된다. 이 경 우, 다른 경우의 계조 변경시에 비해 보다 광범위하게 휘도가 변화된다.
한편, 도 12에 도시된 PWM 구동 파형에 있어서는, 도 11에 있어서 상단에 블록이 추가되는 경우(계조가 4에서 5로, 8에서 9로, 12에서 13으로 되는 경우)와 달리, 블록이 추가될 측면에 스텝수와 동일수의 블록이 추가되지 않는다. 이에 따라, 저계조측의 계조 제어성을 보다 향상시키는 것이 가능해진다.
(텔레비젼 장치)
다음에, 전술한 실시 형태에 의한 구동 회로를 이용한 텔레비젼 장치에 관해서 설명한다. 도 13은 전술한 실시 형태에 의한 구동 회로를 이용한 텔레비젼 장치를 도시한다.
도 13에 도시한 바와 같이, 텔레비젼 장치는 방송 신호용 튜너(120a)를 갖춘 수신 회로(120)와, 화상 처리부(121)와, 제어부(122), 전술한 구동 회로를 이용하여 구성되는 구동 회로(123) 및 표시 패널(124)로 이루어지는 표시 장치(125)를 포함한다.
수신 회로(120)는 방송 신호용 튜너(120a)와 디코더를 포함한다. 이 수신 회로(120)는 위성 방송이나 지상파 등의 텔레비젼 신호, 네트워크를 통한 데이터 방송을 수신한다. 상기 수신 회로(120)는 또한 디코드된 화상 데이터를 화상 처리부(121)로 출력한다.
화상 처리부(121)는 γ-보정 회로, 해상도 변환 회로 및 인터페이스(I/F) 회로를 포함한다. 이 화상 처리부(121)는 화상 처리된 화상 데이터를 표시 장치(125)에 적합한 소정의 표시 포맷의 화상 데이터로 변환시킨다. 이 화상 데이터는 표시 장치(125)로 출력된다.
표시 장치(125)는 표시 패널(124), 전술한 실시 형태에 의한 구동 회로를 이용하여 구성되는 구동 회로(123) 및 제어부(122)를 포함한다. 제어부(122)는 입력한 화상 데이터에 대해 표시 패널(124)에 적합한 보정 처리 등의 신호 처리를 수행한다. 상기 제어부(122)는 또한 구동 회로(123)에 화상 데이터 및 각종 제어 신호를 출력한다. 구동 회로(123)는 입력된 화상 데이터를 기초로 하여, 구동 신호를 표시 패널(124)로 공급한다. 따라서, 표시 패널(124)에 텔레비젼 영상이 표시된다.
수신 회로(120) 및 화상 처리부(121)는 셋톱 박스(STB)(126)로서, 표시 장치(125)와는 다른 케이스에, 또는 표시 장치(125)와 동일한 케이스에, 내장될 수 있다. 또한, 이것들의 형태 이외의 여러가지의 조합의 형태를 채용할 수 있다.
이상, 본 발명은 예시를 통해 설명했지만, 본 발명은 전술한 실시예에 한정되지 않으며, 본 발명의 기술적 사상에 기초하는 다양한 변형이 가능하다.
예를 들면, 전술한 실시 형태에 설명된 각 회로와 스텝수는 단지 예시적인 것으로, 다른 회로 구성 및 다른 스텝수를 필요에 따라 채용할 수 있다.
본 발명에 따르면, 특정한 파형 설정 조건으로 출력 신호의 파형을 설정할 수 있는 구성이 제공되며, 또한 출력 신호의 파형을 소정의 조건에 기초로 하여 적합하게 설정할 수 있는 구성이 실현된다.

Claims (13)

  1. 변조 신호를 출력하는 변조 회로에 있어서,
    변조 신호의 소정의 파고값으로 제어되는 부분의 시간폭을 결정하는 파형 데이터를 기억하는 기억 회로와,
    상기 파형 데이터와 입력되는 계조 데이터를 기초로 하여, 상기 변조 신호를 생성하는 회로를 포함하고,
    기억되는 상기 파형 데이터는 복수의 변조 신호를 생성하기 위해 이용되는 것을 특징으로 하는 변조 회로.
  2. 제1항에 있어서,
    상기 파형 데이터는, 다른 파고값으로부터 상기 소정의 파고값으로 천이시키는 제어를 시작하는 타이밍을 규정하기 위한 데이터와, 상기 소정의 파고값으로부터 다른 파고값으로 천이시키는 제어를 시작하는 타이밍을 규정하기 위한 데이터를 포함하는 것을 특징으로 하는 변조 회로.
  3. 제1항에 있어서,
    다른 파고값으로부터 상기 소정의 파고값으로 천이시키는 제어를 시작하는 타이밍은 상기 계조 데이터에 의해서 규정된 것이고,
    상기 파형 데이터는, 상기 타이밍으로부터 상기 소정의 파고값으로 제어되는 부분의 시간폭을 규정하는 데이터를 포함하는 것을 특징으로 하는 변조 회로.
  4. 제1항에 있어서,
    상기 파형 데이터는, 값이 다른 복수의 계조 데이터에 대응하는 변조 신호에 있어서, 각각이 상기 소정의 파고값으로 제어되는 부분을 갖는 복수의 변조 신호의, 상기 소정의 파고값으로 제어되는 부분의 시간폭을 결정하기 위해서 참조되는 것을 특징으로 하는 변조 회로.
  5. 제1항에 있어서,
    상기 계조 데이터는, 상기 변조 신호중 어느 부분의 파고값을 떨어뜨리는 제어를 시작하는 타이밍을 규정하는 데이터를 포함하는 것을 특징으로 하는 변조 회로.
  6. 제1항에 있어서,
    상기 변조 신호의 파형이 계단 형상을 갖도록 제어되는 부분을 가지며,
    상기 파형 데이터는, 상기 계단 형상을 갖도록 제어되는 부분의 형상을 결정 하는 정보를 포함하는 것을 특징으로 하는 변조 회로.
  7. 제1항 내지 제6항 중 어느 한 항에 기재된 변조 회로와,
    입력 신호를 상기 계조 데이터로 변환하는 데이터 출력 회로를 포함하며,
    상기 변조 회로와 상기 데이터 출력 회로는 상호 다른 기판상에 설치되는 것을 특징으로 하는 구동 회로.
  8. 기억 회로를 갖는 변조 회로에 있어서, 상기 기억 회로에 복수의 변조 신호를 생성하는데 이용되는 파형 데이터를 기억하는 단계와,
    상기 변조 회로에 있어서, 서로 상이한 값의 복수의 계조 데이터에 각기 대응하는 상기 변조 신호를 순차 생성하는 단계를 포함하고,
    상기 복수의 변조신호는 각기, 소정의 파고값으로 제어되는 부분을 포함하고,
    상기 파형 데이터는, 다른 파고값으로부터 상기 소정의 파고값으로 천이시키는 제어를 시작하는 타이밍을 규정하기 위한 데이터와, 상기 소정의 파고값으로부터 다른 파고값으로 천이시키는 제어를 시작하는 타이밍을 규정하는 데이터를 적어도 포함하고,
    상기 복수의 변조 신호의 생성을 위해 상기 기억 회로 내에 기억된 동일한 파형 데이터를 이용하는 것을 특징으로 하는 변조 신호의 생성 방법.
  9. 변조 신호를 출력하는 변조회로에 있어서,
    소정의 값을 갖는 계조 데이터인 제1 계조 데이터에 대응하는 변조 신호로서,
    해당 변조 신호의 파형 중의 최대 파고값으로 제어되는 부분의 파고값이, 이 변조회로가 변조 신호의 파고값으로서 출력할 수 있는 파고값 중의 최저의 파고값인 파고값(Vk)으로 제어되는 제1의 변조 신호와,
    상기 소정의 값 보다도 1 만큼 큰 값을 갖는 계조 데이터인 제2의 계조 데이터에 대응하는 변조 신호로서,
    파고값이 상기 파고값(Vk)으로 제어되는 제1 부분과, 파고값이 파고값(Vk+1)(여기서, Vk<Vk+1)으로 제어되는 제2 부분을 갖고 있고, 해당 제2 부분은 이 변조 신호의 파형의 선단 및 후단 이외의 위치에 위치하고 있고, 상기 제1 부분의 시간폭은 상기 제1 변조 신호에 있어서 파고값이 상기 파고값(Vk)으로 제어되는 상기 부분의 시간폭 이상인 제2 변조 신호를 출력하는 것을 특징으로 하는 변조 회로.
  10. 제9항에 있어서,
    상기 제2 계조 데이터의 값을 1씩 증가한 값을 갖는 복수의 계조 데이터의 각각에 대응하는 변조 신호의 파형이, 상기 제2 변조 신호의 파형의 상기 파고값(Vk+1)으로 제어되는 부분의 시간폭을, 시간폭 제어의 단위 시간씩 순차 증가시킨 형상을 갖도록 구성된 것을 특징으로 하는 변조 회로.
  11. 소정의 값을 갖는 계조 데이터인 제1 계조 데이터에 대응하는 변조 신호로 서, 해당 변조 신호의 파형의 최대의 파고값으로 제어되는 부분의 파고값이, 이 변조 회로가 변조 신호의 파고값으로서 출력할 수 있는 파고값 중 최저의 파고값인 파고값(Vk)으로 제어되는 제1 변조 신호를 출력하는 단계와,
    상기 소정의 값보다도 1 만큼 큰 값을 갖는 계조 데이터인 제2 계조 데이터에 대응하는 변조 신호로서, 파고값이 상기 파고값(Vk)으로 제어되는 제1 부분과, 파고값이 파고값(Vk+1)(여기서, Vk<Vk+1)으로 제어되는 제2 부분을 가지고, 해당 제2 부분은 이 변조 신호의 파형의 선단 및 후단 이외의 위치에 자리하고, 상기 제1 부분의 시간폭은 상기 제1 변조 신호에 있어서 파고값이 상기 파고값(Vk)으로 제어되는 상기 부분의 시간폭 이상인 제2 변조 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 변조 신호의 출력 방법.
  12. 제1항 내지 제6항, 제9항 및 제10항 중 어느 한 항에 기재된 변조 회로와,
    복수의 주사 배선과,
    상기 변조 회로로부터 변조 신호가 공급되는 복수의 변조 배선과,
    상기 복수의 주사 배선 및 상기 복수의 변조 배선에 의해서 매트릭스 접속되는 복수의 표시 소자를 포함하는 것을 특징으로 하는 화상 표시 장치.
  13. 제12항에 기재된 화상 표시 장치와,
    텔레비젼 방송 신호를 선택 가능한 튜너를 포함하고,
    상기 튜너로부터 출력되는 신호를 기초로 하여 화상 표시가 실행되는 것을 특징으로 하는 텔레비젼 장치.
KR1020050057742A 2004-06-30 2005-06-30 변조 회로, 구동 회로 및 출력 방법 KR100765253B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2004193936 2004-06-30
JPJP-P-2004-00193936 2004-06-30
JPJP-P-2005-00175119 2005-06-15
JP2005175119A JP2006047997A (ja) 2004-06-30 2005-06-15 変調回路、駆動回路および出力方法

Publications (2)

Publication Number Publication Date
KR20060048759A KR20060048759A (ko) 2006-05-18
KR100765253B1 true KR100765253B1 (ko) 2007-10-09

Family

ID=35513259

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050057742A KR100765253B1 (ko) 2004-06-30 2005-06-30 변조 회로, 구동 회로 및 출력 방법

Country Status (3)

Country Link
US (1) US7468639B2 (ko)
JP (1) JP2006047997A (ko)
KR (1) KR100765253B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006047997A (ja) * 2004-06-30 2006-02-16 Canon Inc 変調回路、駆動回路および出力方法
JP2010140953A (ja) * 2008-12-09 2010-06-24 Sanyo Electric Co Ltd 発光素子駆動回路
JP2010145739A (ja) * 2008-12-18 2010-07-01 Sanyo Electric Co Ltd 発光素子駆動回路
JP5665388B2 (ja) 2010-06-28 2015-02-04 キヤノン株式会社 画像処理装置及びその制御方法
JP2013050679A (ja) * 2011-08-31 2013-03-14 Sony Corp 駆動回路、表示装置、および表示装置の駆動方法
IL252056A (en) * 2017-05-01 2018-04-30 Elbit Systems Ltd Head-up display device, system and method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990028054A (ko) * 1997-09-30 1999-04-15 김영남 전계 방출 표시기의 캐소드 구동장치
JP2000029425A (ja) 1998-02-16 2000-01-28 Canon Inc 画像形成装置及び電子線装置及び変調回路及び画像形成装置の駆動方法
KR20000010310A (ko) * 1998-07-31 2000-02-15 윤종용 펄스폭변조 방식 계조전압 발생 장치
KR20020059490A (ko) * 2001-01-06 2002-07-13 엘지전자 주식회사 평판표시장치 및 그 구동방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4427978A (en) * 1981-08-31 1984-01-24 Marshall Williams Multiplexed liquid crystal display having a gray scale image
US4775891A (en) * 1984-08-31 1988-10-04 Casio Computer Co., Ltd. Image display using liquid crystal display panel
EP0214856B1 (en) * 1985-09-06 1992-07-29 Matsushita Electric Industrial Co., Ltd. Method of driving liquid crystal matrix panel
US5010328A (en) * 1987-07-21 1991-04-23 Thorn Emi Plc Display device
US5331345A (en) 1991-06-21 1994-07-19 Canon Kabushiki Kaisha Television camera device
JP2639764B2 (ja) * 1991-10-08 1997-08-13 株式会社半導体エネルギー研究所 電気光学装置の表示方法
US6078751A (en) 1994-04-27 2000-06-20 Canon Kabushiki Kaisha Image-shake correcting device
JP3025251B2 (ja) 1997-12-27 2000-03-27 キヤノン株式会社 画像表示装置及び画像表示装置の駆動方法
US20020001910A1 (en) * 1999-02-24 2002-01-03 Chin-Lai Chen Method of forming a mos transistor of a semiconductor
EP1032201B1 (en) 1999-02-26 2005-11-02 Canon Kabushiki Kaisha Image display control system and method
EP1032200B1 (en) 1999-02-26 2005-11-16 Canon Kabushiki Kaisha Image display apparatus control system and image display system control method
ATE316410T1 (de) * 1999-07-15 2006-02-15 Midway Games West Inc Autorennensystem und verfahren mit verbesserter simulation eines virtuellen konkurrenten
JP3681121B2 (ja) 2001-06-15 2005-08-10 キヤノン株式会社 駆動回路及び表示装置
US6873308B2 (en) 2001-07-09 2005-03-29 Canon Kabushiki Kaisha Image display apparatus
JP2003316312A (ja) 2002-04-23 2003-11-07 Canon Inc 発光素子の駆動方法
JP4072445B2 (ja) 2003-02-14 2008-04-09 キヤノン株式会社 画像表示装置
JP3880540B2 (ja) 2003-05-16 2007-02-14 キヤノン株式会社 表示パネルの駆動制御装置
JP4533156B2 (ja) 2004-02-02 2010-09-01 キヤノン株式会社 調整回路及び方法
JP4785354B2 (ja) 2004-06-28 2011-10-05 キヤノン株式会社 画像表示装置、画像表示システム、電子装置
JP4174494B2 (ja) 2004-06-30 2008-10-29 キヤノン株式会社 駆動装置、画像表示装置及びテレビジョン装置
JP2006259663A (ja) 2004-06-30 2006-09-28 Canon Inc 画像処理方法、画像表示装置、映像受信表示装置および画像処理装置
JP2006047997A (ja) * 2004-06-30 2006-02-16 Canon Inc 変調回路、駆動回路および出力方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990028054A (ko) * 1997-09-30 1999-04-15 김영남 전계 방출 표시기의 캐소드 구동장치
JP2000029425A (ja) 1998-02-16 2000-01-28 Canon Inc 画像形成装置及び電子線装置及び変調回路及び画像形成装置の駆動方法
KR20000010310A (ko) * 1998-07-31 2000-02-15 윤종용 펄스폭변조 방식 계조전압 발생 장치
KR20020059490A (ko) * 2001-01-06 2002-07-13 엘지전자 주식회사 평판표시장치 및 그 구동방법

Also Published As

Publication number Publication date
US7468639B2 (en) 2008-12-23
US20060001500A1 (en) 2006-01-05
JP2006047997A (ja) 2006-02-16
KR20060048759A (ko) 2006-05-18

Similar Documents

Publication Publication Date Title
US7423661B2 (en) Image display apparatus
JP2003173159A (ja) 駆動回路及び表示装置及び駆動方法
US20170076666A1 (en) Display driving device, display apparatus and display driving method
US7106277B2 (en) Image display apparatus and method
JP2004341360A (ja) 表示パネルの駆動制御装置及び駆動制御方法
KR100765253B1 (ko) 변조 회로, 구동 회로 및 출력 방법
KR100586142B1 (ko) 매트릭스 패널의 구동 제어장치 및 구동 제어방법
US7724312B2 (en) Driving circuit of display element, image display apparatus, and television apparatus
JP2006330701A (ja) 走査回路、走査装置、画像表示装置およびテレビジョン装置
US8259140B2 (en) Method of controlling an image display apparatus
US7474168B2 (en) Modulation-signal generator circuit, image display apparatus and television apparatus
JP4535441B2 (ja) データ集積回路およびこれを用いる発光表示装置とその駆動方法
JP2003316312A (ja) 発光素子の駆動方法
JP4560445B2 (ja) 表示装置及び駆動方法
US20050264222A1 (en) Electron emission display (EED) with decreased signal distortion and method of driving EED
US20060066523A1 (en) Display device and display method
JP3931470B2 (ja) マトリクス型表示装置
JP2000148074A (ja) マトリクス型表示装置
JP2007025566A (ja) 画像表示装置
CN116940977A (zh) 驱动控制装置、驱动控制方法及信息处理系统
JP2002040982A (ja) マトリクス型表示装置
JP2007279435A (ja) 画像表示装置
JP2007101893A (ja) 駆動制御装置、画像表示装置及びテレビジョン装置
KR20060001371A (ko) 전자 방출 장치용 주사클럭 발생장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee