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CN104517577B - 液晶显示装置及其栅极驱动器 - Google Patents

液晶显示装置及其栅极驱动器 Download PDF

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CN104517577B CN201410850940.XA CN201410850940A CN104517577B CN 104517577 B CN104517577 B CN 104517577B CN 201410850940 A CN201410850940 A CN 201410850940A CN 104517577 B CN104517577 B CN 104517577B
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Abstract

本发明公开了一种液晶显示装置及其栅极驱动器。该栅极驱动器包括多个移位寄存电路，多个移位寄存电路以串联方式进行级联，每一移位寄存电路包括：第一上拉电路、第二上拉电路、第一下拉电路、第二下拉电路以及下拉控制电路，第一上拉电路和第二上拉电路串联连接在前一级的栅极驱动信号和栅极驱动信号输出端之间，第一下拉电路、第二下拉电路以及下拉控制电路与第一上拉电路和第二上拉电路并联连接，下拉控制电路耦接于前一级的栅极驱动信号、第一下拉电路、第二下拉电路、第一电平以及第二电平，下拉控制电路根据前一级的栅极驱动信号控制第一下拉电路和第二下拉电路。通过以上方式，本发明能够适用于CMOS制程，并且增加电路稳定性。

Description

液晶显示装置及其栅极驱动器
技术领域
本发明涉及液晶显示技术领域，特别是涉及一种液晶显示装置及其栅极驱动器。
背景技术
GOA(Gate Driver On Array)电路是利用现有的液晶显示器的Array制程将栅极扫描驱动电路制作在Array基板上，以实现逐行扫描的驱动方式。其具有降低生产成本和窄边框设计的优点，为多种显示器所使用。GOA电路要具有两项基本功能：第一是输入栅极驱动信号，驱动面板内的栅极线，打开显示区内的TFT(Thin Film Transistor，薄膜场效应晶体管)，由栅极线对像素进行充电；第二是移位寄存，当第n个栅极驱动信号输出完成后，可以通过时钟控制进行n+1个栅极驱动信号的输出，并依此传递下去。
GOA电路包括上拉电路(Pull-up circuit)、上拉控制电路(Pull-upcontrol circuit)、下拉电路(Pull-down circuit)、下拉控制电路(Pull-downcontrol circuit)以及负责电位抬升的上升电路(Boost circuit)。具体地，上拉电路主要负责将输入的时钟讯号(Clock)输出至薄膜晶体管的栅极，作为液晶显示器的驱动信号。上拉控制电路负责控制上拉电路的打开，一般是由上级GOA电路传递来的信号作用。下拉电路负责在输出扫描信号后，快速将扫描信号拉低为低电位，即薄膜晶体管的栅极的电位拉低为低电位；下拉保持电路则负责将扫描信号和上拉电路的信号(通常称为Q点)保持在关闭状态(即设定的负电位)，通常有两个下拉保持电路交替作用。上升电路则负责Q点电位的二次抬升，这样确保上拉电路的G(N)正常输出。
不同的GOA电路可以使用不同的制程。LTPS(Low TemperaturePoly-silicon，低温多晶硅)制程具有高电子迁移率和技术成熟的优点，目前被中小尺寸显示器广泛使用。CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)LTPS制程具有低功耗、电子迁移率高、噪声容限宽等优点,因此逐渐为面板厂商使用，如此需要开发与CMOS LTPS制程对应的GOA电路。
发明内容
本发明实施例提供了一种液晶显示装置及其栅极驱动器，以适用于CMOS制程，并且增加电路稳定性。
本发明提供一种栅极驱动器，其包括多个移位寄存电路，多个移位寄存电路以串联方式进行级联，每一移位寄存电路包括：第一上拉电路、第二上拉电路、第一下拉电路、第二下拉电路以及下拉控制电路，第一上拉电路和第二上拉电路串联连接在前一级的栅极驱动信号和栅极驱动信号输出端之间，第一下拉电路、第二下拉电路以及下拉控制电路与第一上拉电路和第二上拉电路并联连接，下拉控制电路耦接于前一级的栅极驱动信号、第一下拉电路、第二下拉电路、第一电平以及第二电平，下拉控制电路根据前一级的栅极驱动信号控制第一下拉电路和第二下拉电路。
其中，移位寄存电路还包括第一电容和第二电容；第一上拉电路包括第一晶体管，第一晶体管的栅极和源极与前一级的栅极驱动信号连接；第二上拉电路包括第二晶体管，第二晶体管的栅极与第一晶体管的漏极连接，源极与第一时钟信号连接，漏极与栅极驱动信号输出端连接；第一电容在第二晶体管的漏极和栅极之间；第一下拉电路包括第三晶体管，第三晶体管的源极与栅极驱动信号输出端连接，漏极与第一电平连接；第二下拉电路包括第四晶体管，第四晶体管的源极与第一晶体管的漏极连接，漏极与第一电平连接；第二电容的一端与第一电平连接，第二电容的另二端与第三晶体管的栅极和第四晶体管的栅极连接。
其中，下拉控制电路包括：第五晶体管，第五晶体管的栅极与前一级的栅极驱动信号连接，源极与第一电平连接，漏极与第三晶体管的栅极和第四晶体管的栅极连接；第六晶体管，第六晶体管的栅极与前一级的栅极驱动信号连接，源极与第一电平连接；第七晶体管，第七晶体管的栅极与第六晶体管的漏极连接，源极与第二电平连接，漏极与第五晶体管的漏极连接；第三电容，第三电容连接在第七晶体管的源极和栅极之间；第八晶体管，第八晶体管的栅极和漏极与第二电平连接，源极与第六晶体管的漏极连接。
其中，第一电平为高电平，第二电平为低电平。
其中，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管均为P型MOS管。
本发明还提供一种液晶显示装置，其包括液晶显示面板和栅极驱动器，栅极驱动器与液晶显示面板连接，用于为液晶显示面板提供扫描驱动信号，栅极驱动器包括多个移位寄存电路，多个移位寄存电路以串联方式进行级联，每一移位寄存电路包括：第一上拉电路、第二上拉电路、第一下拉电路、第二下拉电路以及下拉控制电路，第一上拉电路和第二上拉电路串联连接在前一级的栅极驱动信号和栅极驱动信号输出端之间，第一下拉电路、第二下拉电路以及下拉控制电路与第一上拉电路和第二上拉电路并联连接，下拉控制电路耦接于前一级的栅极驱动信号、第一下拉电路、第二下拉电路、第一电平以及第二电平，下拉控制电路根据前一级的栅极驱动信号控制第一下拉电路和第二下拉电路。
其中，移位寄存电路还包括第一电容和第二电容；第一上拉电路包括第一晶体管，第一晶体管的栅极和源极与前一级的栅极驱动信号连接；第二上拉电路包括第二晶体管，第二晶体管的栅极与第一晶体管的漏极连接，源极与第一时钟信号连接，漏极与栅极驱动信号输出端连接；第一电容在第二晶体管的漏极和栅极之间；第一下拉电路包括第三晶体管，第三晶体管的源极与栅极驱动信号输出端连接，漏极与第一电平连接；第二下拉电路包括第四晶体管，第四晶体管的源极与第一晶体管的漏极连接，漏极与第一电平连接；第二电容的一端与第一电平连接，第二电容的另二端与第三晶体管的栅极和第四晶体管的栅极连接。
其中，下拉控制电路包括：第五晶体管，第五晶体管的栅极与前一级的栅极驱动信号连接，源极与第一电平连接，漏极与第三晶体管的栅极和第四晶体管的栅极连接；第六晶体管，第六晶体管的栅极与前一级的栅极驱动信号连接，源极与第一电平连接；第七晶体管，第七晶体管的栅极与第六晶体管的漏极连接，源极与第二电平连接，漏极与第五晶体管的漏极连接；第三电容，第三电容连接在第七晶体管的源极和栅极之间；第八晶体管，第八晶体管的栅极与和漏极与第二电平连接，源极与第六晶体管的漏极连接。
其中，第一电平为高电平，第二电平为低电平。
其中，第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管均为P型MOS管。
通过上述方案，本发明的有益效果是：本发明的下拉控制电路耦接于前一级的栅极驱动信号、第一下拉电路、第二下拉电路、第一电平以及第二电平，下拉控制电路根据前一级的栅极驱动信号控制第一下拉电路和第二下拉电路，适用于CMOS制程，并且增加电路稳定性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1是本发明一实施例的栅极驱动器的结构示意图；
图2是图1所示的移位寄存电路的电路图；
图3是图1所示的栅极驱动器的模拟时序图；
图4是本发明一实施例的液晶显示装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1所示，图1是本发明一实施例的栅极驱动器的结构示意图。如图1所示，本实施例所揭示的栅极驱动器10包括多个移位寄存电路11，多个移位寄存电路11以串联方式进行级联。
如图2所示，移位寄存电路11包括第一上拉电路111、第二上拉电路112、第一下拉电路113、第二下拉电路114、下拉控制电路115、第一电容C1、第二电容C2以及第三电容C3。其中，第一上拉电路111和第二上拉电路112串联连接在前一级的栅极驱动信号G(n-1)和栅极驱动信号输出端G(n)之间，第一下拉电路113、第二下拉电路114以及下拉控制电路115与第一上拉电路111和第二上拉电路112并联连接，下拉控制电路115耦接于前一级的栅极驱动信号G(n-1)、第一下拉电路113、第二下拉电路114、第一电平Vgh以及第二电平Vgl，下拉控制电路115根据前一级的栅极驱动信号G(n-1)控制第一下拉电路113和第二下拉电路114。
其中，第一上拉电路111包括第一晶体管T1，第一晶体管T1的栅极和源极与前一级的栅极驱动信号G(n-1)连接；第二上拉电路112包括第二晶体管T2，第二晶体管T2的栅极与第一晶体管T1的漏极连接，第二晶体管T2的源极与第一时钟信号CK连接，第二晶体管T2的漏极与栅极驱动信号输出端G(n)连接，第一电容C1连接在第二晶体管T2的栅极和漏极之间；第一下拉电路113包括第三晶体管T3，第三晶体管T3的源极和栅极驱动信号输出端G(n)连接，第三晶体管T3的漏极与第一电平Vgh连接；第二下拉电路114包括第四晶体管T4，第四晶体管T4的源极与第一晶体管T1的漏极连接，第四晶体管T4的漏极与第一电平Vgh连接；第二电容C2的一端与第一电平Vgh连接，第二电容C2的另一端与第三晶体管T3的栅极和第四晶体管T4的栅极连接；下拉控制电路115耦接于前一级的栅极驱动信号G(n-1)、第三晶体管T3的栅极、第四晶体管T4的栅极、第一电平Vgh以及第二电平Vgl，下拉控制电路115根据前一级的栅极驱动信号G(n-1)控制第三晶体管T3和第四晶体管T4工作，即控制第三晶体管T3和第四晶体管T4导通或断开。
其中，下拉控制电路115包括：第五晶体管T5、第六晶体管T6、第七晶体管T7以及第八晶体管T8。第五晶体管T5的栅极与前一级的栅极驱动信号G(n-1)连接，第五晶体管T5的源极与第一电平Vgh连接，第五晶体管T5的漏极与第三晶体管T3的栅极和第四晶体管T4的栅极连接；第六晶体管T6的栅极与前一级的栅极驱动信号G(n-1)连接，第六晶体管T6的源极与第一电平Vgh连接；第七晶体管T7的栅极与第六晶体管T6的漏极连接，第七晶体管T7的源极与第二电平Vgl连接，第七晶体管T7的漏极与第五晶体管T5的漏极连接，第三电容C3连接在第七晶体管T7的源极和栅极之间；第八晶体管T8的栅极和漏极与第二电平Vgl连接，第八晶体管T8的源极与第六晶体管T6的漏极连接。
在本实施例中，第一电平Vgh优选为高电平，第二电平Vgl优选为低电平。第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7以及第八晶体管T8均为P型MOS管，在其他实施例中，本领域的技术人员还可以将上述晶体管设置为其他场效应管，例如N型MOS管。
以下结合图3所示的时序图详细描述栅极驱动器10的工作原理。
在第一时刻t1，前一级的栅极驱动信号G(n-1)为低电平，第一晶体管T1导通，第一时钟信号CK为高电平，第二晶体管T2的栅极为低电平，第二晶体管T2导通；第五晶体管T5和第六晶体管T6均导通，第七晶体管T7的栅极和第八晶体管T8的源极均为高电平，则第七晶体管T7断开，第八晶体管T8导通；第三晶体管T3的栅极和第四晶体管T4的栅极均为高电平，则第三晶体管T3和第四晶体管T4均断开；因此，栅极驱动信号输出端G(n)输出的信号与第一时钟信号CK相同，即栅极驱动信号输出端G(n)输出的信号为高电平。
在第二时刻t2，前一级的栅极驱动信号G(n-1)由低电平变为高电平，第一晶体管T1断开，第一时钟信号CK由高电平变为低电平，第二晶体管T2导通；第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均断开，第三晶体管T3和第四晶体管T4均断开；因此，栅极驱动信号输出端G(n)输出的信号与第一时钟信号CK相同，即栅极驱动信号输出端G(n)输出的信号由高电平变为低电平。
在第三时刻t3，前一级的栅极驱动信号G(n-1)为高电平，第一晶体管T1断开，第一时钟信号CK为低电平，第二晶体管T2导通；第五晶体管T5、第六晶体管T6、第七晶体管T7和第八晶体管T8均断开，第三晶体管T3和第四晶体管T4均断开；因此，栅极驱动信号输出端G(n)输出的信号与第一时钟信号CK相同，即栅极驱动信号输出端G(n)输出的信号为低电平。
在第四时刻t4，前一级的栅极驱动信号G(n-1)为高电平，第一晶体管T1断开，第一时钟信号CK由低电平变高电平，第二晶体管T2导通；第五晶体管T5和第六晶体管T6断开，第八晶体管T8导通，第七晶体管T7导通，第三晶体管T3的栅极和第四晶体管T4的栅极均为低电平，则第三晶体管T3和第四晶体管T4导通，则栅极驱动信号输出端G(n)输出的信号持续为高电平。
本实施例通过下拉控制电路115耦接于前一级的栅极驱动信号G(n-1)、第三晶体管T3的栅极、第四晶体管T4的栅极、第一电平Vgh以及第二电平Vgl，下拉控制电路115根据前一级的栅极驱动信号G(n-1)控制第三晶体管T3和第四晶体管T4，适用于CMOS制程，并且增加电路稳定性，减少时钟信号数目。
本发明还提供一种液晶显示装置，如图4所示，本实施例所揭示液晶显示装置20包括液晶显示面板21和栅极驱动器22，栅极驱动器22与液晶显示面板21连接，并且栅极驱动器22用于为液晶显示面板21提供扫描驱动信号，该栅极驱动器22为上述实施例所揭示的栅极驱动器10，在此不再赘述。
综上所述，本发明的下拉控制电路耦接于前一级的栅极驱动信号、第三晶体管的栅极、第四晶体管的栅极、第一电平以及第二电平，下拉控制电路根据前一级的栅极驱动信号控制第三晶体管和第四晶体管，适用于CMOS制程，并且增加电路稳定性。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (10)

1.一种栅极驱动器，其特征在于，所述栅极驱动器包括多个移位寄存电路，所述多个移位寄存电路以串联方式进行级联，每一所述移位寄存电路包括：第一上拉电路、第二上拉电路、第一下拉电路、第二下拉电路以及下拉控制电路，所述第一上拉电路和所述第二上拉电路串联连接在前一级的栅极驱动信号和栅极驱动信号输出端之间，所述第一下拉电路、第二下拉电路以及下拉控制电路与所述第一上拉电路和所述第二上拉电路并联连接，所述下拉控制电路耦接于所述前一级的栅极驱动信号、所述第一下拉电路、所述第二下拉电路、第一电平以及第二电平，所述下拉控制电路根据所述前一级的栅极驱动信号控制所述第一下拉电路和所述第二下拉电路。
2.根据权利要求1所述的栅极驱动器，其特征在于，所述移位寄存电路还包括第一电容和第二电容；
所述第一上拉电路包括第一晶体管，所述第一晶体管的栅极和源极与前一级的栅极驱动信号连接；
所述第二上拉电路包括第二晶体管，所述第二晶体管的栅极与所述第一晶体管的漏极连接，源极与第一时钟信号连接，漏极与栅极驱动信号输出端连接；
所述第一电容在所述第二晶体管的漏极和栅极之间；
所述第一下拉电路包括第三晶体管，所述第三晶体管的源极与所述栅极驱动信号输出端连接，漏极与所述第一电平连接；
所述第二下拉电路包括第四晶体管，所述第四晶体管的源极与所述第一晶体管的漏极连接，漏极与所述第一电平连接；
所述第二电容的一端与所述第一电平连接，所述第二电容的另二端与所述第三晶体管的栅极和所述第四晶体管的栅极连接。
3.根据权利要求2所述的栅极驱动器，其特征在于，所述下拉控制电路包括：
第五晶体管，所述第五晶体管的栅极与所述前一级的栅极驱动信号连接，源极与所述第一电平连接，漏极与所述第三晶体管的栅极和所述第四晶体管的栅极连接；
第六晶体管，所述第六晶体管的栅极与所述前一级的栅极驱动信号连接，源极与所述第一电平连接；
第七晶体管，所述第七晶体管的栅极与所述第六晶体管的漏极连接，源极与所述第二电平连接，漏极与所述第五晶体管的漏极连接；
第三电容，所述第三电容连接在所述第七晶体管的源极和栅极之间；
第八晶体管，所述第八晶体管的栅极和漏极与所述第二电平连接，源极与所述第六晶体管的漏极连接。
4.根据权利要求3所述的栅极驱动器，其特征在于，所述第一电平为高电平，所述第二电平为低电平。
5.根据权利要求4所述的栅极驱动器，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管均为P型MOS管。
6.一种液晶显示装置，其特征在于，所述液晶显示装置包括液晶显示面板和栅极驱动器，所述栅极驱动器与所述液晶显示面板连接，用于为所述液晶显示面板提供扫描驱动信号，所述栅极驱动器包括多个移位寄存电路，所述多个移位寄存电路以串联方式进行级联，每一所述移位寄存电路包括：第一上拉电路、第二上拉电路、第一下拉电路、第二下拉电路以及下拉控制电路，所述第一上拉电路和所述第二上拉电路串联连接在前一级的栅极驱动信号和栅极驱动信号输出端之间，所述第一下拉电路、第二下拉电路以及下拉控制电路与所述第一上拉电路和所述第二上拉电路并联连接，所述下拉控制电路耦接于所述前一级的栅极驱动信号、所述第一下拉电路、所述第二下拉电路、第一电平以及第二电平，所述下拉控制电路根据所述前一级的栅极驱动信号控制所述第一下拉电路和所述第二下拉电路。
7.根据权利要求6所述的液晶显示装置，其特征在于，所述移位寄存电路还包括第一电容和第二电容；
所述第一上拉电路包括第一晶体管，所述第一晶体管的栅极和源极与前一级的栅极驱动信号连接；
所述第二上拉电路包括第二晶体管，所述第二晶体管的栅极与所述第一晶体管的漏极连接，源极与第一时钟信号连接，漏极与栅极驱动信号输出端连接；
所述第一电容在所述第二晶体管的漏极和栅极之间；
所述第一下拉电路包括第三晶体管，所述第三晶体管的源极与所述栅极驱动信号输出端连接，漏极与所述第一电平连接；
所述第二下拉电路包括第四晶体管，所述第四晶体管的源极与所述第一晶体管的漏极连接，漏极与所述第一电平连接；
所述第二电容的一端与所述第一电平连接，所述第二电容的另二端与所述第三晶体管的栅极和所述第四晶体管的栅极连接。
8.根据权利要求7所述的液晶显示装置，其特征在于，所述下拉控制电路包括：
第五晶体管，所述第五晶体管的栅极与所述前一级的栅极驱动信号连接，源极与所述第一电平连接，漏极与所述第三晶体管的栅极和所述第四晶体管的栅极连接；
第六晶体管，所述第六晶体管的栅极与所述前一级的栅极驱动信号连接，源极与所述第一电平连接；
第七晶体管，所述第七晶体管的栅极与所述第六晶体管的漏极连接，源极与所述第二电平连接，漏极与所述第五晶体管的漏极连接；
第三电容，所述第三电容连接在所述第七晶体管的源极和栅极之间；
第八晶体管，所述第八晶体管的栅极和漏极与所述第二电平连接，源极与所述第六晶体管的漏极连接。
9.根据权利要求8所述的液晶显示装置，其特征在于，所述第一电平为高电平，所述第二电平为低电平。
10.根据权利要求9所述的液晶显示装置，其特征在于，所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管以及第八晶体管均为P型MOS管。
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