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CN105741802B - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 Download PDF

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CN105741802B CN201610184185.5A CN201610184185A CN105741802B CN 105741802 B CN105741802 B CN 105741802B CN 201610184185 A CN201610184185 A CN 201610184185A CN 105741802 B CN105741802 B CN 105741802B
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Abstract

本发明提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够对GOA电路每一级输出端信号的脉宽进行调节。该移位寄存器单元包括输入模块、第一上拉控制模块、第二上拉控制模块、下拉控制模块、上拉模块、下拉模块以及储能模块。输入模块将信号输入端的信号输出至第一节点，储能模块对第一节点的电压进行存储，或将存储电压提供至第一节点。第一上拉控制模块在第一节点、第一时钟信号端和第二时钟信号端的控制下，将第一电压端的电压输出至上拉控制节点；第二上拉控制模块在第一节点的控制下，将第二电压端的电压输出至上拉控制节点；下拉控制模块在第二时钟信号端的控制下将第一节点的电压输出至下拉控制节点。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。
背景技术
TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)以及OLED(Active Matrix Driving OLED，有源矩阵驱动有机发光二极管)显示装置因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。
上述显示装置通常设置有GOA(Gate Driver on Array，阵列基板行驱动)电路，该GOA电路每一级输出端与一行栅线相连接，用于向该栅线输出栅极扫描信号，以实现对栅线的逐行扫描。然而，现有技术中GOA电路输出端信号的脉宽为固定值，从而使得用户无法根据需要对上述信号的脉宽进行调节。
发明内容
本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，能够对GOA电路每一级输出端信号的脉宽进行调节。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例的一方面，提供一种移位寄存器单元，包括包括输入模块、第一上拉控制模块、第二上拉控制模块、下拉控制模块、上拉模块、下拉模块以及储能模块。
其中，所述输入模块分别连接所述第一时钟信号端、信号输入端以及第一节点，用于在所述第一时钟信号端的控制下将所述信号输入端的电压输出至所述第一节点。所述第一上拉控制模块分别连接第一电压端、第一时钟信号端、第二时钟信号端、所述第一节点以及上拉控制节点，用于在所述第一时钟信号端、所述第二时钟信号端以及所述第一节点的控制下将所述第一电压端的电压输出至所述上拉控制节点。所述第二上拉控制模块分别连接第二电压端、所述上拉控制节点以及所述第一节点，用于在所述第一节点的控制下将所述第二电压端的电压输出至所述上拉控制节点。所述下拉控制模块分别连接所述第二时钟信号端、所述第一节点以及下拉控制节点，用于在所述第二时钟信号端的控制下将所述第一节点的电压输出至所述下拉控制节点。所述上拉模块分别连接所述上拉控制节点、所述第二电压端以及信号输出端，用于在所述上拉控制节点的控制下将所述第二电压端的电压输出至所述信号输出端。所述下拉模块分别连接所述下拉控制节点、所述第一电压端以及所述信号输出端，用于在所述下拉控制节点的控制下将所述第一电压端的电压输出至所述信号输出端。所述储能模块连接于所述第一节点与所述信号输出端之间，用于将所述第一节点的电压进行存储，或者对所述第一节点进行充电。
进一步的，所述第一上拉控制模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第一电容。其中，所述第一晶体管的栅极连接所述第一时钟信号端，第一极连接所述第一电压端，第二极与所述第二晶体管的栅极连接。所述第二晶体管第一极连接所述第一电压端，第二极连接所述第三晶体管的第一极。所述第三晶体管的栅极连接所述第二时钟信号端，第二极连接所述上拉控制节点。所述第四晶体管的栅极连接所述第一节点，第一极连接所述第二晶体管的栅极，第二极连接所述第一时钟信号端。所述第一电容的一端连接所述第二晶体管的栅极，另一端与所述第三晶体管的栅极相连接。
进一步的，所述输入模块包括第五晶体管，所述第五晶体管的栅极连接所述第一时钟信号端，第一极连接所述信号输入端，第二极连接所述第一节点。
进一步的，所述第二上拉控制模块包括第六晶体管，所述第六晶体管的栅极连接所述第一节点，第一极连接所述第二电压端，第二极连接所述上拉控制节点。
进一步的，所述下拉控制模块包括第七晶体管；所述第七晶体管的栅极连接所述第二时钟信号端，第一极连接所述第一节点，第二极连接所述下拉控制节点。
进一步的，所述上拉模块包括第八晶体管和第三电容。其中，所述第八晶体管的栅极连接所述上拉控制节点，第一极连接所述第二电压端，第二极连接所述信号输出端。所述第三电容的一端连接所述第二电压端，另一端与所述第八晶体管的栅极相连接。
进一步的，所述下拉模块包括第九晶体管和第四电容。其中，所述第九晶体管的栅极连接所述下拉控制节点，第一极连接所述第一电压端，第二极连接所述信号输出端；第四电容的一端与所述第九晶体管的栅极相连接，另一端连接所述第九晶体管的第二极。
进一步的，所述储能模块包括第二电容，所述第二电容的一端连接所述第一节点，另一端与所述信号输出端连接。
本发明的另一方提供一种栅极驱动电路，该栅极驱动电路包括包括至少两级级联的上述任意一种移位寄存器单元，其中，第一级移位寄存器单元的信号输入端与起始信号端相连接，除了所述第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的信号输入端相连接。
本发明的又一方面提供一种显示装置，包括上述的栅极驱动电路。
本发明的再一方面提供一种上述移位寄存器单元的驱动方法，在一图像帧内，所述方法包括：
第一阶段具体执行如下操作：在所述第一时钟信号端的控制下，输入模块将信号输入端的电压输出至第一节点；同时所述储能模块将所述第一节点的电压进行存储；第一上拉控制模块将第一电压端的电压进行存储；在所述第一节点的控制下，第二上拉控制模块将第二电压端的电压输出至所述上拉控制节点；其中，第一上拉控制模块、上拉模块、下拉控制模块、下拉模块以及信号输出端无信号输出；
第二阶段具体执行如下操作：在所述第二时钟信号端的控制下，所述下拉控制模块将所述储能模块在所述第一阶段存储的电压输出至下拉控制节点，并在所述下拉控制节点的控制下，所述下拉模块将所述第一电压端的电压输出至信号输出端，同时将所述下拉控制节点的电压进行存储；其中，所述输入模块、所述第一上拉控制模块、所述第二上拉控制模块、所述上拉模块无信号输出；
第三阶段具体执行如下操作：在所述第一时钟信号端的控制下，所述输入模块将所述信号输入端的电压输出至所述第一节点，所述储能模块将所述第一节点的电压进行存储；所述第一上拉控制模块将所述第一时钟信号端的电压进行存储；所述下拉模块通过在所述第二阶段存储的电压的保持开启状态，并将所述第二电压端的电压输出至所述信号输出端；其中，所述第一上拉控制模块、第二上拉控制模块、所述上拉模块、所述下拉控制模块无信号输出；
第四阶段具体执行如下操作：所述第一上拉控制模块在所述第一时钟信号端、所述第二时钟信号端以及所述第一节点的控制下，通过在所述第三阶段存储的电压将所述第一电压端的电压输出至所述上拉控制节点，使得所述上拉模块将第二端电压的电压输出至所述信号输出端，并将所述上拉控制节点的电压进行存储；所述储能模块将所述第三阶段存储的电压输出至所述第一节点；所述下拉控制模块将所述第一节点的电压输出至所述下拉控制节点，并将所述下拉控制节点的电压进行存储；其中，所述输入模块、所述第二上拉控制模块、所述下拉模块无信号输出；
依次重复第三阶段和第四阶段的信号输入端、第一时钟信号端以及第二时钟信号端的控制信号，使得信号输出端保持输出第二电压端的电压；
第五阶段具体执行如下操作：在所述第一时钟信号端的控制下，所述输入模块将所述信号输入端的电压输出至所述第一节点；同时所述储能模块将所述第一节点的电压进行存储；所述第一上拉控制模块将所述第一时钟信号端的电压进行存储；在所述第一节点的控制下，所述第二上拉控制模块将第二电压端的电压输出至所述上拉控制节点；在线上电容的作用下，所述信号输出端保持输出第二电压端的电压；其中，所述第一上拉控制模块、所述上拉模块、所述下拉模块无信号输出；
第六阶段具体执行如下操作：在所述第二时钟信号端的控制下，所述下拉控制模块将所述储能模块在所述第一阶段存储的电压输出至下拉控制节点，并在所述下拉控制节点的控制下，所述下拉模块将所述第一电压端的电压输出至信号输出端，同时将所述下拉控制节点的电压进行存储；其中，所述输入模块、所述第一上拉控制模块、所述第二上拉控制模块、所述上拉模块无信号输出；
在下一图像帧之前重复第五阶段和第六阶段的信号输入端、第一时钟信号端以及第二时钟信号端的控制信号，使得信号输出端保持输出第一电压端的电压。
本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，其中，所述移位寄存器单元包括第一上拉控制模块、输入模块、第二上拉控制模块、下拉控制模块、上拉模块、下拉模块以及储能模块。具体的，第一上拉控制模块分别连接第一电压端、第一时钟信号端、第二时钟信号端以及上拉控制节点，用于在第一时钟信号端和第二时钟信号端控制下将第一电压端的电压输出至上拉控制节点。输入模块分别连接第一时钟信号端、信号输入端以及第一节点，用于在第一时钟信号端的控制下将信号输入端的电压输出至第一节点。第二上拉控制模块分别连接第二电压端、上拉控制节点以及第一节点，用于在第一节点的控制下将第二电压端的电压输出至上拉控制节点。下拉控制模块分别连接第二时钟信号端、第一节点以及下拉控制节点，用于在第二时钟信号端的控制下将第一节点的电压输出至下拉控制节点。上拉模块分别连接上拉控制节点、第二电压端以及信号输出端，用于在上拉控制节点的控制下将第二电压端的电压输出至信号输出端。下拉模块分别连接下拉控制节点、第一电压端以及信号输出端，用于在下拉控制节点的控制下将第一电压端的电压输出至信号输出端。储能模块连接于第一节点与信号输出端之间，用于将第一节点的电压进行存储，或者对第一节点进行充电。
这样一来，输入模块可以将信号输入端的信号输出至第一节点，且储能模块能够对第一节点的电压进行存储，或者将存储电压提供至第一节点。在此情况下，第一上拉控制模块能够在第一节点、第一时钟信号端和第二时钟信号端的控制下，将第一电压端的电压输出至上拉控制节点；第二上拉控制模块能够在第一节点的控制下，将第二电压端的电压输出至上拉控制节点；下拉控制模块能够在第二时钟信号端的控制下将第一节点的电压输出至下拉控制节点。基于此，上拉控制节点能够控制上拉模块将第二电压端输出至信号输出端，而下拉控制节点能够控制下拉模块将第一电压端输出至信号输出端，而第一电压端和第二电压端的电压又能够决定信号输出端输出信号的脉宽。
综上所述，输入模块和储能模块能够决定第一节点的电位，而与第一节点相连接的第一上拉控制模块和第二上拉控制模块能够控制上拉控制节点的电位，与第一节点相连接的下拉模块能够控制下拉控制节点的电位，上拉控制节点和下拉控制节点又能够控制脉宽。这样一来，在输入模块、第一上拉控制模块、第二上拉控制模块、下拉控制模块、上拉模块、下拉模块、储能模块的共同作用下，可以对信号输出端输出信号的脉宽进行调整，以使得信号输出端输出信号的脉宽与信号输入端的输入信号的脉宽相匹配。从而可以通过对信号输入端信号的脉宽进行调节，以达到对每一级移位寄存器单元信号输出端信号脉宽进行调节的目的。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种移位寄存器单元的结构示意图；
图2为图1所示的移位寄存器单元的具体结构示意图；
图3为图1或图2所示的移位寄存器单元的控制信号时序图；
图4为本发明实施例提供的一种栅极驱动电路的结构示意图。
附图标记：
101-输入模块；102-第一上拉控制模块；103-第二上拉控制模块；104-下拉控制模块；105-上拉模块；106-下拉模块；107-储能模块；M1-第一晶体管；M2-第二晶体管；M3-第三晶体管；M4-第四晶体管；M5-第五晶体管；M6-第六晶体管；M7-第七晶体管；M8-第八晶体管；M9-第九晶体管；PU-上拉控制节点；PD-下拉控制节点；NET1-第一节点；CLK1-第一时钟信号端；CLK2-第二时钟信号端；IN-信号输入端；OUTPUT-信号输出端；VGL-第一电压端；VGH-第二电压端；T1-第一时刻。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种移位寄存器单元，包括如图1所示的，输入模块101、第一上拉控制模块102、第二上拉控制模块103、下拉控制模块104、上拉模块105、下拉模块106以及储能模块107。
具体的，输入模块101分别连接第一时钟信号端CLK1、信号输入端IN以及第一节点NET1，用于在第一时钟信号端CLK1的控制下将信号输入端IN的电压输出至第一节点NET1。
第一上拉控制模块102分别连接第一电压端VGL、第一时钟信号端CLK1、第二时钟信号端CLK2、第一节点NET1以及上拉控制节点PU，用于在第一时钟信号端CLK1、第二时钟信号端CLK2以及第一节点NET1的控制下将第一电压端VGL的电压输出至上拉控制节点PU。
第二上拉控制模块103分别连接第二电压端VGH、上拉控制节点PU以及第一节点NET1，用于在第一节点NET1的控制下将第二电压端VGH的电压输出至上拉控制节点PU。
下拉控制模块104分别连接第二时钟信号端CLK2、第一节点NET1以及下拉控制节点PD，用于在第二时钟信号端CLK2的控制下将第一节点NET1的电压输出至下拉控制节点PD。
上拉模块105分别连接上拉控制节点PU、第二电压端VGH以及信号输出端OUTPUT，用于在上拉控制节点PU的控制下将第二电压端VGH的电压输出至信号输出端OUTPUT。
下拉模块106分别连接下拉控制节点PD、第一电压端VGL以及信号输出端OUTPUT，用于在下拉控制节点PD的控制下将第一电压端VGL的电压输出至信号输出端OUTPUT。
储能模块107连接于第一节点NET1与信号输出端OUTPUT之间，用于将第一节点NET1的电压进行存储，或者对第一节点NET1进行充电。
以上可以看出，输入模块101可以将信号输入端IN的信号输出至第一节点NET1，且储能模块107能够对第一节点NET1的电压进行存储，或者将存储电压提供至第一节点NET1。在此情况下，第一上拉控制模块102能够在第一节点NET1、第一时钟信号端CLK1和第二时钟信号端CLK2的控制下，将第一电压端VGL的电压输出至上拉控制节点PU；第二上拉控制模块103能够在第一节点NET的控制下，将第二电压端VGH的电压输出至上拉控制节点PU；下拉控制模块104能够在第二时钟信号端CLK2的控制下将第一节点NET1的电压输出至下拉控制节点PD。基于此，上拉控制节点PU能够控制上拉模块105将第二电压端VGH输出至信号输出端OUTPUT，而下拉控制节点PD能够控制下拉模块106将第一电压端VGL输出至信号输出端OUTPUT，而第一电压端VGL和第二电压端VGH的电压又能够决定信号输出端OUTPUT输出信号的脉宽。
综上所述，输入模块101和储能模块107能够决定第一节点NET1的电位，而与第一节点NET1相连接的第一上拉控制模块102和第二上拉控制模块103能够控制上拉控制节点PU的电位，与第一节点NET1相连接的下拉模块106能够控制下拉控制节点PD的电位，上拉控制节点PU和下拉控制节点PD又能够控制OUTPUT的脉宽。这样一来，在输入模块101、第一上拉控制模块102、第二上拉控制模块103、下拉控制模块105、上拉模块105、下拉模块106、储能模块107的共同作用下，可以对信号输出端OUTPUT输出信号的脉宽进行调整，以使得信号输出端OUTPUT输出信号的脉宽与信号输入端IN的输入信号的脉宽相匹配。从而可以通过对信号输入端IN信号的脉宽进行调节，以达到对每一级移位寄存器单元信号输出端OUTPUT信号脉宽进行调节的目的。
此处需要说明的是，本发明对于通过调整信号输入端IN信号的脉宽，以达到对每一级移位寄存器单元信号输出端OUTPUT信号脉宽进行调节的具体应用不做限定。
例如，当上述移位寄存器单元构成的GOA电路应用至OLED显示装置时，由上述移位寄存器单元级联构成的栅极驱动电路对显示器的栅线进行逐行扫描时，能够通过对该栅极驱动电路的信号输入端IN输出信号脉冲宽度调整，以实现对发光二极管的有效发光亮度进行逐行控制，从而达到对整屏亮度进行调节的目的。
又例如，当上述移位寄存器单元构成的GOA电路应用至TFT-LCD时，如果TFT-LCD显示面板的尺寸较大，可以通过增加信号输入端IN信号的脉宽，以使得每一级移位寄存器单元信号输出端OUTPUT信号的脉宽也相应增加，从而可以避免距离该GOA电路较远的像素单元由于信号输出端OUTPUT信号的脉宽较窄而出现充电不足的现象。
如图2所示，以下通过具体的实施例对上述移位寄存器单元中的各个子模块的具体结构进行详细的举例说明。
上述第一上拉控制模块102包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4以及第一电容C1。
其中，第一晶体管M1的栅极连接第一时钟信号端CLK1，第一极连接第一电压端VGL，第二极与第二晶体管M2的栅极连接。
第二晶体管M2第一极连接第一电压端VGL，第二极连接第三晶体管M3的第一极。
第三晶体管M3的栅极连接第二时钟信号端CLK2，第二极连接上拉控制节点PU。
第四晶体管M4栅极连接第一节点NET1，第一极连接第二晶体管M2的栅极，第二极连接第一时钟信号端CLK1。
第一电容C1的一端连接第二晶体管M2的栅极，另一端与第三晶体管M3的栅极相连接。
上述输入模块101包括第五晶体管M5，该第五晶体管M5的栅极连接第一时钟信号端CLK1，第一极连接信号输入端IN，第二极连接第一节点NET1。
上述第二上拉控制模块103包括第六晶体管M6，该第六晶体管M6的栅极连接第一节点NET1，第一极连接第二电压端VGH，第二极连接上拉控制节点PU。
上述下拉控制模块104包括第七晶体管M7，该第七晶体管M7的栅极连接第二时钟信号端CLK2，第一极连接第一节点NET，第二极连接下拉控制节点PD。
上述上拉模块105包括第八晶体管M8和第三电容C3。
其中，第八晶体管M8的栅极连接上拉控制节点PU，第一极连接第二电压端VGH，第二极连接信号输出端OUTPUT。
第三电容C3的一端连接第二电压端VGH，另一端与第八晶体管M8的栅极相连接。
上述下拉模块106包括第九晶体管M9和第四电容C4。
其中，第九晶体管M9的栅极连接下拉控制节点PD，第一极连接第一电压端VGL，第二极连接信号输出端OUTPUT。
第四电容C4的一端与第九晶体管M9的栅极相连接，另一端连接第九晶体管的第二极。
上述储能模块107包括第二电容C2，该第二电容C2的一端连接第一节点NET1，另一端与信号输出端OUTPUT连接。
以下结合图3对如图2所示的移位寄存器单元中各个晶体管的通断状态进行详细的说明。需要说明的是，本发明实施例中，是以第一电压端VGL输入低电平或接地，第二电压端VGH输入高电平为例进行的说明，本发明实施例中晶体管的通、断过程均是以所有晶体管为P型晶体管为例进行的说明。
一图像帧的第一阶段S1，IN＝0，CK1＝0，CK2＝1；其中“0”表示低电平，“1”表示高电平。
第一时钟信号端CLK1输入低电平，第一晶体管M1和第五晶体管M5导通。信号输入端IN的电压通过第五晶体管M5输出至第一节点NET1，并将该第一节点NET1的电压存储至第二电容C2。
在第一节点NET1的控制下，第四晶体管M4导通，并将第一节点NET1的电压存储至第一电容C1。此外，第一电压端VGL的电压通过第一晶体管M1输出至第二晶体管M2的栅极，将第二晶体管M2导通，并通过第一电容C1将第一电压端VGL的电压进行存储。
第二时钟信号端CLK2输入高电平，第三晶体管M3和第七晶体管M7均处于截止状态；由于第三晶体管M3截止，因此第三晶体管M3向上拉控制节点PU无信号输入。
在上述第一节点NET1的低电平控制下，第六晶体管M6导通，第二电压端VGH的电压通过第六晶体管M6输出至上拉控制节点PU，并在上拉控制节点PU的控制下，第八晶体管M8处于截止状态，从而使得第八晶体管M8向信号输出端OUTPUT无信号输出。
在此基础上，由于第七晶体管M7截止，第九晶体管M9的栅极无信号输入处于截止状态，使得该第九晶体管M9向信号输出端OUTPUT无信号输出。
综上所述，信号输出端OUTPUT在本阶段无信号输出。
一图像帧的第二阶段S2，IN＝0，CK1＝1，CK2＝0。
需要说明的是，第一时钟信号端CLK1由上一阶段的低电平转为高电平，第二时钟信号端CLK2由上一阶段的高电平转为低电平，在上述转换的过程中会存在第一时钟信号端CLK1和第二时钟信号端CLK2同时输出高电平的时刻，即如图3所示的第一时刻T1。在此情况下，第二电容C2将上一阶段存储的低电平输出至第一节点NET1，在该第一节点NET1的控制下，第六晶体管M6和第四晶体管M4开启。第二电压端VGH的电压通过第六晶体管M6输出至上拉控制节点PU，并将该上拉控制节点PU的电压存储至第三电容C3。此外，第一时钟信号端CLK1的高电平通过第四晶体管M4存储至第一电容C1，同时将该高电平输入至第二晶体管M2的栅极，第二晶体管M2截止。
接下来，第二时钟信号CLK2输出低电平，第一时钟信号端CLK1仍然输出高电平，第一晶体管M1和第五晶体管M5截止。第一电容C1将上述第一时刻T1存储的高电平输出至第二晶体管M2的栅极，第二晶体管M2截止。由于第五晶体管M5截止，第一节点NET1无信号输入。
第二时钟信号端CLK2输出低电平，第三晶体管M3和第七晶体管M7开启。由于第二晶体管M2截止，因此通过第三晶体管M3向上拉控制节点PU无信号输出。
此外，第二电容C2将上一阶段存储的低电平输出至第一节点NET1，在第一节点NET1的低电平控制下，第四晶体管M4和第六晶体管M6开启。第一时钟信号端CLK输出的高电平通过第四晶体管M4存储至第一电容C1中。此外，第二电压端VGH通过第六晶体管M6输出至第八晶体管M8的栅极，同时第三电容C3将上述第一时刻T1存储的高电平也输出至第八晶体管M8的栅极，第八晶体管M8保持关闭，且向信号输出端OUTPUT无信号输出。
由于第七晶体管M7开启，第二电容C2将上一阶段存储的低电平输出通过第七晶体管M7存储至第四电容C4，同时输出至第九晶体管M9的栅极，第九晶体管M9开启，第一电压端VGL通过第九晶体管M9输出至信号输出端OUTPUT。
综上所述，信号输出端OUTPUT在本阶段输出低电平。
此处需要说明的是，在上述第二阶段S2中，第二电容C2将上一阶段存储的低电平通过下拉控制节点PD存储至第四电容C4，因此为了保证下拉控制节点PD的电位尽可能的接近第二电容C2中的低电平，且能够给第四电容C4充分充电以维持下一阶段的正常输出，将第二电容C2的电容量设置为大于第四电容C4的电容量。
一图像帧的第三阶段S3，IN＝1，CK1＝0，CK2＝1。
第一时钟信号端CLK1输出低电平，第一晶体管M1和第五晶体管M5导通。信号输入端IN的电压通过第五晶体管M5输出至第一节点NET1，并将该第一节点NET1的电压存储至第二电容C2。第一电压端VGL的电压通过第一晶体管M1输出至第二晶体管M2的栅极，将第二晶体管M2导通，并通过第一电容C1将第一电压端VGL的电压进行存储。
此外，在第一节点NET1的控制下，第四晶体管M4和第六晶体管M6均处于截止状态。由于第六晶体管M6和第三晶体管M3均处于截止状态，因此第八晶体管M8的栅极无信号输入，处于截止状态，且向信号输出端OUTPUT无信号输出。
第二时钟信号端CLK2输入高电平，第三晶体管M3和第七晶体管M7均处于截止状态；由于第三晶体管M3截止，第一上拉控制模块102向上拉控制节点PU无信号输入。由于第七晶体管M7截止，第九晶体管M9的栅极无信号输入，处于截止状态，向信号输出端OUTPUT无信号输出。
第四电容C4将上一阶段存储的低电平输出通过下拉控制节点PD输出至第九晶体管M9的栅极，第九晶体管M9开启，第一电压端VGL通过第九晶体管M9输出至信号输出端OUTPUT。
综上所述，信号输出端OUTPUT在本阶段输出低电平。
一图像帧的第四阶段S4，IN＝1，CK1＝1，CK2＝0。
第一时钟信号端CLK1输出高电平，第一晶体管M1和第五晶体管M5截止。
第二时钟信号端CLK2输出低电平，第三晶体管M3和第七晶体管M7开启。第一电容C1将上一阶段存储的低电平输出第二晶体管M2的栅极，第二晶体管M2开启，并将第一电压端VGL的电压通过第三晶体管M3输出至上拉控制节点PU，在上拉控制节点PU的控制下第八晶体管M8开启，并将第二电压端VGH的电压输出至信号输出端OUTPUT，同时将上拉控制节点PU的低电平存储至第三电容C3。
第二电容C2将第三阶段S3存储的高电平输出至第一节点NET1；在第一节点NET1的高电平控制下第六晶体管M6截止，向上拉控制节点PU无信号输出。
此外，由于第七晶体管M7开启，在第一节点NET1的高电平控制下通过第七晶体管M7输出至下拉控制节点PD，在下拉控制节点PD的控制下，第九晶体管M9截止，向信号输出端OUTPUT无信号输出，同时将下拉控制节点PD的电压存储至第四电容C4。
同时，在第二电容C2将上一阶段存储的高电平的控制下，第四晶体管M4。
综上所述，信号输出端OUTPUT在本阶段输出高电平。
接下来，可以依次重复第三阶段S3和第四阶段S4的信号输入端IN、第一时钟信号端CLK1以及第二时钟信号端CLK2的控制信号，能够使得信号输出端OUTPUT保持输出第二电压端VGH的电压，即保持高电平输出。
一图像帧的第五阶段S5，IN＝0，CK1＝0，CK2＝1。
第一时钟信号端CLK1输入低电平，第一晶体管M1和第五晶体管M5导通。信号输入端IN的电压通过第五晶体管M5输出至第一节点NET1，并将该第一节点NET1的电压存储至第二电容C2。
在第一节点NET1的控制下，第四晶体管M4导通，并将第一节点NET1的电压存储至第一电容C1。此外，第一电压端VGL的电压通过第一晶体管M1输出至第二晶体管M2的栅极，将第二晶体管M2导通，并通过第一电容C1将第一电压端VGL的电压进行存储。
第二时钟信号端CLK2输入高电平，第三晶体管M3和第七晶体管M7均处于截止状态；由于第三晶体管M3截止，向上拉控制节点PU无信号输入。
在上述第一节点NET1的低电平控制下，第六晶体管M6导通，第二电压端VGH的电压通过第六晶体管M6输出至上拉控制节点PU，并在上拉控制节点PU的控制下，第八晶体管M8处于截止状态，向信号输出端OUTPUT无信号输出。
在此基础上，由于第七晶体管M7截止，第九晶体管M9的栅极无信号输入处于截止状态，向信号输出端OUTPUT无信号输出。
此时，在线上电容，即信号线自身电容的作用下，信号输出端OUTPUT保持输出第二电压端VGH的电压。
综上所述，信号输出端OUTPUT在本阶段保持输出高电平。
一图像帧的第六阶段S6，IN＝0，CK1＝1，CK2＝0。
由于第六阶段S6与第二阶段S2的信号输入端IN、第一时钟信号端CLK1以及第二时钟信号端CLK2输入的信号完全相同，各晶体管的通、断状态一致，各电容充、放电状态也一致，使得信号输出端OUTPUT的输出信号也相同，因此，第六阶段S6与第二阶段S2的具体过程相同，即信号输出端OUTPUT在本阶段也输出低电平，具体过程可参见第二阶段S2，此处不再赘述。
此处需要说明的是，由于第二阶段S2和第六阶段S6的第一时刻T1(即第一时钟信号端CLK1和第二时钟信号端CLK2同时输出高电平)中，第二电容C2将上一阶段存储的低电平输出，第六晶体管M6和第四晶体管M4开启，使得第一时钟信号端CLK1和第二时钟信号端CLK2输出高电分别存储至第一电容C1和第三电容C3，从而保证了当第二时钟信号CLK2输出低电平时，第二晶体管M2和第八晶体管M8均处于截止状态，第一电压端VGL能够通过第九晶体管M9输出至信号输出端OUTPUT，即，保证了该阶段能够输出低电平。
此外，除了第二阶段S2和第六阶段S6以外的阶段也存在上述第一时刻T1，但是由于这些阶段中第一时刻T1并不会对信号输出端OUTPUT输出高电平产生决定性的影响，因此本发明不在对上述阶段的第一时刻T1中各个晶体管的通断状态做详细的说明。
接下来，可以在下一图像帧之前重复第五阶段S5和第六阶段S6的信号输入端IN、第一时钟信号端CLK1以及第二时钟信号端CLK2的控制信号，使得信号输出端OUTPUT保持输出第一电压端VGL的电压。
此处需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为P型晶体管为例进行说明的，当所有晶体管均为N型时，需要对图3中各个控制信号进行翻转，且将图1-图2中与第一电压端VGL相连接的模块或者晶体管连接至第二电压端VGH，与第二电压端VGH相连接的模块或者晶体管连接至第一电压端VGL。
本发明的实施例还提供一种栅极驱动电路，如图4所示，包括至少两级级联的如上所述的任意一种移位寄存器单元，具有与前述实施例提供的移位寄存器单元相同的结构和有益效果，由于前述实施例已经对该移位寄存器单元的结构和有益效果进行了详细的描述，此处不再赘述。
其中，第一级移位寄存器单元RS1的信号输入端IN连接起始信号端STV，除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元RS(n-1)的信号输出端OUTPUT与下一级移位寄存器单元RS(n)的信号输入端IN相连接。其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1在接收到上述起始信号后开始对栅线(G1、G2……Gn)进行逐行扫描。
本发明实施例提供一种显示装置，包括如上所述的栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示面板和有机发光二极管显示面板，例如该显示面板可以应用至液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件中。
本发明实施例提供一种用于驱动上述任意一种移位寄存器单元的方法。在一图像帧内，该方法包括：
第一阶段S1具体执行如下操作：
在第一时钟信号端CLK1的控制下，输入模块101将信号输入端IN的电压输出至第一节点NET1；同时储能模块107将第一节点NET1的电压进行存储。
第一上拉控制模块102将第一电压端VGL的电压进行存储。在第一节点NET1的控制下，第二上拉控制模块103将第二电压端VGH的电压输出至上拉控制节点PU。
其中，第一上拉控制模块102、上拉模块105、下拉控制模块104、下拉模块106以及信号输出端无信号输出。
具体的，第一时钟信号端CLK1输入低电平，输入模块101中的第五晶体管M5导通，将信号输入端IN的电压输出至第一节点NET1，同时，储能模块107中的第二电容C2将该第一节点NET1的电压进行存储。
接下来，第一时钟信号端CLK1输入低电平，第一上拉控制模块102中的第一晶体管M1导通，并将第一电压端VGL的电压存储至第一电容C1；同时第二时钟信号端CLK2输入高电平，第一上拉控制模块102中的第三晶体管M3截止，使得第一上拉控制模块102向上拉控制节点PU无信号输出。
接下来，在上述第一节点NET1的低电平控制下，第二上拉控制模块103中的第六晶体管M6导通，并将第二电压端VGH的电压输出至上拉控制节点PU。
接下来，在上述上拉控制节点PU的高电平控制下，上拉模块105中第八晶体管M8处于截止状态，向信号输出端OUTPUT无信号输出。
最后，第二时钟信号端CLK2输入高电平，下拉控制模块104中的第七晶体管M7截止向下拉控制节点PD，使得下拉模块106中的第九晶体管M9的栅极无信号输入也处于截止状态，且向信号输出端OUTPUT无信号输出。
综上所述，信号输出端OUTPUT在本阶段无信号输出。
第二阶段S2具体执行如下操作：
在第二时钟信号端CLK2的控制下，下拉控制模块104将储能模块107在第一阶段存储的电压输出至下拉控制节点PD，并在下拉控制节点PD的控制下，下拉模块106将第一电压端VGL的电压输出至信号输出端OUTPUT，同时将下拉控制节点PD的电压进行存储。
其中，输入模块101、第一上拉控制模块102、第二上拉控制模块103、上拉模块105无信号输出。
具体的，第一时钟信号端CLK1输出高电平，输入模块101中的第五晶体管M5截止，向第一节点NET1无信号输入，进而使得第二上拉控制模块103中的第六晶体管M6截止，向上拉控制节点PU无信号输入。
接下来，本阶段存在第一时钟信号端CLK1和第二时钟信号端CLK2同时输出高电平的时刻，即如图3所示的第一时刻T1。在此情况下，第二电容C2将上一阶段存储的低电平输出至第一节点NET1，在该第一节点NET1的控制下，第一上拉控制模块102中第四晶体管M4开启，并将第一时钟信号端CLK1的高电平存储至第一电容C1，同时该第一节点NET1的控制下，第二上拉控制模块103中第六晶体管M6开启，并将第二电压端VGH的高电平存储至第三电容C3。
接下来，当第二时钟信号端CLK2输出低电平时，第一上拉控制模块102中的第一晶体管M1截止，第三晶体管M3导通，第一电容C1将上述第一时刻T1存储的高电平输出至第二晶体管M2的栅极，第二晶体管M2截止，从而使得第一上拉控制模块102向上拉控制节点PU无信号输出。同时，第三电容C3在上述第一时刻T1存储的高电平输出至第八晶体管M8的栅极，使得上拉模块105向信号输出端OUTPUT无信号输出。
接下来，当第二时钟信号端CLK2输出低电平时，下拉控制模块104中的第七晶体管M7开启，并将储能模块107中的第二电容C2将上一阶段存储的低电平输出至下拉控制节点PD，在下拉控制节点PD的低电平控制下，下拉模块106中的第九晶体管M9开启，并将第一电压端VGL的电压输出至信号输出端OUTPUT，同时将下拉控制节点PD的电压存储至第四电容C4。
综上所述，信号输出端OUTPUT在本阶段输出低电平。
第三阶段S3具体执行如下操作：
在第一时钟信号端CLK1的控制下，输入模块107将信号输入端IN的电压输出至第一节点NET1，储能模块107将第一节点NET1的电压进行存储。第一上拉控制模块102将第一时钟信号端CLK1的电压进行存储。下拉模块106通过在第二阶段存储的电压的保持开启状态，并将第二电压端VGH的电压输出至信号输出端OUTPUT。
其中，第一上拉控制模块102、第二上拉控制模块103、上拉模块105、下拉控制模块104无信号输出。
具体的，第一时钟信号端CLK1输出低电平，输入模块107中的第五晶体管M5导通，将信号输入端IN的高电平通过第五晶体管M5输出至第一节点NET1，储能模块107中的第二电容C2将第一节点NET1的高电平进行存储。此外，在第一节点NET1的高电平控制下，第二上拉控制模块103中的第六晶体管M6截止，向上拉控制节点PU无信号输出。
接下来，第一时钟信号端CLK1输出低电平，第一晶体管M1导通，第二时钟信号端CLK2输出高电平，第三晶体管M3截止，使得第一上拉控制模块102向上拉控制节点PU无信号输出，进而使得上拉模块105中的第八晶体管M8截止，向信号输出端OUTPUT无信号输出。同时，第一上拉控制模块102中的第一晶体管M1导通，将第一时钟信号端CLK1的电压存储至第一电容C1。
接下来，第二时钟信号端CLK2输出高电平，下拉控制模块104中的第七晶体管M7截止，下拉控制节点PD无信号输出。
最后，下拉模块106中的第四电容C4将上一阶段存储的低电平通过下拉控制节点PD输出至第九晶体管M9的栅极，第九晶体管M9开启，并将第一电压端VGL输出至信号输出端OUTPUT。
综上所述，信号输出端OUTPUT在本阶段输出低电平。
第四阶段S4具体执行如下操作：
第一上拉控制模块102在第一时钟信号端CLK1、第二时钟信号端CLK2以及第一节点NET1的控制下，通过在第三阶段S3存储的电压将第一电压端VGL的电压输出至上拉控制节点PU，使得上拉模块105将第二端电压VGH的电压输出至信号输出端OUTPUT，并将上拉控制节点PU的电压进行存储。
储能模块107将第三阶段S3存储的电压输出至第一节点NET1。下拉控制模块106将第一节点NET1的电压输出至下拉控制节点PD，并将下拉控制节点PD的电压进行存储。
其中，输入模块101、第二上拉控制模块103、下拉模块106无信号输出。
具体的，第一时钟信号端CLK1输出高电平，输入模块101中的第五晶体管M5截止，向第一节点NET1无信号输出。
接下来，第二时钟信号端CLK2输出低电平，第三晶体管M3开启，同时第一电容C1在上一阶段存储的低电平输出至第二晶体管M2的栅极，第二晶体管M2导通，并将第一电压端VGL的电压通过第三晶体管M3输出至上拉控制节点PU，在上拉控制节点PU的低电平控制下，上拉控制节点PU中的第八晶体管M8导通，并将第二端电压VGH的电压输出至信号输出端OUTPUT，同时将上拉控制节点PU的低电平存储至第三电容C3。
此外，储能模块107中的第二电容C2将第三阶段S3存储的高电平输出至第一节点NET1；在第一节点NET1的高电平控制下，第二上拉控制模块103中的第六晶体管M6截止，向上拉控制节点PU无信号输出。
此外，第二时钟信号端CLK2输出低电平，下拉控制模块106中的第七晶体管M7导通，并将在第一节点NET1的高电平通过第七晶体管M7输出至下拉控制节点PD，在下拉控制节点PD的高电平控制下，下拉模块106中的第九晶体管M9处于截止状态，向信号输出端OUTPUT无信号输出，同时将下拉控制节点PD的高电平存储至第四电容C4。
综上所述，信号输出端OUTPUT在本阶段输出高电平。
接下来，可以依次重复第三阶段S3和第四阶段S4的信号输入端IN、第一时钟信号端CLK1以及第二时钟信号端CLK2的控制信号，使得信号输出端OUTPUT保持输出第二电压端VGH的电压。
此处需要说明的是，在重复第三阶段S3的过程中，尽管与第三阶段S3的输入信号完全一致，但是由于在第四阶段S4中第三电容C3存储低电平，能够保持第八晶体管M8导通，第四电容C4存储高电平，使得第九晶体管M9截止，从而能够使得第二电压端VGH能够通过第八晶体管M8输出至信号输出端OUTPUT，因此重复第三阶段S3的输入信号，并不重复第三阶段S3的低电平输出信号，而保持高电平信号继续输出。
第五阶段S5具体执行如下操作：
在第一时钟信号端CLK1的控制下，输入模块107将信号输入端IN的电压输出至第一节点NET1；同时储能模块107将第一节点NET1的电压进行存储。
第一上拉控制模块102将第一时钟信号端CLK1的电压进行存储。在第一节点NET1的控制下，第二上拉控制模块103将第二电压端VGH的电压输出至上拉控制节点PU。在线上电容，即信号线自身电容的作用下，信号输出端OUTPUT保持输出第二电压端VGH的电压。
其中，第一上拉控制模块103、上拉模块105、下拉模块106无信号输出.
具体的，第一时钟信号端CLK1输入低电平，输入模块101中的第五晶体管M5导通，将信号输入端IN的电压输出至第一节点NET1，同时，储能模块107中的第二电容C2将该第一节点NET1的电压进行存储。
此外，第一时钟信号端CLK1输入低电平，第一上拉控制模块102中的第一晶体管M1导通，并将第一电压端VGL的电压存储至第一电容C1；同时第二时钟信号端CLK2输入高电平，第一上拉控制模块102中的第三晶体管M3截止，使得第一上拉控制模块102向上拉控制节点PU无信号输出。
接下来，在上述第一节点NET1的低电平控制下，第二上拉控制模块103中的第六晶体管M6导通，并将第二电压端VGH的电压输出至上拉控制节点PU。在上拉控制节点PU的高电平控制下，上拉模块105中第八晶体管M8处于截止状态，向信号输出端OUTPUT无信号输出。
接下来，第二时钟信号端CLK2输入高电平，下拉控制模块104中的第七晶体管M7截止向下拉控制节点PD，使得下拉模块106中的第九晶体管M9的栅极无信号输入也处于截止状态，向信号输出端OUTPUT无信号输出。
综上所述，在线上电容的作用下，信号输出端OUTPUT在本阶段输出高电平。
第六阶段S6具体执行如下操作：
在第二时钟信号端CLK2的控制下，下拉控制模块104将储能模块107在第一阶段存储的电压输出至下拉控制节点PD，并在下拉控制节点PD的控制下，下拉模块106将第一电压端VGL的电压输出至信号输出端OUTPUT，同时将下拉控制节点PD的电压进行存储。
其中，输入模块101、第一上拉控制模块102、第二上拉控制模块103、上拉模块105无信号输出。
具体的，第一时钟信号端CLK1输出高电平，输入模块101中的第五晶体管M5截止，向第一节点NET1无信号输入，进而使得第二上拉控制模块103中的第六晶体管M6截止，向上拉控制节点PU无信号输入。
接下来，同第二阶段S2的第一时刻T1，通过第二电容C2在上一阶段存储的低电平，可以使得第四晶体管M4和第六晶体管M6导通，第一时钟信号端CLK1的高电平通过第四晶体管M4存储至第一电容C1；第二电压端VGH的高电平通过第六晶体管M6存储至第三电容C3。
接下来，当第二时钟信号端CLK2输出低电平时，第一上拉控制模块102中的第一晶体管M1截止，第三晶体管M3导通，第一电容C1将上述第一时刻T1存储的高电平输出至第二晶体管M2的栅极，第二晶体管M2截止，从而使得第一上拉控制模块102向上拉控制节点PU无信号输出。同时，第三电容C3在上述第一时刻T1存储的高电平输出至第八晶体管M8的栅极，使得上拉模块105向信号输出端OUTPUT无信号输出。
此外，第二时钟信号端CLK2输出低电平，下拉控制模块104中的第七晶体管M7开启，并将储能模块107中的第二电容C2将上一阶段存储的低电平输出至下拉控制节点PD，在下拉控制节点PD的低电平控制下，下拉模块106中的第九晶体管M9开启，并将第一电压端VGL的电压输出至信号输出端OUTPUT，同时将下拉控制节点PD的电压存储至第四电容C4。
综上所述，信号输出端OUTPUT在本阶段输出低电平。
在此基础上，在下一图像帧之前重复第五阶段S5和第六阶段S6的信号输入IN端、第一时钟信号端CLK1以及第二时钟信号端CLK2的控制信号，使得信号输出端OUTPUT保持输出第一电压端VGL的电压。
需要说明的是，下一图像帧内该移位寄存器单元的工作过程同上，包括上述第一阶段S1至第六阶段S6。当需要增加下一级移位寄存器单元的输出脉宽时，可以在第四阶段S4后重复第三阶段S3和第四阶段S4的控制信号，从而使得信号输出端OUTPUT保持高电平输出，达到增加信号输出端OUTPUT输出信号脉宽的目的。当然，上述是以增加信号输出端OUTPUT脉宽进行调整的说明，当需要减小信号输出端OUTPUT脉宽时，可以减少在第四阶段S4后第三阶段S3和第四阶段S4的重复次数。
此外，上述移位寄存器单元通过第一阶段S1至第六阶段S6过程，能够实现偶数倍的脉宽宽度，从而使得该移位寄存器单元能够实现偶数倍的脉宽的应用。此处需要说明的是，偶数倍的脉宽是指，信号输出端OUTPUT输出高电平的阶段，是第一时钟信号端CLK1或第二时钟信号端CKL2的一个方波脉宽的偶数倍。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (11)

1.一种移位寄存器单元，其特征在于，包括输入模块、第一上拉控制模块、第二上拉控制模块、下拉控制模块、上拉模块、下拉模块以及储能模块；
所述输入模块分别连接第一时钟信号端、信号输入端以及第一节点，用于在所述第一时钟信号端的控制下将所述信号输入端的电压输出至所述第一节点；
所述第一上拉控制模块分别连接第一电压端、第一时钟信号端、第二时钟信号端、所述第一节点以及上拉控制节点，用于在所述第一时钟信号端、所述第二时钟信号端以及所述第一节点的控制下将所述第一电压端的电压输出至所述上拉控制节点；
所述第二上拉控制模块分别连接第二电压端、所述上拉控制节点以及所述第一节点，用于在所述第一节点的控制下将所述第二电压端的电压输出至所述上拉控制节点；
所述下拉控制模块分别连接所述第二时钟信号端、所述第一节点以及下拉控制节点，用于在所述第二时钟信号端的控制下将所述第一节点的电压输出至所述下拉控制节点；
所述上拉模块分别连接所述上拉控制节点、所述第二电压端以及信号输出端，用于在所述上拉控制节点的控制下将所述第二电压端的电压输出至所述信号输出端；
所述下拉模块分别连接所述下拉控制节点、所述第一电压端以及所述信号输出端，用于在所述下拉控制节点的控制下将所述第一电压端的电压输出至所述信号输出端；
所述储能模块连接于所述第一节点与所述信号输出端之间，用于将所述第一节点的电压进行存储，或者对所述第一节点进行充电。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉控制模块包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及第一电容；
所述第一晶体管的栅极连接所述第一时钟信号端，第一极连接所述第一电压端，第二极与所述第二晶体管的栅极连接；
所述第二晶体管第一极连接所述第一电压端，第二极连接所述第三晶体管的第一极；
所述第三晶体管的栅极连接所述第二时钟信号端，第二极连接所述上拉控制节点；
所述第四晶体管的栅极连接所述第一节点，第一极连接所述第二晶体管的栅极，第二极连接所述第一时钟信号端；
所述第一电容的一端连接所述第二晶体管的栅极，另一端与所述第三晶体管的栅极相连接。
3.根据权利要求1所述的移位寄存器单元，其特征在于，所述输入模块包括第五晶体管，所述第五晶体管的栅极连接所述第一时钟信号端，第一极连接所述信号输入端，第二极连接所述第一节点。
4.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二上拉控制模块包括第六晶体管，所述第六晶体管的栅极连接所述第一节点，第一极连接所述第二电压端，第二极连接所述上拉控制节点。
5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第七晶体管；
所述第七晶体管的栅极连接所述第二时钟信号端，第一极连接所述第一节点，第二极连接所述下拉控制节点。
6.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括第八晶体管和第三电容；
所述第八晶体管的栅极连接所述上拉控制节点，第一极连接所述第二电压端，第二极连接所述信号输出端；
所述第三电容的一端连接所述第二电压端，另一端与所述第八晶体管的栅极相连接。
7.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉模块包括第九晶体管和第四电容；
所述第九晶体管的栅极连接所述下拉控制节点，第一极连接所述第一电压端，第二极连接所述信号输出端；
第四电容的一端与所述第九晶体管的栅极相连接，另一端连接所述第九晶体管的第二极。
8.根据权利要求1所述的移位寄存器单元，其特征在于，所述储能模块包括第二电容，所述第二电容的一端连接所述第一节点，另一端与所述信号输出端连接。
9.一种栅极驱动电路，其特征在于，包括至少两级级联的如权利要求1-8任一项所述的移位寄存器单元；
第一级移位寄存器单元的信号输入端与起始信号端相连接；
除了所述第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端与下一级移位寄存器单元的信号输入端相连接。
10.一种显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。
11.一种用于驱动如权利要求1-8任一项所述的移位寄存器单元的驱动方法，其特征在于，在一图像帧内，所述方法包括：
第一阶段具体执行如下操作：
在第一时钟信号端的控制下，输入模块将信号输入端的电压输出至第一节点；同时所述储能模块将所述第一节点的电压进行存储；
第一上拉控制模块将第一电压端的电压进行存储；在所述第一节点的控制下，第二上拉控制模块将第二电压端的电压输出至所述上拉控制节点；
其中，第一上拉控制模块、上拉模块、下拉控制模块、下拉模块以及信号输出端无信号输出；
第二阶段具体执行如下操作：
在所述第二时钟信号端的控制下，所述下拉控制模块将所述储能模块在所述第一阶段存储的电压输出至下拉控制节点，并在所述下拉控制节点的控制下，所述下拉模块将所述第一电压端的电压输出至信号输出端，同时将所述下拉控制节点的电压进行存储；
其中，所述输入模块、所述第一上拉控制模块、所述第二上拉控制模块、所述上拉模块无信号输出；
第三阶段具体执行如下操作：
在所述第一时钟信号端的控制下，所述输入模块将所述信号输入端的电压输出至所述第一节点，所述储能模块将所述第一节点的电压进行存储；所述第一上拉控制模块将所述第一时钟信号端的电压进行存储；所述下拉模块通过在所述第二阶段存储的电压的保持开启状态，并将所述第二电压端的电压输出至所述信号输出端；其中，所述第一上拉控制模块、第二上拉控制模块、所述上拉模块、所述下拉控制模块无信号输出；
第四阶段具体执行如下操作：
所述第一上拉控制模块在所述第一时钟信号端、所述第二时钟信号端以及所述第一节点的控制下，通过在所述第三阶段存储的电压将所述第一电压端的电压输出至所述上拉控制节点，使得所述上拉模块将第二端电压的电压输出至所述信号输出端，并将所述上拉控制节点的电压进行存储；所述储能模块将所述第三阶段存储的电压输出至所述第一节点；所述下拉控制模块将所述第一节点的电压输出至所述下拉控制节点，并将所述下拉控制节点的电压进行存储；其中，所述输入模块、所述第二上拉控制模块、所述下拉模块无信号输出；
依次重复第三阶段和第四阶段的信号输入端、第一时钟信号端以及第二时钟信号端的控制信号，使得信号输出端保持输出第二电压端的电压；
第五阶段具体执行如下操作：
在所述第一时钟信号端的控制下，所述输入模块将所述信号输入端的电压输出至所述第一节点；同时所述储能模块将所述第一节点的电压进行存储；所述第一上拉控制模块将所述第一时钟信号端的电压进行存储；在所述第一节点的控制下，所述第二上拉控制模块将第二电压端的电压输出至所述上拉控制节点；在线上电容的作用下，所述信号输出端保持输出第二电压端的电压；其中，所述第一上拉控制模块、所述上拉模块、所述下拉模块无信号输出；
第六阶段具体执行如下操作：
在所述第二时钟信号端的控制下，所述下拉控制模块将所述储能模块在所述第一阶段存储的电压输出至下拉控制节点，并在所述下拉控制节点的控制下，所述下拉模块将所述第一电压端的电压输出至信号输出端，同时将所述下拉控制节点的电压进行存储；其中，所述输入模块、所述第一上拉控制模块、所述第二上拉控制模块、所述上拉模块无信号输出；
在下一图像帧之前重复第五阶段和第六阶段的信号输入端、第一时钟信号端以及第二时钟信号端的控制信号，使得信号输出端保持输出第一电压端的电压。
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