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WO2012029767A1 - 半導体回路及び表示装置 - Google Patents

半導体回路及び表示装置 Download PDF

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Publication number
WO2012029767A1
WO2012029767A1 PCT/JP2011/069585 JP2011069585W WO2012029767A1 WO 2012029767 A1 WO2012029767 A1 WO 2012029767A1 JP 2011069585 W JP2011069585 W JP 2011069585W WO 2012029767 A1 WO2012029767 A1 WO 2012029767A1
Authority
WO
WIPO (PCT)
Prior art keywords
transistor
terminal
circuit
voltage
output
Prior art date
Application number
PCT/JP2011/069585
Other languages
English (en)
French (fr)
Inventor
悦雄 山本
村上　祐一郎
佐々木　寧
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Publication of WO2012029767A1 publication Critical patent/WO2012029767A1/ja

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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the present invention relates to a semiconductor circuit composed of transistors of the same conductivity type, and a display device using the same.
  • Patent Document 1 discloses a display device using the semiconductor circuit.
  • FIG. 27 is a circuit diagram showing a configuration of a common electrode driving circuit included in the display device of Patent Document 1.
  • the common electrode driving circuit includes nine N-channel transistors Tr1 to Tr9 and capacitors Cbs1 and Cbs2.
  • 27 includes an output signal SRn of the n-th shift register included in the scanning signal line drive circuit and an output signal SR of the (n ⁇ 1) -th shift register. (N-1) is input.
  • a reference voltage VSS, alternating signals M and MB, a positive common electrode VCOMH, and a negative common electrode VCOML are provided.
  • FIG. 28 is a timing chart during operation of the common electrode driving circuit shown in FIG.
  • the scanning line selection signal SR (n ⁇ 1) at the previous stage becomes a high level, the low level is once taken into the nodes ND1 and ND2, and after resetting, the states of the AC signals M and MB are taken, and When the transistors Tr5 and Tr6 are turned on, the potentials of the nodes ND4 and ND5 become the reference voltage VSS. As a result, the voltages of the alternating signals M and MB are charged in the capacitors Cbs1 and Cbs2.
  • the scanning line selection signal SR (n ⁇ 1) in the previous stage is at a low level, and the nodes ND1, ND2, ND4, and ND5 are in a voltage holding state.
  • a high level (actually a voltage dropped by the threshold voltage Vth) is written to the node ND3 via the diode-connected transistor Tr7.
  • the transistor Tr8 is turned on and the transistor Tr9 is turned off, so that the node ND5 remains at a low level and only the node ND4 is at a high level. Is written.
  • the voltage of the node ND1 rises due to the bootstrap effect via the capacitor Cbs1. Since the transistor Tr8 is completely turned on when the voltage at the node ND1 rises, the voltage at the node ND1 rises at the maximum by the voltage obtained by subtracting the threshold voltage Vth from the high level of the nth scanning line selection signal SRn. . Since the node ND2 does not change, the node ND2 does not change in voltage and is held at a low level.
  • a high-potential signal can be output by using the bootstrap effect. Therefore, such a semiconductor circuit can be suitably used in each part in the display device.
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2006-276541 (published on October 12, 2006)”
  • the conventional semiconductor circuit has a problem that the number of elements such as transistors is increased and the circuit configuration is complicated in order to obtain a bootstrap effect.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor circuit capable of outputting a stable signal by preventing a decrease in potential level with a simple configuration, and the semiconductor circuit. It is to provide a display device.
  • the semiconductor circuit of the present invention provides A semiconductor circuit composed of transistors of the same conductivity type, A first output control transistor in which a first power supply voltage is applied to one conduction terminal and the other conduction terminal is connected to an output terminal; A first latch control transistor in which an ON voltage corresponding to an input signal is applied to the control terminal, a first data signal is applied to one conduction terminal, and the other conduction terminal is connected to the control terminal of the first output control transistor And A first capacitor is formed between the control terminal of the first latch control transistor and the other conduction terminal of the first latch control transistor; The voltage level of the input signal applied to the control terminal of the first latch control transistor is pulled up by the capacitor to capture the first data signal, and the first data signal is applied to the control terminal of the first output control transistor. It is characterized by that.
  • CMI first data signal
  • VDD maximum voltage
  • the circuit configuration can be simplified.
  • the display device of the present invention provides A display device including a display panel including a data signal line, a scanning signal line, and a common electrode wiring, A common electrode driving circuit having a configuration in which any one of the semiconductor circuits composed of transistors of the same conductivity type is connected in multiple stages and sequentially driving the common electrode wiring; A data signal line driving circuit for supplying a video signal to the data signal line; And a scanning signal line driving circuit that sequentially supplies a scanning signal to the semiconductor circuit and the scanning signal line.
  • the display device of the present invention provides A display device including a display panel including a data signal line, a scanning signal line, and a storage capacitor line, A storage capacitor wiring driving circuit for sequentially driving the storage capacitor wirings, which has a configuration in which any of the semiconductor circuits formed of transistors of the same conductivity type are connected in multiple stages; A data signal line driving circuit for supplying a video signal to the data signal line; And a scanning signal line driving circuit that sequentially supplies a scanning signal to the semiconductor circuit and the scanning signal line.
  • the semiconductor circuit of the present invention takes in the first data signal by pulling up the voltage level of the input signal applied to the control terminal of the first latch control transistor by the capacitor, and taking the first data signal. Is provided to the control terminal of the first output control transistor. Accordingly, it is possible to provide a semiconductor circuit capable of outputting a stable signal while preventing a decrease in potential level with a simple configuration, and a display device including the semiconductor circuit.
  • FIG. 2 is a block diagram illustrating a schematic configuration of a liquid crystal display device including the common electrode driving circuit and the scanning signal line driving circuit illustrated in FIG. 1.
  • FIG. 3 is an equivalent circuit diagram illustrating an electrical configuration of a pixel of the liquid crystal display device illustrated in FIG. 2.
  • 4 is a circuit diagram of a unit circuit included in a common electrode driving circuit according to Example 1 of Embodiment 1.
  • FIG. 5 is a timing chart during operation of the common electrode driving circuit shown in FIG. 4.
  • 6 is a circuit diagram of a unit circuit included in a common electrode driving circuit according to Example 2 of Embodiment 1.
  • FIG. 2 is a block diagram illustrating a schematic configuration of a liquid crystal display device including the common electrode driving circuit and the scanning signal line driving circuit illustrated in FIG. 1.
  • FIG. 3 is an equivalent circuit diagram illustrating an electrical configuration of a pixel of the liquid crystal display device illustrated in FIG. 2.
  • 4 is a circuit diagram of a unit circuit included in a common electrode driving circuit according to Example 1 of Em
  • FIG. 6 is a circuit diagram of a unit circuit included in a common electrode driving circuit according to Example 3 of Embodiment 1.
  • FIG. 8 is a circuit diagram showing another configuration of a unit circuit included in the common electrode driving circuit shown in FIG. 7.
  • 6 is a block diagram showing a configuration of a common electrode drive circuit according to Example 4 of Embodiment 1.
  • FIG. 6 is a circuit diagram of a unit circuit included in a common electrode driving circuit according to Example 4 of Embodiment 1.
  • FIG. 11 is a circuit diagram of a GCK generation circuit (GCK buffer) for generating GCK input to the common electrode driving circuit shown in FIG. 10.
  • 12 is a timing chart when the GCK generation circuit shown in FIG. 11 operates.
  • FIG. 12 is a circuit diagram showing another configuration of the GCK generation circuit shown in FIG. 11.
  • FIG. 6 is a block diagram showing a configuration of a storage capacitor line driving circuit according to a second embodiment. It is a block diagram which shows schematic structure of the liquid crystal display device provided with the common electrode drive circuit and scanning signal line drive circuit which are shown in FIG.
  • FIG. 16 is an equivalent circuit diagram illustrating an electrical configuration of a pixel of the liquid crystal display device illustrated in FIG. 15.
  • 6 is a circuit diagram of a CS unit circuit included in a storage capacitor line driving circuit according to Example 1 of Embodiment 2.
  • FIG. 6 is a circuit diagram of a CS unit circuit included in a storage capacitor line driving circuit according to Example 2 of Embodiment 2.
  • FIG. FIG. 21 is a timing chart during operation of the storage capacitor wiring drive circuit shown in FIG. 20.
  • FIG. 6 is a circuit diagram of a CS unit circuit included in a storage capacitor line driving circuit according to Example 3 of Embodiment 2.
  • FIG. 23 is a circuit diagram showing another configuration of a unit circuit included in the storage capacitor line driving circuit shown in FIG. 22.
  • FIG. 23 is a circuit diagram showing another configuration of a unit circuit included in the storage capacitor line driving circuit shown in FIG. 22.
  • 6 is a block diagram showing a configuration of a storage capacitor line driving circuit according to Example 4 of Embodiment 2.
  • FIG. 6 is a circuit diagram of a CS unit circuit included in a storage capacitor line driving circuit according to Example 4 of Embodiment 2.
  • FIG. It is a circuit diagram which shows the structure of the common electrode drive circuit contained in the conventional display apparatus. It is a timing chart at the time of operation
  • FIG. 1 is a block diagram showing a configuration of a common electrode driving circuit according to the first embodiment. Note that FIG. 1 also shows the configuration of the scanning signal line driver circuit.
  • FIG. 2 is a block diagram showing a schematic configuration of a liquid crystal display device including the common electrode driving circuit and the scanning signal line driving circuit according to the first embodiment.
  • FIG. It is an equivalent circuit diagram which shows an electrical structure.
  • the liquid crystal display device 1 includes a scanning signal line driving circuit 100, a common electrode driving circuit 200, a data signal line driving circuit 300, and a display panel 400. Further, the liquid crystal display device 1 includes a control circuit (not shown) that controls each drive circuit. Note that each drive circuit may be monolithically formed on the active matrix substrate.
  • the display panel 400 is configured by sandwiching liquid crystal between an active matrix substrate (not shown) and a counter substrate, and has a large number of pixels P (FIG. 3) arranged in a matrix.
  • the display panel 400 includes a scanning signal line 41 (GLn), a data signal line 43 (SLn), a thin film transistor (hereinafter referred to as “TFT”) 44, and a pixel electrode 45 on an active matrix substrate.
  • a common line (common electrode wiring) 42 (CMLn) is provided on the counter substrate.
  • One scanning signal line 41 is formed in each row so as to be parallel to each other in the row direction (lateral direction), and the data signal line 43 is arranged in each column so as to be parallel to each other in the column direction (vertical direction).
  • the TFT 44 and the pixel electrode 45 are formed corresponding to each intersection of the scanning signal line 41 and the data signal line 43, and the gate electrode g of the TFT 44 is connected to the scanning signal line 41.
  • the electrode s is connected to the data signal line 43, and the drain electrode d is connected to the pixel electrode 45.
  • the pixel electrode 45 forms a liquid crystal capacitance Clc through the liquid crystal between the pixel electrode 45 and the common line 42.
  • the gate of the TFT 44 is turned on by the gate signal (scanning signal) supplied to the scanning signal line 41, the source signal (data signal) from the data signal line 43 is written to the pixel electrode 45, and the pixel electrode 45 is written to It is possible to realize gradation display according to the source signal by setting the potential according to the source signal and applying a voltage according to the source signal to the liquid crystal interposed between the common line 42. it can.
  • the display panel 400 having the above configuration is driven by the scanning signal line driving circuit 100, the common electrode driving circuit 200, the data signal line driving circuit 300, and a control circuit for controlling them.
  • the horizontal scanning period of each row is sequentially assigned, and each row is sequentially scanned.
  • the scanning signal line driving circuit 100 sequentially outputs a gate signal for turning on the TFT 44 to the scanning signal line 41 of the row in synchronization with the horizontal scanning period of each row.
  • the common electrode driving circuit 200 applies a high level signal (HCOM) or a low level signal (LCOM) to each common line 42 based on the output signal (SROUT) of the shift register 10 constituting the scanning signal line driving circuit 100. Supply.
  • HCOM high level signal
  • LCOM low level signal
  • the data signal line driving circuit 300 outputs a source signal to each data signal line 43.
  • This source signal is a signal obtained by assigning a video signal supplied to the data signal line driving circuit 300 from the outside of the liquid crystal display device 1 through the control circuit to each column in the data signal line driving circuit 300 and performing boosting or the like. is there.
  • the control circuit controls the scanning signal line driving circuit 100, the common electrode driving circuit 200, and the data signal line driving circuit 300 described above to output a gate signal, a source signal, and a common signal from each of these circuits.
  • the liquid crystal display device 1 has a configuration in which a stable operation is performed by preventing a decrease in the potential level of the output signal of the common electrode driving circuit 200.
  • a stable operation is performed by preventing a decrease in the potential level of the output signal of the common electrode driving circuit 200.
  • the shift register 10 constituting the scanning signal line driving circuit 100 is configured by connecting n (n is an integer of 2 or more) unit circuits 11 in multiple stages.
  • the unit circuit 11 has clock terminals CK and CKB, an input terminal INs, and an output terminal OUTs.
  • a signal input / output via each terminal is referred to by the same name as the terminal (for example, a signal input via the clock terminal CK is referred to as a clock signal CK).
  • the shift register 10 is supplied with a start pulse ST and two-phase clock signals CK and CKB from the outside.
  • the start pulse ST is given to the input terminal INs of the unit circuit 11 in the first stage.
  • the clock signal CK1 is supplied to the clock terminal CK of the odd-numbered unit circuit 11 and the clock terminal CKB of the even-numbered unit circuit 11 (even number includes zero, the same applies hereinafter).
  • the clock signal CK2 is supplied to the clock terminal CKB of the odd-numbered unit circuit 11 and the clock terminal CK of the even-numbered unit circuit 11.
  • the output signal OUTs of the unit circuit 11 is sequentially output to the scanning signal lines GL1 to GLn as output signals SROUT1 to SROUTn, and is given to the input terminal INs of the subsequent unit circuit 11. Further, the output signal OUTs of the unit circuit 11 is supplied to the unit circuit 21 of the corresponding common electrode driving circuit 200.
  • the common electrode driving circuit 200 is configured by connecting n (n is an integer of 2 or more) unit circuits 21 in multiple stages.
  • the unit circuit 21 has an input terminal INm, polarity terminals CMI, CMIB, and an output terminal OUTm.
  • the common electrode driving circuit 200 is supplied with the output signal OUTs of the shift register 10 and the polarity signals CMI (first data signal) and CMIB (second data signal).
  • the output signal OUTm of the unit circuit 21 is sequentially output to the common lines (COM lines) CML1 to CMLn as output signals CMOUT1 to CMOUTn.
  • the output signal SROUT (n ⁇ 1) of the (n ⁇ 1) -th unit circuit 11 of the shift register 10 is supplied to the n-th unit circuit 21 of the common electrode driving circuit 200, and n
  • the unit circuit 21 at the stage outputs the output signal CMOUTn to the common line CMLn.
  • the common electrode driving circuit 200 sequentially outputs the output signals CMOUT1 to CMOUTn to the common lines CML1 to CMLn in accordance with the shift operation of the shift register 10. Note that the start pulse ST of the shift register 10 is supplied to the unit circuit 21 in the first stage.
  • FIG. 4 is a circuit diagram of the unit circuit 21 included in the common electrode driving circuit 200 according to the first embodiment.
  • the unit circuit 21 is composed of transistors of the same conductivity type, and includes six N-channel transistors T1 to T6 and two capacitors C1 and C2.
  • Transistor T1 is a first input control transistor
  • transistor T2 is a first latch control transistor
  • transistor T3 is a first output control transistor
  • transistor T4 is a second output control transistor
  • transistor T5 is a second latch control transistor
  • transistor T6 is a second latch. Functions as an input control transistor.
  • on-voltage on level
  • off-voltage off level
  • the power supply voltage VDD is applied to the gate terminal (control terminal) of the transistor T1, and the drain terminal (one conduction terminal) of the transistor T1 is connected to the input terminal INm.
  • the gate terminal of the transistor T2 is connected to the source terminal (the other conduction terminal) of the transistor T1, and the drain terminal of the transistor T2 is connected to the polarity terminal CMI.
  • a connection point between the transistors T1 and T2 is referred to as a node N1.
  • the gate terminal of the transistor T3 is connected to the source terminal of the transistor T2, the power supply voltage HCOM (first power supply voltage) is applied to the drain terminal of the transistor T3, and the source terminal of the transistor T3 is connected to the output terminal OUTm.
  • a connection point between the transistors T2 and T3 is referred to as a node N2.
  • the power supply voltage VDD is applied to the gate terminal of the transistor T6, and the drain terminal of the transistor T6 is connected to the input terminal INm.
  • the gate terminal of the transistor T5 is connected to the source terminal of the transistor T6, and the drain terminal of the transistor T5 is connected to the polarity terminal CMIB.
  • a connection point between the transistors T5 and T6 is referred to as a node N3.
  • the gate terminal of the transistor T4 is connected to the source terminal of the transistor T5, the drain terminal of the transistor T4 is connected to the output terminal OUTm, and the power supply voltage LCOM (second power supply voltage) is applied to the source terminal of the transistor T4.
  • a connection point between the transistors T4 and T5 is referred to as a node N4.
  • Capacitances C1 and C2 are composed of capacitive elements.
  • the capacitor C1 is provided between the gate terminal and the source terminal of the transistor T2, and the capacitor C2 is provided between the gate terminal and the source terminal of the transistor T5.
  • the capacitors C1 and C2 function as bootstrap capacitors.
  • the capacitors C1 and C2 may be configured using a wiring capacitor or a parasitic capacitance of a transistor instead of the capacitor element. As a result, the circuit configuration can be simplified by the amount that the capacitive element is not provided.
  • the transistors T1 and T6 may have a diode-connected configuration in which the gate terminal and the drain terminal are connected to each other.
  • the common electrode driving circuit 200 including the unit circuit 21 having the above configuration performs an operation of sequentially outputting the output signals CMOUT1 to CMOUTn in which the high level and the low level are switched for each frame one by one.
  • the internal signal of the common electrode driving circuit 200 including the clock signals CK1 and CK2 and the potential of the input / output signal are assumed to be VDD when high and VSS when low.
  • FIG. 5 is a timing chart during the operation of the common electrode driving circuit 200.
  • FIG. 5 shows input / output signals in the (n ⁇ 2) -th unit circuit 21, the (n ⁇ 1) -th unit circuit 21, and the n-th unit circuit 21.
  • SR (n-3), SR (n-2), SR (n-1), and SRn are the unit circuit 11 in the (n-3) stage of the shift register 10 and the (n-2) stage, respectively.
  • Unit circuit 11, potential of output signals SROUT (n-3), SROUT (n-2), SROUT (n-1), SROUTn of (n-1) th unit circuit 11 and nth unit circuit 11 Is shown.
  • CMI and CMIB represent polarity signals
  • N1 to N4 represent the potentials of the nodes N1 to N4, respectively.
  • CM (n ⁇ 2), CM (n ⁇ 1), and CMn are the (n ⁇ 2) th unit circuit 21 and the (n ⁇ 1) th unit circuit 21 and n of the common electrode driving circuit 200, respectively.
  • Output signals CMOUT (n ⁇ 2), CMOUT (n ⁇ 1), and CMOUTn of the unit circuit 21 in the stage are shown.
  • CMI and CMIB are signals whose polarities are reversed from each other and whose polarities are reversed every horizontal scanning period. The period from when the output signal SROUT (n-3) is output until the next output signal SROUT (n-3) is output corresponds to one vertical scanning period (one frame).
  • the output signal SROUT (n ⁇ 3) (high level) of the (n ⁇ 3) stage unit circuit 11 of the shift register 10 is input to the input terminal INm of the (n ⁇ 2) stage unit circuit 21. Is done.
  • the transistor T1 is turned on because VDD is applied, and the potential of the node N1 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T1).
  • the transistor T2 is turned on and the polarity signal CMI is at a high level, so that the potential of the node N2 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T2). That is, the potential of the node N2 changes from the low level to the high level.
  • the transistor T1 when the potential of the node N1 is charged to VDD ⁇ Vth, the transistor T1 is turned off and the node N1 is in a floating state. Since the node N1 and the source terminal of the transistor T2 are connected via the capacitor C1 holding the potential difference VDD ⁇ Vth, when the potential of the source terminal (node N2) of the transistor T2 changes from low level to high level, The potential of the node N1 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect).
  • the transistor T3 is turned on.
  • the transistor T6 is turned on because VDD is applied, and the potential of the node N3 is VDD ⁇ Vth (however, , Vth is a threshold voltage of the transistor T6).
  • Vth is a threshold voltage of the transistor T6.
  • the transistor T5 is turned on and the polarity signal CMIB is at the low level, so that the potential at the node N4 changes from the high level to the low level.
  • the transistor T4 is turned off.
  • the node N3 is pushed down by the capacitor C2 and has a potential lower than VDD ⁇ Vth. Since the transistor T6 is on, the potential of the node N3 is charged to VDD ⁇ Vth, and then the transistor T6 is turned off.
  • the power supply voltage HCOM satisfies the relationship of VDD ⁇ HCOM> Vth (where Vth is the threshold voltage of the transistor T3)
  • Vth is the threshold voltage of the transistor T3
  • the HCOM remains at the voltage level from the output terminal OUTm. Is output.
  • the output signal HCOM is supplied to the common line CML (n ⁇ 2) in the (n ⁇ 2) th row.
  • the output signal SROUT (n-3) of the shift register 10 changes from the high level to the low level
  • the potential of the node N1 changes from the high level to the low level
  • the transistor T2 is turned off, and the node N2 is in a floating state. It becomes a state. Since the potential of the node N2 is held at VDD by the capacitor C1, the transistor T3 is kept on.
  • the output signal SROUT (n ⁇ 3) changes from the high level to the low level, the potential of the node N3 becomes the low level, and the transistor T5 is turned off. Since the node N4 is held at a low level by the capacitor C2, the transistor T4 maintains an off state.
  • HCOM is continuously output from the output terminal OUTm at the same voltage level.
  • the high level output signal HCOM can be stably supplied to the common line CML (n ⁇ 2) in the (n ⁇ 2) th row.
  • the output signal SROUT (n ⁇ 3) (high level) of the (n ⁇ 3) stage unit circuit 11 of the shift register 10 is input to the input terminal INm of the (n ⁇ 2) stage unit circuit 21. Is done. Since the transistor T1 is supplied with VDD, the transistor T1 is turned on, and the potential of the node N1 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T1). As a result, the transistor T2 is turned on and the polarity signal CMI is at a low level, so that the potential at the node N2 is at a low level. That is, the potential of the node N2 changes from the high level to the low level. As a result, the transistor T3 is turned off.
  • the node N1 is pushed down by the capacitor C1 and has a potential lower than VDD ⁇ Vth. Since the transistor T1 is in the on state, the potential of the node N1 is charged to VDD ⁇ Vth, and then the transistor T1 is in the off state.
  • the transistor T6 when the high-level output signal SROUT (n-3) is input as the input signal INm, the transistor T6 is turned on because VDD is applied, and the potential of the node N3 is VDD ⁇ Vth (however, , Vth is a threshold voltage of the transistor T6). As a result, the transistor T5 is turned on and the polarity signal CMIB is at the high level, so that the potential of the node N4 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T5). That is, the potential of the node N4 changes from the low level to the high level.
  • the transistor T6 when the potential of the node N3 is charged to VDD ⁇ Vth, the transistor T6 is turned off and the node N3 is in a floating state. Since the node N3 and the source terminal of the transistor T5 are connected via the capacitor C2 holding the potential difference VDD ⁇ Vth, when the potential of the source terminal (node N4) of the transistor T5 changes from low level to high level, The potential of the node N3 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect).
  • the polarity signal CMIB whose maximum voltage is VDD passes through the transistor T5 without voltage drop, and the potential of the node N4 becomes VDD.
  • the transistor T4 is turned on, LCOM is output from the output terminal OUTm, and the output signal LCOM is supplied to the common line CML (n-2) in the (n-2) th row.
  • the output signal SROUT (n ⁇ 2) (high level) of the (n ⁇ 2) stage unit circuit 11 of the shift register 10 is input to the input terminal INm of the (n ⁇ 1) stage unit circuit 21. Is done. Since the transistor T1 is supplied with VDD, the transistor T1 is turned on, and the potential of the node N1 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T1). As a result, the transistor T2 is turned on and the polarity signal CMI is at a low level, so that the potential at the node N2 is at a low level. That is, the potential of the node N2 changes from the high level to the low level. As a result, the transistor T3 is turned off.
  • the node N1 is pushed down by the capacitor C1 and has a potential lower than VDD ⁇ Vth. Since the transistor T1 is in the on state, the potential of the node N1 is charged to VDD ⁇ Vth, and then the transistor T1 is in the off state.
  • the transistor T6 when the high-level output signal SROUT (n ⁇ 2) is input as the input signal INm, the transistor T6 is turned on because VDD is applied, and the potential of the node N3 is VDD ⁇ Vth (however, , Vth is a threshold voltage of the transistor T6). As a result, the transistor T5 is turned on and the polarity signal CMIB is at the high level, so that the potential of the node N4 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T5). That is, the potential of the node N4 changes from the low level to the high level.
  • the transistor T6 when the potential of the node N3 is charged to VDD ⁇ Vth, the transistor T6 is turned off and the node N3 is in a floating state. Since the node N3 and the source terminal of the transistor T5 are connected via the capacitor C2 holding the potential difference VDD ⁇ Vth, when the potential of the source terminal (node N4) of the transistor T5 changes from low level to high level, The potential of the node N3 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect).
  • the polarity signal CMIB whose maximum voltage is VDD passes through the transistor T5 without voltage drop, and the potential of the node N4 becomes VDD. Thereby, the transistor T4 is turned on. As a result, LCOM is output from the output terminal OUTm, and the output signal LCOM is supplied to the common line CML (n ⁇ 1) of the (n ⁇ 1) th row.
  • the output signal SROUT (n ⁇ 2) (high level) of the (n ⁇ 2) stage unit circuit 11 of the shift register 10 is input to the input terminal INm of the (n ⁇ 1) stage unit circuit 21. Is done.
  • the transistor T1 is turned on because VDD is applied, and the potential of the node N1 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T1).
  • the transistor T2 is turned on and the polarity signal CMI is at a high level, so that the potential of the node N2 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T2). That is, the potential of the node N2 changes from the low level to the high level.
  • the transistor T1 when the potential of the node N1 is charged to VDD ⁇ Vth, the transistor T1 is turned off and the node N1 is in a floating state. Since the node N1 and the source terminal of the transistor T2 are connected via the capacitor C1 holding the potential difference VDD ⁇ Vth, when the potential of the source terminal (node N2) of the transistor T2 changes from low level to high level, The potential of the node N1 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect).
  • the transistor T3 is turned on.
  • the transistor T6 when the high-level output signal SROUT (n ⁇ 2) is input as the input signal INm, the transistor T6 is turned on because VDD is applied, and the potential of the node N3 is VDD ⁇ Vth (however, , Vth is a threshold voltage of the transistor T6). As a result, the transistor T5 is turned on and the polarity signal CMIB is at the low level, so that the potential at the node N4 changes from the high level to the low level. Thereby, the transistor T4 is turned off. Note that the node N3 is pushed down by the capacitor C2 and has a potential lower than VDD ⁇ Vth. Since the transistor T6 is on, the potential of the node N3 is charged to VDD ⁇ Vth, and then the transistor T6 is turned off.
  • the power supply voltage HCOM satisfies the relationship of VDD ⁇ HCOM> Vth (where Vth is the threshold voltage of the transistor T3)
  • Vth is the threshold voltage of the transistor T3
  • the HCOM remains at the voltage level from the output terminal OUTm. Is output.
  • the output signal HCOM is supplied to the common line CML (n ⁇ 1) of the (n ⁇ 1) th row.
  • the output signal SROUT (n-2) of the shift register 10 changes from the high level to the low level
  • the potential of the node N1 changes from the high level to the low level
  • the transistor T2 is turned off, and the node N2 is in a floating state. It becomes a state. Since the potential of the node N2 is held at VDD by the capacitor C1, the transistor T3 is kept on.
  • the output signal SROUT (n ⁇ 2) changes from the high level to the low level, the potential of the node N3 becomes the low level, and the transistor T5 is turned off. Since the node N4 is held at a low level by the capacitor C2, the transistor T4 maintains an off state.
  • HCOM is continuously output from the output terminal OUTm at the same voltage level.
  • the high level output signal HCOM can be stably supplied to the common line CML (n ⁇ 1) of the (n ⁇ 1) th row.
  • the output signal SROUT (n ⁇ 1) (high level) of the (n ⁇ 1) th unit circuit 11 of the shift register 10 is input to the nth unit circuit 21.
  • the subsequent operation is the same as the operation of the unit circuit 21 in the (n-2) stage. As described above, the unit circuit 21 at each stage operates. In the third and subsequent frames, the operations of the first and second frames are repeated.
  • the transistors T2 and T3 are formed so that the charging speed of the node N1 is faster than the charging rate of the node N2.
  • the transistor T3 is formed so that the channel size (area including the W length and L length) is larger than the channel size (area including the W length and L length) of the transistor T2.
  • FIG. 6 is a circuit diagram of the unit circuit 22 included in the common electrode driving circuit 200 according to the second embodiment. As shown in FIG. 6, the unit circuit 22 is composed of transistors of the same conductivity type, and includes five N-channel transistors T1 to T5 and one capacitor C1.
  • connection relationship of the transistors T1 to T3 is the same as that of the first embodiment shown in FIG.
  • the gate terminal of the transistor T5 is connected to the input terminal INm and the drain terminal of the transistor T1, and the drain terminal of the transistor T5 is connected to the polarity terminal CMIB.
  • a connection point between the transistors T1 and T5 is referred to as a node N3.
  • the gate terminal of the transistor T4 is connected to the source terminal of the transistor T5, the drain terminal of the transistor T4 is connected to the output terminal OUTm, and the power supply voltage LCOM is applied to the source terminal of the transistor T4.
  • a connection point between the transistors T4 and T5 is referred to as a node N4.
  • the common electrode driving circuit 200 including the unit circuit 22 having the above configuration outputs the output signals CMOUT1 to CMOUTn in which the high level and the low level are switched for each frame one by one in the same manner as the common electrode driving circuit 200 of the first embodiment. Perform the action.
  • the transistor T6 and the capacitor C2 can be omitted, so that the circuit configuration can be simplified.
  • the transistor T5 When the high-level output signal SROUT (n-3) is input as the input signal INm to the input terminal INm of the unit circuit 22 in the (n-2) stage, the transistor T5 is turned on. Since the polarity signal CMIB is at the low level, the potential of the node N4 changes from the high level to the low level. Thereby, the transistor T4 is turned off.
  • the transistor T5 When the high-level output signal SROUT (n-3) is input as the input signal INm to the input terminal INm of the unit circuit 22 in the (n-2) stage, the transistor T5 is turned on. Since the polarity signal CMIB is at a high level, the potential of the node N4 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T4). Here, when the potential of the node N4 is equal to or higher than LCOM + Vth (where Vth is a threshold voltage of the transistor T4), the transistor T4 is turned on, and LCOM is output from the output terminal OUTm. The output signal LCOM is supplied to the common line CML (n ⁇ 2) in the (n ⁇ 2) th row.
  • FIG. 7 is a circuit diagram of the unit circuit 23 included in the common electrode driving circuit 200 according to the third embodiment.
  • the unit circuit 23 is composed of transistors of the same conductivity type, and includes eight N-channel transistors T1a, T1b, T2 to T5, T6a, T6b, and two capacitors C1, C2. It is out.
  • the transistors T1a, T1b, T6a, T6b function as a scanning direction switching circuit.
  • the connection relationship of the transistors T2 to T5 is the same as that of the unit circuit 21 of the first embodiment shown in FIG.
  • the switching signal UD is given to the gate terminal of the transistor T1a, the drain terminal is connected to the input terminal IN1a, and the source terminal is connected to the gate terminal of the transistor T2.
  • the switching signal UDB (UD negation) is applied to the gate terminal of the transistor T1b, the drain terminal is connected to the input terminal IN1b, and the source terminal is connected to the gate terminal of the transistor T2.
  • a connection point between the transistors T1a, T1b, and T2 is referred to as a node N1.
  • the switching signal UD is given to the gate terminal of the transistor T6a, the drain terminal is connected to the input terminal IN6a, and the source terminal is connected to the gate terminal of the transistor T5.
  • the switching signal UDB (UD negation) is applied to the gate terminal of the transistor T6b, the drain terminal is connected to the input terminal IN6b, and the source terminal is connected to the gate terminal of the transistor T5.
  • a connection point between the transistors T6a, T6b, and T5 is referred to as a node N3.
  • the output signal SROUT (n ⁇ 1) of the preceding shift register SR (n ⁇ 1) is input to the input terminal IN1a, and the input of the subsequent shift register SR (n + 1) to the input terminal IN1b.
  • An output signal SROUT (n + 1) is input.
  • the switching signals UD and UDB are signals whose polarities are reversed. When the switching signal UD is at a high level, the transistor T1a is turned on and the output signal SROUT (n ⁇ 1) is taken in. When the level is high, the transistor T1b is turned on and the output signal SROUT (n + 1) is taken in.
  • the transistor T6a is turned on and the output signal SROUT (n-1) is taken in.
  • the transistor T6b is turned on.
  • the output signal SROUT (n + 1) is taken in.
  • the shift direction (scanning direction) of the common electrode driving circuit 200 is switched (a first direction from the first stage to the nth stage and a second direction from the nth stage to the first stage). This can correspond to the scanning signal line driving circuit 100.
  • the unit circuit 23 of FIG. 7 may have a configuration in which the capacitor C2 is omitted.
  • FIG. 9 is a block diagram illustrating the configuration of the common electrode driving circuit 200 according to the fourth embodiment.
  • the common electrode driving circuit 200 is configured by connecting n (n is an integer of 2 or more) unit circuits 25 in multiple stages.
  • the unit circuit 25 has input terminals INm and INg (input unit), polarity terminals CMI and CMIB, and an output terminal OUTm.
  • the common electrode driving circuit 200 is supplied with the output signal OUTs of the shift register 10, the polarity signals CMI and CMIB, and the clock signal GCK1 (or GCK2).
  • the output signal OUTm of the unit circuit 25 is sequentially output to the common lines CML1 to CMLn as output signals CMOUT1 to CMOUTn.
  • the clock signals GCK1 and GCK2 are clock signals with a duty ratio of 50% whose phases are reversed.
  • FIG. 10 is a circuit diagram of the unit circuit 25 included in the common electrode driving circuit 200 according to the fourth embodiment.
  • the unit circuit 25 is composed of transistors of the same conductivity type, and includes 16 N-channel transistors T1 to T6, T11 to T20, and four capacitors C1 to C4.
  • the transistors T11, T12, T13, T19 and the capacitor C4 function as a first active signal holding circuit (first holding circuit), and the transistors T14, T15, T16, T17 and the capacitor C3 are second active signal holding circuits (second holding circuit).
  • the transistor T20 functions as a first stabilization circuit
  • the transistor T18 functions as a second stabilization circuit.
  • the connection relationship of the transistors T1 to T6 and the capacitors C1 and C2 is the same as that of the unit circuit 21 of the first embodiment (see FIG. 4), and each input signal inputted to these, that is, (n -1)
  • the output signal SROUT (n-1) and polarity signals CMI and CMIB of the unit circuit 11 (SR (n-1)) at the stage are the same as those of the unit circuit 21.
  • the common electrode driving circuit 200 according to the fourth embodiment has a configuration for outputting a common signal having a more stable potential level. Below, it demonstrates centering on difference with the unit circuit 11. FIG.
  • the gate terminal of the transistor T11 is connected to the node N2, and the power supply voltage VDD is applied to the drain terminal of the transistor T11.
  • the gate terminal of the transistor T12 is connected to the source terminal of the transistor T11, VDD is supplied to the drain terminal of the transistor T12, and the source terminal is connected to the node N2.
  • VDD is applied to the gate terminal of the transistor T13, and the drain terminal of the transistor T13 is connected to the connection point of the transistors T11 and T12.
  • the drain terminal of the transistor T19 is connected to the source terminal of the transistor T13, and LCOM is applied to the source terminal of the transistor T19.
  • the gate terminal of the transistor T20 is connected to the gate terminal of the transistor T19 and the node N4, the drain terminal of the transistor T20 is connected to the node N2, and LCOM is given to the source terminal.
  • the gate terminal of the transistor T14 is connected to the node N4, and VDD is given to the drain terminal.
  • the gate terminal of the transistor T15 is connected to the source terminal of the transistor T14, VDD is supplied to the drain terminal, and the source terminal is connected to the node N4.
  • VDD is given to the gate terminal of the transistor T16, and the drain terminal is connected to the connection point of the transistors T14 and T15.
  • the drain terminal of the transistor T17 is connected to the source terminal of the transistor T16, and LCOM is applied to the source terminal of the transistor T17.
  • the gate terminal of the transistor T18 is connected to the gate terminal of the transistor T17, the gate terminal of the transistor T11, and the node N2, the drain terminal of the transistor T18 is connected to the node N4, and LCOM is given to the source terminal.
  • the input terminal INg is connected to the source terminal of the transistor T14, the drain terminal of the transistor T16, and the gate terminal of the transistor T15 via the capacitor C3. Further, the input terminal INg is connected to the source terminal of the transistor T11, the drain terminal of the transistor T13, and the gate terminal of the transistor T12 via the capacitor C4.
  • the transistor T11 When the potential of the node N2 is VDD, the transistor T11 is turned on. At this time, a potential higher than VDD is applied to the transistor T12 by the push-up (bootstrap effect) by the capacitor C4, and the transistor T12 is turned on, whereby the maximum voltage VDD is supplied to the gate of the transistor T3 via the node N2. Can be given to the terminal. Further, since the node N2 is VDD, the transistor T18 is turned on, and the node N4 is fixed to LCOM. Therefore, the high level output signal HCOM can be stably supplied to the common line CML.
  • the transistor T14 when the potential of the node N4 is VDD, the transistor T14 is turned on. At this time, a potential higher than VDD is applied to the transistor T15 by the push-up (bootstrap effect) by the capacitor C3, and the transistor T15 is turned on, whereby the maximum voltage VDD is supplied to the gate of the transistor T4 via the node N4. Can be given to the terminal. Further, since the node N4 is VDD, the transistor T20 is turned on, and the node N2 is fixed to LCOM. Therefore, the low level output signal LCOM can be stably supplied to the common line CML.
  • the layout area can be reduced.
  • the present invention is not limited to this, and a separate power supply voltage VSS may be provided.
  • FIG. 11 is a circuit diagram of the GCK generation circuit (GCK buffer) 12. As shown in FIG. 11, the GCK generation circuit 12 is composed of transistors of the same conductivity type, and includes five N-channel transistors Tr1 to Tr5 and one capacitor C1.
  • the GCK generation circuit 12 has input terminals IN1 and IN2 and an output terminal OUTg.
  • the gate terminal of the transistor Tr1 is connected to the input terminal IN1, and VDD is supplied to the drain terminal.
  • the gate terminal of the transistor Tr2 is connected to the input terminal IN2, the drain terminal is connected to the source terminal of the transistor Tr1, and VSS is applied to the source terminal of the transistor Tr2.
  • a connection point between the transistors Tr1 and Tr2 is referred to as a node n1.
  • VDD is applied to the gate terminal of the transistor Tr3, and the drain terminal is connected to the node n1.
  • the gate terminal of the transistor Tr4 is connected to the source terminal of the transistor Tr3, VDD is supplied to the drain terminal, and the source terminal is connected to the output terminal OUTg.
  • a connection point between the transistors Tr3 and Tr4 is referred to as n2.
  • a capacitor C1 is provided between the gate terminal and the source terminal of the transistor Tr4.
  • the gate terminal of the transistor Tr5 is connected to the input terminal IN2, the drain terminal is connected to the source terminal of the transistor Tr4 and the output terminal OUTg, and VSS is applied to the source terminal of the transistor Tr5.
  • FIG. 12 is a timing chart when the GCK generation circuit 12 operates.
  • IN1 and IN2 indicate the potentials of the clock signals CK1 and CK2, respectively.
  • the transistor Tr1 In the period t1, when the input signal IN1 is at a high level and IN2 is at a low level, the transistor Tr1 is turned on, and the potential of the node n1 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor Tr1). Since the transistor Tr3 is in the on state, the potential of the node n2 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistors Tr1 and Tr3). When the node n2 is charged to VDD ⁇ Vth, the transistor Tr3 is turned off and the node n2 is in a floating state.
  • the transistor Tr4 since the output signal OUTg rises from the low level to the high level, the node n2 rises above VDD via the capacitor C1 (bootstrap effect), so that the transistor Tr4 is turned on and the output terminal OUTg is connected to the output terminal OUTg. A voltage VDD that does not drop the threshold is output. Note that the transistor Tr3 has a role of dispersing the breakdown voltage when the node n2 rises to Vth or more.
  • the clock load is compared with the configuration in which the clock signals CK1, CK2 are directly supplied to the unit circuit. Can be reduced. Therefore, particularly in a display panel having a high resolution, it is possible to suppress the influence of delay and the like and to prevent the display quality from deteriorating.
  • the switching timing of the potential levels of the input signals IN1 and IN2 may be the same, but if shifted, the node n2 becomes high level after the transistor Tr5 is completely turned off, so that it is reliably pushed up (bootstrap). The action can be performed.
  • the GCK generation circuit 12 applies GCK1 to the odd-numbered unit circuits 25 (CM1, CM3,). Then, GCK2 is supplied to the unit circuits 25 (CM2, CM4,%) At even stages.
  • GCK2 is supplied to the odd-numbered unit circuits 25 (CM1, CM3,%)
  • GCK1 is supplied to the unit circuit 25 (CM2, CM4,).
  • FIG. 13 is a circuit diagram showing another configuration of the GCK generation circuit 12.
  • transistors Tr6 and Tr7 are added to the GCK generation circuit 12 of FIG.
  • An initial signal INT (initialization signal) is applied to the gate terminal of the transistor Tr6, the drain terminal is connected to the node N2, and VSS is applied to the source terminal.
  • the initial signal INT is given to the gate terminal of the transistor Tr7, the drain terminal is connected to the output terminal OUTg, and VSS is given to the source terminal.
  • the initial signal INT is at a high level, the transistors Tr6 and Tr7 are turned on, the node N2 is fixed to VSS, and VSS can be reliably output to the output terminal OUTg.
  • Embodiment 2 according to the present invention will be described below.
  • differences from the liquid crystal display device 1 according to the first embodiment will be mainly described, and components having the same functions as the components described in the first embodiment will be described. The same number is attached and the explanation is omitted.
  • FIG. 14 is a block diagram showing a configuration of the storage capacitor line driving circuit 500 according to the second embodiment.
  • FIG. 14 also shows the configuration of the scanning signal line driver circuit 100.
  • FIG. 15 is a block diagram showing a schematic configuration of the liquid crystal display device 2 according to the second embodiment, and
  • FIG. 16 is an equivalent circuit diagram showing an electrical configuration of the pixel P of the liquid crystal display device 2.
  • the liquid crystal display device 2 includes a scanning signal line drive circuit 100, a data signal line drive circuit 300, a display panel 400, and a storage capacitor line drive circuit 500. Further, the liquid crystal display device 2 includes a control circuit (not shown) that controls each drive circuit.
  • the display panel 400 includes a scanning signal line 41, a data signal line 43, a TFT 44, a storage capacitor wiring 46, and a pixel electrode 45 on an active matrix substrate, and a common electrode com on a counter substrate.
  • One storage capacitor line 46 is formed in each row so as to be parallel to each other in the row direction (lateral direction), and is arranged to make a pair with the scanning signal line 41.
  • the storage capacitor lines 46 are capacitively coupled to the pixel electrodes 45 arranged in each row, and form storage capacitors (also referred to as “auxiliary capacitors”) Ccs between the pixel electrodes 45.
  • the display panel 400 having the above configuration is driven by the scanning signal line driving circuit 100, the data signal line driving circuit 300, the storage capacitor wiring driving circuit 500, and a control circuit for controlling them.
  • the horizontal scanning period of each row is sequentially assigned, and each row is sequentially scanned.
  • the scanning signal line driving circuit 100 sequentially outputs a gate signal for turning on the TFT 44 to the scanning signal line 41 of the row in synchronization with the horizontal scanning period of each row.
  • the storage capacitor line driving circuit 500 supplies a high level CS signal (HCS) or a low level CS signal to each storage capacitor line 46. (LCS) is supplied.
  • HCS high level CS signal
  • LCD low level CS signal
  • the data signal line driving circuit 300 outputs a source signal to each data signal line 43.
  • This source signal is a signal obtained by assigning a video signal supplied to the data signal line drive circuit 300 from the outside of the liquid crystal display device 2 via the control circuit to each column in the data signal line drive circuit 300 and performing boosting or the like. is there.
  • the control circuit controls the scanning signal line drive circuit 100, the data signal line drive circuit 300, and the storage capacitor line drive circuit 500 described above to output a gate signal, a source signal, and a CS signal from these circuits. .
  • the liquid crystal display device 2 has a configuration in which a stable operation is performed by preventing a decrease in the potential level of the output signal (CS signal) of the storage capacitor wiring driving circuit 500. Since the scanning signal line driving circuit 100 is the same as that of the first embodiment, a specific configuration of the storage capacitor line driving circuit 500 will be described below.
  • the storage capacitor wiring drive circuit 500 is configured by connecting n (n is an integer of 2 or more) CS unit circuits 51 in multiple stages.
  • the CS unit circuit 51 has an input terminal INc, polarity terminals CMI, CMIB, and an output terminal OUTc.
  • the storage capacitor line driving circuit 500 is supplied with the output signal OUTs of the shift register 10 and the polarity signals CMI and CMIB.
  • the output signal OUTc of the CS unit circuit 51 is sequentially output to the storage capacitor lines CSL1 to CSLn as output signals CSOUT1 to CSOUTn.
  • the (n ⁇ 1) -th stage CS unit circuit 51 (CS (n ⁇ 1)) of the storage capacitor line driving circuit 500 includes the n-th stage unit circuit 11 (SRn) of the shift register 10.
  • the output signal SROUTn is supplied, and the (n ⁇ 1) -th stage CS unit circuit 51 (CS (n ⁇ 1)) outputs the output signal CSOUT (n ⁇ 1) to the storage capacitor line CSL (n ⁇ 1).
  • the output signal SROUT (n + 1) of the (n + 1) -th unit circuit 11 (SR (n + 1)) of the shift register 10 is supplied to the n-th CS unit circuit 51 (CSn).
  • CS unit circuit 51 (CSn) outputs an output signal CSOUTn to the storage capacitor line CSLn.
  • the storage capacitor line driving circuit 500 receives the output signal of the unit circuit 11 of the subsequent shift register 10 to each CS unit circuit 51, so that the output signal is generated along with the shift operation of the shift register 10.
  • CSOUT1 to CSMOUTn are sequentially output to the storage capacitor lines CSL1 to CSLn.
  • FIG. 17 is a circuit diagram of the CS unit circuit 51 included in the storage capacitor line driving circuit 500 according to Example 1 of the second embodiment.
  • the CS unit circuit 51 is composed of transistors of the same conductivity type, and includes six N-channel transistors T1 to T6 and two capacitors C1 and C2.
  • Transistor T1 is a first input control transistor
  • transistor T2 is a first latch control transistor
  • transistor T3 is a first output control transistor
  • transistor T4 is a second output control transistor
  • transistor T5 is a second latch control transistor
  • transistor T6 is a second latch. Functions as an input control transistor.
  • on-voltage on level
  • off-voltage off level
  • the power supply voltage VDD is applied to the gate terminal (control terminal) of the transistor T1, and the drain terminal (one conduction terminal) of the transistor T1 is connected to the input terminal INc.
  • the gate terminal of the transistor T2 is connected to the source terminal (the other conduction terminal) of the transistor T1, and the drain terminal of the transistor T2 is connected to the polarity terminal CMI.
  • a connection point between the transistors T1 and T2 is referred to as a node N1.
  • the gate terminal of the transistor T3 is connected to the source terminal of the transistor T2, the high-level power supply voltage VCS (first power supply voltage) is applied to the drain terminal of the transistor T3, and the source terminal of the transistor T3 is connected to the output terminal OUTc.
  • the A connection point between the transistors T2 and T3 is referred to as a node N2.
  • the power supply voltage VDD is applied to the gate terminal of the transistor T6, and the drain terminal of the transistor T6 is connected to the input terminal INc.
  • the gate terminal of the transistor T5 is connected to the source terminal of the transistor T6, and the drain terminal of the transistor T5 is connected to the polarity terminal CMIB.
  • a connection point between the transistors T5 and T6 is referred to as a node N3.
  • the gate terminal of the transistor T4 is connected to the source terminal of the transistor T5, the drain terminal of the transistor T4 is connected to the output terminal OUTc, and a low-level power supply voltage VSS (second power supply voltage) is applied to the source terminal of the transistor T4. It is done.
  • a connection point between the transistors T4 and T5 is referred to as a node N4.
  • Capacitances C1 and C2 are composed of capacitive elements.
  • the capacitor C1 is provided between the gate terminal and the source terminal of the transistor T2, and the capacitor C2 is provided between the gate terminal and the source terminal of the transistor T5.
  • the capacitors C1 and C2 function as bootstrap capacitors.
  • the capacitors C1 and C2 may be configured using a wiring capacitor or a parasitic capacitance of a transistor instead of the capacitor element. As a result, the circuit configuration can be simplified by the amount that the capacitive element is not provided.
  • the storage capacitor line driving circuit 500 including the CS unit circuit 51 having the above configuration performs an operation of sequentially outputting the output signals CSOUT1 to CSOUTn in which the high level and the low level are switched for each frame one by one.
  • the internal signal of the storage capacitor wiring driving circuit 500 including the clock signals CK1 and CK2 and the potential of the input / output signal are assumed to be VDD when high and VSS when low.
  • FIG. 18 is a timing chart during the operation of the storage capacitor wiring driving circuit 500.
  • FIG. 18 shows input / output signals in the (n ⁇ 2) th stage CS unit circuit 51, the (n ⁇ 1) th stage CS unit circuit 51, and the nth stage CS unit circuit 51.
  • SR (n ⁇ 1), SRn, SR (n + 1) are the (n ⁇ 1) -th unit circuit 11, the n-th unit circuit 11, and the (n + 1) -th unit circuit 11 of the shift register 10, respectively.
  • the potentials of the output signals SROUT (n ⁇ 1), SROUTn, SROUT (n + 1) are shown.
  • CMI and CMIB represent polarity signals
  • N1 to N4 represent the potentials of the nodes N1 to N4, respectively.
  • CS (n ⁇ 2), CS (n ⁇ 1), and CSn are the (n ⁇ 2) th stage CS unit circuit 51 and the (n ⁇ 1) th stage CS unit circuit of the storage capacitor wiring driving circuit 500, respectively.
  • 51 shows output signals CSOUT (n ⁇ 2), CSOUT (n ⁇ 1) and CSOUTn of the CS unit circuit 51 in the 51st stage.
  • CMI and CMIB are signals whose polarities are reversed from each other and whose polarities are reversed every horizontal scanning period. A period from when the output signal SROUT (n-1) is output until the next output signal SROUT (n-1) is output corresponds to one vertical scanning period (one frame).
  • the output signal SROUT (n ⁇ 1) (high level) of the (n ⁇ 1) th stage unit circuit 11 of the shift register 10 is applied to the input terminal INc of the (n ⁇ 2) th stage CS unit circuit 51.
  • the transistor T1 is turned on because VDD is applied, and the potential of the node N1 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T1).
  • the transistor T2 is turned on and the polarity signal CMI is at a high level, so that the potential of the node N2 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T2). That is, the potential of the node N2 changes from the low level to the high level.
  • the transistor T1 when the potential of the node N1 is charged to VDD ⁇ Vth, the transistor T1 is turned off and the node N1 is in a floating state. Since the node N1 and the source terminal of the transistor T2 are connected via the capacitor C1 holding the potential difference VDD ⁇ Vth, when the potential of the source terminal (node N2) of the transistor T2 changes from low level to high level, The potential of the node N1 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect).
  • the transistor T3 is turned on.
  • the transistor T6 when a high-level output signal SROUT (n ⁇ 1) is input as the input signal INc, the transistor T6 is turned on because VDD is applied, and the potential of the node N3 is VDD ⁇ Vth (however, , Vth is a threshold voltage of the transistor T6). As a result, the transistor T5 is turned on and the polarity signal CMIB is at the low level, so that the potential at the node N4 changes from the high level to the low level. Thereby, the transistor T4 is turned off. Note that the node N3 is pushed down by the capacitor C2 and has a potential lower than VDD ⁇ Vth. Since the transistor T6 is on, the potential of the node N3 is charged to VDD ⁇ Vth, and then the transistor T6 is turned off.
  • VCS the power supply voltage
  • Vth the threshold voltage of the transistor T3
  • Vth the threshold voltage of the transistor T3
  • the VCS is maintained at the voltage level as it is from the output terminal OUTc. Is output.
  • the output signal VCS is supplied to the storage capacitor line CSL (n ⁇ 2) in the (n ⁇ 2) th row.
  • VCS is continuously output from the output terminal OUTc at the voltage level as it is.
  • the high level output signal VCS can be stably supplied to the storage capacitor line CSL (n ⁇ 2) in the (n ⁇ 2) th row.
  • the output signal SROUT (n ⁇ 1) (high level) of the (n ⁇ 1) th stage unit circuit 11 of the shift register 10 is applied to the input terminal INc of the (n ⁇ 2) th stage CS unit circuit 51.
  • the transistor T1 is supplied with VDD, the transistor T1 is turned on, and the potential of the node N1 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T1).
  • the transistor T2 is turned on and the polarity signal CMI is at a low level, so that the potential at the node N2 is at a low level. That is, the potential of the node N2 changes from the high level to the low level.
  • the transistor T3 is turned off.
  • the node N1 is pushed down by the capacitor C1 and has a potential lower than VDD ⁇ Vth. Accordingly, the transistor T1 is turned on and the potential of the node N1 is charged to VDD ⁇ Vth, and then the transistor T1 is turned off.
  • the transistor T6 when the potential of the node N3 is charged to VDD ⁇ Vth, the transistor T6 is turned off and the node N3 is in a floating state. Since the node N3 and the source terminal of the transistor T5 are connected via the capacitor C2 holding the potential difference VDD ⁇ Vth, when the potential of the source terminal (node N4) of the transistor T5 changes from low level to high level, The potential of the node N3 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect).
  • the polarity signal CMIB whose maximum voltage is VDD passes through the transistor T5 without voltage drop, and the potential of the node N4 becomes VDD.
  • the transistor T4 is turned on, VSS is output from the output terminal OUTc, and the output signal VSS is supplied to the storage capacitor line CSL (n-2) in the (n-2) th row.
  • VSS is continuously output from the output terminal OUTc at the same voltage level.
  • the low level output signal VSS can be stably supplied to the storage capacitor line CSL (n ⁇ 2) in the (n ⁇ 2) th row.
  • the output signal SROUTn (high level) of the n-th unit circuit 11 of the shift register 10 is input to the input terminal INc of the (n ⁇ 1) -th CS unit circuit 51. Since the transistor T1 is supplied with VDD, the transistor T1 is turned on, and the potential of the node N1 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T1). As a result, the transistor T2 is turned on and the polarity signal CMI is at a low level, so that the potential at the node N2 is at a low level. That is, the potential of the node N2 changes from the high level to the low level. As a result, the transistor T3 is turned off.
  • the node N1 is pushed down by the capacitor C1 and has a potential lower than VDD ⁇ Vth. Accordingly, the transistor T1 is turned on and the potential of the node N1 is charged to VDD ⁇ Vth, and then the transistor T1 is turned off.
  • the transistor T6 when the high-level output signal SROUTn is input as the input signal INc, the transistor T6 is turned on because VDD is applied, and the potential of the node N3 is VDD ⁇ Vth (where Vth is the transistor T6). Threshold voltage). As a result, the transistor T5 is turned on and the polarity signal CMIB is at the high level, so that the potential of the node N4 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T5). That is, the potential of the node N4 changes from the low level to the high level.
  • the transistor T6 when the potential of the node N3 is charged to VDD ⁇ Vth, the transistor T6 is turned off and the node N3 is in a floating state. Since the node N3 and the source terminal of the transistor T5 are connected via the capacitor C2 holding the potential difference VDD ⁇ Vth, when the potential of the source terminal (node N4) of the transistor T5 changes from low level to high level, The potential of the node N3 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect).
  • the polarity signal CMIB whose maximum voltage is VDD passes through the transistor T5 without voltage drop, and the potential of the node N4 becomes VDD.
  • the transistor T4 is turned on, VSS is output from the output terminal OUTc, and the output signal VSS is supplied to the storage capacitor line CSL (n ⁇ 1) in the (n ⁇ 1) th row.
  • the output signal SROUTn (high level) of the n-th unit circuit 11 of the shift register 10 is input to the input terminal INc of the (n ⁇ 1) -th CS unit circuit 51.
  • the transistor T1 is turned on because VDD is applied, and the potential of the node N1 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T1).
  • the transistor T2 is turned on and the polarity signal CMI is at a high level, so that the potential of the node N2 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T2). That is, the potential of the node N2 changes from the low level to the high level.
  • the transistor T1 when the potential of the node N1 is charged to VDD ⁇ Vth, the transistor T1 is turned off and the node N1 is in a floating state. Since the node N1 and the source terminal of the transistor T2 are connected via the capacitor C1 holding the potential difference VDD ⁇ Vth, when the potential of the source terminal (node N2) of the transistor T2 changes from low level to high level, The potential of the node N1 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect).
  • the transistor T3 is turned on.
  • the transistor T6 when the high-level output signal SROUTn is input as the input signal INc, the transistor T6 is turned on because VDD is applied, and the potential of the node N3 is VDD ⁇ Vth (where Vth is the transistor T6). Threshold voltage). As a result, the transistor T5 is turned on and the polarity signal CMIB is at the low level, so that the potential at the node N4 changes from the high level to the low level. Thereby, the transistor T4 is turned off. Note that the node N3 is pushed down by the capacitor C2 and has a potential lower than VDD ⁇ Vth. Since the transistor T6 is on, the potential of the node N3 is charged to VDD ⁇ Vth, and then the transistor T6 is turned off.
  • VCS the power supply voltage
  • Vth the threshold voltage of the transistor T3
  • Vth the threshold voltage of the transistor T3
  • the high-level VCS remains unchanged from the output terminal OUTc. Output at voltage level.
  • the output signal VCS is supplied to the storage capacitor line CSL (n ⁇ 1) in the (n ⁇ 1) th row.
  • the output signal SROUT (n + 1) (high level) of the (n + 1) th stage unit circuit 11 of the shift register 10 is input to the nth stage CS unit circuit 51.
  • the subsequent operation is the same as that of the CS unit circuit 51 in the (n-2) th stage.
  • the CS unit circuit 51 of each stage operates.
  • the operations of the first and second frames are repeated.
  • FIG. 19 is a block diagram showing a configuration of the storage capacitor line driving circuit 500 according to Example 2 of the second embodiment.
  • the storage capacitor line driving circuit 500 is configured by connecting n (n is an integer of 2 or more) CS unit circuits 52 in multiple stages.
  • the CS unit circuit 52 has input terminals INc1, INc2, polarity terminals CMI, CMIB, and an output terminal OUTc.
  • the storage capacitor line driving circuit 500 is supplied with the output signal OUTs of the shift register 10 and the polarity signals CMI and CMIB.
  • the output signal OUTc of the CS unit circuit 52 is sequentially output to the storage capacitor lines CSL1 to CSLn as output signals CSOUT1 to CSOUTn.
  • the (n ⁇ 1) -th stage CS unit circuit 52 (CS (n ⁇ 1)) of the storage capacitor wiring driving circuit 500 includes the (n ⁇ 1) -th stage unit circuit 11 of the shift register 10.
  • the output signal SROUT (n-1) of (SR (n-1)) and the output signal SROUTn of the nth unit circuit 11 (SRn) are supplied, and the (n-1) th CS unit circuit is supplied.
  • 52 (CS (n ⁇ 1)) outputs the output signal CSOUT (n ⁇ 1) to the storage capacitor wiring CSL (n ⁇ 1).
  • the n-th stage CS unit circuit 52 (CSn) includes the output signal SROUTn of the n-th unit circuit 11 (SRn) of the shift register 10 and the (n + 1) -th unit circuit 11 (SR (n + 1). )) Is supplied, and the n-th stage CS unit circuit 52 (CSn) outputs the output signal CSOUTn to the storage capacitor line CSLn.
  • the output signal of the unit circuit 11 of the shift register 10 of the own stage and the output signal of the unit circuit 11 of the shift register 10 of the subsequent stage are input to each CS unit circuit 52.
  • the output signals CSOUT1 to CSMOUTn are sequentially output to the storage capacitor lines CSL1 to CSLn in accordance with the shift operation of the shift register 10.
  • FIG. 20 is a circuit diagram of the CS unit circuit 52 included in the storage capacitor wiring driving circuit 500 according to Example 2 of the second embodiment.
  • the CS unit circuit 52 is composed of transistors of the same conductivity type, and includes ten N-channel transistors T1, T2a, T2b, T3, T4, T5a, T5b, T6, T7, T8, and 4
  • the capacitors C1, C2, C3, and C4 are included.
  • the power supply voltage VDD is applied to the gate terminal (control terminal) of the transistor T1, and the drain terminal (one conduction terminal) of the transistor T1 is connected to the input terminal INc1.
  • the gate terminal of the transistor T2a is connected to the source terminal (the other conduction terminal) of the transistor T1, and the drain terminal of the transistor T2a is connected to the polarity terminal CMI.
  • a connection point between the transistors T1 and T2a is referred to as a node N1.
  • the drain terminal of the transistor T2b is connected to the polarity terminal CMI.
  • the gate terminal of the transistor T3 is connected to the source terminals of the transistors T2a and T2b, the high-level power supply voltage VCS (first power supply voltage) is applied to the drain terminal of the transistor T3, and the source terminal of the transistor T3 is connected to the output terminal OUTc. Connected.
  • a connection point between the transistors T2a, T2b, and T3 is referred to as a node N2.
  • the power supply voltage VDD is applied to the gate terminal of the transistor T6, the drain terminal of the transistor T6 is connected to the input terminal INc2, and the source terminal is connected to the gate terminal of the transistor T2b.
  • a connection point between the transistors T6 and T2b is referred to as a node N5.
  • the power supply voltage VDD is applied to the gate terminal of the transistor T7, and the drain terminal of the transistor T7 is connected to the input terminal INc1.
  • the gate terminal of the transistor T5a is connected to the source terminal of the transistor T7, and the drain terminal of the transistor T5a is connected to the polarity terminal CMIB.
  • a connection point between the transistors T7 and T5a is referred to as a node N3.
  • the high-level power supply voltage VDD is applied to the gate terminal of the transistor T8, and the drain terminal of the transistor T8 is connected to the input terminal INc2.
  • the gate terminal of the transistor T5b is connected to the source terminal of the transistor T8, and the drain terminal of the transistor T5b is connected to the polarity terminal CMIB.
  • a connection point between the transistors T8 and T5b is referred to as a node N6.
  • the gate terminal of the transistor T4 is connected to the source terminals of the transistors T5a and T5b, the drain terminal of the transistor T4 is connected to the source terminal and the output terminal OUTc of the transistor T3, and the low-level power supply voltage VSS is applied to the source terminal of the transistor T4. (Second power supply voltage) is given.
  • a connection point between the transistors T5a, T5b, and T4 is referred to as a node N4.
  • Capacitors C1, C2, C3, and C4 are composed of capacitive elements.
  • the capacitor C1 is provided between the gate terminal and the source terminal of the transistor T2a
  • the capacitor C2 is provided between the gate terminal and the source terminal of the transistor T2b
  • the capacitor C3 is provided between the gate terminal and the source terminal of the transistor T5a.
  • the capacitor C4 is provided between the gate terminal and the source terminal of the transistor T5b.
  • Each of the capacitors C1, C2, C3, and C4 functions as a bootstrap capacitor.
  • the capacitors C1, C2, C3, and C4 may be configured using a wiring capacitor or a parasitic capacitor of a transistor instead of the capacitor element. As a result, the circuit configuration can be simplified by the amount that the capacitive element is not provided.
  • the storage capacitor line driving circuit 500 including the CS unit circuit 52 having the above-described configuration performs an operation of sequentially outputting the output signals CSOUT1 to CSOUTn in which the high level and the low level are switched every frame.
  • FIG. 21 is a timing chart during the operation of the storage capacitor wiring driving circuit 500.
  • FIG. 21 shows input / output signals in the (n ⁇ 2) th stage CS unit circuit 52, the (n ⁇ 1) th stage CS unit circuit 52, and the nth stage CS unit circuit 52.
  • SR (n ⁇ 2), SR (n ⁇ 1), SRn, and SR (n + 1) are the (n ⁇ 2) stage unit circuit 11 and the (n ⁇ 1) stage unit circuit of the shift register 10, respectively.
  • CS (n ⁇ 2), CS (n ⁇ 1), and CSn are the (n ⁇ 2) th stage CS unit circuit 52 and the (n ⁇ 1) th stage CS unit circuit of the storage capacitor wiring driving circuit 500, respectively.
  • 52 shows output signals CSOUT (n ⁇ 2), CSOUT (n ⁇ 1), and CSOUTn of the CS unit circuit 52 in the nth stage.
  • CMI and CMIB are signals whose polarities are reversed from each other and whose polarities are reversed every horizontal scanning period.
  • a period from when the output signal SROUT (n-1) is output until the next output signal SROUT (n-1) is output corresponds to one vertical scanning period (one frame).
  • the output signal SROUT (n ⁇ 1) (high level) of the (n ⁇ 1) th stage unit circuit 11 of the shift register 10 is input to the input terminal INc2 of the (n ⁇ 1) th stage CS unit circuit 52. Entered.
  • the transistor T6 is turned on because VDD is applied, and the potential of the node N5 is VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T6).
  • the transistor T2b is turned on and the polarity signal CMI is at the high level, so that the potential of the node N2 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T2b).
  • the transistor T6 when the potential of the source terminal of the transistor T6 is charged to VDD-Vth, the transistor T6 is turned off, and the connection point (node N5) with the transistor T2b is in a floating state. Since the node N5 and the source terminal of the transistor T2b are connected via the capacitor C2 holding the potential difference VDD ⁇ Vth, when the potential of the source terminal (node N2) of the transistor T2b changes from low level to high level, The potential of the node N5 changes by the same amount and becomes higher than the power supply voltage VDD (bootstrap effect).
  • the transistor T3 is turned on.
  • the transistor T8 is turned on because VDD is applied, and the potential of the node N6 is VDD ⁇ Vth. (Where Vth is the threshold voltage of the transistor T5b).
  • Vth is the threshold voltage of the transistor T5b.
  • VCS the power supply voltage
  • Vth the threshold voltage of the transistor T3
  • Vth the threshold voltage of the transistor T3
  • the high-level VCS remains unchanged from the output terminal OUTc. Output at voltage level.
  • the output signal VCS is supplied to the storage capacitor line CSL (n ⁇ 1) in the (n ⁇ 1) th row.
  • the output signal SROUTn (high level) of the n-th unit circuit 11 of the shift register 10 is input to the input terminal INc1. Since the transistor T1 is supplied with VDD, the transistor T1 is turned on, and the potential of the node N1 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T1). As a result, the transistor T2a is turned on and the polarity signal CMI is at a low level, so that the potential at the node N2 is at a low level. That is, the potential of the node N2 changes from the high level to the low level. As a result, the transistor T3 is turned off.
  • the node N1 is pushed down by the capacitor C1 and has a potential lower than VDD ⁇ Vth. Since the transistor T1 is in the on state, the potential of the node N1 is charged to VDD ⁇ Vth, and then the transistor T1 is turned off.
  • the transistor T7 is turned on because VDD is applied, and the potential of the node N3 is VDD ⁇ Vth (where Vth is the transistor T3). Threshold voltage).
  • the transistor T5a is turned on and the polarity signal CMIB is at the high level, so that the potential of the node N4 becomes VDD ⁇ Vth (where Vth is the threshold voltage of the transistor T5a).
  • the potential of the node N3 is pushed up by the capacitor C3 (bootstrap effect), the polarity signal CMIB whose maximum voltage is VDD passes through the transistor T5a without voltage drop, and the potential of the node N4 becomes VDD.
  • the transistor T4 is turned on, VSS is output from the output terminal OUTc, and the output signal VSS is supplied to the storage capacitor line CSL (n ⁇ 1) in the (n ⁇ 1) th row.
  • the transistor T2a is turned off. Since the potential of the node N2 is held at a low level by the capacitor C1, the transistor T3 maintains an off state.
  • the transistor T5a is turned off, and the node N4 enters the floating state. Since the potential of the node N4 is held at VDD by the capacitor C3, the transistor T4 is kept on.
  • VSS is continuously output from the output terminal OUTc at the same voltage level.
  • the low level output signal VSS can be stably supplied to the storage capacitor line CSL (n ⁇ 1) in the (n ⁇ 1) th row.
  • the polarities of the polarity signals CMI and CMIB are reversed, so that the high-level output signal VCS is stably supplied to the storage capacitor line CSL (n ⁇ 1) in the (n ⁇ 1) th row. -1).
  • the n-th stage CS unit circuit 52 supplies the high-level output signal VCS to the n-th storage capacitor line CSLn in the first frame and outputs the low level in the second frame.
  • the signal VSS can be supplied to the n-th storage capacitor line CSLn.
  • FIG. 22 is a circuit diagram of the CS unit circuit 53 included in the storage capacitor line driving circuit 500 according to Example 3 of the second embodiment.
  • the CS unit circuit 53 includes transistors of the same conductivity type, and includes eight N-channel transistors T1a, T1b, T2 to T5, T6a, T6b, and two capacitors C1, C2. Contains.
  • the transistors T1a, T1b, T6a, T6b function as a scanning direction switching circuit.
  • the connection relationship of the transistors T2 to T5 is the same as that of the CS unit circuit 51 of the first embodiment shown in FIG.
  • the switching signal UD is given to the gate terminal of the transistor T1a, the drain terminal is connected to the input terminal IN1a, and the source terminal is connected to the gate terminal of the transistor T2.
  • the switching signal UDB (UD negation) is applied to the gate terminal of the transistor T1b, the drain terminal is connected to the input terminal IN1b, and the source terminal is connected to the gate terminal of the transistor T2.
  • a connection point between the transistors T1a, T1b, and T2 is referred to as a node N1.
  • the switching signal UD is given to the gate terminal of the transistor T6a, the drain terminal is connected to the input terminal IN6a, and the source terminal is connected to the gate terminal of the transistor T5.
  • the switching signal UDB (UD negation) is applied to the gate terminal of the transistor T6b, the drain terminal is connected to the input terminal IN6b, and the source terminal is connected to the gate terminal of the transistor T5.
  • a connection point between the transistors T6a, T6b, and T5 is referred to as a node N3.
  • the output signal SROUT (n + 1) of the subsequent shift register SR (n + 1) is input to the input terminal IN1a, and the output of the previous shift register SR (n ⁇ 1) is input to the input terminal IN1b.
  • a signal SROUT (n ⁇ 1) is input.
  • the switching signals UD and UDB are signals whose polarities are reversed. When the switching signal UD is at a high level, the transistor T1a is turned on and the output signal SROUT (n + 1) is taken in, and the switching signal UDB is at a high level. In this case, the transistor T1b is turned on and the output signal SROUT (n-1) is taken.
  • the transistor T6a is turned on and the output signal SROUT (n + 1) is taken in.
  • the transistor T6b is turned on and output.
  • the signal SROUT (n ⁇ 1) is captured.
  • the shift direction (scanning direction) of the storage capacitor line driving circuit 500 is switched between the first direction from the first stage to the nth stage and the second direction from the nth stage to the first stage. It is possible to correspond to the scanning signal line driver circuit 100.
  • the CS unit circuit 53 in FIG. 22 may have a configuration in which the capacitor C2 is omitted.
  • the scanning direction switching circuit (transistors T1a, T1b, T6a, T6b) of the third embodiment is the storage capacitor wiring driving circuit of the second embodiment (see FIG. 20).
  • the present invention can be applied to 500 CS unit circuits 52.
  • FIG. 25 is a block diagram illustrating a configuration of the storage capacitor line driving circuit 500 according to the fourth example of the second embodiment.
  • a storage capacitor wiring driving circuit 500 in FIG. 25 is obtained by applying the common electrode driving circuit 200 of Example 4 (see FIG. 9) of the first embodiment to a storage capacitor wiring driving circuit.
  • the storage capacitor wiring drive circuit 500 is configured by connecting n (n is an integer of 2 or more) CS unit circuits 56 in multiple stages.
  • the CS unit circuit 56 has input terminals INc and INg, polarity terminals CMI and CMIB, and an output terminal OUTc.
  • the storage capacitor line driving circuit 500 is supplied with the output signal OUTs of the shift register 10, polarity signals CMI and CMIB, and clocks GCK1 and GCK2.
  • the output signal OUTc of the CS unit circuit 56 is sequentially output to the storage capacitor lines CSL1 to CSLn as output signals CSOUT1 to CSOUTn.
  • FIG. 26 is a circuit diagram of the CS unit circuit 56 included in the storage capacitor wiring driving circuit 500 according to Example 4 of the second embodiment.
  • the CS unit circuit 56 has the same circuit configuration as that of the unit circuit 25 included in the common electrode driving circuit 200 shown in FIG. 10, and includes 16 N-channel transistors T1 to T1 having the same conductivity type. T6, T11 to T20, and four capacitors C1 to C4 are included.
  • the transistors T11, T12, T13, T19, and the capacitor C4 function as a first active signal holding circuit
  • the transistors T14, T15, T16, T17, and the capacitor C3 function as a second active signal holding circuit
  • the transistor T20 is a first stable signal.
  • the transistor T18 functions as a second stabilization circuit.
  • the CS unit circuit 56 of FIG. 26 is supplied with the output signal SROUT (n + 1) of the (n + 1) -th unit circuit 11 (SR (n + 1)) of the shift register 10 to the input terminal INc. Different from the unit circuit 25. The operation of the CS unit circuit 56 is the same as the operation of the unit circuit 25 of FIG.
  • GCK generation circuit for generating the input signal GCK input to the input terminal INg (input unit) of the CS unit circuit 56 has the same configuration as that of FIG.
  • the clock load is reduced compared to the configuration in which the clock signals CK1 and CK2 are directly supplied to the CS unit circuit. be able to. Therefore, particularly in a display panel having a high resolution, it is possible to suppress the influence of delay and the like and to prevent the display quality from deteriorating.
  • the semiconductor circuit of the present invention is A semiconductor circuit composed of transistors of the same conductivity type, A first output control transistor in which a first power supply voltage is applied to one conduction terminal and the other conduction terminal is connected to an output terminal; A first latch control transistor in which an ON voltage corresponding to an input signal is applied to the control terminal, a first data signal is applied to one conduction terminal, and the other conduction terminal is connected to the control terminal of the first output control transistor And A first capacitor is formed between the control terminal of the first latch control transistor and the other conduction terminal of the first latch control transistor; The voltage level of the input signal applied to the control terminal of the first latch control transistor is pulled up by the capacitor to capture the first data signal, and the first data signal is applied to the control terminal of the first output control transistor. It is characterized by that.
  • CMI first data signal
  • VDD maximum voltage
  • the circuit configuration can be simplified.
  • An ON voltage is applied to the control terminal, the input signal is applied to one conduction terminal, and the other conduction terminal includes a first input control transistor connected to the control terminal of the first latch control transistor;
  • an on voltage is applied to the control terminal of the first input control transistor, an on voltage corresponding to the input signal may be applied to the control terminal of the first latch control transistor.
  • the control terminal of the first input control transistor may be connected to the one conduction terminal of the first input control transistor.
  • a second output control transistor having one conduction terminal connected to the output terminal and a second power supply voltage applied to the other conduction terminal;
  • the input signal is applied to the control terminal, the second data signal whose polarity is reversed from that of the first data signal is applied to one conduction terminal, and the other conduction terminal is connected to the control terminal of the second output control transistor.
  • the second latch control transistor may be provided.
  • a second output control transistor having one conduction terminal connected to the output terminal and a second power supply voltage applied to the other conduction terminal;
  • a second latch control transistor having one conduction terminal provided with a second data signal having a polarity opposite to that of the first data signal and the other conduction terminal connected to a control terminal of the second output control transistor;
  • An ON voltage is applied to the control terminal, the input signal is applied to one conduction terminal, and the other conduction terminal includes a second input control transistor connected to the control terminal of the second latch control transistor;
  • a second capacitor may be formed between the control terminal of the second latch control transistor and the other conduction terminal of the second latch control transistor.
  • the control terminal of the first latch control transistor may be charged before the other conduction terminal of the first latch control transistor.
  • the bootstrap operation can be surely performed.
  • the channel size of the first output control transistor may be larger than the channel size of the first latch control transistor.
  • a second stabilization circuit for stabilizing the potential of the second connection point The first stabilization circuit applies a low-level off voltage to the first connection point when the second connection point is at a high level, and the second stabilization circuit has a high level at the first connection point. In this case, a low level off voltage may be applied to the second connection point.
  • the first stabilization circuit includes a first stabilization transistor having a control terminal connected to the second connection point, one conduction terminal connected to the first connection point, and an off voltage applied to the other conduction terminal.
  • the second stabilization circuit includes a second stabilization transistor having a control terminal connected to the first connection point, one conduction terminal connected to the second connection point, and an off voltage applied to the other conduction terminal. It can also be set as the structure containing.
  • a first holding circuit for holding a potential of a first connection point to which the first latch control transistor and the first output control transistor are connected; a second holding circuit connected to the second latch control transistor and the second output control transistor; A second holding circuit for holding the potential of the two connection points, A clock signal may be input to the input portions of the first and second holding circuits.
  • the first holding circuit includes A first holding transistor having a control terminal connected to the first connection point and an ON voltage applied to one conduction terminal; A second holding transistor having a control terminal connected to the other conduction terminal of the first holding transistor, an ON voltage applied to one conduction terminal, and the other conduction terminal connected to the first connection point; A first storage capacitor provided between the input unit and a connection point of the first and second storage transistors;
  • the second holding circuit is A third holding transistor in which a control terminal is connected to the second connection point and an on-voltage is applied to one conduction terminal;
  • a fourth holding transistor having a control terminal connected to the other conduction terminal of the third holding transistor, an ON voltage applied to one conduction terminal, and the other conduction terminal connected to the second connection point;
  • a second holding capacitor provided between the input unit and a connection point of the third and fourth holding transistors;
  • a clock signal generation circuit for supplying a clock signal to the input unit;
  • the clock signal generation circuit may be configured to generate the clock signal having a duty ratio of 50% based on the first and second clock signals whose high level periods do not overlap each other.
  • the clock signal generation circuit includes: A first input terminal for inputting the first clock signal; A second input terminal for inputting the second clock signal; A first clock input transistor having a control terminal connected to the first input terminal and an ON voltage applied to one conduction terminal; A second clock input transistor having a control terminal connected to the second input terminal, one conduction terminal connected to the other conduction terminal of the first clock input transistor, and an off voltage applied to the other conduction terminal; A breakdown voltage transistor in which an on-voltage is applied to the control terminal and one conduction terminal is connected to a connection point of the first and second clock input transistors; A first clock output transistor having a control terminal connected to the other conduction terminal of the breakdown voltage transistor, an ON voltage applied to one conduction terminal, and the other conduction terminal connected to the output terminal; A second clock output transistor having a control terminal connected to the second input terminal, one conduction terminal connected to the output terminal, and an off voltage applied to the other conduction terminal; The first clock output transistor may include a capacitor formed between the control terminal and the other conduction terminal
  • the clock signal generation circuit further includes: An initialization signal is given to the control terminal, one conduction terminal is connected to a connection point between the other conduction terminal of the breakdown voltage transistor and the control terminal of the first clock output transistor, and an off voltage is given to the other conduction terminal.
  • a first initialization transistor It is also possible to include a second initialization transistor in which the initialization signal is given to the control terminal, one conduction terminal is connected to the output terminal, and an off voltage is given to the other conduction terminal.
  • the display device of the present invention includes: A display device including a display panel including a data signal line, a scanning signal line, and a common electrode wiring, A common electrode driving circuit having a configuration in which any one of the semiconductor circuits composed of transistors of the same conductivity type is connected in multiple stages and sequentially driving the common electrode wiring; A data signal line driving circuit for supplying a video signal to the data signal line; And a scanning signal line driving circuit that sequentially supplies a scanning signal to the semiconductor circuit and the scanning signal line.
  • the display device of the present invention includes: A display device including a display panel including a data signal line, a scanning signal line, and a storage capacitor line, A storage capacitor wiring driving circuit for sequentially driving the storage capacitor wirings, which has a configuration in which any of the semiconductor circuits formed of transistors of the same conductivity type are connected in multiple stages; A data signal line driving circuit for supplying a video signal to the data signal line; And a scanning signal line driving circuit that sequentially supplies a scanning signal to the semiconductor circuit and the scanning signal line.
  • the scanning signal line driving circuit includes a shift register having a configuration in which unit circuits composed of transistors of the same conductivity type are connected in multiple stages, The scanning signal output from the unit circuit in the previous stage in the shift register may be provided to the semiconductor circuit.
  • the scanning signal line driving circuit includes a shift register having a configuration in which unit circuits composed of transistors of the same conductivity type are connected in multiple stages, A scanning signal output from a subsequent unit circuit in the shift register may be supplied to the semiconductor circuit.
  • the present invention can realize a semiconductor circuit capable of outputting a signal having a stable potential level using transistors of the same conductivity type, it is particularly suitable for each drive circuit of a display device.

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Abstract

　ドレイン端子にＨＣＯＭが与えられ、ソース端子が出力端子（ＯＵＴｍ）に接続されたトランジスタ（Ｔ３）と、ゲート端子に入力信号（ＳＲＯＵＴ（ｎ－１））に応じたオン電圧が与えられ、ドレイン端子に極性信号（ＣＭＩ）が与えられ、ソース端子がトランジスタ（Ｔ３）のゲート端子に接続されたトランジスタ（Ｔ２）とを備え、トランジスタ（Ｔ２）のゲート端子とソース端子との間に容量（Ｃ１）が形成され、トランジスタ（Ｔ２）のゲート端子に与えられる上記入力信号の電圧レベルを容量（Ｃ１）により引き上げて極性信号（ＣＭＩ）を取り込むとともに、該極性信号（ＣＭＩ）をトランジスタ（Ｔ３）のゲート端子に与える。これにより、簡易な構成により、電位レベルの低下を防いで安定した信号を出力することができる半導体回路及びそれを備えた表示装置を提供する。

Description

半導体回路及び表示装置
　本発明は、同一導電型のトランジスタで構成された半導体回路、及びそれを用いた表示装置に関する。
　一般に、液晶表示装置では、シフトレジスタやバッファ等の半導体回路が用いられているが、これら半導体回路をＣＭＯＳトランジスタで構成するとＰチャネル及びＮチャネルのそれぞれを形成するプロセスが必要になるため、製造工程が複雑化する。そこで、製造工程の簡略化を図るため、同一導電型、例えばＮチャネルのみなど単極性のチャネルのトランジスタで構成された半導体回路が提案されている（例えば特許文献１）。特許文献１では、上記半導体回路を用いた表示装置が開示されている。
　図２７は、特許文献１の表示装置に含まれる共通電極駆動回路の構成を示す回路図である。
　上記共通電極駆動回路は、９個のＮチャネル型トランジスタＴｒ１～Ｔｒ９と、容量Ｃｂｓ１、Ｃｂｓ２とを備えている。図２７に示すｎ段目の共通電極駆動回路には、走査信号線駆動回路に含まれるｎ段目のシフトレジスタの出力信号ＳＲｎ、及び、（ｎ－１）段目のシフトレジスタの出力信号ＳＲ（ｎ－１）が入力される。また、基準電圧ＶＳＳ、交流化信号Ｍ、ＭＢ、正極の共通電極ＶＣＯＭＨ、負極性の共通電極ＶＣＯＭＬが与えられる。
　図２８は、図２７に示す共通電極駆動回路の動作時のタイミングチャートである。
　まず、前段の走査線選択信号ＳＲ（ｎ－１）がハイレベルになり、節点ＮＤ１と節点ＮＤ２に、一旦、ローレベルが取り込まれてリセット後、交流化信号Ｍ、ＭＢの状態を取り込み、かつ、トランジスタＴｒ５とトランジスタＴｒ６とをオン状態にすることにより、節点ＮＤ４と節点ＮＤ５の電位が、基準電圧ＶＳＳになる。これにより、容量Ｃｂｓ１、Ｃｂｓ２には、交流化信号Ｍ、ＭＢの電圧が充電される。
　この状態で、前段の走査線選択信号ＳＲ（ｎ－１）がローレベルになり、節点ＮＤ１、ＮＤ２、ＮＤ４、ＮＤ５は、電圧の保持状態となる。
　次に、ｎ番目の走査線選択信号ＳＲｎがハイレベルになると、ダイオード接続されたトランジスタＴｒ７を介して、節点ＮＤ３にハイレベル（実際には、閾値電圧Ｖｔｈ分降下した電圧）が書き込まれる。ここで、節点ＮＤ１がハイレベルで、節点ＮＤ２がローレベルとすると、トランジスタＴｒ８がオン状態になり、トランジスタＴｒ９がオフ状態になるため、節点ＮＤ５はローレベルのままで、節点ＮＤ４にのみハイレベルが書き込まれる。
　よって、容量Ｃｂｓ１を介して、ブートストラップ効果により、節点ＮＤ１の電圧が上昇する。節点ＮＤ１の電圧上昇により、トランジスタＴｒ８は完全にオン状態になるため、節点ＮＤ１の電圧は、最大で、ｎ番目の走査線選択信号ＳＲｎのハイレベルから閾値電圧Ｖｔｈが減算された電圧分上昇する。節点ＮＤ２は、節点ＮＤ５が変動しないため、電圧変動は起こらず、ローレベルに保持される。
　このように、上記共通電極駆動回路の構成によれば、ブートストラップ効果を利用することにより、高電位の信号を出力することができる。そのため、このような半導体回路を表示装置内の各部において好適に利用することが可能になる。
日本国公開特許公報「特開２００６－２７６５４１号公報（２００６年１０月１２日公開）」
　しかしながら、従来の半導体回路では、ブートストラップ効果を得るために、トランジスタ等の素子数が増加し、回路構成が複雑化するという問題点がある。
　本発明は、上記の問題点に鑑みてなされたものであり、その目的は、簡易な構成により、電位レベルの低下を防いで安定した信号を出力することができる半導体回路、及びそれを備えた表示装置を提供することにある。
　本発明の半導体回路は、上記課題を解決するために、
　同一導電型のトランジスタで構成された半導体回路であって、
　一方の導通端子に第１電源電圧が与えられ、他方の導通端子が出力端子に接続された第１出力制御トランジスタと、
　制御端子に入力信号に応じたオン電圧が与えられ、一方の導通端子に第１データ信号が与えられ、他方の導通端子が上記第１出力制御トランジスタの制御端子に接続された第１ラッチ制御トランジスタとを備え、
　上記第１ラッチ制御トランジスタの制御端子と、上記第１ラッチ制御トランジスタの他方の導通端子との間に第１容量が形成され、
　上記第１ラッチ制御トランジスタの制御端子に与えられる上記入力信号の電圧レベルを上記容量により引き上げて上記第１データ信号を取り込むとともに、該第１データ信号を上記第１出力制御トランジスタの制御端子に与えることを特徴とする。
　上記の構成によれば、上記第１データ信号（ＣＭＩ）の電位変化（ローレベルからハイレベル）を利用して、第１容量により、上記第１ラッチ制御トランジスタの制御端子に与えられる上記入力信号の電圧レベルを引き上げる（ブートストラップ効果）ことができる。これにより、上記第１データ信号の最大電圧（ＶＤＤ）を上記第１出力制御トランジスタに与えることができるため、上記第１出力制御トランジスタに与えられるオン電圧を確実に出力することができる。
　また、上記半導体回路は、従来の半導体回路（図２７参照）と比較して、トランジスタ及び容量の素子数を削減できるため、回路構成を簡略化することができる。
　本発明の表示装置は、上記課題を解決するために、
　データ信号線、走査信号線及び共通電極配線を備えた表示パネルを備えた表示装置であって、
　同一導電型のトランジスタで構成された上記何れかの半導体回路を多段接続した構成を有し、上記共通電極配線を順次駆動する共通電極駆動回路と、
　上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
　走査信号を、上記半導体回路及び上記走査信号線に、順次供給する走査信号線駆動回路とを備えることを特徴とする。
　本発明の表示装置は、上記課題を解決するために、
　データ信号線、走査信号線及び保持容量配線を備えた表示パネルを備えた表示装置であって、
　同一導電型のトランジスタで構成された上記何れかの半導体回路を多段接続した構成を有し、上記保持容量配線を順次駆動する保持容量配線駆動回路と、
　上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
　走査信号を、上記半導体回路及び上記走査信号線に、順次供給する走査信号線駆動回路とを備えることを特徴とする。
　本発明の半導体回路は、以上のように、上記第１ラッチ制御トランジスタの制御端子に与えられる上記入力信号の電圧レベルを上記容量により引き上げて上記第１データ信号を取り込むとともに、該第１データ信号を上記第１出力制御トランジスタの制御端子に与える構成である。これにより、簡易な構成により、電位レベルの低下を防いで安定した信号を出力することができる半導体回路、及びそれを備えた表示装置を提供することができる。
本発明の実施の形態１に係る共通電極駆動回路の構成を示すブロック図である。 図１に示す共通電極駆動回路及び走査信号線駆動回路を備えた液晶表示装置の概略構成を示すブロック図である。 図２に示す液晶表示装置の画素の電気的構成を示す等価回路図である。 実施の形態１の実施例１に係る共通電極駆動回路に含まれる単位回路の回路図である。 図４に示す共通電極駆動回路の動作時のタイミングチャートである。 実施の形態１の実施例２に係る共通電極駆動回路に含まれる単位回路の回路図である。 実施の形態１の実施例３に係る共通電極駆動回路に含まれる単位回路の回路図である。 図７に示す共通電極駆動回路に含まれる単位回路の他の構成を示す回路図である。 実施の形態１の実施例４に係る共通電極駆動回路の構成を示すブロック図である。 実施の形態１の実施例４に係る共通電極駆動回路に含まれる単位回路の回路図である。 図１０に示す共通電極駆動回路に入力されるＧＣＫを生成するためのＧＣＫ生成回路（ＧＣＫバッファ）の回路図である。 図１１に示すＧＣＫ生成回路の動作時のタイミングチャートである。 図１１に示すＧＣＫ生成回路の他の構成を示す回路図である。 実施の形態２に係る保持容量配線駆動回路の構成を示すブロック図である。 図１４に示す共通電極駆動回路及び走査信号線駆動回路を備えた液晶表示装置の概略構成を示すブロック図である。 図１５に示す液晶表示装置の画素の電気的構成を示す等価回路図である。 実施の形態２の実施例１に係る保持容量配線駆動回路に含まれるＣＳ単位回路の回路図である。 図１７に示す保持容量配線駆動回路の動作時のタイミングチャートである。 実施の形態２の実施例２に係る保持容量配線駆動回路の構成を示すブロック図である。 実施の形態２の実施例２に係る保持容量配線駆動回路に含まれるＣＳ単位回路の回路図である。 図２０に示す保持容量配線駆動回路の動作時のタイミングチャートである。 実施の形態２の実施例３に係る保持容量配線駆動回路に含まれるＣＳ単位回路の回路図である。 図２２に示す保持容量配線駆動回路に含まれる単位回路の他の構成を示す回路図である。 図２２に示す保持容量配線駆動回路に含まれる単位回路の他の構成を示す回路図である。 実施の形態２の実施例４に係る保持容量配線駆動回路の構成を示すブロック図である。 実施の形態２の実施例４に係る保持容量配線駆動回路に含まれるＣＳ単位回路の回路図である。 従来の表示装置に含まれる共通電極駆動回路の構成を示す回路図である。 図２７に示す共通電極駆動回路の動作時のタイミングチャートである。
　〔実施の形態１〕
　本発明に係る実施の形態１について、以下に説明する。図１は、実施の形態１に係る共通電極駆動回路の構成を示すブロック図である。なお、図１には、走査信号線駆動回路の構成も示している。また、図２は、本実施の形態１に係る共通電極駆動回路及び走査信号線駆動回路を備えた液晶表示装置の概略構成を示すブロック図であり、図３は、液晶表示装置１の画素の電気的構成を示す等価回路図である。
　まず、図２及び図３を用いて液晶表示装置の概略構成について説明する。液晶表示装置１は、走査信号線駆動回路１００、共通電極駆動回路２００、データ信号線駆動回路３００、及び表示パネル４００を備えている。また、液晶表示装置１には、各駆動回路を制御する制御回路（図示せず）が含まれる。なお、各駆動回路はアクティブマトリクス基板にモノリシックに作り込まれていてもよい。
　表示パネル４００は、図示しないアクティブマトリクス基板と対向基板との間に液晶を挟持して構成されており、行列状に配列された多数の画素Ｐ（図３）を有している。
　そして、表示パネル４００は、アクティブマトリクス基板上に、走査信号線４１（ＧＬｎ）、データ信号線４３（ＳＬｎ）、薄膜トランジスタ（Thin Film Transistor；以下「ＴＦＴ」と称する）４４、及び画素電極４５を備え、対向基板上にコモンライン（共通電極配線）４２（ＣＭＬｎ）を備えている。
　走査信号線４１は行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、データ信号線４３は、列方向（縦方向）に互いに平行となるように各列に１本ずつ形成されている。図３に示すように、ＴＦＴ４４及び画素電極４５は、走査信号線４１とデータ信号線４３との各交点に対応してそれぞれ形成されており、ＴＦＴ４４のゲート電極ｇが走査信号線４１に、ソース電極ｓがデータ信号線４３に、ドレイン電極ｄが画素電極４５にそれぞれ接続されている。また、画素電極４５は、コモンライン４２との間に液晶を介して液晶容量Ｃｌｃを形成している。
　これにより、走査信号線４１に供給されるゲート信号（走査信号）によってＴＦＴ４４のゲートをオン状態にし、データ信号線４３からのソース信号（データ信号）を画素電極４５に書き込んで画素電極４５を上記ソース信号に応じた電位に設定し、コモンライン４２との間に介在する液晶に対して上記ソース信号に応じた電圧を印加することによって、上記ソース信号に応じた階調表示を実現することができる。
　上記構成の表示パネル４００は、走査信号線駆動回路１００、共通電極駆動回路２００、データ信号線駆動回路３００、及びこれらを制御する制御回路によって駆動される。
　本実施の形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。
　そのため、走査信号線駆動回路１００は、ＴＦＴ４４をオンするためのゲート信号を各行の水平走査期間に同期して当該行の走査信号線４１に対して順次出力する。
　共通電極駆動回路２００は、走査信号線駆動回路１００を構成するシフトレジスタ１０の出力信号（ＳＲＯＵＴ）に基づいて、各コモンライン４２にハイレベルの信号（ＨＣＯＭ）またはローレベルの信号（ＬＣＯＭ）を供給する。
　データ信号線駆動回路３００は、各データ信号線４３に対してソース信号を出力する。このソース信号は、液晶表示装置１の外部から制御回路を介してデータ信号線駆動回路３００に供給された映像信号を、データ信号線駆動回路３００において各列に割り当て、昇圧等を施した信号である。
　制御回路は、上述した走査信号線駆動回路１００、共通電極駆動回路２００、及びデータ信号線駆動回路３００を制御することにより、これら各回路から、ゲート信号、ソース信号、及びコモン信号を出力させる。
　本実施の形態に係る液晶表示装置１では、共通電極駆動回路２００の出力信号の電位レベルの低下を防いで安定した動作を行う構成を有している。以下では、走査信号線駆動回路１００及び共通電極駆動回路２００の具体的な構成について説明する。
　走査信号線駆動回路１００を構成するシフトレジスタ１０は、図１に示すように、ｎ個（ｎは２以上の整数）の単位回路１１を多段接続して構成されている。単位回路１１は、クロック端子ＣＫ、ＣＫＢ、入力端子ＩＮｓ、及び出力端子ＯＵＴｓを有している。以下、各端子経由で入出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫという）。
　シフトレジスタ１０には、外部からスタートパルスＳＴと２相のクロック信号ＣＫ、ＣＫＢが供給される。スタートパルスＳＴは、１段目の単位回路１１の入力端子ＩＮｓに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１１のクロック端子ＣＫと、偶数段目（偶数にはゼロも含まれる、以下同じ）の単位回路１１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路１１のクロック端子ＣＫＢと、偶数段目の単位回路１１のクロック端子ＣＫに与えられる。単位回路１１の出力信号ＯＵＴｓは、出力信号ＳＲＯＵＴ１～ＳＲＯＵＴｎとして走査信号線ＧＬ１～ＧＬｎに順に出力されるとともに、後段の単位回路１１の入力端子ＩＮｓに与えられる。また、単位回路１１の出力信号ＯＵＴｓは、対応する共通電極駆動回路２００の単位回路２１に供給される。
　共通電極駆動回路２００は、図１に示すように、ｎ個（ｎは２以上の整数）の単位回路２１を多段接続して構成されている。単位回路２１は、入力端子ＩＮｍ、極性端子ＣＭＩ、ＣＭＩＢ、及び出力端子ＯＵＴｍを有している。共通電極駆動回路２００には、シフトレジスタ１０の出力信号ＯＵＴｓ、及び、極性信号ＣＭＩ（第１データ信号）、ＣＭＩＢ（第２データ信号）が供給される。単位回路２１の出力信号ＯＵＴｍは、出力信号ＣＭＯＵＴ１～ＣＭＯＵＴｎとしてコモンライン（ＣＯＭライン）ＣＭＬ１～ＣＭＬｎに順に出力される。
　具体的には、共通電極駆動回路２００のｎ段目の単位回路２１には、シフトレジスタ１０の（ｎ－１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－１）が供給され、ｎ段目の単位回路２１は、出力信号ＣＭＯＵＴｎをコモンラインＣＭＬｎに出力する。このように、共通電極駆動回路２００は、シフトレジスタ１０のシフト動作に伴って、出力信号ＣＭＯＵＴ１～ＣＭＯＵＴｎを、コモンラインＣＭＬ１～ＣＭＬｎに順に出力する。なお、１段目の単位回路２１には、シフトレジスタ１０のスタートパルスＳＴが供給される。
　シフトレジスタ１０は周知の構成を適用することができる。よって、シフトレジスタ１０の詳細な説明は省略し、以下では、共通電極駆動回路２００の詳細な構成について説明する。
　（実施例１）
　図４は、実施例１に係る共通電極駆動回路２００に含まれる単位回路２１の回路図である。図４に示すように、単位回路２１は同一導電型のトランジスタで構成され、６個のＮチャネル型トランジスタＴ１～Ｔ６と、２個の容量Ｃ１、Ｃ２とを含んでいる。トランジスタＴ１は第１入力制御トランジスタ、トランジスタＴ２は第１ラッチ制御トランジスタ、トランジスタＴ３は第１出力制御トランジスタ、トランジスタＴ４は第２出力制御トランジスタ、トランジスタＴ５は第２ラッチ制御トランジスタ、トランジスタＴ６は第２入力制御トランジスタとして機能する。以下、ゲート端子（制御端子）に与えたときにトランジスタをオン状態にする電圧（信号のレベル）をオン電圧（オンレベル）といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）をオフ電圧（オフレベル）という。Ｎチャネル型トランジスタでは、ハイ電圧がオン電圧（ハイレベルがオンレベル）、ロー電圧がオフ電圧（ローレベルがオフレベル）になり、Ｐチャネル型トランジスタではその逆になる。
　トランジスタＴ１のゲート端子（制御端子）には電源電圧ＶＤＤが与えられ、トランジスタＴ１のドレイン端子（一方の導通端子）は入力端子ＩＮｍに接続される。トランジスタＴ２のゲート端子はトランジスタＴ１のソース端子（他方の導通端子）に接続され、トランジスタＴ２のドレイン端子は極性端子ＣＭＩに接続される。トランジスタＴ１、Ｔ２の接続点を節点Ｎ１という。トランジスタＴ３のゲート端子はトランジスタＴ２のソース端子に接続され、トランジスタＴ３のドレイン端子には電源電圧ＨＣＯＭ（第１電源電圧）が与えられ、トランジスタＴ３のソース端子は出力端子ＯＵＴｍに接続される。トランジスタＴ２、Ｔ３の接続点を節点Ｎ２という。
　トランジスタＴ６のゲート端子には電源電圧ＶＤＤが与えられ、トランジスタＴ６のドレイン端子は入力端子ＩＮｍに接続される。トランジスタＴ５のゲート端子はトランジスタＴ６のソース端子に接続され、トランジスタＴ５のドレイン端子は極性端子ＣＭＩＢに接続される。トランジスタＴ５、Ｔ６の接続点を節点Ｎ３という。トランジスタＴ４のゲート端子は、トランジスタＴ５のソース端子に接続され、トランジスタＴ４のドレイン端子は出力端子ＯＵＴｍに接続され、トランジスタＴ４のソース端子には電源電圧ＬＣＯＭ（第２電源電圧）が与えられる。トランジスタＴ４、Ｔ５の接続点を節点Ｎ４という。
　容量Ｃ１、Ｃ２は容量素子で構成される。容量Ｃ１はトランジスタＴ２のゲート端子とソース端子との間に設けられ、容量Ｃ２はトランジスタＴ５のゲート端子とソース端子との間に設けられる。容量Ｃ１、Ｃ２はブートストラップ容量として機能する。なお、容量Ｃ１、Ｃ２は、容量素子ではなく、配線容量やトランジスタの寄生容量を用いて構成してもよい。これにより、容量素子を設けない分だけ回路構成を簡素化することができる。
　なお、トランジスタＴ１、Ｔ６は、それぞれ、ゲート端子とドレイン端子が互いに接続されたダイオード接続の構成としてもよい。
　上記構成の単位回路２１を含む共通電極駆動回路２００は、１フレームごとにハイレベル及びローレベルが切り替わる出力信号ＣＭＯＵＴ１～ＣＭＯＵＴｎを１つずつ順に出力する動作を行う。以下、クロック信号ＣＫ１、ＣＫ２を含め、共通電極駆動回路２００の内部の信号と入出力信号の電位は、特に断わらない限り、ハイレベルのときにはＶＤＤ、ローレベルのときにはＶＳＳであるとする。
　（動作について）
　共通電極駆動回路２００の動作について図５を用いて説明する。図５は、共通電極駆動回路２００の動作時のタイミングチャートである。図５では、（ｎ－２）段目の単位回路２１、（ｎ－１）段目の単位回路２１、ｎ段目の単位回路２１における入出力信号を示している。ＳＲ（ｎ－３）、ＳＲ（ｎ－２）、ＳＲ（ｎ－１）、ＳＲｎは、それぞれ、シフトレジスタ１０の（ｎ－３）段目の単位回路１１、（ｎ－２）段目の単位回路１１、（ｎ－１）段目の単位回路１１、ｎ段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－３）、ＳＲＯＵＴ（ｎ－２）、ＳＲＯＵＴ（ｎ－１）、ＳＲＯＵＴｎの電位を示している。ＣＭＩ、ＣＭＩＢは極性信号を示し、Ｎ１～Ｎ４はそれぞれ、節点Ｎ１～Ｎ４の電位を示している。ＣＭ（ｎ－２）、ＣＭ（ｎ－１）、ＣＭｎは、それぞれ、共通電極駆動回路２００の（ｎ－２）段目の単位回路２１、（ｎ－１）段目の単位回路２１、ｎ段目の単位回路２１の出力信号ＣＭＯＵＴ（ｎ－２）、ＣＭＯＵＴ（ｎ－１）、ＣＭＯＵＴｎを示している。ＣＭＩ、ＣＭＩＢは、互いに極性が逆転し、１水平走査期間ごとに極性が反転する信号である。出力信号ＳＲＯＵＴ（ｎ－３）が出力されてから次の出力信号ＳＲＯＵＴ（ｎ－３）が出力されるまでの期間が１垂直走査期間（１フレーム）に相当する。
　まず、（ｎ－２）段目の単位回路２１における第１フレームの動作について説明する。
　初めに、（ｎ－２）段目の単位回路２１の入力端子ＩＮｍに、シフトレジスタ１０の（ｎ－３）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－３）（ハイレベル）が入力される。トランジスタＴ１は、ＶＤＤが与えられているためオン状態になり、節点Ｎ１の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になる。これにより、トランジスタＴ２がオン状態になり、極性信号ＣＭＩがハイレベルであるため、節点Ｎ２の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ２の閾値電圧）になる。すなわち、節点Ｎ２の電位は、ローレベルからハイレベルに変化する。
　ここで、節点Ｎ１の電位がＶＤＤ－Ｖｔｈに充電されるとトランジスタＴ１はオフ状態になり、節点Ｎ１はフローティング状態になる。節点Ｎ１とトランジスタＴ２のソース端子とは、電位差ＶＤＤ－Ｖｔｈを保持した容量Ｃ１を介して接続されているため、トランジスタＴ２のソース端子（節点Ｎ２）の電位がローレベルからハイレベルに変化すると、節点Ｎ１の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。
　節点Ｎ１の電位がＶＤＤよりも高くなると、最大電圧がＶＤＤである極性信号ＣＭＩは、トランジスタＴ２を電圧降下なく通過し、節点Ｎ２の電位がＶＤＤになる。これにより、トランジスタＴ３がオン状態になる。
　一方、入力信号ＩＮｍとしてハイレベルの出力信号ＳＲＯＵＴ（ｎ－３）が入力されると、トランジスタＴ６は、ＶＤＤが与えられているためオン状態になり、節点Ｎ３の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ６の閾値電圧）になる。これにより、トランジスタＴ５がオン状態になり、極性信号ＣＭＩＢがローレベルであるため、節点Ｎ４の電位は、ハイレベルからローレベルに変化する。これにより、トランジスタＴ４はオフ状態になる。なお、節点Ｎ３は、容量Ｃ２によって突き下げられＶＤＤ－Ｖｔｈよりも低い電位になる。トランジスタＴ６がオン状態であるため節点Ｎ３の電位がＶＤＤ－Ｖｔｈまで充電され、その後トランジスタＴ６はオフ状態になる。
　ここで、電源電圧ＨＣＯＭが、ＶＤＤ－ＨＣＯＭ＞Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ３の閾値電圧）の関係を満たす場合、トランジスタＴ３がオン状態になると、出力端子ＯＵＴｍからはＨＣＯＭがそのままの電圧レベルで出力される。これにより、出力信号ＨＣＯＭが、（ｎ－２）行目のコモンラインＣＭＬ（ｎ－２）に供給される。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴ（ｎ－３）がハイレベルからローレベルになると、節点Ｎ１の電位はハイレベルからローレベルに変化し、トランジスタＴ２がオフ状態になり、節点Ｎ２はフローティング状態になる。節点Ｎ２の電位は、容量Ｃ１によってＶＤＤに保持されるため、トランジスタＴ３はオン状態を維持する。一方、出力信号ＳＲＯＵＴ（ｎ－３）がハイレベルからローレベルになると、節点Ｎ３の電位はローレベルになり、トランジスタＴ５はオフ状態になる。節点Ｎ４は、容量Ｃ２によってローレベルに保持されるため、トランジスタＴ４はオフ状態を維持する。これにより、引き続き、出力端子ＯＵＴｍからはＨＣＯＭがそのままの電圧レベルで出力される。このようにして、第１フレームでは、安定してハイレベルの出力信号ＨＣＯＭを（ｎ－２）行目のコモンラインＣＭＬ（ｎ－２）に供給することができる。
　次に、（ｎ－２）段目の単位回路２１における第２フレームの動作について説明する。
　初めに、（ｎ－２）段目の単位回路２１の入力端子ＩＮｍに、シフトレジスタ１０の（ｎ－３）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－３）（ハイレベル）が入力される。トランジスタＴ１はＶＤＤが与えられているためオン状態になり、節点Ｎ１の電位が、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になる。これにより、トランジスタＴ２がオン状態になり、極性信号ＣＭＩがローレベルであるため、節点Ｎ２の電位は、ローレベルになる。すなわち、節点Ｎ２の電位は、ハイレベルからローレベルに変化する。これにより、トランジスタＴ３はオフ状態になる。なお、節点Ｎ１は、容量Ｃ１によって突き下げられＶＤＤ－Ｖｔｈよりも低い電位になる。トランジスタＴ１がオン状態であるため節点Ｎ１の電位がＶＤＤ－Ｖｔｈまで充電され、その後トランジスタＴ１はオフ状態になる。
　一方、入力信号ＩＮｍとしてハイレベルの出力信号ＳＲＯＵＴ（ｎ－３）が入力されると、トランジスタＴ６は、ＶＤＤが与えられているためオン状態になり、節点Ｎ３の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ６の閾値電圧）になる。これにより、トランジスタＴ５がオン状態になり、極性信号ＣＭＩＢがハイレベルであるため、節点Ｎ４の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ５の閾値電圧）になる。すなわち、節点Ｎ４の電位は、ローレベルからハイレベルに変化する。
　ここで、節点Ｎ３の電位がＶＤＤ－Ｖｔｈに充電されるとトランジスタＴ６はオフ状態になり、節点Ｎ３はフローティング状態になる。節点Ｎ３とトランジスタＴ５のソース端子とは、電位差ＶＤＤ－Ｖｔｈを保持した容量Ｃ２を介して接続されているため、トランジスタＴ５のソース端子（節点Ｎ４）の電位がローレベルからハイレベルに変化すると、節点Ｎ３の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。
　節点Ｎ３の電位がＶＤＤよりも高くなると、最大電圧がＶＤＤである極性信号ＣＭＩＢは、トランジスタＴ５を電圧降下なく通過し、節点Ｎ４の電位がＶＤＤになる。これにより、トランジスタＴ４がオン状態になり、出力端子ＯＵＴｍからはＬＣＯＭが出力され、出力信号ＬＣＯＭが、（ｎ－２）行目のコモンラインＣＭＬ（ｎ－２）に供給される。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴ（ｎ－３）がハイレベルからローレベルになると、節点Ｎ１の電位はローレベルになり、トランジスタＴ２はオフ状態になる。節点Ｎ２は、容量Ｃ１によってローレベルに保持されるため、トランジスタＴ３はオフ状態を維持する。一方、出力信号ＳＲＯＵＴ（ｎ－３）がハイレベルからローレベルになると、節点Ｎ３の電位はハイレベルからローレベルに変化し、トランジスタＴ５がオフ状態になり、節点Ｎ４はフローティング状態になる。節点Ｎ４の電位は、容量Ｃ２によってＶＤＤに保持されるため、トランジスタＴ４はオン状態を維持する。これにより、引き続き、出力端子ＯＵＴｍからはＬＣＯＭがそのままの電圧レベルで出力される。このようにして、第２フレームでは、安定してローレベルの出力信号ＬＣＯＭを（ｎ－２）行目のコモンラインＣＭＬ（ｎ－２）に供給することができる。
　次に、（ｎ－１）段目の単位回路２１における第１フレームの動作について説明する。
　初めに、（ｎ－１）段目の単位回路２１の入力端子ＩＮｍに、シフトレジスタ１０の（ｎ－２）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－２）（ハイレベル）が入力される。トランジスタＴ１はＶＤＤが与えられているためオン状態になり、節点Ｎ１の電位が、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になる。これにより、トランジスタＴ２がオン状態になり、極性信号ＣＭＩがローレベルであるため、節点Ｎ２の電位は、ローレベルになる。すなわち、節点Ｎ２の電位は、ハイレベルからローレベルに変化する。これにより、トランジスタＴ３はオフ状態になる。なお、節点Ｎ１は、容量Ｃ１によって突き下げられＶＤＤ－Ｖｔｈよりも低い電位になる。トランジスタＴ１がオン状態であるため節点Ｎ１の電位がＶＤＤ－Ｖｔｈまで充電され、その後トランジスタＴ１はオフ状態になる。
　一方、入力信号ＩＮｍとしてハイレベルの出力信号ＳＲＯＵＴ（ｎ－２）が入力されると、トランジスタＴ６は、ＶＤＤが与えられているためオン状態になり、節点Ｎ３の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ６の閾値電圧）になる。これにより、トランジスタＴ５がオン状態になり、極性信号ＣＭＩＢがハイレベルであるため、節点Ｎ４の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ５の閾値電圧）になる。すなわち、節点Ｎ４の電位は、ローレベルからハイレベルに変化する。
　ここで、節点Ｎ３の電位がＶＤＤ－Ｖｔｈに充電されるとトランジスタＴ６はオフ状態になり、節点Ｎ３はフローティング状態になる。節点Ｎ３とトランジスタＴ５のソース端子とは、電位差ＶＤＤ－Ｖｔｈを保持した容量Ｃ２を介して接続されているため、トランジスタＴ５のソース端子（節点Ｎ４）の電位がローレベルからハイレベルに変化すると、節点Ｎ３の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。
　節点Ｎ３の電位がＶＤＤよりも高くなると、最大電圧がＶＤＤである極性信号ＣＭＩＢは、トランジスタＴ５を電圧降下なく通過し、節点Ｎ４の電位がＶＤＤになる。これにより、トランジスタＴ４がオン状態になる。これにより、出力端子ＯＵＴｍからはＬＣＯＭが出力され、出力信号ＬＣＯＭが、（ｎ－１）行目のコモンラインＣＭＬ（ｎ－１）に供給される。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴ（ｎ－２）がハイレベルからローレベルになると、節点Ｎ１の電位はローレベルになり、トランジスタＴ２はオフ状態になる。節点Ｎ２は、容量Ｃ１によってローレベルに保持されるため、トランジスタＴ３はオフ状態を維持する。一方、出力信号ＳＲＯＵＴ（ｎ－２）がハイレベルからローレベルになると、節点Ｎ３の電位はハイレベルからローレベルに変化し、トランジスタＴ５がオフ状態になり、節点Ｎ４はフローティング状態になる。節点Ｎ４の電位は、容量Ｃ２によってＶＤＤに保持されるため、トランジスタＴ４はオン状態を維持する。これにより、引き続き、出力端子ＯＵＴｍからはＬＣＯＭがそのままの電圧レベルで出力される。このようにして、第１フレームでは、安定してローレベルの出力信号ＬＣＯＭを（ｎ－１）行目のコモンラインＣＭＬ（ｎ－１）に供給することができる。
　次に、（ｎ－１）段目の単位回路２１における第２フレームの動作について説明する。
　初めに、（ｎ－１）段目の単位回路２１の入力端子ＩＮｍに、シフトレジスタ１０の（ｎ－２）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－２）（ハイレベル）が入力される。トランジスタＴ１は、ＶＤＤが与えられているためオン状態になり、節点Ｎ１の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になる。これにより、トランジスタＴ２がオン状態になり、極性信号ＣＭＩがハイレベルであるため、節点Ｎ２の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ２の閾値電圧）になる。すなわち、節点Ｎ２の電位は、ローレベルからハイレベルに変化する。
　ここで、節点Ｎ１の電位がＶＤＤ－Ｖｔｈに充電されるとトランジスタＴ１はオフ状態になり、節点Ｎ１はフローティング状態になる。節点Ｎ１とトランジスタＴ２のソース端子とは、電位差ＶＤＤ－Ｖｔｈを保持した容量Ｃ１を介して接続されているため、トランジスタＴ２のソース端子（節点Ｎ２）の電位がローレベルからハイレベルに変化すると、節点Ｎ１の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。
　節点Ｎ１の電位がＶＤＤよりも高くなると、最大電圧がＶＤＤである極性信号ＣＭＩは、トランジスタＴ２を電圧降下なく通過し、節点Ｎ２の電位がＶＤＤになる。これにより、トランジスタＴ３がオン状態になる。
　一方、入力信号ＩＮｍとしてハイレベルの出力信号ＳＲＯＵＴ（ｎ－２）が入力されると、トランジスタＴ６は、ＶＤＤが与えられているためオン状態になり、節点Ｎ３の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ６の閾値電圧）になる。これにより、トランジスタＴ５がオン状態になり、極性信号ＣＭＩＢがローレベルであるため、節点Ｎ４の電位は、ハイレベルからローレベルに変化する。これにより、トランジスタＴ４はオフ状態になる。なお、節点Ｎ３は、容量Ｃ２によって突き下げられＶＤＤ－Ｖｔｈよりも低い電位になる。トランジスタＴ６がオン状態であるため節点Ｎ３の電位がＶＤＤ－Ｖｔｈまで充電され、その後トランジスタＴ６はオフ状態になる。
　ここで、電源電圧ＨＣＯＭが、ＶＤＤ－ＨＣＯＭ＞Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ３の閾値電圧）の関係を満たす場合、トランジスタＴ３がオン状態になると、出力端子ＯＵＴｍからはＨＣＯＭがそのままの電圧レベルで出力される。これにより、出力信号ＨＣＯＭが、（ｎ－１）行目のコモンラインＣＭＬ（ｎ－１）に供給される。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴ（ｎ－２）がハイレベルからローレベルになると、節点Ｎ１の電位はハイレベルからローレベルに変化し、トランジスタＴ２がオフ状態になり、節点Ｎ２はフローティング状態になる。節点Ｎ２の電位は、容量Ｃ１によってＶＤＤに保持されるため、トランジスタＴ３はオン状態を維持する。一方、出力信号ＳＲＯＵＴ（ｎ－２）がハイレベルからローレベルになると、節点Ｎ３の電位はローレベルになり、トランジスタＴ５はオフ状態になる。節点Ｎ４は、容量Ｃ２によってローレベルに保持されるため、トランジスタＴ４はオフ状態を維持する。これにより、引き続き、出力端子ＯＵＴｍからはＨＣＯＭがそのままの電圧レベルで出力される。このようにして、第２フレームでは、安定してハイレベルの出力信号ＨＣＯＭを（ｎ－１）行目のコモンラインＣＭＬ（ｎ－１）に供給することができる。
　ｎ段目の単位回路２１には、シフトレジスタ１０の（ｎ－１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－１）（ハイレベル）が入力される。以降の動作は、上記（ｎ－２）段目の単位回路２１の動作と同一である。以上のように、各段の単位回路２１が動作する。なお、第３フレーム以降は、上記第１及び第２フレームの動作を繰り返す。
　なお、単位回路２１において、トランジスタＴ２、Ｔ３は、節点Ｎ１の充電速度が節点Ｎ２の充電送度よりも早くなるように形成されている。例えば、トランジスタＴ３のチャネルサイズ（Ｗ長、Ｌ長を含む面積）が、トランジスタＴ２のチャネルサイズ（Ｗ長、Ｌ長を含む面積）よりも大きくなるように形成されている。これにより、容量Ｃ１による上記ブートストラップ動作を確実に行うことができる。
　次に、本実施の形態１に係る共通電極駆動回路の他の形態について説明する。なお、以下の説明では、主に、実施例１に係る共通電極駆動回路２００との相違点について説明するものとし、実施例１で説明した各構成要素と同一の機能を有する構成要素には同一の番号を付し、その説明を省略する。
　（実施例２）
　図６は、実施例２に係る共通電極駆動回路２００に含まれる単位回路２２の回路図である。図６に示すように、単位回路２２は同一導電型のトランジスタで構成され、５個のＮチャネル型トランジスタＴ１～Ｔ５と、１個の容量Ｃ１とを含んでいる。
　トランジスタＴ１～Ｔ３の接続関係は、図４に示す実施例１の構成と同一である。トランジスタＴ５のゲート端子は、入力端子ＩＮｍ及びトランジスタＴ１のドレイン端子に接続され、トランジスタＴ５のドレイン端子は極性端子ＣＭＩＢに接続される。トランジスタＴ１、Ｔ５の接続点を節点Ｎ３という。トランジスタＴ４のゲート端子はトランジスタＴ５のソース端子に接続され、トランジスタＴ４のドレイン端子は出力端子ＯＵＴｍに接続され、トランジスタＴ４のソース端子には電源電圧ＬＣＯＭが与えられる。トランジスタＴ４、Ｔ５の接続点を節点Ｎ４という。
　上記構成の単位回路２２を含む共通電極駆動回路２００は、実施例１の共通電極駆動回路２００と同様、１フレームごとにハイレベル及びローレベルが切り替わる出力信号ＣＭＯＵＴ１～ＣＭＯＵＴｎを１つずつ順に出力する動作を行う。実施例２の構成によれば、トランジスタＴ６、容量Ｃ２を省略することができるため、回路構成を簡略化することができる。
　（動作について）
　実施例２に係る共通電極駆動回路２００の動作について説明する。ここでは、（ｎ－２）段目の単位回路２２を例に挙げる。
　まず、第１フレームの動作について説明する。なお、ＨＣＯＭ側（トランジスタＴ１、Ｔ２、Ｔ３）の動作は、実施例１に係る共通電極駆動回路２００の動作と同一であるため、説明を省略する。
　（ｎ－２）段目の単位回路２２の入力端子ＩＮｍに、入力信号ＩＮｍとしてハイレベルの出力信号ＳＲＯＵＴ（ｎ－３）が入力されると、トランジスタＴ５がオン状態になる。極性信号ＣＭＩＢはローレベルであるため、節点Ｎ４の電位は、ハイレベルからローレベルに変化する。これにより、トランジスタＴ４はオフ状態になる。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴ（ｎ－３）がハイレベルからローレベルになると、節点Ｎ３の電位はローレベルになり、トランジスタＴ５はオフ状態になる。節点Ｎ４は、ローレベルのままフローティング状態になり、トランジスタＴ４はオフ状態を維持する。これにより、出力端子ＯＵＴｍからはＨＣＯＭがそのままの電圧レベルで出力される。このようにして、第１フレームでは、安定してハイレベルの出力信号ＨＣＯＭを（ｎ－２）行目のコモンラインＣＭＬ（ｎ－２）に供給することができる。
　次に、第２フレームの動作について説明する。なお、ＨＣＯＭ側（トランジスタＴ１、Ｔ２、Ｔ３）の動作は、実施例１に係る共通電極駆動回路２００の動作と同一であるため、説明を省略する。
　（ｎ－２）段目の単位回路２２の入力端子ＩＮｍに、入力信号ＩＮｍとしてハイレベルの出力信号ＳＲＯＵＴ（ｎ－３）が入力されると、トランジスタＴ５がオン状態になる。極性信号ＣＭＩＢはハイレベルであるため、節点Ｎ４の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ４の閾値電圧）になる。ここで、節点Ｎ４の電位が、ＬＣＯＭ＋Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ４の閾値電圧）以上である場合、トランジスタＴ４がオン状態になり、出力端子ＯＵＴｍからはＬＣＯＭが出力される。そして、出力信号ＬＣＯＭは、（ｎ－２）行目のコモンラインＣＭＬ（ｎ－２）に供給される。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴ（ｎ－３）がハイレベルからローレベルになると、節点Ｎ３の電位はローレベルになり、トランジスタＴ５はオフ状態になる。節点Ｎ４は、ハイレベルのままフローティング状態になり、トランジスタＴ４はオン状態を維持する。これにより、出力端子ＯＵＴｍからはＬＣＯＭが出力される。このようにして、第２フレームでは、安定してローレベルの出力信号ＬＣＯＭを（ｎ－２）行目のコモンラインＣＭＬ（ｎ－２）に供給することができる。
　（実施例３）
　図７は、実施例３に係る共通電極駆動回路２００に含まれる単位回路２３の回路図である。図７に示すように、単位回路２３は同一導電型のトランジスタで構成され、８個のＮチャネル型トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２～Ｔ５、Ｔ６ａ、Ｔ６ｂと、２個の容量Ｃ１、Ｃ２とを含んでいる。トランジスタＴ１ａ、Ｔ１ｂ、Ｔ６ａ、Ｔ６ｂは、走査方向切替回路として機能する。
　トランジスタＴ２～Ｔ５の接続関係は、図４に示す実施例１の単位回路２１の構成と同一である。トランジスタＴ１ａのゲート端子には切替信号ＵＤが与えられ、ドレイン端子は入力端子ＩＮ１ａに接続され、ソース端子はトランジスタＴ２のゲート端子に接続される。トランジスタＴ１ｂのゲート端子には切替信号ＵＤＢ（ＵＤの否定）が与えられ、ドレイン端子は入力端子ＩＮ１ｂに接続され、ソース端子はトランジスタＴ２のゲート端子に接続される。トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２の接続点を節点Ｎ１という。トランジスタＴ６ａのゲート端子には切替信号ＵＤが与えられ、ドレイン端子は入力端子ＩＮ６ａに接続され、ソース端子はトランジスタＴ５のゲート端子に接続される。トランジスタＴ６ｂのゲート端子には切替信号ＵＤＢ（ＵＤの否定）が与えられ、ドレイン端子は入力端子ＩＮ６ｂに接続され、ソース端子はトランジスタＴ５のゲート端子に接続される。トランジスタＴ６ａ、Ｔ６ｂ、Ｔ５の接続点を節点Ｎ３という。
　上記単位回路２３において、入力端子ＩＮ１ａには、前段のシフトレジスタＳＲ（ｎ－１）の出力信号ＳＲＯＵＴ（ｎ－１）が入力され、入力端子ＩＮ１ｂには、後段のシフトレジスタＳＲ（ｎ＋１）の出力信号ＳＲＯＵＴ（ｎ＋１）が入力される。切替信号ＵＤ、ＵＤＢは、互いに極性が逆転した信号であり、切替信号ＵＤがハイレベルのときは、トランジスタＴ１ａがオン状態になって出力信号ＳＲＯＵＴ（ｎ－１）が取り込まれ、切替信号ＵＤＢがハイレベルのときは、トランジスタＴ１ｂがオン状態になって出力信号ＳＲＯＵＴ（ｎ＋１）が取り込まれる。同様に、切替信号ＵＤがハイレベルのときは、トランジスタＴ６ａがオン状態になって出力信号ＳＲＯＵＴ（ｎ－１）が取り込まれ、切替信号ＵＤＢがハイレベルのときは、トランジスタＴ６ｂがオン状態になって出力信号ＳＲＯＵＴ（ｎ＋１）が取り込まれる。
　これにより、共通電極駆動回路２００を、シフト方向（走査方向）が切り替わる（１段目からｎ段目へ向かう第１方向、及び、ｎ段目から１段目へ向かう第２方向とを相互に切り替える）走査信号線駆動回路１００に対応することができる。
　なお、図８の単位回路２４に示すように、図７の単位回路２３において、容量Ｃ２を省略した構成としても良い。
　（実施例４）
　図９は、実施例４に係る共通電極駆動回路２００の構成を示すブロック図である。
　共通電極駆動回路２００は、図９に示すように、ｎ個（ｎは２以上の整数）の単位回路２５を多段接続して構成されている。単位回路２５は、入力端子ＩＮｍ、ＩＮｇ（入力部）、極性端子ＣＭＩ、ＣＭＩＢ、及び出力端子ＯＵＴｍを有している。共通電極駆動回路２００には、シフトレジスタ１０の出力信号ＯＵＴｓ、極性信号ＣＭＩ、ＣＭＩＢ、クロック信号ＧＣＫ１（またはＧＣＫ２）が供給される。単位回路２５の出力信号ＯＵＴｍは、出力信号ＣＭＯＵＴ１～ＣＭＯＵＴｎとしてコモンラインＣＭＬ１～ＣＭＬｎに順に出力される。クロック信号ＧＣＫ１、ＧＣＫ２は、互いに位相が逆転したデューティ比５０％のクロック信号である。
　図１０は、実施例４に係る共通電極駆動回路２００に含まれる単位回路２５の回路図である。図１０に示すように、単位回路２５は同一導電型のトランジスタで構成され、１６個のＮチャネル型トランジスタＴ１～Ｔ６、Ｔ１１～Ｔ２０と、４個の容量Ｃ１～Ｃ４とを含んでいる。トランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ１９及び容量Ｃ４は第１アクティブ信号保持回路（第１保持回路）として機能し、トランジスタＴ１４、Ｔ１５、Ｔ１６、Ｔ１７及び容量Ｃ３は第２アクティブ信号保持回路（第２保持回路）として機能し、トランジスタＴ２０は第１安定化回路として機能し、トランジスタＴ１８は第２安定化回路として機能する。
　トランジスタＴ１～Ｔ６、容量Ｃ１、Ｃ２の接続関係は、実施例１（図４参照）の単位回路２１と同一であり、また、これらに入力される各入力信号、すなわち、シフトレジスタ１０の（ｎ－１）段目の単位回路１１（ＳＲ（ｎ－１））の出力信号ＳＲＯＵＴ（ｎ－１）、極性信号ＣＭＩ、ＣＭＩＢも、単位回路２１と同一である。本実施例４に係る共通電極駆動回路２００では、より安定した電位レベルのコモン信号を出力する構成を有している。以下では、単位回路１１との相違点を中心に説明する。
　図１０に示すように、トランジスタＴ１１のゲート端子が節点Ｎ２に接続され、トランジスタＴ１１のドレイン端子に電源電圧ＶＤＤが与えられる。トランジスタＴ１２のゲート端子がトランジスタＴ１１のソース端子に接続され、トランジスタＴ１２のドレイン端子にＶＤＤが与えられ、ソース端子が節点Ｎ２に接続される。トランジスタＴ１３のゲート端子にＶＤＤが与えられ、トランジスタＴ１３のドレイン端子がトランジスタＴ１１、Ｔ１２の接続点に接続される。トランジスタＴ１９のドレイン端子がトランジスタＴ１３のソース端子に接続され、トランジスタＴ１９のソース端子にＬＣＯＭが与えられる。トランジスタＴ２０のゲート端子がトランジスタＴ１９のゲート端子及び節点Ｎ４に接続され、トランジスタＴ２０のドレイン端子が節点Ｎ２に接続され、ソース端子にＬＣＯＭが与えられる。
　トランジスタＴ１４のゲート端子が節点Ｎ４に接続され、ドレイン端子にＶＤＤが与えられる。トランジスタＴ１５のゲート端子がトランジスタＴ１４のソース端子に接続され、ドレイン端子にＶＤＤが与えられ、ソース端子が節点Ｎ４に接続される。トランジスタＴ１６のゲート端子にＶＤＤが与えられ、ドレイン端子がトランジスタＴ１４、Ｔ１５の接続点に接続される。トランジスタＴ１７のドレイン端子がトランジスタＴ１６のソース端子に接続され、トランジスタＴ１７のソース端子にＬＣＯＭが与えられる。トランジスタＴ１８のゲート端子が、トランジスタＴ１７のゲート端子、トランジスタＴ１１のゲート端子、及び節点Ｎ２に接続され、トランジスタＴ１８のドレイン端子が節点Ｎ４に接続され、ソース端子にＬＣＯＭが与えられる。
　入力端子ＩＮｇは、容量Ｃ３を介して、トランジスタＴ１４のソース端子、トランジスタＴ１６のドレイン端子、及び、トランジスタＴ１５のゲート端子に接続される。さらに、入力端子ＩＮｇは、容量Ｃ４を介して、トランジスタＴ１１のソース端子、トランジスタＴ１３のドレイン端子、及び、トランジスタＴ１２のゲート端子に接続される。
　上記構成の単位回路２５の動作について、単位回路２１との相違点を中心に説明する。
　節点Ｎ２の電位がＶＤＤである場合、トランジスタＴ１１がオン状態になる。このとき、容量Ｃ４による突き上げ（ブートストラップ効果）により、ＶＤＤよりも高い電位がトランジスタＴ１２に与えられ、トランジスタＴ１２がオン状態になることにより、最大電圧ＶＤＤを、節点Ｎ２を介してトランジスタＴ３のゲート端子に与えることができる。また、節点Ｎ２がＶＤＤであるため、トランジスタＴ１８がオン状態になり、節点Ｎ４がＬＣＯＭに固定される。よって、安定してハイレベルの出力信号ＨＣＯＭをコモンラインＣＭＬに供給することができる。
　一方、節点Ｎ４の電位がＶＤＤである場合、トランジスタＴ１４がオン状態になる。このとき、容量Ｃ３による突き上げ（ブートストラップ効果）により、ＶＤＤよりも高い電位がトランジスタＴ１５に与えられ、トランジスタＴ１５がオン状態になることにより、最大電圧ＶＤＤを、節点Ｎ４を介してトランジスタＴ４のゲート端子に与えることができる。また、節点Ｎ４がＶＤＤであるため、トランジスタＴ２０がオン状態になり、節点Ｎ２がＬＣＯＭに固定される。よって、安定してローレベルの出力信号ＬＣＯＭをコモンラインＣＭＬに供給することができる。
　なお、図１０において、トランジスタＴ１７、Ｔ１８、Ｔ４のソース端子に与えられる電源電圧を共通にＬＣＯＭとしているため、レイアウト面積を縮小することができる。しかし、本発明では、これに限定されるものではなく、別途の電源電圧ＶＳＳを設けても良い。
　ここで、単位回路２５に入力される入力信号ＧＣＫ（ＧＣＫ１、ＧＣＫ２）の生成方法について説明する。図１１は、ＧＣＫ生成回路（ＧＣＫバッファ）１２の回路図である。図１１に示すように、ＧＣＫ生成回路１２は同一導電型のトランジスタで構成され、５個のＮチャネル型トランジスタＴｒ１～Ｔｒ５と、１個の容量Ｃ１とを含んでいる。
　ＧＣＫ生成回路１２は、入力端子ＩＮ１、ＩＮ２、及び出力端子ＯＵＴｇを有している。トランジスタＴｒ１のゲート端子は入力端子ＩＮ１に接続され、ドレイン端子にＶＤＤが与えられる。トランジスタＴｒ２のゲート端子は入力端子ＩＮ２に接続され、ドレイン端子がトランジスタＴｒ１のソース端子に接続され、トランジスタＴｒ２のソース端子にＶＳＳが与えられる。トランジスタＴｒ１、Ｔｒ２の接続点を節点ｎ１という。トランジスタＴｒ３のゲート端子にＶＤＤが与えられ、ドレイン端子が節点ｎ１に接続される。トランジスタＴｒ４のゲート端子がトランジスタＴｒ３のソース端子に接続され、ドレイン端子にＶＤＤが与えられ、ソース端子が出力端子ＯＵＴｇに接続される。トランジスタＴｒ３、Ｔｒ４の接続点をｎ２という。トランジスタＴｒ４のゲート端子及びソース端子の間には容量Ｃ１が設けられている。トランジスタＴｒ５のゲート端子が入力端子ＩＮ２に接続され、ドレイン端子がトランジスタＴｒ４のソース端子及び出力端子ＯＵＴｇに接続され、トランジスタＴｒ５のソース端子にＶＳＳが与えられる。
　ＧＣＫ生成回路１２の動作について図１２を用いて説明する。図１２は、ＧＣＫ生成回路１２の動作時のタイミングチャートである。ＩＮ１、ＩＮ２は、それぞれクロック信号ＣＫ１、ＣＫ２の電位を示している。
　期間ｔ１において、入力信号ＩＮ１がハイレベル、ＩＮ２がローレベルのとき、トランジスタＴｒ１がオン状態になり、節点ｎ１の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴｒ１の閾値電圧）になる。トランジスタＴｒ３はオン状態であるため、節点ｎ２の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴｒ１、Ｔｒ３の閾値電圧）になる。節点ｎ２がＶＤＤ－Ｖｔｈに充電されるとトランジスタＴｒ３はオフ状態になり、節点ｎ２はフローティング状態になる。このとき、出力信号ＯＵＴｇがローレベルからハイレベルに上がるため、節点ｎ２が容量Ｃ１を介して、ＶＤＤ以上に突き上がる（ブートストラップ効果）ことで、トランジスタＴｒ４がオン状態になり、出力端子ＯＵＴｇに閾値落ちしない電圧ＶＤＤが出力される。なお、トランジスタＴｒ３は、節点ｎ２がＶｔｈ以上に突き上がった際に耐圧を分散させる役割がある。
　期間ｔ２において、入力信号ＩＮ１がローレベル、ＩＮ２がハイレベルのとき、トランジスタＴｒ２がオン状態になり、節点ｎ１の電位はローレベルになる。同様に、節点ｎ２もローレベルになり、トランジスタＴｒ４はオフ状態になる。トランジスタＴｒ５がオン状態になるため、出力端子ＯＵＴｇにＶＳＳの出力信号が出力される。
　上記ＧＣＫ生成回路１２により生成されたクロック信号ＧＣＫ（ＧＣＫ１、ＧＣＫ２）を単位回路２５に供給する構成によれば、単位回路にクロック信号ＣＫ１、ＣＫ２を直接供給する構成と比較して、クロックの負荷を低減することができる。そのため、特に解像度が高い表示パネルにおいて、遅延等の影響を抑え、表示品位の低下を防ぐことができる。
　なお、入力信号ＩＮ１、ＩＮ２の電位レベルの切り替わりタイミングは、同時でもよいが、ずらしておくことにより、トランジスタＴｒ５が完全にオフした後に節点ｎ２がハイレベルになるため、確実に突き上げ（ブートストラップ）動作を行うことができる。
　また、ＧＣＫ生成回路１２は、入力端子ＩＮ１にクロック信号ＣＫ１が入力され、入力端子ＩＮ２にクロック信号ＣＫ２が入力されたときは、奇数段目の単位回路２５（ＣＭ１、ＣＭ３、…）にＧＣＫ１を供給し、偶数段目の単位回路２５（ＣＭ２、ＣＭ４、…）にＧＣＫ２を供給する。また、入力端子ＩＮ１にクロック信号ＣＫ２が入力され、入力端子ＩＮ２にクロック信号ＣＫ１が入力されたときは、奇数段目の単位回路２５（ＣＭ１、ＣＭ３、…）にＧＣＫ２を供給し、偶数段目の単位回路２５（ＣＭ２、ＣＭ４、…）にＧＣＫ１を供給する。
　図１３は、ＧＣＫ生成回路１２の他の構成を示す回路図である。図１３のＧＣＫ生成回路１３では、図１２のＧＣＫ生成回路１２に、トランジスタＴｒ６、Ｔｒ７が追加されている。トランジスタＴｒ６のゲート端子にイニシャル信号ＩＮＴ（初期化信号）が与えられ、ドレイン端子が節点Ｎ２に接続され、ソース端子にＶＳＳが与えられる。トランジスタＴｒ７のゲート端子にイニシャル信号ＩＮＴが与えられ、ドレイン端子が出力端子ＯＵＴｇに接続され、ソース端子にＶＳＳが与えられる。これにより、イニシャル信号ＩＮＴがハイレベルのとき、トランジスタＴｒ６、Ｔｒ７をオン状態して、節点Ｎ２をＶＳＳに固定するとともに、出力端子ＯＵＴｇに確実にＶＳＳを出力することができる。
　〔実施の形態２〕
　本発明に係る実施の形態２について、以下に説明する。なお、以下の説明では、主に、実施の形態１に係る液晶表示装置１との相違点について説明するものとし、実施の形態１で説明した各構成要素と同一の機能を有する構成要素には同一の番号を付し、その説明を省略する。
　図１４は、実施の形態２に係る保持容量配線駆動回路５００の構成を示すブロック図である。なお、図１４には、走査信号線駆動回路１００の構成も示している。また、図１５は、本実施の形態２に係る液晶表示装置２の概略構成を示すブロック図であり、図１６は、液晶表示装置２の画素Ｐの電気的構成を示す等価回路図である。
　まず、図１５及び図１６を用いて液晶表示装置２の概略構成について説明する。液晶表示装置２は、走査信号線駆動回路１００、データ信号線駆動回路３００、表示パネル４００、及び保持容量配線駆動回路５００を備えている。また、液晶表示装置２には、各駆動回路を制御する制御回路（図示せず）が含まれる。
　表示パネル４００は、アクティブマトリクス基板上に、走査信号線４１、データ信号線４３、ＴＦＴ４４、保持容量配線４６、及び画素電極４５を備え、対向基板上に共通電極ｃｏｍを備えている。
　保持容量配線４６は、行方向（横方向）に互いに平行となるように各行に１本ずつ形成されており、走査信号線４１と対をなすように配置されている。この保持容量配線４６は、それぞれ各行に配置された画素電極４５と容量結合されており、各画素電極４５との間で保持容量（「補助容量」ともいう。）Ｃｃｓを形成している。
　上記構成の表示パネル４００は、走査信号線駆動回路１００、データ信号線駆動回路３００、保持容量配線駆動回路５００、及びこれらを制御する制御回路によって駆動される。
　本実施の形態では、周期的に繰り返される垂直走査期間におけるアクティブ期間（有効走査期間）において、各行の水平走査期間を順次割り当て、各行を順次走査していく。
　そのため、走査信号線駆動回路１００は、ＴＦＴ４４をオンするためのゲート信号を各行の水平走査期間に同期して当該行の走査信号線４１に対して順次出力する。
　保持容量配線駆動回路５００は、走査信号線駆動回路１００を構成するシフトレジスタ１０の出力信号（ＳＲＯＵＴ）に基づいて、各保持容量配線４６にハイレベルのＣＳ信号（ＨＣＳ）またはローレベルのＣＳ信号（ＬＣＳ）を供給する。
　データ信号線駆動回路３００は、各データ信号線４３に対してソース信号を出力する。このソース信号は、液晶表示装置２の外部から制御回路を介してデータ信号線駆動回路３００に供給された映像信号を、データ信号線駆動回路３００において各列に割り当て、昇圧等を施した信号である。
　制御回路は、上述した走査信号線駆動回路１００、データ信号線駆動回路３００、及び保持容量配線駆動回路５００を制御することにより、これら各回路から、ゲート信号、ソース信号、及びＣＳ信号を出力させる。
　本実施の形態に係る液晶表示装置２では、保持容量配線駆動回路５００の出力信号（ＣＳ信号）の電位レベルの低下を防いで安定した動作を行う構成を有している。走査信号線駆動回路１００は、実施の形態１と同一であるため、以下では、保持容量配線駆動回路５００の具体的な構成について説明する。
　保持容量配線駆動回路５００は、図１４に示すように、ｎ個（ｎは２以上の整数）のＣＳ単位回路５１を多段接続して構成されている。ＣＳ単位回路５１は、入力端子ＩＮｃ、極性端子ＣＭＩ、ＣＭＩＢ、及び出力端子ＯＵＴｃを有している。保持容量配線駆動回路５００には、シフトレジスタ１０の出力信号ＯＵＴｓ、及び、極性信号ＣＭＩ、ＣＭＩＢが供給される。ＣＳ単位回路５１の出力信号ＯＵＴｃは、出力信号ＣＳＯＵＴ１～ＣＳＯＵＴｎとして保持容量配線ＣＳＬ１～ＣＳＬｎに順に出力される。
　具体的には、保持容量配線駆動回路５００の（ｎ－１）段目のＣＳ単位回路５１（ＣＳ（ｎ－１））には、シフトレジスタ１０のｎ段目の単位回路１１（ＳＲｎ）の出力信号ＳＲＯＵＴｎが供給され、当該（ｎ－１）段目のＣＳ単位回路５１（ＣＳ（ｎ－１））は、出力信号ＣＳＯＵＴ（ｎ－１）を保持容量配線ＣＳＬ（ｎ－１）に出力する。また、ｎ段目のＣＳ単位回路５１（ＣＳｎ）には、シフトレジスタ１０の（ｎ＋１）段目の単位回路１１（ＳＲ（ｎ＋１））の出力信号ＳＲＯＵＴ（ｎ＋１）が供給され、当該ｎ段目のＣＳ単位回路５１（ＣＳｎ）は、出力信号ＣＳＯＵＴｎを保持容量配線ＣＳＬｎに出力する。このように、保持容量配線駆動回路５００は、各ＣＳ単位回路５１に、後段のシフトレジスタ１０の単位回路１１の出力信号が入力されることにより、シフトレジスタ１０のシフト動作に伴って、出力信号ＣＳＯＵＴ１～ＣＳＭＯＵＴｎを、保持容量配線ＣＳＬ１～ＣＳＬｎに順に出力する。
　（実施例１）
　図１７は、本実施の形態２の実施例１に係る保持容量配線駆動回路５００に含まれるＣＳ単位回路５１の回路図である。図１７に示すように、ＣＳ単位回路５１は同一導電型のトランジスタで構成され、６個のＮチャネル型トランジスタＴ１～Ｔ６と、２個の容量Ｃ１、Ｃ２とを含んでいる。トランジスタＴ１は第１入力制御トランジスタ、トランジスタＴ２は第１ラッチ制御トランジスタ、トランジスタＴ３は第１出力制御トランジスタ、トランジスタＴ４は第２出力制御トランジスタ、トランジスタＴ５は第２ラッチ制御トランジスタ、トランジスタＴ６は第２入力制御トランジスタとして機能する。以下、ゲート端子（制御端子）に与えたときにトランジスタをオン状態にする電圧（信号のレベル）をオン電圧（オンレベル）といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）をオフ電圧（オフレベル）という。Ｎチャネル型トランジスタでは、ハイ電圧がオン電圧（ハイレベルがオンレベル）、ロー電圧がオフ電圧（ローレベルがオフレベル）になり、Ｐチャネル型トランジスタではその逆になる。
　トランジスタＴ１のゲート端子（制御端子）には電源電圧ＶＤＤが与えられ、トランジスタＴ１のドレイン端子（一方の導通端子）は入力端子ＩＮｃに接続される。トランジスタＴ２のゲート端子はトランジスタＴ１のソース端子（他方の導通端子）に接続され、トランジスタＴ２のドレイン端子は極性端子ＣＭＩに接続される。トランジスタＴ１、Ｔ２の接続点を節点Ｎ１という。トランジスタＴ３のゲート端子はトランジスタＴ２のソース端子に接続され、トランジスタＴ３のドレイン端子にはハイレベルの電源電圧ＶＣＳ（第１電源電圧）が与えられ、トランジスタＴ３のソース端子は出力端子ＯＵＴｃに接続される。トランジスタＴ２、Ｔ３の接続点を節点Ｎ２という。
　トランジスタＴ６のゲート端子には電源電圧ＶＤＤが与えられ、トランジスタＴ６のドレイン端子は入力端子ＩＮｃに接続される。トランジスタＴ５のゲート端子はトランジスタＴ６のソース端子に接続され、トランジスタＴ５のドレイン端子は極性端子ＣＭＩＢに接続される。トランジスタＴ５、Ｔ６の接続点を節点Ｎ３という。トランジスタＴ４のゲート端子は、トランジスタＴ５のソース端子に接続され、トランジスタＴ４のドレイン端子は出力端子ＯＵＴｃに接続され、トランジスタＴ４のソース端子にはローレベルの電源電圧ＶＳＳ（第２電源電圧）が与えられる。トランジスタＴ４、Ｔ５の接続点を節点Ｎ４という。
　容量Ｃ１、Ｃ２は容量素子で構成される。容量Ｃ１はトランジスタＴ２のゲート端子とソース端子との間に設けられ、容量Ｃ２はトランジスタＴ５のゲート端子とソース端子との間に設けられる。容量Ｃ１、Ｃ２はブートストラップ容量として機能する。なお、容量Ｃ１、Ｃ２は、容量素子ではなく、配線容量やトランジスタの寄生容量を用いて構成してもよい。これにより、容量素子を設けない分だけ回路構成を簡素化することができる。
　上記構成のＣＳ単位回路５１を含む保持容量配線駆動回路５００は、１フレームごとにハイレベル及びローレベルが切り替わる出力信号ＣＳＯＵＴ１～ＣＳＯＵＴｎを１つずつ順に出力する動作を行う。以下、クロック信号ＣＫ１、ＣＫ２を含め、保持容量配線駆動回路５００の内部の信号と入出力信号の電位は、特に断わらない限り、ハイレベルのときにはＶＤＤ、ローレベルのときにはＶＳＳであるとする。
　（動作について）
　保持容量配線駆動回路５００の動作について図１８を用いて説明する。図１８は、保持容量配線駆動回路５００の動作時のタイミングチャートである。図１８では、（ｎ－２）段目のＣＳ単位回路５１、（ｎ－１）段目のＣＳ単位回路５１、ｎ段目のＣＳ単位回路５１における入出力信号を示している。ＳＲ（ｎ－１）、ＳＲｎ、ＳＲ（ｎ＋１）は、それぞれ、シフトレジスタ１０の（ｎ－１）段目の単位回路１１、ｎ段目の単位回路１１、（ｎ＋１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－１）、ＳＲＯＵＴｎ、ＳＲＯＵＴ（ｎ＋１）の電位を示している。ＣＭＩ、ＣＭＩＢは極性信号を示し、Ｎ１～Ｎ４はそれぞれ、節点Ｎ１～Ｎ４の電位を示している。ＣＳ（ｎ－２）、ＣＳ（ｎ－１）、ＣＳｎは、それぞれ、保持容量配線駆動回路５００の（ｎ－２）段目のＣＳ単位回路５１、（ｎ－１）段目のＣＳ単位回路５１、ｎ段目のＣＳ単位回路５１の出力信号ＣＳＯＵＴ（ｎ－２）、ＣＳＯＵＴ（ｎ－１）、ＣＳＯＵＴｎを示している。ＣＭＩ、ＣＭＩＢは、互いに極性が逆転し、１水平走査期間ごとに極性が反転する信号である。出力信号ＳＲＯＵＴ（ｎ－１）が出力されてから次の出力信号ＳＲＯＵＴ（ｎ－１）が出力されるまでの期間が１垂直走査期間（１フレーム）に相当する。
　まず、（ｎ－２）段目のＣＳ単位回路５１における第１フレームの動作について説明する。
　初めに、（ｎ－２）段目のＣＳ単位回路５１の入力端子ＩＮｃに、シフトレジスタ１０の（ｎ－１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－１）（ハイレベル）が入力される。トランジスタＴ１は、ＶＤＤが与えられているためオン状態になり、節点Ｎ１の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になる。これにより、トランジスタＴ２がオン状態になり、極性信号ＣＭＩがハイレベルであるため、節点Ｎ２の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ２の閾値電圧）になる。すなわち、節点Ｎ２の電位は、ローレベルからハイレベルに変化する。
　ここで、節点Ｎ１の電位がＶＤＤ－Ｖｔｈに充電されるとトランジスタＴ１はオフ状態になり、節点Ｎ１はフローティング状態になる。節点Ｎ１とトランジスタＴ２のソース端子とは、電位差ＶＤＤ－Ｖｔｈを保持した容量Ｃ１を介して接続されているため、トランジスタＴ２のソース端子（節点Ｎ２）の電位がローレベルからハイレベルに変化すると、節点Ｎ１の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。
　節点Ｎ１の電位がＶＤＤよりも高くなると、最大電圧がＶＤＤである極性信号ＣＭＩは、トランジスタＴ２を電圧降下なく通過し、節点Ｎ２の電位がＶＤＤになる。これにより、トランジスタＴ３がオン状態になる。
　一方、入力信号ＩＮｃとしてハイレベルの出力信号ＳＲＯＵＴ（ｎ－１）が入力されると、トランジスタＴ６は、ＶＤＤが与えられているためオン状態になり、節点Ｎ３の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ６の閾値電圧）になる。これにより、トランジスタＴ５がオン状態になり、極性信号ＣＭＩＢがローレベルであるため、節点Ｎ４の電位は、ハイレベルからローレベルに変化する。これにより、トランジスタＴ４はオフ状態になる。なお、節点Ｎ３は、容量Ｃ２によって突き下げられＶＤＤ－Ｖｔｈよりも低い電位になる。トランジスタＴ６がオン状態であるため節点Ｎ３の電位がＶＤＤ－Ｖｔｈまで充電され、その後トランジスタＴ６はオフ状態になる。
　ここで、電源電圧ＶＣＳが、ＶＤＤ－ＶＣＳ＞Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ３の閾値電圧）の関係を満たす場合、トランジスタＴ３がオン状態になると、出力端子ＯＵＴｃからはＶＣＳがそのままの電圧レベルで出力される。これにより、出力信号ＶＣＳが、（ｎ－２）行目の保持容量配線ＣＳＬ（ｎ－２）に供給される。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴ（ｎ－１）がハイレベルからローレベルになると、節点Ｎ１の電位はハイレベルからローレベルに変化し、トランジスタＴ２がオフ状態になり、節点Ｎ２はフローティング状態になる。節点Ｎ２の電位は、容量Ｃ１によってＶＤＤに保持されるため、トランジスタＴ３はオン状態を維持する。一方、出力信号ＳＲＯＵＴ（ｎ－１）がハイレベルからローレベルになると、節点Ｎ３の電位はローレベルになり、トランジスタＴ５はオフ状態になる。節点Ｎ４は、容量Ｃ２によってローレベルに保持されるため、トランジスタＴ４はオフ状態を維持する。これにより、引き続き、出力端子ＯＵＴｃからはＶＣＳがそのままの電圧レベルで出力される。このようにして、第１フレームでは、安定してハイレベルの出力信号ＶＣＳを（ｎ－２）行目の保持容量配線ＣＳＬ（ｎ－２）に供給することができる。
　次に、（ｎ－２）段目のＣＳ単位回路５１における第２フレームの動作について説明する。
　初めに、（ｎ－２）段目のＣＳ単位回路５１の入力端子ＩＮｃに、シフトレジスタ１０の（ｎ－１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－１）（ハイレベル）が入力される。トランジスタＴ１はＶＤＤが与えられているためオン状態になり、節点Ｎ１の電位が、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になる。これにより、トランジスタＴ２がオン状態になり、極性信号ＣＭＩがローレベルであるため、節点Ｎ２の電位は、ローレベルになる。すなわち、節点Ｎ２の電位は、ハイレベルからローレベルに変化する。これにより、トランジスタＴ３はオフ状態になる。なお、節点Ｎ１は、容量Ｃ１によって突き下げられＶＤＤ－Ｖｔｈよりも低い電位になる。これにより、トランジスタＴ１がオン状態になって節点Ｎ１の電位がＶＤＤ－Ｖｔｈまで充電され、その後トランジスタＴ１はオフ状態になる。
　一方、入力信号ＩＮｃとしてハイレベルの出力信号ＳＲＯＵＴ（ｎ－１）が入力されると、トランジスタＴ６は、ＶＤＤが与えられているためオン状態になり、節点Ｎ３の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ６の閾値電圧）になる。これにより、トランジスタＴ５がオン状態になり、極性信号ＣＭＩＢがハイレベルであるため、節点Ｎ４の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ５の閾値電圧）になる。すなわち、節点Ｎ４の電位は、ローレベルからハイレベルに変化する。
　ここで、節点Ｎ３の電位がＶＤＤ－Ｖｔｈに充電されるとトランジスタＴ６はオフ状態になり、節点Ｎ３はフローティング状態になる。節点Ｎ３とトランジスタＴ５のソース端子とは、電位差ＶＤＤ－Ｖｔｈを保持した容量Ｃ２を介して接続されているため、トランジスタＴ５のソース端子（節点Ｎ４）の電位がローレベルからハイレベルに変化すると、節点Ｎ３の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。
　節点Ｎ３の電位がＶＤＤよりも高くなると、最大電圧がＶＤＤである極性信号ＣＭＩＢは、トランジスタＴ５を電圧降下なく通過し、節点Ｎ４の電位がＶＤＤになる。これにより、トランジスタＴ４がオン状態になり、出力端子ＯＵＴｃからはＶＳＳが出力され、出力信号ＶＳＳが、（ｎ－２）行目の保持容量配線ＣＳＬ（ｎ－２）に供給される。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴ（ｎ－１）がハイレベルからローレベルになると、節点Ｎ１の電位はローレベルになり、トランジスタＴ２はオフ状態になる。節点Ｎ２は、容量Ｃ１によってローレベルに保持されるため、トランジスタＴ３はオフ状態を維持する。一方、出力信号ＳＲＯＵＴ（ｎ－１）がハイレベルからローレベルになると、節点Ｎ３の電位はハイレベルからローレベルに変化し、トランジスタＴ５がオフ状態になり、節点Ｎ４はフローティング状態になる。節点Ｎ４の電位は、容量Ｃ２によってＶＤＤに保持されるため、トランジスタＴ４はオン状態を維持する。これにより、引き続き、出力端子ＯＵＴｃからはＶＳＳがそのままの電圧レベルで出力される。このようにして、第２フレームでは、安定してローレベルの出力信号ＶＳＳを（ｎ－２）行目の保持容量配線ＣＳＬ（ｎ－２）に供給することができる。
　次に、（ｎ－１）段目のＣＳ単位回路５１における第１フレームの動作について説明する。
　初めに、（ｎ－１）段目のＣＳ単位回路５１の入力端子ＩＮｃに、シフトレジスタ１０のｎ段目の単位回路１１の出力信号ＳＲＯＵＴｎ（ハイレベル）が入力される。トランジスタＴ１はＶＤＤが与えられているためオン状態になり、節点Ｎ１の電位が、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になる。これにより、トランジスタＴ２がオン状態になり、極性信号ＣＭＩがローレベルであるため、節点Ｎ２の電位は、ローレベルになる。すなわち、節点Ｎ２の電位は、ハイレベルからローレベルに変化する。これにより、トランジスタＴ３はオフ状態になる。なお、節点Ｎ１は、容量Ｃ１によって突き下げられＶＤＤ－Ｖｔｈよりも低い電位になる。これにより、トランジスタＴ１がオン状態になって節点Ｎ１の電位がＶＤＤ－Ｖｔｈまで充電され、その後トランジスタＴ１はオフ状態になる。
　一方、入力信号ＩＮｃとしてハイレベルの出力信号ＳＲＯＵＴｎが入力されると、トランジスタＴ６は、ＶＤＤが与えられているためオン状態になり、節点Ｎ３の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ６の閾値電圧）になる。これにより、トランジスタＴ５がオン状態になり、極性信号ＣＭＩＢがハイレベルであるため、節点Ｎ４の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ５の閾値電圧）になる。すなわち、節点Ｎ４の電位は、ローレベルからハイレベルに変化する。
　ここで、節点Ｎ３の電位がＶＤＤ－Ｖｔｈに充電されるとトランジスタＴ６はオフ状態になり、節点Ｎ３はフローティング状態になる。節点Ｎ３とトランジスタＴ５のソース端子とは、電位差ＶＤＤ－Ｖｔｈを保持した容量Ｃ２を介して接続されているため、トランジスタＴ５のソース端子（節点Ｎ４）の電位がローレベルからハイレベルに変化すると、節点Ｎ３の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。
　節点Ｎ３の電位がＶＤＤよりも高くなると、最大電圧がＶＤＤである極性信号ＣＭＩＢは、トランジスタＴ５を電圧降下なく通過し、節点Ｎ４の電位がＶＤＤになる。これにより、トランジスタＴ４がオン状態になり、出力端子ＯＵＴｃからはＶＳＳが出力され、出力信号ＶＳＳが、（ｎ－１）行目の保持容量配線ＣＳＬ（ｎ－１）に供給される。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴｎがハイレベルからローレベルになると、節点Ｎ１の電位はローレベルになり、トランジスタＴ２はオフ状態になる。節点Ｎ２は、容量Ｃ１によってローレベルに保持されるため、トランジスタＴ３はオフ状態を維持する。一方、出力信号ＳＲＯＵＴｎがハイレベルからローレベルになると、節点Ｎ３の電位はハイレベルからローレベルに変化し、トランジスタＴ５がオフ状態になり、節点Ｎ４はフローティング状態になる。節点Ｎ４の電位は、容量Ｃ２によってＶＤＤに保持されるため、トランジスタＴ４はオン状態を維持する。これにより、引き続き、出力端子ＯＵＴｃからはＶＳＳがそのままの電圧レベルで出力される。このようにして、第１フレームでは、安定してローレベルの出力信号ＶＳＳを（ｎ－１）行目の保持容量配線ＣＳＬ（ｎ－１）に供給することができる。
　次に、（ｎ－１）段目のＣＳ単位回路５１における第２フレームの動作について説明する。
　初めに、（ｎ－１）段目のＣＳ単位回路５１の入力端子ＩＮｃに、シフトレジスタ１０のｎ段目の単位回路１１の出力信号ＳＲＯＵＴｎ（ハイレベル）が入力される。トランジスタＴ１は、ＶＤＤが与えられているためオン状態になり、節点Ｎ１の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になる。これにより、トランジスタＴ２がオン状態になり、極性信号ＣＭＩがハイレベルであるため、節点Ｎ２の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ２の閾値電圧）になる。すなわち、節点Ｎ２の電位は、ローレベルからハイレベルに変化する。
　ここで、節点Ｎ１の電位がＶＤＤ－Ｖｔｈに充電されるとトランジスタＴ１はオフ状態になり、節点Ｎ１はフローティング状態になる。節点Ｎ１とトランジスタＴ２のソース端子とは、電位差ＶＤＤ－Ｖｔｈを保持した容量Ｃ１を介して接続されているため、トランジスタＴ２のソース端子（節点Ｎ２）の電位がローレベルからハイレベルに変化すると、節点Ｎ１の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。
　節点Ｎ１の電位がＶＤＤよりも高くなると、最大電圧がＶＤＤである極性信号ＣＭＩは、トランジスタＴ２を電圧降下なく通過し、節点Ｎ２の電位がＶＤＤになる。これにより、トランジスタＴ３がオン状態になる。
　一方、入力信号ＩＮｃとしてハイレベルの出力信号ＳＲＯＵＴｎが入力されると、トランジスタＴ６は、ＶＤＤが与えられているためオン状態になり、節点Ｎ３の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ６の閾値電圧）になる。これにより、トランジスタＴ５がオン状態になり、極性信号ＣＭＩＢがローレベルであるため、節点Ｎ４の電位は、ハイレベルからローレベルに変化する。これにより、トランジスタＴ４はオフ状態になる。なお、節点Ｎ３は、容量Ｃ２によって突き下げられＶＤＤ－Ｖｔｈよりも低い電位になる。トランジスタＴ６がオン状態であるため節点Ｎ３の電位がＶＤＤ－Ｖｔｈまで充電され、その後トランジスタＴ６はオフ状態になる。
　ここで、電源電圧ＶＣＳが、ＶＤＤ－ＶＣＳ＞Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ３の閾値電圧）の関係を満たす場合、トランジスタＴ３がオン状態になると、出力端子ＯＵＴｃからはハイレベルのＶＣＳがそのままの電圧レベルで出力される。これにより、出力信号ＶＣＳが、（ｎ－１）行目の保持容量配線ＣＳＬ（ｎ－１）に供給される。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴｎがハイレベルからローレベルになると、節点Ｎ１の電位はハイレベルからローレベルに変化し、トランジスタＴ２がオフ状態になり、節点Ｎ２はフローティング状態になる。節点Ｎ２の電位は、容量Ｃ１によってＶＤＤに保持されるため、トランジスタＴ３はオン状態を維持する。一方、出力信号ＳＲＯＵＴｎがハイレベルからローレベルになると、節点Ｎ３の電位はローレベルになり、トランジスタＴ５はオフ状態になる。節点Ｎ４は、容量Ｃ２によってローレベルに保持されるため、トランジスタＴ４はオフ状態を維持する。これにより、引き続き、出力端子ＯＵＴｃからはＶＣＳがそのままの電圧レベルで出力される。このようにして、第２フレームでは、安定してハイレベルの出力信号ＶＣＳを（ｎ－１）行目の保持容量配線ＣＳＬ（ｎ－１）に供給することができる。
　ｎ段目のＣＳ単位回路５１には、シフトレジスタ１０の（ｎ＋１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ＋１）（ハイレベル）が入力される。以降の動作は、上記（ｎ－２）段目のＣＳ単位回路５１の動作と同一である。以上のようにして、各段のＣＳ単位回路５１が動作する。なお、第３フレーム以降は、上記第１及び第２フレームの動作を繰り返す。
　次に、本実施の形態２に係る保持容量配線駆動回路５００の他の形態について説明する。なお、以下の説明では、主に、実施例１に係る保持容量配線駆動回路５００との相違点について説明するものとし、実施例１で説明した各構成要素と同一の機能を有する構成要素には同一の番号を付し、その説明を省略する。
　（実施例２）
　図１９は、実施の形態２の実施例２に係る保持容量配線駆動回路５００の構成を示すブロック図である。
　保持容量配線駆動回路５００は、図１９に示すように、ｎ個（ｎは２以上の整数）のＣＳ単位回路５２を多段接続して構成されている。ＣＳ単位回路５２は、入力端子ＩＮｃ１、ＩＮｃ２、極性端子ＣＭＩ、ＣＭＩＢ、及び出力端子ＯＵＴｃを有している。保持容量配線駆動回路５００には、シフトレジスタ１０の出力信号ＯＵＴｓ、及び、極性信号ＣＭＩ、ＣＭＩＢが供給される。ＣＳ単位回路５２の出力信号ＯＵＴｃは、出力信号ＣＳＯＵＴ１～ＣＳＯＵＴｎとして保持容量配線ＣＳＬ１～ＣＳＬｎに順に出力される。
　具体的には、保持容量配線駆動回路５００の（ｎ－１）段目のＣＳ単位回路５２（ＣＳ（ｎ－１））には、シフトレジスタ１０の（ｎ－１）段目の単位回路１１（ＳＲ（ｎ－１））の出力信号ＳＲＯＵＴ（ｎ－１）、及び、ｎ段目の単位回路１１（ＳＲｎ）の出力信号ＳＲＯＵＴｎが供給され、当該（ｎ－１）段目のＣＳ単位回路５２（ＣＳ（ｎ－１））は、出力信号ＣＳＯＵＴ（ｎ－１）を保持容量配線ＣＳＬ（ｎ－１）に出力する。また、ｎ段目のＣＳ単位回路５２（ＣＳｎ）には、シフトレジスタ１０のｎ段目の単位回路１１（ＳＲｎ）の出力信号ＳＲＯＵＴｎ、及び、（ｎ＋１）段目の単位回路１１（ＳＲ（ｎ＋１））の出力信号ＳＲＯＵＴ（ｎ＋１）が供給され、当該ｎ段目のＣＳ単位回路５２（ＣＳｎ）は、出力信号ＣＳＯＵＴｎを保持容量配線ＣＳＬｎに出力する。このように、保持容量配線駆動回路５００は、各ＣＳ単位回路５２に、自段のシフトレジスタ１０の単位回路１１の出力信号、及び、後段のシフトレジスタ１０の単位回路１１の出力信号が入力されることにより、シフトレジスタ１０のシフト動作に伴って、出力信号ＣＳＯＵＴ１～ＣＳＭＯＵＴｎを、保持容量配線ＣＳＬ１～ＣＳＬｎに順に出力する。
　図２０は、本実施の形態２の実施例２に係る保持容量配線駆動回路５００に含まれるＣＳ単位回路５２の回路図である。図２０に示すように、ＣＳ単位回路５２は同一導電型のトランジスタで構成され、１０個のＮチャネル型トランジスタＴ１、Ｔ２ａ、Ｔ２ｂ、Ｔ３，Ｔ４、Ｔ５ａ、Ｔ５ｂ、Ｔ６、Ｔ７、Ｔ８と、４個の容量Ｃ１、Ｃ２、Ｃ３、Ｃ４とを含んでいる。
　トランジスタＴ１のゲート端子（制御端子）には電源電圧ＶＤＤが与えられ、トランジスタＴ１のドレイン端子（一方の導通端子）は入力端子ＩＮｃ１に接続される。トランジスタＴ２ａのゲート端子はトランジスタＴ１のソース端子（他方の導通端子）に接続され、トランジスタＴ２ａのドレイン端子は極性端子ＣＭＩに接続される。トランジスタＴ１、Ｔ２ａの接続点を節点Ｎ１という。トランジスタＴ２ｂのドレイン端子は極性端子ＣＭＩに接続される。トランジスタＴ３のゲート端子はトランジスタＴ２ａ、Ｔ２ｂのソース端子に接続され、トランジスタＴ３のドレイン端子にはハイレベルの電源電圧ＶＣＳ（第１電源電圧）が与えられ、トランジスタＴ３のソース端子は出力端子ＯＵＴｃに接続される。トランジスタＴ２ａ、Ｔ２ｂ、Ｔ３の接続点を節点Ｎ２という。
　トランジスタＴ６のゲート端子には電源電圧ＶＤＤが与えられ、トランジスタＴ６のドレイン端子は入力端子ＩＮｃ２に接続され、ソース端子はトランジスタＴ２ｂのゲート端子に接続される。トランジスタＴ６、Ｔ２ｂの接続点を節点Ｎ５という。
　トランジスタＴ７のゲート端子には電源電圧ＶＤＤが与えられ、トランジスタＴ７のドレイン端子は入力端子ＩＮｃ１に接続される。トランジスタＴ５ａのゲート端子はトランジスタＴ７のソース端子に接続され、トランジスタＴ５ａのドレイン端子は極性端子ＣＭＩＢに接続される。トランジスタＴ７、Ｔ５ａの接続点を節点Ｎ３という。
　トランジスタＴ８のゲート端子にはハイレベルの電源電圧ＶＤＤが与えられ、トランジスタＴ８のドレイン端子は入力端子ＩＮｃ２に接続される。トランジスタＴ５ｂのゲート端子はトランジスタＴ８のソース端子に接続され、トランジスタＴ５ｂのドレイン端子は極性端子ＣＭＩＢに接続される。トランジスタＴ８、Ｔ５ｂの接続点を節点Ｎ６という。トランジスタＴ４のゲート端子はトランジスタＴ５ａ、Ｔ５ｂのソース端子に接続され、トランジスタＴ４のドレイン端子は、トランジスタＴ３のソース端子及び出力端子ＯＵＴｃに接続され、トランジスタＴ４のソース端子にはローレベルの電源電圧ＶＳＳ（第２電源電圧）が与えられる。トランジスタＴ５ａ、Ｔ５ｂ、Ｔ４の接続点を節点Ｎ４という。
　容量Ｃ１、Ｃ２、Ｃ３、Ｃ４は容量素子で構成される。容量Ｃ１はトランジスタＴ２ａのゲート端子とソース端子との間に設けられ、容量Ｃ２はトランジスタＴ２ｂのゲート端子とソース端子との間に設けられ、容量Ｃ３はトランジスタＴ５ａのゲート端子とソース端子との間に設けられ、容量Ｃ４はトランジスタＴ５ｂのゲート端子とソース端子との間に設けられる。各容量Ｃ１、Ｃ２、Ｃ３、Ｃ４はブートストラップ容量として機能する。なお、容量Ｃ１、Ｃ２、Ｃ３、Ｃ４は、容量素子ではなく、配線容量やトランジスタの寄生容量を用いて構成してもよい。これにより、容量素子を設けない分だけ回路構成を簡素化することができる。
　上記構成のＣＳ単位回路５２を含む保持容量配線駆動回路５００は、１フレームごとにハイレベル及びローレベルが切り替わる出力信号ＣＳＯＵＴ１～ＣＳＯＵＴｎを１つずつ順に出力する動作を行う。
　（動作について）
　保持容量配線駆動回路５００の動作について図２１を用いて説明する。図２１は、保持容量配線駆動回路５００の動作時のタイミングチャートである。図２１では、（ｎ－２）段目のＣＳ単位回路５２、（ｎ－１）段目のＣＳ単位回路５２、ｎ段目のＣＳ単位回路５２における入出力信号を示している。ＳＲ（ｎ－２）、ＳＲ（ｎ－１）、ＳＲｎ、ＳＲ（ｎ＋１）は、それぞれ、シフトレジスタ１０の（ｎ－２）段目の単位回路１１、（ｎ－１）段目の単位回路１１、ｎ段目の単位回路１１、（ｎ＋１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－２）、ＳＲＯＵＴ（ｎ－１）、ＳＲＯＵＴｎ、ＳＲＯＵＴ（ｎ＋１）の電位を示している。ＣＭＩ、ＣＭＩＢは極性信号を示し、Ｎ１～Ｎ５はそれぞれ、節点Ｎ１～Ｎ５の電位を示している。ＣＳ（ｎ－２）、ＣＳ（ｎ－１）、ＣＳｎは、それぞれ、保持容量配線駆動回路５００の（ｎ－２）段目のＣＳ単位回路５２、（ｎ－１）段目のＣＳ単位回路５２、ｎ段目のＣＳ単位回路５２の出力信号ＣＳＯＵＴ（ｎ－２）、ＣＳＯＵＴ（ｎ－１）、ＣＳＯＵＴｎを示している。ＣＭＩ、ＣＭＩＢは、互いに極性が逆転し、１水平走査期間ごとに極性が反転する信号である。出力信号ＳＲＯＵＴ（ｎ－１）が出力されてから次の出力信号ＳＲＯＵＴ（ｎ－１）が出力されるまでの期間が１垂直走査期間（１フレーム）に相当する。
　まず、（ｎ－１）段目のＣＳ単位回路５２における第１フレームの動作について説明する。
　初めに、（ｎ－１）段目のＣＳ単位回路５２の入力端子ＩＮｃ２に、シフトレジスタ１０の（ｎ－１）段目の単位回路１１の出力信号ＳＲＯＵＴ（ｎ－１）（ハイレベル）が入力される。トランジスタＴ６は、ＶＤＤが与えられているためオン状態になり、節点Ｎ５の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ６の閾値電圧）になる。これにより、トランジスタＴ２ｂがオン状態になり、極性信号ＣＭＩがハイレベルであるため、節点Ｎ２の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ２ｂの閾値電圧）になる。
　ここで、トランジスタＴ６のソース端子の電位がＶＤＤ－Ｖｔｈに充電されるとトランジスタＴ６はオフ状態になり、トランジスタＴ２ｂとの接続点（節点Ｎ５）はフローティング状態になる。節点Ｎ５とトランジスタＴ２ｂのソース端子とは、電位差ＶＤＤ－Ｖｔｈを保持した容量Ｃ２を介して接続されているため、トランジスタＴ２ｂのソース端子（節点Ｎ２）の電位がローレベルからハイレベルに変化すると、節点Ｎ５の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。
　節点Ｎ５の電位がＶＤＤよりも高くなると、最大電圧がＶＤＤである極性信号ＣＭＩは、トランジスタＴ２ｂを電圧降下なく通過し、節点Ｎ２の電位がＶＤＤになる。これにより、トランジスタＴ３がオン状態になる。なお、入力端子ＩＮｃ２に、出力信号ＳＲＯＵＴ（ｎ－１）（ハイレベル）が入力されると、トランジスタＴ８は、ＶＤＤが与えられているためオン状態になり、節点Ｎ６の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ５ｂの閾値電圧）になる。これによりトランジスタＴ５ｂがオン状態になるため、ローレベルのＣＭＩＢがトランジスタＴ４に与えられ、トランジスタＴ４はオフ状態になる。
　ここで、電源電圧ＶＣＳが、ＶＤＤ－ＶＣＳ＞Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ３の閾値電圧）の関係を満たす場合、トランジスタＴ３がオン状態になると、出力端子ＯＵＴｃからはハイレベルのＶＣＳがそのままの電圧レベルで出力される。これにより、出力信号ＶＣＳが、（ｎ－１）行目の保持容量配線ＣＳＬ（ｎ－１）に供給される。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴ（ｎ－１）がハイレベルからローレベルになると、節点Ｎ５の電位はハイレベルからローレベルに変化し、トランジスタＴ２ｂがオフ状態になり、節点Ｎ２はフローティング状態になる。節点Ｎ２の電位は、容量Ｃ２によってＶＤＤに保持されるため、トランジスタＴ３はオン状態を維持する。また、節点Ｎ６の電位はハイレベルからローレベルに変化し、トランジスタＴ５ｂがオフ状態になり、節点Ｎ４はフローティング状態になる。節点Ｎ４の電位は、容量Ｃ４によってＶＳＳに保持されるため、トランジスタＴ４はオフ状態を維持する。これにより、引き続き、出力端子ＯＵＴｃからはＶＣＳがそのままの電圧レベルで出力される。
　続いて、入力端子ＩＮｃ１に、シフトレジスタ１０のｎ段目の単位回路１１の出力信号ＳＲＯＵＴｎ（ハイレベル）が入力される。トランジスタＴ１はＶＤＤが与えられているためオン状態になり、節点Ｎ１の電位が、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１の閾値電圧）になる。これにより、トランジスタＴ２ａがオン状態になり、極性信号ＣＭＩがローレベルであるため、節点Ｎ２の電位は、ローレベルになる。すなわち、節点Ｎ２の電位は、ハイレベルからローレベルに変化する。これにより、トランジスタＴ３はオフ状態になる。なお、節点Ｎ１は、容量Ｃ１によって突き下げられＶＤＤ－Ｖｔｈよりも低い電位になる。トランジスタＴ１はオン状態であるため節点Ｎ１の電位がＶＤＤ－Ｖｔｈまで充電され、その後トランジスタＴ１はオフ状態になる。
　一方、入力信号ＩＮｃ１としてハイレベルの出力信号ＳＲＯＵＴｎが入力されると、トランジスタＴ７は、ＶＤＤが与えられているためオン状態になり、節点Ｎ３の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ３の閾値電圧）になる。これにより、トランジスタＴ５ａがオン状態になり、極性信号ＣＭＩＢがハイレベルであるため、節点Ｎ４の電位は、ＶＤＤ－Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ５ａの閾値電圧）になる。ここで容量Ｃ３によって節点Ｎ３の電位が突き上げられ（ブートストラップ効果）、最大電圧がＶＤＤである極性信号ＣＭＩＢが、トランジスタＴ５ａを電圧降下なく通過し、節点Ｎ４の電位がＶＤＤになる。これにより、トランジスタＴ４がオン状態になり、出力端子ＯＵＴｃからはＶＳＳが出力され、出力信号ＶＳＳが、（ｎ－１）行目の保持容量配線ＣＳＬ（ｎ－１）に供給される。
　続いて、シフトレジスタ１０の出力信号ＳＲＯＵＴｎがハイレベルからローレベルになると、節点Ｎ１の電位はローレベルになり、トランジスタＴ２ａはオフ状態になる。節点Ｎ２の電位は、容量Ｃ１によってローレベルに保持されるため、トランジスタＴ３はオフ状態を維持する。一方、出力信号ＳＲＯＵＴｎがハイレベルからローレベルになると、節点Ｎ３の電位はハイレベルからローレベルに変化し、トランジスタＴ５ａがオフ状態になり、節点Ｎ４はフローティング状態になる。節点Ｎ４の電位は、容量Ｃ３によってＶＤＤに保持されるため、トランジスタＴ４はオン状態を維持する。これにより、引き続き、出力端子ＯＵＴｃからはＶＳＳがそのままの電圧レベルで出力される。このようにして、第１フレームでは、安定してローレベルの出力信号ＶＳＳを（ｎ－１）行目の保持容量配線ＣＳＬ（ｎ－１）に供給することができる。
　第２フレームでは、図２１に示すように、極性信号ＣＭＩ、ＣＭＩＢの極性が互いに逆転することにより、安定してハイレベルの出力信号ＶＣＳを（ｎ－１）行目の保持容量配線ＣＳＬ（ｎ－１）に供給することができる。
　また、ｎ段目のＣＳ単位回路５２では、図２１に示すように、第１フレームでハイレベルの出力信号ＶＣＳをｎ行目の保持容量配線ＣＳＬｎに供給し、第２フレームでローレベルの出力信号ＶＳＳをｎ行目の保持容量配線ＣＳＬｎに供給することができる。
　（実施例３）
　図２２は、実施の形態２の実施例３に係る保持容量配線駆動回路５００に含まれるＣＳ単位回路５３の回路図である。図２２に示すように、ＣＳ単位回路５３は同一導電型のトランジスタで構成され、８個のＮチャネル型トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２～Ｔ５、Ｔ６ａ、Ｔ６ｂと、２個の容量Ｃ１、Ｃ２とを含んでいる。トランジスタＴ１ａ、Ｔ１ｂ、Ｔ６ａ、Ｔ６ｂは、走査方向切替回路として機能する。
　トランジスタＴ２～Ｔ５の接続関係は、図１７に示す実施例１のＣＳ単位回路５１の構成と同一である。トランジスタＴ１ａのゲート端子には切替信号ＵＤが与えられ、ドレイン端子は入力端子ＩＮ１ａに接続され、ソース端子はトランジスタＴ２のゲート端子に接続される。トランジスタＴ１ｂのゲート端子には切替信号ＵＤＢ（ＵＤの否定）が与えられ、ドレイン端子は入力端子ＩＮ１ｂに接続され、ソース端子はトランジスタＴ２のゲート端子に接続される。トランジスタＴ１ａ、Ｔ１ｂ、Ｔ２の接続点を節点Ｎ１という。トランジスタＴ６ａのゲート端子には切替信号ＵＤが与えられ、ドレイン端子は入力端子ＩＮ６ａに接続され、ソース端子はトランジスタＴ５のゲート端子に接続される。トランジスタＴ６ｂのゲート端子には切替信号ＵＤＢ（ＵＤの否定）が与えられ、ドレイン端子は入力端子ＩＮ６ｂに接続され、ソース端子はトランジスタＴ５のゲート端子に接続される。トランジスタＴ６ａ、Ｔ６ｂ、Ｔ５の接続点を節点Ｎ３という。
　上記ＣＳ単位回路５３において、入力端子ＩＮ１ａには、後段のシフトレジスタＳＲ（ｎ＋１）の出力信号ＳＲＯＵＴ（ｎ＋１）が入力され、入力端子ＩＮ１ｂには、前段のシフトレジスタＳＲ（ｎ－１）の出力信号ＳＲＯＵＴ（ｎ－１）が入力される。切替信号ＵＤ、ＵＤＢは、互いに極性が逆転した信号であり、切替信号ＵＤがハイレベルのときは、トランジスタＴ１ａがオン状態になって出力信号ＳＲＯＵＴ（ｎ＋１）が取り込まれ、切替信号ＵＤＢがハイレベルのときは、トランジスタＴ１ｂがオン状態になって出力信号ＳＲＯＵＴ（ｎ－１）が取り込まれる。同様に、切替信号ＵＤがハイレベルのときは、トランジスタＴ６ａがオン状態になって出力信号ＳＲＯＵＴ（ｎ＋１）が取り込まれ、切替信号ＵＤＢがハイレベルのときは、トランジスタＴ６ｂがオン状態になって出力信号ＳＲＯＵＴ（ｎ－１）が取り込まれる。
　これにより、保持容量配線駆動回路５００を、シフト方向（走査方向）が切り替わる（１段目からｎ段目へ向かう第１方向、及び、ｎ段目から１段目へ向かう第２方向とを相互に切り替える）走査信号線駆動回路１００に対応することができる。
　なお、図２３のＣＳ単位回路５４に示すように、図２２のＣＳ単位回路５３において、容量Ｃ２を省略した構成としても良い。
　また、本実施例３の走査方向切替回路（トランジスタＴ１ａ、Ｔ１ｂ、Ｔ６ａ、Ｔ６ｂ）は、図２４のＣＳ単位回路５５に示すように、上記実施例２（図２０参照）の保持容量配線駆動回路５００のＣＳ単位回路５２に適用することができる。
　（実施例４）
　図２５は、実施の形態２の実施例４に係る保持容量配線駆動回路５００の構成を示すブロック図である。図２５の保持容量配線駆動回路５００は、上記実施の形態１の実施例４（図９参照）の共通電極駆動回路２００を、保持容量配線駆動回路に適用したものである。
　保持容量配線駆動回路５００は、図２５に示すように、ｎ個（ｎは２以上の整数）のＣＳ単位回路５６を多段接続して構成されている。ＣＳ単位回路５６は、入力端子ＩＮｃ、ＩＮｇ、極性端子ＣＭＩ、ＣＭＩＢ、及び出力端子ＯＵＴｃを有している。保持容量配線駆動回路５００には、シフトレジスタ１０の出力信号ＯＵＴｓ、極性信号ＣＭＩ、ＣＭＩＢ、クロックＧＣＫ１、ＧＣＫ２が供給される。ＣＳ単位回路５６の出力信号ＯＵＴｃは、出力信号ＣＳＯＵＴ１～ＣＳＯＵＴｎとして保持容量配線ＣＳＬ１～ＣＳＬｎに順に出力される。
　図２６は、実施の形態２の実施例４に係る保持容量配線駆動回路５００に含まれるＣＳ単位回路５６の回路図である。図２６に示すように、ＣＳ単位回路５６は、図１０に示す共通電極駆動回路２００に含まれる単位回路２５と同一の回路構成を有し、同一導電型の１６個のＮチャネル型トランジスタＴ１～Ｔ６、Ｔ１１～Ｔ２０と、４個の容量Ｃ１～Ｃ４とを含んでいる。トランジスタＴ１１、Ｔ１２、Ｔ１３、Ｔ１９、容量Ｃ４は第１アクティブ信号保持回路として機能し、トランジスタＴ１４、Ｔ１５、Ｔ１６、Ｔ１７、容量Ｃ３は第２アクティブ信号保持回路として機能し、トランジスタＴ２０は第１安定化回路として機能し、トランジスタＴ１８は第２安定化回路として機能する。
　図２６のＣＳ単位回路５６は、入力端子ＩＮｃに、シフトレジスタ１０の（ｎ＋１）段目の単位回路１１（ＳＲ（ｎ＋１））の出力信号ＳＲＯＵＴ（ｎ＋１）が供給される点で、図１０の単位回路２５とは異なる。ＣＳ単位回路５６の動作は、図１０の単位回路２５の動作と同一である。
　また、ＣＳ単位回路５６の入力端子ＩＮｇ（入力部）に入力される入力信号ＧＣＫを生成方法するＧＣＫ生成回路（ＧＣＫバッファ）は、図１１の構成と同一である。
　上記ＧＣＫ生成回路１２により生成されたクロック信号ＧＣＫをＣＳ単位回路５６に供給する構成によれば、ＣＳ単位回路にクロック信号ＣＫ１、ＣＫ２を直接供給する構成と比較して、クロックの負荷を低減することができる。そのため、特に解像度が高い表示パネルにおいて、遅延等の影響を抑え、表示品位の低下を防ぐことができる。
　以上のように、本発明の半導体回路は、
　同一導電型のトランジスタで構成された半導体回路であって、
　一方の導通端子に第１電源電圧が与えられ、他方の導通端子が出力端子に接続された第１出力制御トランジスタと、
　制御端子に入力信号に応じたオン電圧が与えられ、一方の導通端子に第１データ信号が与えられ、他方の導通端子が上記第１出力制御トランジスタの制御端子に接続された第１ラッチ制御トランジスタとを備え、
　上記第１ラッチ制御トランジスタの制御端子と、上記第１ラッチ制御トランジスタの他方の導通端子との間に第１容量が形成され、
　上記第１ラッチ制御トランジスタの制御端子に与えられる上記入力信号の電圧レベルを上記容量により引き上げて上記第１データ信号を取り込むとともに、該第１データ信号を上記第１出力制御トランジスタの制御端子に与えることを特徴とする。
　上記の構成によれば、上記第１データ信号（ＣＭＩ）の電位変化（ローレベルからハイレベル）を利用して、第１容量により、上記第１ラッチ制御トランジスタの制御端子に与えられる上記入力信号の電圧レベルを引き上げる（ブートストラップ効果）ことができる。これにより、上記第１データ信号の最大電圧（ＶＤＤ）を上記第１出力制御トランジスタに与えることができるため、上記第１出力制御トランジスタに与えられるオン電圧を確実に出力することができる。
　また、上記半導体回路は、従来の半導体回路（図２７参照）と比較して、トランジスタ及び容量の素子数を削減できるため、回路構成を簡略化することができる。
　上記半導体回路では、
　制御端子にオン電圧が与えられ、一方の導通端子に上記入力信号が与えられ、他方の導通端子が上記第１ラッチ制御トランジスタの制御端子に接続された第１入力制御トランジスタを備え、
　上記第１入力制御トランジスタの制御端子にオン電圧が与えられたときに、上記入力信号に応じたオン電圧を上記第１ラッチ制御トランジスタの制御端子に与える構成とすることもできる。
　上記半導体回路では、
　上記第１入力制御トランジスタの制御端子が、該第１入力制御トランジスタの上記一方の導通端子に接続されている構成とすることもできる。
　上記半導体回路では、
　一方の導通端子が上記出力端子に接続され、他方の導通端子に第２電源電圧が与えられる第２出力制御トランジスタと、
　制御端子に上記入力信号が与えられ、一方の導通端子に、上記第１データ信号と極性が逆転した第２データ信号が与えられ、他方の導通端子が上記第２出力制御トランジスタの制御端子に接続された第２ラッチ制御トランジスタとを備えている構成とすることもできる。
　上記半導体回路では、
　一方の導通端子が上記出力端子に接続され、他方の導通端子に第２電源電圧が与えられる第２出力制御トランジスタと、
　一方の導通端子に、上記第１データ信号と極性が逆転した第２データ信号が与えられ、他方の導通端子が上記第２出力制御トランジスタの制御端子に接続された第２ラッチ制御トランジスタと、
　制御端子にオン電圧が与えられ、一方の導通端子に上記入力信号が与えられ、他方の導通端子が上記第２ラッチ制御トランジスタの制御端子に接続された第２入力制御トランジスタとを備え、
　上記第２ラッチ制御トランジスタの制御端子と、上記第２ラッチ制御トランジスタの他方の導通端子との間に第２容量が形成されている構成とすることもできる。
　上記半導体回路では、
　上記第１ラッチ制御トランジスタの他方の導通端子の電圧レベルがローレベルからハイレベルに変化したとき、上記第１容量により、上記第１ラッチ制御トランジスタの制御端子に与えられる電圧レベルを引き上げる構成とすることもできる。
　上記半導体回路では、
　上記第１ラッチ制御トランジスタの制御端子が、上記第１ラッチ制御トランジスタの他方の導通端子よりも前に充電される構成とすることもできる。
　上記の構成によれば、確実にブートストラップ動作を行うことができる。
　上記半導体回路では、
　上記第１出力制御トランジスタのチャネルサイズが、上記第１ラッチ制御トランジスタのチャネルサイズよりも大きい構成とすることもできる。
　上記半導体回路では、
　上記第１ラッチ制御トランジスタ及び上記第１出力制御トランジスタが接続する第１接続点の電位を安定化するための第１安定化回路と、上記第２ラッチ制御トランジスタ及び上記第２出力制御トランジスタが接続する第２接続点の電位を安定化するための第２安定化回路とを備え、
　上記第１安定化回路は、上記第２接続点がハイレベルのときは、上記第１接続点にローレベルのオフ電圧を与え、上記第２安定化回路は、上記第１接続点がハイレベルのときは、上記第２接続点にローレベルのオフ電圧を与える構成とすることもできる。
　上記半導体回路では、
　上記第１安定化回路は、制御端子が上記第２接続点に接続され、一方の導通端子が上記第１接続点に接続され、他方の導通端子にオフ電圧が与えられる第１安定化トランジスタを含み、
　上記第２安定化回路は、制御端子が上記第１接続点に接続され、一方の導通端子が上記第２接続点に接続され、他方の導通端子にオフ電圧が与えられる第２安定化トランジスタを含む構成とすることもできる。
　上記半導体回路では、
　上記第１ラッチ制御トランジスタ及び上記第１出力制御トランジスタが接続する第１接続点の電位を保持するための第１保持回路と、上記第２ラッチ制御トランジスタ及び上記第２出力制御トランジスタが接続する第２接続点の電位を保持するための第２保持回路とを備え、
　上記第１及び第２保持回路それぞれの入力部には、クロック信号が入力される構成とすることもできる。
　上記半導体回路では、
　上記第１保持回路は、
　　制御端子が上記第１接続点に接続され、一方の導通端子にオン電圧が与えられる第１保持トランジスタと、
　　制御端子が上記第１保持トランジスタの他方の導通端子に接続され、一方導通端子にオン電圧が与えられ、他方の導通端子が上記第１接続点に接続された第２保持トランジスタと、
　　上記入力部と、上記第１及び第２保持トランジスタの接続点との間に設けられた第１保持容量と、を備え、
　上記第２保持回路は、
　　制御端子が上記第２接続点に接続され、一方の導通端子にオン電圧が与えられる第３保持トランジスタと、
　　制御端子が上記第３保持トランジスタの他方の導通端子に接続され、一方導通端子にオン電圧が与えられ、他方の導通端子が上記第２接続点に接続された第４保持トランジスタと、
　　上記入力部と、上記第３及び第４保持トランジスタの接続点との間に設けられた第２保持容量と、を備え、
　上記入力部にハイレベルのクロック信号が与えられ、上記第１保持トランジスタの制御端子にオン電圧が与えられると、上記第１接続点にオン電圧を供給する一方、
　上記入力部にハイレベルのクロック信号が与えられ、上記第３保持トランジスタの制御端子にオン電圧が与えられると、上記第２接続点にオン電圧を供給する構成とすることもできる。
　上記半導体回路では、
　上記入力部にクロック信号を与えるクロック信号生成回路を備え、
　上記クロック信号生成回路は、ハイレベルの期間が互いに重ならない第１及び第２クロック信号に基づいて、デューティ比５０％の上記クロック信号を生成する構成とすることもできる。
　上記半導体回路では、
　上記クロック信号生成回路は、
　上記第１クロック信号を入力する第１入力端子と、
　上記第２クロック信号を入力する第２入力端子と、
　制御端子が上記第１入力端子に接続され、一方の導通端子にオン電圧が与えられる第１クロック入力トランジスタと、
　制御端子が上記第２入力端子に接続され、一方の導通端子が上記第１クロック入力トランジスタの他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられる第２クロック入力トランジスタと、
　制御端子にオン電圧が与えられ、一方の導通端子が上記第１及び第２クロック入力トランジスタの接続点に接続された耐圧トランジスタと、
　制御端子が上記耐圧トランジスタの他方の導通端子に接続され、一方の導通端子にオン電圧が与えられ、他方の導通端子が出力端子に接続された第１クロック出力トランジスタと、
　制御端子が上記第２入力端子に接続され、一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第２クロック出力トランジスタと、
　上記第１クロック出力トランジスタの制御端子と他方の導通端子との間に形成された容量とを備える構成とすることもできる。
　上記半導体回路では、
　上記クロック信号生成回路は、さらに、
　制御端子に初期化信号が与えられ、一方の導通端子が上記耐圧トランジスタの他方の導通端子と上記第１クロック出力トランジスタの制御端子との接続点に接続され、他方の導通端子にオフ電圧が与えられる第１初期化トランジスタと、
　制御端子に上記初期化信号が与えられ、一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第２初期化トランジスタとを備える構成とすることもできる。
　本発明の表示装置は、
　データ信号線、走査信号線及び共通電極配線を備えた表示パネルを備えた表示装置であって、
　同一導電型のトランジスタで構成された上記何れかの半導体回路を多段接続した構成を有し、上記共通電極配線を順次駆動する共通電極駆動回路と、
　上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
　走査信号を、上記半導体回路及び上記走査信号線に、順次供給する走査信号線駆動回路とを備えることを特徴とする。
　本発明の表示装置は、
　データ信号線、走査信号線及び保持容量配線を備えた表示パネルを備えた表示装置であって、
　同一導電型のトランジスタで構成された上記何れかの半導体回路を多段接続した構成を有し、上記保持容量配線を順次駆動する保持容量配線駆動回路と、
　上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
　走査信号を、上記半導体回路及び上記走査信号線に、順次供給する走査信号線駆動回路とを備えることを特徴とする。
　上記表示装置では、
　上記走査信号線駆動回路は、同一導電型のトランジスタで構成された単位回路を多段接続した構成を有するシフトレジスタを含み、
　上記シフトレジスタにおける前段の単位回路から出力された走査信号を、上記半導体回路に与える構成とすることもできる。
　上記表示装置では、
　上記走査信号線駆動回路は、同一導電型のトランジスタで構成された単位回路を多段接続した構成を有するシフトレジスタを含み、
　上記シフトレジスタにおける後段の単位回路から出力された走査信号を、上記半導体回路に与える構成とすることもできる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　本発明は、同一導電型のトランジスタを用いて電位レベルの安定した信号を出力することができる半導体回路を実現できるため、特に、表示装置の各駆動回路に好適である。
１、２　液晶表示装置（表示装置）
１１、１２　　ＧＣＫ生成回路（ＧＣＫバッファ、クロック信号生成回路）
２１、２２、２３、２４、２５　　単位回路
４１　　走査信号線（ＧＬ）
４２　　共通電極配線（コモンライン、ＣＭＬ）
４３　　データ信号線（ＳＬ）
４６　　保持容量配線（ＣＳＬ）
５１、５２、５３、５４、５５、５６　　ＣＳ単位回路
１００　走査信号線駆動回路
２００　共通電極駆動回路
３００　データ信号線駆動回路
４００　表示パネル
５００　保持容量配線駆動回路
Ｔ１　　トランジスタ（第１入力制御トランジスタ）
Ｔ２　　トランジスタ（第１ラッチ制御トランジスタ）
Ｔ３　　トランジスタ（第１出力制御トランジスタ）
Ｔ４　　トランジスタ（第２出力制御トランジスタ）
Ｔ５　　トランジスタ（第２ラッチ制御トランジスタ）
Ｔ６　　トランジスタ（第２入力制御トランジスタ）
Ｔ１１　トランジスタ（第１保持回路、第１保持トランジスタ）
Ｔ１２　トランジスタ（第１保持回路、第２保持トランジスタ）
Ｔ１４　トランジスタ（第２保持回路、第３保持トランジスタ）
Ｔ１５　トランジスタ（第２保持回路、第４保持トランジスタ）
Ｔ１８　トランジスタ（第２安定化回路、第２安定化トランジスタ）
Ｔ２０　トランジスタ（第１安定化回路、第１安定化トランジスタ）
Ｔｒ１　トランジスタ（第１クロック入力トランジスタ）
Ｔｒ２　トランジスタ（第２クロック入力トランジスタ）
Ｔｒ３　トランジスタ（耐圧トランジスタ）
Ｔｒ４　トランジスタ（第１クロック出力トランジスタ）
Ｔｒ５　トランジスタ（第２クロック出力トランジスタ）
Ｔｒ６　トランジスタ（第１初期化トランジスタ）
Ｔｒ７　トランジスタ（第２初期化トランジスタ）
Ｃ１、Ｃ２　容量
Ｃ３　容量（第２保持容量）
Ｃ４　容量（第１保持容量）
ＣＭＩ　　極性信号（第１データ信号）
ＣＭＩＢ　極性信号（第２データ信号）

Claims (19)

  1. 　同一導電型のトランジスタで構成された半導体回路であって、
    　一方の導通端子に第１電源電圧が与えられ、他方の導通端子が出力端子に接続された第１出力制御トランジスタと、
    　制御端子に入力信号に応じたオン電圧が与えられ、一方の導通端子に第１データ信号が与えられ、他方の導通端子が上記第１出力制御トランジスタの制御端子に接続された第１ラッチ制御トランジスタとを備え、
    　上記第１ラッチ制御トランジスタの制御端子と、上記第１ラッチ制御トランジスタの他方の導通端子との間に第１容量が形成され、
    　上記第１ラッチ制御トランジスタの制御端子に与えられる上記入力信号の電圧レベルを上記容量により引き上げて上記第１データ信号を取り込むとともに、該第１データ信号を上記第１出力制御トランジスタの制御端子に与えることを特徴とする半導体回路。
  2. 　制御端子にオン電圧が与えられ、一方の導通端子に上記入力信号が与えられ、他方の導通端子が上記第１ラッチ制御トランジスタの制御端子に接続された第１入力制御トランジスタを備え、
    　上記第１入力制御トランジスタの制御端子にオン電圧が与えられたときに、上記入力信号に応じたオン電圧を上記第１ラッチ制御トランジスタの制御端子に与えることを特徴とする請求項１に記載の半導体回路。
  3. 　上記第１入力制御トランジスタの制御端子が、該第１入力制御トランジスタの上記一方の導通端子に接続されていることを特徴とする請求項２に記載の半導体回路。
  4. 　一方の導通端子が上記出力端子に接続され、他方の導通端子に第２電源電圧が与えられる第２出力制御トランジスタと、
    　制御端子に上記入力信号が与えられ、一方の導通端子に、上記第１データ信号と極性が逆転した第２データ信号が与えられ、他方の導通端子が上記第２出力制御トランジスタの制御端子に接続された第２ラッチ制御トランジスタとを備えていることを特徴とする請求項１に記載の半導体回路。
  5. 　一方の導通端子が上記出力端子に接続され、他方の導通端子に第２電源電圧が与えられる第２出力制御トランジスタと、
    　一方の導通端子に、上記第１データ信号と極性が逆転した第２データ信号が与えられ、他方の導通端子が上記第２出力制御トランジスタの制御端子に接続された第２ラッチ制御トランジスタと、
    　制御端子にオン電圧が与えられ、一方の導通端子に上記入力信号が与えられ、他方の導通端子が上記第２ラッチ制御トランジスタの制御端子に接続された第２入力制御トランジスタとを備え、
    　上記第２ラッチ制御トランジスタの制御端子と、上記第２ラッチ制御トランジスタの他方の導通端子との間に第２容量が形成されていることを特徴とする請求項１に記載の半導体回路。
  6. 　上記第１ラッチ制御トランジスタの他方の導通端子の電圧レベルがローレベルからハイレベルに変化したとき、上記第１容量により、上記第１ラッチ制御トランジスタの制御端子に与えられる電圧レベルを引き上げることを特徴とする請求項１に記載の半導体回路。
  7. 　上記第１ラッチ制御トランジスタの制御端子が、上記第１ラッチ制御トランジスタの他方の導通端子よりも前に充電されることを特徴とする請求項６に記載の半導体回路。
  8. 　上記第１出力制御トランジスタのチャネルサイズが、上記第１ラッチ制御トランジスタのチャネルサイズよりも大きいことを特徴とする請求項７に記載の半導体回路。
  9. 　上記第１ラッチ制御トランジスタ及び上記第１出力制御トランジスタが接続する第１接続点の電位を安定化するための第１安定化回路と、上記第２ラッチ制御トランジスタ及び上記第２出力制御トランジスタが接続する第２接続点の電位を安定化するための第２安定化回路とを備え、
    　上記第１安定化回路は、上記第２接続点がハイレベルのときは、上記第１接続点にローレベルのオフ電圧を与え、上記第２安定化回路は、上記第１接続点がハイレベルのときは、上記第２接続点にローレベルのオフ電圧を与えることを特徴とする請求項５に記載の半導体回路。
  10. 　上記第１安定化回路は、制御端子が上記第２接続点に接続され、一方の導通端子が上記第１接続点に接続され、他方の導通端子にオフ電圧が与えられる第１安定化トランジスタを含み、
    　上記第２安定化回路は、制御端子が上記第１接続点に接続され、一方の導通端子が上記第２接続点に接続され、他方の導通端子にオフ電圧が与えられる第２安定化トランジスタを含むことを特徴とする請求項９に記載の半導体回路。
  11. 　上記第１ラッチ制御トランジスタ及び上記第１出力制御トランジスタが接続する第１接続点の電位を保持するための第１保持回路と、上記第２ラッチ制御トランジスタ及び上記第２出力制御トランジスタが接続する第２接続点の電位を保持するための第２保持回路とを備え、
    　上記第１及び第２保持回路それぞれの入力部には、クロック信号が入力されることを特徴とする請求項５に記載の半導体回路。
  12. 　上記第１保持回路は、
    　　制御端子が上記第１接続点に接続され、一方の導通端子にオン電圧が与えられる第１保持トランジスタと、
    　　制御端子が上記第１保持トランジスタの他方の導通端子に接続され、一方導通端子にオン電圧が与えられ、他方の導通端子が上記第１接続点に接続された第２保持トランジスタと、
    　　上記入力部と、上記第１及び第２保持トランジスタの接続点との間に設けられた第１保持容量と、を備え、
    　上記第２保持回路は、
    　　制御端子が上記第２接続点に接続され、一方の導通端子にオン電圧が与えられる第３保持トランジスタと、
    　　制御端子が上記第３保持トランジスタの他方の導通端子に接続され、一方導通端子にオン電圧が与えられ、他方の導通端子が上記第２接続点に接続された第４保持トランジスタと、
    　　上記入力部と、上記第３及び第４保持トランジスタの接続点との間に設けられた第２保持容量と、を備え、
    　上記入力部にハイレベルのクロック信号が与えられ、上記第１保持トランジスタの制御端子にオン電圧が与えられると、上記第１接続点にオン電圧を供給する一方、
    　上記入力部にハイレベルのクロック信号が与えられ、上記第３保持トランジスタの制御端子にオン電圧が与えられると、上記第２接続点にオン電圧を供給することを特徴とする請求項１１に記載の半導体回路。
  13. 　上記入力部にクロック信号を与えるクロック信号生成回路を備え、
    　上記クロック信号生成回路は、ハイレベルの期間が互いに重ならない第１及び第２クロック信号に基づいて、デューティ比５０％の上記クロック信号を生成することを特徴とする請求項１１に記載の半導体回路。
  14. 　上記クロック信号生成回路は、
    　上記第１クロック信号を入力する第１入力端子と、
    　上記第２クロック信号を入力する第２入力端子と、
    　制御端子が上記第１入力端子に接続され、一方の導通端子にオン電圧が与えられる第１クロック入力トランジスタと、
    　制御端子が上記第２入力端子に接続され、一方の導通端子が上記第１クロック入力トランジスタの他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられる第２クロック入力トランジスタと、
    　制御端子にオン電圧が与えられ、一方の導通端子が上記第１及び第２クロック入力トランジスタの接続点に接続された耐圧トランジスタと、
    　制御端子が上記耐圧トランジスタの他方の導通端子に接続され、一方の導通端子にオン電圧が与えられ、他方の導通端子が出力端子に接続された第１クロック出力トランジスタと、
    　制御端子が上記第２入力端子に接続され、一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第２クロック出力トランジスタと、
    　上記第１クロック出力トランジスタの制御端子と他方の導通端子との間に形成された容量とを備えることを特徴とする請求項１３に記載の半導体回路。
  15. 　上記クロック信号生成回路は、さらに、
    　制御端子に初期化信号が与えられ、一方の導通端子が上記耐圧トランジスタの他方の導通端子と上記第１クロック出力トランジスタの制御端子との接続点に接続され、他方の導通端子にオフ電圧が与えられる第１初期化トランジスタと、
    　制御端子に上記初期化信号が与えられ、一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第２初期化トランジスタとを備えることを特徴とする請求項１４に記載の半導体回路。
  16. 　データ信号線、走査信号線及び共通電極配線を備えた表示パネルを備えた表示装置であって、
    　同一導電型のトランジスタで構成された請求項１～１５の何れか１項に記載の半導体回路を多段接続した構成を有し、上記共通電極配線を順次駆動する共通電極駆動回路と、
    　上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
    　走査信号を、上記半導体回路及び上記走査信号線に、順次供給する走査信号線駆動回路とを備えることを特徴とする表示装置。
  17. 　データ信号線、走査信号線及び保持容量配線を備えた表示パネルを備えた表示装置であって、
    　同一導電型のトランジスタで構成された請求項１～１５の何れか１項に記載の半導体回路を多段接続した構成を有し、上記保持容量配線を順次駆動する保持容量配線駆動回路と、
    　上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
    　走査信号を、上記半導体回路及び上記走査信号線に、順次供給する走査信号線駆動回路とを備えることを特徴とする表示装置。
  18. 　上記走査信号線駆動回路は、同一導電型のトランジスタで構成された単位回路を多段接続した構成を有するシフトレジスタを含み、
    　上記シフトレジスタにおける前段の単位回路から出力された走査信号を、上記半導体回路に与えることを特徴とする請求項１６に記載の表示装置。
  19. 　上記走査信号線駆動回路は、同一導電型のトランジスタで構成された単位回路を多段接続した構成を有するシフトレジスタを含み、
    　上記シフトレジスタにおける後段の単位回路から出力された走査信号を、上記半導体回路に与えることを特徴とする請求項１６に記載の表示装置。
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