JP2021529977A - シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 - Google Patents

Abstract

シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法である。該シフトレジスタユニット（１０）は、ブランキング入力回路（１１０）、ブランキング制御回路（１２０）、ブランキングカップリング回路（１３０）、表示入力回路（２００）及び出力回路（３００）を含む。ブランキング入力回路（１１０）は、補償選択制御信号に応答して制御ノード（Ｈ）を充電し、制御ノード（Ｈ）のレベルを維持するように構成され、ブランキング制御回路（１２０）は、制御ノード（Ｈ）のレベル及び第１クロック信号の制御により、第１クロック信号を利用して第１ノード（Ｑ）を充電するように構成され、ブランキングカップリング回路（１３０）が制御ノード（Ｈ）に電気的に接続され、かつ第１クロック信号に応答して制御ノード（Ｈ）のレベルに対してカップリング制御を行うように構成される。該シフトレジスタユニット（１０）は、ランダム補償を実現できるとともに、制御ノード（Ｈ）のレベルに対してカップリング制御を行うことができ、これにより、出力異常が回避されるように、第１ノード（Ｑ）をより十分に充電する。

Description

本願は２０１８年７月１８日に提出された中国特許出願の第２０１８１０７９１１３６．７号の優先権を主張し、上記の中国特許出願の開示内容の全体が本願の一部として援用される。

本開示の実施例は、シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法に関する。

表示分野、特にＯＬＥＤ（ＯｒｇａｎｉｃＬｉｇｈｔ−ＥｍｉｔｔｉｎｇＤｉｏｄｅ、有機発光ダイオード）表示パネルでは、現在、ゲート駆動回路は一般的にＧＡＴＥＩＣに集積されている。ＩＣ設計においては、チップの面積は、チップコストに影響を与える要因であり、どのようにチップの面積を効果的に減少させるかは、技術開発者にとって重要な考慮事項である。

本開示の少なくとも１つの実施例は、ブランキング入力回路、ブランキング制御回路、ブランキングカップリング回路、表示入力回路及び出力回路を含むシフトレジスタユニットを提供する。前記ブランキング入力回路は、補償選択制御信号に応答して制御ノードを充電し、前記制御ノードのレベルを制御するように構成され、前記ブランキング制御回路は、前記制御ノードのレベル及び第１クロック信号の制御により、前記第１クロック信号を利用して第１ノードを充電するように構成され、前記ブランキングカップリング回路が前記制御ノードに電気的に接続され、かつ前記第１クロック信号に応答して前記制御ノードのレベルに対してカップリング制御を行うように構成され、前記表示入力回路は、表示入力信号に応答して前記第１ノードを充電するように構成され、前記出力回路は、前記第１ノードのレベルの制御により、複合出力信号を出力端に出力するように構成される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記ブランキング入力回路は、第１トランジスタ及び第１コンデンサを含む。前記第１トランジスタのゲートは、前記補償選択制御信号を受信するために、補償選択制御端に接続され、前記第１トランジスタの第１極は、ブランキング入力信号端に接続され、前記第１トランジスタの第２極は、前記制御ノードに接続され、前記第１コンデンサの第１極は、前記制御ノードに接続され、前記第１コンデンサの第２極は、第１電圧端に接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記ブランキング制御回路は、第２トランジスタ及び第３トランジスタを含む。前記第２トランジスタのゲートは、前記制御ノードに接続され、前記第２トランジスタの第１極は、前記第１クロック信号を受信するために、第１クロック信号端に接続され、前記第２トランジスタの第２極は、前記第３トランジスタの第１極に接続され、前記第３トランジスタのゲートは、前記第１クロック信号を受信するために、前記第１クロック信号端に接続され、前記第３トランジスタの第２極は、前記第１ノードに接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記ブランキング入力回路は、第１トランジスタ及び第１コンデンサを含む。前記第１トランジスタのゲートは、補償選択制御端に接続して前記補償選択制御信号を受信し、前記第１トランジスタの第１極がブランキング入力信号端に接続され、前記第１トランジスタの第２極が前記プルアップ制御ノードに接続され、前記第１コンデンサの第１極が前記プルアップ制御ノードに接続され、前記第１コンデンサの第２極が第１電圧端に接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記ブランキング制御回路は、第２トランジスタ及び第３トランジスタを含む。前記第２トランジスタのゲートは、前記制御ノードに接続され、前記第２トランジスタの第１極が第３トランジスタの第１極に接続され、前記第３トランジスタのゲートが前記第１クロック信号を受信するために前記第１クロック信号端に接続され、前記第３トランジスタの第２極は、前記第１ノードに接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記ブランキングカップリング回路は、第１カップリングコンデンサを含み、前記第１カップリングコンデンサの第１極が、前記第１クロック信号を受信するために前記第１クロック信号端に接続され、前記第１カップリングコンデンサの第２極が前記制御ノードに接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記ブランキングカップリング回路は、第２カップリングコンデンサをさらに含む。前記第２カップリングコンデンサの第１極は、前記第２トランジスタの第２極に接続され、前記第２カップリングコンデンサの第２極は、前記制御ノードに接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記表示入力回路は、第４トランジスタを含む。前記第４トランジスタのゲートは、前記表示入力信号を受信するために、表示入力信号端に接続され、前記第４トランジスタの第１極は、第２電圧を受け取るために、第２電圧端に接続され、前記第４トランジスタの第２極は、前記第１ノードに接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記出力端は、シフト信号出力端及び画素走査信号出力端を含み、前記シフト信号出力端及び前記画素走査信号出力端が前記複合出力信号を出力し、前記出力回路は、第５トランジスタ及び第６トランジスタを含む。前記第５トランジスタのゲートが前記第１ノードに接続され、前記第５トランジスタの第１極が、前記第２クロック信号を前記複合出力信号として受信するために、第２クロック信号端に接続され、前記第５トランジスタの第２極が前記シフト信号出力端に接続され、前記第６トランジスタのゲートが前記第１ノードに接続され、前記第６トランジスタの第１極が、前記第２クロック信号を前記複合出力信号として受信するために、前記第２クロック信号端に接続され、前記第６トランジスタの第２極が前記画素走査信号出力端に接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記出力回路は、第２コンデンサをさらに含み、前記第２コンデンサの第１極が前記第１ノードに接続され、前記第２コンデンサの第２極が前記第５トランジスタの第２極に接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットは、第１制御回路及びノード制御回路をさらに含む。前記出力端は、シフト信号出力端及び画素走査信号出力端を含み、前記シフト信号出力端及び前記画素走査信号出力端が前記複合出力信号を出力し、前記第１制御回路は、前記第１ノードのレベルの制御により、第２ノードのレベルを制御するように構成され、前記ノード制御回路は、前記第２ノードのレベルの制御により、前記第１ノード、前記シフト信号出力端及び前記画素走査信号出力端をプルダウンしてリセットするように構成される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記第１制御回路は、第７トランジスタ及び第９トランジスタを含む。前記第７トランジスタのゲートは、第１極に接続され、かつ第３電圧端に接続して第３電圧を受け取るように構成され、前記第７トランジスタの第２極が前記ノードに接続され、前記第９トランジスタのゲートが前記第１ノードに接続され、前記第９トランジスタの第１極が、前記第２ノードに接続され、前記第９トランジスタの第２極が、第５電圧を受け取るために、第５電圧端に接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記第１制御回路は、第８トランジスタをさらに含み、前記第８トランジスタのゲートが第１極に接続され、かつ第４電圧を受け取るために、第４電圧端に接続されるように構成され、前記第８トランジスタの第２極が前記第２ノードと異なる第３ノードに接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記ノード制御回路は、第１０トランジスタ、第１１トランジスタ及び第１２トランジスタを含む。前記第１０トランジスタのゲートは、前記第２ノードに接続され、前記第１０トランジスタの第１極が前記第１ノードに接続され、前記第１０トランジスタの第２極が、前記第５電圧を受け取るために、前記第５電圧端に接続され、前記第１１トランジスタのゲートは、前記第２ノードに接続され、前記第１１トランジスタの第１極は、前記シフト信号出力端に接続され、前記第１１トランジスタの第２極は、前記第５電圧を受け取るために、前記第５電圧端に接続され、前記第１２トランジスタのゲートは、前記第２ノードに接続され、前記第１２トランジスタの第１極は、前記画素走査信号出力端に接続され、前記第１２トランジスタの第２極は、第６電圧を受け取るために、第６電圧端に接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットは、第２制御回路及び第３制御回路をさらに含む。前記第２制御回路は、前記第１クロック信号に応答して前記第２ノードのレベルを制御するように構成され、前記第３制御回路は、前記表示入力信号に応答して前記第２ノードのレベルを制御するように構成される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記第２制御回路は、第１３トランジスタを含み、前記第３制御回路は、第１４トランジスタを含む。前記第１３トランジスタのゲートは、前記第１クロック信号を受信するために、第１クロック信号端に接続され、前記第１３トランジスタの第１極は、前記第２ノードに接続され、前記第１３トランジスタの第２極は、第５電圧を受け取るために、第５電圧端に接続され、前記第１４トランジスタのゲートは、前記表示入力信号を受信するために、表示入力信号端に接続され、前記第１４トランジスタの第１極が前記第２ノードに接続され、前記第１４トランジスタの第２極が、前記第５電圧を受け取るために、前記第５電圧端に接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記第２制御回路は、第１３トランジスタ及び第１７トランジスタを含み、前記第３制御回路は、第１４トランジスタを含む。前記第１３トランジスタのゲートは、前記第１クロック信号を受信するために、第１クロック信号端に接続され、前記第１３トランジスタの第１極が前記第２ノードに接続され、前記第１３トランジスタの第２極が第１７トランジスタの第１極に接続され、前記第１７トランジスタのゲートは、前記制御ノードに電気的に接続され、前記第１７トランジスタの第２極が第５電圧を受け取るために、第５電圧端に接続され、前記第１４トランジスタのゲートは、前記表示入力信号を受信するために、表示入力信号端に接続され、前記第１４トランジスタの第１極が前記第２ノードに接続され、前記第１４トランジスタの第２極が前記第５電圧を受け取るために、前記第５電圧端に接続される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットは、表示リセット回路及びグローバルリセット回路をさらに含む。前記表示リセット回路は、表示リセット信号に応答して前記第１ノードをリセットするように構成され、前記グローバルリセット回路は、グローバルリセット信号に応答して前記第１ノードをリセットするように構成される。

例えば、本開示の実施例によって提供されるシフトレジスタユニットにおいて、前記表示リセット回路は、第１５トランジスタを含み、前記グローバルリセット回路は、第１６トランジスタを含む。前記第１５トランジスタのゲートが前記表示リセット信号を受信するために、表示リセット信号端に接続され、前記第１５トランジスタの第１極が前記第１ノードに接続され、前記第１５トランジスタの第２極が第５電圧を受け取るために、第５電圧端に接続され、前記第１６トランジスタのゲートが、前記グローバルリセット信号を受信するために、グローバルリセット信号端に接続され、前記第１６トランジスタの第１極が前記第１ノードに接続され、前記第１６トランジスタの第２極が、前記第５電圧を受け取るために、前記第５電圧端に接続される。

本開示の少なくとも１つの実施例は、ゲート駆動回路をさらに提供する。該ゲート駆動回路は、カスケード接続される、複数の本開示の実施例によって提供される任意のシフトレジスタユニットを含む。

例えば、本開示の実施例によって提供されるゲート駆動回路は、第１サブクロック信号線、第２サブクロック信号線、第３サブクロック信号線及び第４サブクロック信号線をさらに含む。第４ｎ−３段のシフトレジスタユニットは、第２クロック信号を受信するために、前記第１サブクロック信号線に接続され、第４ｎ−２段のシフトレジスタユニットは、第２クロック信号を受信するために、前記第２サブクロック信号線に接続され、第４ｎ−１段のシフトレジスタユニットは、第２クロック信号を受信するために、前記第３サブクロック信号線に接続され、第４ｎ段のシフトレジスタユニットは、第２クロック信号を受信するために、前記第４サブクロック信号線に接続され、ｎがゼロよりも大きい整数である。

例えば、本開示の実施例によって提供されるゲート駆動回路は、第５サブクロック信号線及び第６サブクロック信号線をさらに含む。各段のシフトレジスタユニットは、補償選択制御信号を受信するために、前記第５サブクロック信号線に接続され、各段のシフトレジスタユニットは、グローバルリセット信号を受信するために、前記第６サブクロック信号線に接続される。

本開示の少なくとも１つの実施例は、本開示の実施例によって提供される任意のゲート駆動回路を含む表示装置をさらに提供する。

本開示の少なくとも１つの実施例は、１フレーム用の表示期間及びブランキング期間を含む、シフトレジスタユニット用の駆動方法をさらに提供する。前記表示期間において、前記ブランキング入力回路が前記補償選択制御信号に応答して前記制御ノードを充電し、前記制御ノードのレベルを維持するようにし、前記ブランキング期間において、前記ブランキング制御回路が前記制御ノードのレベル及び前記第１クロック信号の制御により、前記第１クロック信号を利用して、前記第１ノードを充電するようにし、前記ブランキングカップリング回路が前記第１クロック信号に応答して前記制御ノードのレベルに対してカップリング制御を行うようにする。

本開示の実施例の技術案をより明確に説明するために、以下、実施例の図面を簡単に説明する。以下の説明における図面は、単に本開示の一部の実施例に関するものであり、本開示を限定するものではないことは明らかである。
本開示の少なくとも１つの実施例によって提供されるシフトレジスタユニットの概略図である。 本開示の少なくとも１つの実施例によって提供される別のシフトレジスタユニットの概略図である。 本開示の少なくとも１つの実施例によって提供されるシフトレジスタユニットの回路図である。 本開示の少なくとも１つの実施例によって提供される別のシフトレジスタユニットの回路図である。 図５Ａ及び図５Ｂは本開示の一部の実施例によって提供される表示入力回路の２つの例である。 第２トランジスタの第１極が第２電圧端に接続される場合のシフトレジスタユニットの回路図である。 本開示の少なくとも１つの実施例によって提供されるさらに別のシフトレジスタユニットの回路図である。 本開示の少なくとも１つの実施例によって提供されるさらに別のシフトレジスタユニットの回路図である。 本開示の少なくとも１つの実施例によって提供されるさらに別のシフトレジスタユニットの回路図である。 本開示の少なくとも１つの実施例によって提供されるゲート駆動回路の概略図である。 本開示の少なくとも１つの実施例に係る、図１０に示すゲート駆動回路の作動時の信号タイミングチャートである。 図６に示すシフトレジスタユニットにより形成される、ゲート駆動回路の信号シミュレーション図である。 図４に示すシフトレジスタユニットにより形成される、ゲート駆動回路の信号シミュレーション図である。 本開示の少なくとも１つの実施例によって提供される表示装置の概略図である。 本開示の少なくとも１つの実施例によって提供されるシフトレジスタユニットの駆動方法の概略図である。

本開示の目的、技術案及び利点をさらに明確に説明するために、以下、本開示の実施例の図面を参照して、本開示の実施例の技術案について明確かつ完全に説明する。明らかなように、記載の実施例は、本開示の一部の実施例であり、全ての実施例ではない。記載の本開示の実施例に基づいて、当業者が創造的な労働をせずに取得するその他の実施例は、いずれも本開示の保護範囲に含まれる。

特に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者が理解する通常の意味である。本開示で使用される「第１」、「第２」及び類似する語は、何らかの順序、数量又は重要性を示すものではなく、異なる構成部分を区別するためのものにすぎない。同様に、「１つ」や「１」、「該」等の類似する語も数量制限ではなく、少なくとも１つが存在することを示すものである。「含む」や「含まれる」などの類似する語は、この語の前に出現した素子や物がこの語の後に挙げられる素子や物、及びそれらの均等物を含むことを意味するが、その他の素子や物を排除するものではない。「接続」や「互いに接続」などの類似する語は、物理的又は機械的な接続に限定されず、直接的か間接的かを問わず、電気的な接続を含んでもよい。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものにすぎず、説明対象の絶対位置が変わると、該相対位置関係もそれに応じて変わる可能性がある。

本開示の実施例では、例えば、各回路がＮ型トランジスタとして実装される場合、用語「プルアップ」は、１つのノード又は１つのトランジスタの１つの電極を充電して、該ノード又は該電極のレベルの絶対値を上げることで、対応するトランジスタの動作（例えば、オン）を達成することを意味し、用語「プルダウン」は、１つのノード又は１つのトランジスタの１つの電極を放電して、該ノード又は該電極のレベルの絶対値を下げることで、対応するトランジスタの動作（例えば、オフ）を達成することを意味する。

また例えば、各回路がＰ型トランジスタとして実装される場合、用語「プルアップ」は、１つのノード又は１つのトランジスタの１つの電極を放電して、該ノード又は該電極のレベルの絶対値を下げることで、対応するトランジスタの動作（例えばオン）を達成することを意味し、用語「プルダウン」は、１つのノード又は１つのトランジスタの１つの電極を充電して、ノード又は該電極のレベルの絶対値を上げることで、対応するトランジスタの動作（例えばオフ）を達成することを意味する。

また、「プルアップ」、「プルダウン」という用語の具体的な意味は、トランジスタに対する制御を実現して対応するオンオフ機能を達成できれば、用いられるトランジスタの具体的なタイプに応じて調整される。

現在、ＬＥＤ用のゲート駆動回路は、一般的には、検出回路、表示回路及び両方の複合パルスを出力する接続回路（又はゲート回路）という３つのサブ回路から構成され、このような回路構造は、非常に複雑であり、高解像度、狭フレームという要求を満たすことができない。

ＯＬＥＤ表示パネルにおけるサブ画素ユニットを補償する場合、サブ画素ユニットに画素補償回路を設置して内部補償を行う以外、検知トランジスタを設置することで外部補償を行うようにしてもよい。外部補償を行う場合、シフトレジスタユニットから構成されるゲート駆動回路は、表示パネルにおけるサブ画素ユニットへ、それぞれ走査トランジスタ用及び検知トランジスタ用の駆動信号を提供する必要があり、例えば、１フレームの表示期間に走査トランジスタ用の走査駆動信号を提供し、１フレームのブランキング期間に検知トランジスタ用の検知駆動信号を提供する。

外部補償方法では、ゲート駆動回路から出力される検知駆動信号は１行ずつ順次走査するものであり、例えば、１フレーム目のブランキング期間に表示パネルにおける１行目のサブ画素ユニット用の検知駆動信号を出力し、２フレーム目のブランキング期間に表示パネルにおける２行目のサブ画素ユニット用の検知駆動信号を出力し、このように、１フレームごとに１行のサブ画素ユニットに対応する検知駆動信号を出力する頻度で１行ずつ順次出力すれば、表示パネルに対する１行ずつの順次補償が完了する。

しかしながら、上記１行ずつの順次補償の方法を用いる場合、以下の表示不良の問題が発生する可能性がある。その一は、マルチフレーム画像に対する走査・表示では、１行ずつ移動する１本の走査線が存在することである。その二は、外部補正の時点の違いにより、表示パネルの異なる領域の輝度差が大きくなることがあり、例えば、表示パネルの１００行目のサブ画素ユニットに対して外部補償を行うとき、表示パネルの１０行目のサブ画素ユニットは、外部補償済みであるが、１０行目のサブ画素ユニットの発光輝度がすでに変わった（例えば、発光輝度が下がった）可能性があるため、表示パネルの異なる領域の輝度が不均一になり、大きいサイズの表示パネルでは、この問題が顕著になる。

また、例えば、シフトレジスタユニットにおいて、トランジスタに閾値電圧のシフトが存在するおそれがあるため、制御ノードの漏電又は不十分な充電を引き起こす可能性がある。例えば、１フレームのブランキング期間には、制御ノードの漏電が発生すると、第１のノードの充電が不十分になる可能性があり、これにより、該シフトレジスタユニットが検知トランジスタ用の検知駆動信号を正常に出力できなくなる。

上記の問題に対して、本開示の少なくとも１つの実施例は、ブランキング入力回路、ブランキング制御回路、ブランキングカップリング回路、表示入力回路及び出力回路を含む、シフトレジスタユニットを提供する。ブランキング入力回路は、補償選択制御信号に応答して制御ノードを充電し、制御ノードのレベルを制御するように構成され、ブランキング制御回路は、制御ノードのレベル及び第１クロック信号の制御により、第１クロック信号を利用して第１ノードを充電するように構成され、ブランキングカップリング回路は、制御ノードに電気的に接続され、かつ第１クロック信号に応答して制御ノードのレベルに対してカップリング制御を行うように構成され、表示入力回路は、表示入力信号に応答して第１ノードを充電するように構成され、出力回路は、第１ノードのレベルの制御により、複合出力信号を出力端に出力するように構成される。本開示の実施例は、上記シフトレジスタユニットに対応するゲート駆動回路、表示装置及び駆動方法をさらに提供する。

本開示の実施例によって提供されるシフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法は、制御ノードのレベルに対してカップリング制御を行うことができ、例えば、制御ノードのレベルをプルアップし、これにより、出力異常が回避されるように、１フレームのブランキング期間に第１ノードをより十分に充電する。それとともに、１行ずつの順次補償を考慮した（例えば、電源断検出では、１行ずつ順次補償する必要がある）うえで、ランダムな補償をさらに実現でき、それにより、１行ずつの順次補償による走査線及び表示輝度の不均一などの表示不良の問題を回避することができる。

なお、本開示の実施例において、ランダム補償は、１行ずつの順次補償とは異なる外部補償方法を指し、ランダム補償を使用して、あるフレームのブランキング期間に表示パネルの任意の１行のサブ画素ユニットに対応する検知駆動信号をランダムに出力することができる。以下の各実施例は、これと同様であるため、繰り返して説明しない。

また、本開示の実施例において、説明のために、「１フレーム」、「各フレーム」又は「あるフレーム」は、順次に行われる表示期間とブランキング期間とを含むように定義され、例えば、表示期間には、ゲート駆動回路は、表示出力信号を出力し、該表示出力信号が表示パネルを駆動して、最初の１行から最後の１行までの完全な画像の走査表示（即ち、１フレームの画像の走査表示）を行うことができ、ブランキング期間には、ゲート駆動回路は、ブランキング出力信号を出力し、該ブランキング出力信号が表示パネルにおけるある行のサブ画素ユニットの検知トランジスタを駆動可能であり、例えば、電気的パラメータの抽出（例えば、トランジスタの閾値電圧の抽出）を実行し、そして、該電気的パラメータに基づいて該行のサブ画素ユニットの外部補償を行う。

以下、添付図面を参照しながら、本開示の実施例及びその例を詳細に説明する。

本開示の少なくとも１つの実施例はシフトレジスタユニット１０を提供し、図１に示すように、該シフトレジスタユニット１０は、ブランキング入力回路、ブランキング制御回路１２０、ブランキングカップリング回路１３０、表示入力回路２００及び出力回路３００を含む。ブランキング制御回路１２０、表示入力回路２００及び出力回路３００は第１ノードＱによって電気的に接続される。複数の該シフトレジスタユニット１０は、カスケード接続されて、本開示の実施例によって提供されるゲート駆動回路を構成することができる。

なお、本開示の実施例において、第１ノードＱは、例えば、プルアップノードであり、即ち、プルアップノードが、第１ノードＱの一例である。

該ブランキング入力回路１１０は、補償選択制御信号に応答して制御ノードＨを充電し、制御ノードＨのレベルを維持するように構成される。

一部の実施例において、ブランキング入力回路１１０は、ブランキング入力信号端ＳＴＵ１及び補償選択制御端ＯＥに接続されてもよく、補償選択制御端ＯＥから入力される補償選択制御信号の制御により、ブランキング入力信号端ＳＴＵ１から入力されるブランキング入力信号を利用して制御ノードＨを充電し、制御ノードＨのレベルを維持することができる。例えば、ブランキング入力回路１１０は、１フレームの表示期間に、制御ノードＨを充電し、制御ノードＨのレベルをハイレベルにプルアップし、制御ノードＨのハイレベルを該フレームのブランキング期間まで維持することができる。

例えば、複数のシフトレジスタユニット１０がカスケード接続されてゲート駆動回路を形成する場合、第１段のシフトレジスタユニット以外の各段のシフトレジスタユニット１０のブランキング入力信号端ＳＴＵ１は、自身以外の他段のシフトレジスタユニット１０（例えば、２段前のシフトレジスタユニット又は３段後のシフトレジスタユニットなど）の出力端ＯＰに電気的に接続されてもよく、自身の出力端ＯＰに電気的に接続されてもよい。例えば、出力端ＯＰがシフト信号出力端ＣＲ及び画素走査信号出力端ＯＵＴを含む場合、ブランキング入力信号端ＳＴＵ１がシフト信号出力端子ＣＲに接続されてもよい。

該ブランキング制御回路１２０は制御ノードＨのレベル及び第１クロック信号の制御により、第１クロック信号を利用して第１ノードＱを充電するように構成される。例えば、一部の実施例において、ブランキング制御回路１２０は、第１クロック信号を受信するために、第１クロック信号端ＣＬＫＡに接続されてもよく、ブランキング制御回路１２０は、制御ノードＨのレベルからの制御を受けるように、制御ノードＨに接続されてもよい。例えば、制御ノードＨ及び第１クロック信号がいずれもハイレベルである場合、ブランキング制御回路１２０は、ハイレベルの第１クロック信号を利用して第１ノードＱを充電することができる。例えば、１フレームのブランキング期間には、ブランキング制御回路１２０は第１ノードＱを充電する。

該ブランキングカップリング回路１３０は制御ノードＨに電気的に接続され、かつ第１クロック信号に応答して制御ノードＨのレベルを結合して制御し、例えば、制御ノードＨのレベルをプルアップする。例えば、一部の実施例において、ブランキングカップリング回路１３０は、第１クロック信号を受信するために、第１クロック信号端ＣＬＫＡに接続されてもよい。例えば、第１クロック信号がローレベルからハイレベルになる場合、ブランキングカップリング回路１３０は結合作用を介して制御ノードＨのレベルを結合して制御し、例えば、制御ノードＨのレベルをさらにプルアップする。例えば、１フレームのブランキング期間には、ブランキングカップリング回路１３０は、制御ノードＨのレベルを結合して制御し、例えば、制御ノードＨのレベルをプルアップすることにより、制御ノードＨの漏電を回避し、該シフトレジスタユニット１０の出力異常が回避されるように、該フレームのブランキング期間には、第１ノードＱをより十分に充電する。

該表示入力回路２００は表示入力信号に応答して第１ノードＱを充電するように構成される。例えば、一部の実施例において、表示入力回路２００は、表示入力信号を受信するために、表示入力信号端ＳＴＵ２に接続されてもよく、これにより、表示入力回路２００が表示入力信号の制御によりオンになりる。例えば、表示入力回路２００は第２電圧を受け取るために、さらに第２電圧端ＶＤＤに接続されてもよく、例えば該第２電圧は直流のハイレベルである。例えば、１フレームの表示期間には、表示入力回路２００が表示入力信号の制御によりオンになり、第２電圧を利用して第１ノードＱを充電する。なお、本開示の実施例において、第２電圧端ＶＤＤは、例えば、直流ハイレベルの第２電圧を提供するように構成されてもよく、以下の各実施例はこれと同様であり、繰り返して説明しない。

例えば、複数のシフトレジスタユニット１０がカスケード接続されてゲート駆動回路を形成する場合、各段のシフトレジスタユニットの表示入力信号端ＳＴＵ２は２段前のシフトレジスタユニットの出力端ＯＰに電気的に接続されてもよい。例えば、出力端ＯＰがシフト信号出力端ＣＲ及び画素走査信号出力端ＯＵＴを含む場合、表示入力信号端ＳＴＵ２がシフト信号出力端ＣＲに電気的に接続されてもよい。

なお、本開示の実施例において、表示入力回路２００は、対応する機能を実現できれば、他の構成形態を採用することもでき、これは本開示の実施例によって限定されない。

該出力回路３００は、第１ノードＱのレベルの制御により、複合出力信号を出力端ＯＰに出力するように構成される。例えば、一部の実施例において、出力回路３００は、第２クロック信号を複合出力信号として受信するために、第２クロック信号端ＣＬＫＢに接続されてもよい。例えば、複合出力信号は表示出力信号及びブランキング出力信号を含んでもよく、１フレームの表示期間には、出力回路３００が第１ノードＱのレベルの制御により、表示出力信号を出力端ＯＰに出力し、例えば、一部の実施例において、出力端ＯＰはシフト信号出力端ＣＲ及び画素走査信号出力端ＯＵＴを含んでもよく、シフト信号出力端ＣＲから出力される表示出力信号が上下段のシフトレジスタユニットの走査シフトに用いられてもよく、画素走査信号出力端ＯＵＴから出力される表示出力信号が、表示パネルにおけるサブ画素ユニットを駆動して走査表示させることができる。１フレームのブランキング期間には、出力回路３００が第１ノードＱのレベルの制御により、検知トランジスタの駆動のためのブランキング出力信号を、出力端ＯＰに出力する。

なお、本開示の実施例において、１フレームのブランキング期間には、ブランキング出力信号を出力するために、ブランキング入力回路、ブランキング制御回路、及びブランキングカップリング回路をシフトレジスタユニット内に設置する。ブランキング入力回路、ブランキング制御回路、及びブランキングカップリング回路の「ブランキング」は、これらの回路がブランキング期間に関連することのみを示し、これらの回路がブランキング期間でのみ作動するように制限するものではなく、以下の実施例はこれと同様であり、繰り返して説明しない。

例えば、一部の実施例において、本開示の実施例によって提供される複数のシフトレジスタユニット１０をカスケード接続してゲート駆動回路を形成してもよく、該ゲート駆動回路が表示パネルを駆動して１行ずつの順次補償を実現する。例えば、1つ目のフレームにおいて、補償選択制御信号を、第１行のサブ画素ユニットを駆動するための表示出力信号と同じにし、２つ目のフレームにおいて、補償選択制御信号を、第２行のサブ画素ユニットを駆動するための表示出力信号と同じにし、以降同様に、表示パネルの１行ずつの順次補償を完了する。

例えば、別の一部の実施例において、本開示の実施例によって提供される複数のシフトレジスタユニット１０をカスケード接続してゲート駆動回路を形成してもよく、該ゲート駆動回路はランダム補償を実現することができ、即ち、あるフレームでは、該ゲート駆動回路を使用して任意の１行のサブ画素ユニットの検知トランジスタを駆動し、該行のサブ画素ユニットの外部補償を完了する。

例えば、シフトレジスタユニット１０のブランキング入力信号端ＳＴＵ１が該シフトレジスタユニット１０の出力端ＯＰに電気的に接続される場合、第５行のサブ画素ユニットに対し、外部補償を行う必要がある場合、補償選択制御信号を、第５行のサブ画素ユニットを駆動するための表示出力信号と同じにしてもよい。

また、例えば、シフトレジスタユニット１０のブランキング入力信号端ＳＴＵ１が２段前のシフトレジスタユニット１０の出力端ＯＰに電気的に接続される場合、第５行のサブ画素ユニットに対して外部補償を行う必要があるとき、補償選択制御信号を、第３行のサブ画素ユニットを駆動するための表示出力信号と同じにしてもよい。

また、例えば、シフトレジスタユニット１０のブランキング入力信号端ＳＴＵ１が３段後のシフトレジスタユニット１０の出力端ＯＰに電気的に接続される場合、第５行のサブ画素ユニットに対して外部補償を行う必要があるとき、補償選択制御信号を、第８行のサブ画素ユニットを駆動するための表示出力信号と同じにしてもよい。

また、本開示の実施例によって提供されるシフトレジスタユニット１０において、ブランキングカップリング回路１３０を設置することにより、制御ノードＨのレベルに対してカップリング制御を行うことができ、例えば、制御ノードＨのレベルをプルアップし、それにより、出力異常が回避されるように、１フレームのブランキング期間には、第１ノードＱをより十分に充電する。

なお、本開示の実施例において、「２段前のシフトレジスタユニット」は、本段のシフトレジスタユニットから前の２番目のシフトレジスタユニットを示し、「３段後のシフトレジスタユニット」は、本段のシフトレジスタユニットから後の３番目のシフトレジスタユニットを示し、「前」と「後」はここでは相対的である。以下の各実施例は、これと同様であり、繰り返して説明しない。

一部の実施例において、図２に示すように、シフトレジスタユニット１０は第１制御回路４００をさらに含んでもよく、第１制御回路４００が第１ノードＱのレベルの制御により、第２ノードＱＢのレベルを制御するように構成される。例えば、１つの例では、第１制御回路４００は第３電圧端ＶＤＤ＿Ａ及び第５電圧端ＶＧＬ２に接続される。

なお、本開示の実施例において、第５電圧端ＶＧＬ２は、例えば、直流のローレベルの第５電圧を提供するように構成されてもよく、以下の各実施例はこれと同様であり、繰り返して説明しない。

また、本開示の実施例において、第２ノードＱＢは、例えば、第２ノードであり、即ち、第２ノードが、第２ノードＱＢの一例である。

例えば、第１ノードＱのレベルがハイレベルである場合、第１制御回路４００は、第５電圧端ＶＧＬ２によって提供されるローレベルの第５電圧によって、第２ノードＱＢをローレベルにプルダウンする。また、例えば、第１ノードＱのレベルがローレベルである場合、第２ノードＱＢをハイレベルにプルアップするように、第１制御回路５００は、第３電圧端ＶＤＤ＿Ａから入力される第３電圧（例えば、ハイレベルである）を利用して、第２ノードＱＢを充電する。

別の例において、第１制御回路４００は、第４電圧（例えば、ハイレベルである）を受け取るために、第４電圧端ＶＤＤ＿Ｂに接続されてもよく、例えば、第３電圧端ＶＤＤ＿Ａ及び第４電圧端ＶＤＤ＿Ｂは、ハイレベルを交互に入力するように構成されてもよく、即ち、第３電圧端ＶＤＤ＿Ａがハイレベルを入力するとき、第４電圧端ＶＤＤ＿Ｂがローレベルを入力し、第３電圧端ＶＤＤ＿Ａがローレベルを入力するとき、第４電圧端ＶＤＤ＿Ｂがハイレベルを入力する。

一部の実施例において、図２に示すように、シフトレジスタユニット１０はノード制御回路５００をさらに含んでもよい。該ノード制御回路５００は、第２ノードＱＢのレベルの制御により、第１ノードＱ及び出力端ＯＰをリセットするように構成される。例えば、出力端ＯＰがシフト信号出力端ＣＲ及び画素走査信号出力端ＯＵＴを含む場合、ノード制御回路５００がシフト信号出力端ＣＲ及び画素走査信号出力端ＯＵＴを同時にリセットすることができる。

例えば、ノード制御回路５００が第５電圧端ＶＧＬ２に接続され、ノード制御回路５００が第２ノードＱＢのレベルの制御によりオンになりる場合、第５電圧端ＶＧＬ２によって提供されるローレベルの第５電圧を利用して、第１ノードＱ、シフト信号出力端ＣＲ及び画素走査信号出力端ＯＵＴをプルダウンして、リセットすることができる。なお、本開示の実施例における第５電圧端ＶＧＬ２は、例えば、直流のローレベルの第５電圧を提供するように構成されてもよく、即ち、第５電圧がローレベルであり、以下の各実施例はこれと同様であり、繰り返して説明しない。

一部の実施例において、図２に示すように、シフトレジスタユニット１０は、第２制御回路６００をさらに含んでもよく、第２制御回路６００が第１クロック信号に応答して第２ノードＱＢのレベルを制御するように構成される。例えば、１つの例において、第２制御回路６００は、第１クロック信号を受信するために、第１クロック信号端ＣＬＫＡに接続されてもよく、と同時に、ローレベルの第５電圧を受け取るために第５電圧端ＶＧＬ２に接続される。例えば、１フレームのブランキング期間には、第２制御回路６００は、第１クロック信号に応答してオンになり、ローレベルの第５電圧を利用して第２ノードＱＢのレベルをプルダウンする。

一部の実施例において、図２に示すように、シフトレジスタユニット１０は、第３制御回路７００をさらに含んでもよく、第３制御回路７００が表示入力信号に応答して第２ノードＱＢのレベルを制御するように構成される。例えば、第３制御回路７００は、表示入力信号を受信するために、表示入力信号端ＳＴＵ２に接続されるとともに、ローレベルの第５電圧を受け取るために、第５電圧端ＶＧＬ２に接続されてもよい。例えば、１フレームの表示期間には、第３制御回路７００は、表示入力信号に応答してオンになり、ローレベルの第５電圧を利用して第２ノードＱＢのレベルをプルダウンすることができる。第２ノードＱＢのレベルをローレベルにプルダウンすることにより、第２ノードＱＢのレベルから第１ノードＱのレベルへの影響を回避することができ、これにより、表示期間には、表示入力回路２００が第１ノードＱをより十分に充電することができる。

なお、表示入力信号端ＳＴＵ２に関しては、上記の対応する説明を参照することができ、ここでは、繰り返して説明しない。

一部の実施例において、図２に示すように、シフトレジスタユニット１０は、表示リセット回路８００をさらに含んでもよく、表示リセット回路８００が表示リセット信号に応答して第１ノードＱをリセットするように構成される。例えば、１つの例において、表示リセット回路８００は、表示リセット信号を受信するために、表示リセット信号端ＳＴＤに接続されるとともに、ローレベルの第５電圧を受け取るために、第５電圧端ＶＧＬ２に接続されてもよい。例えば、１フレームの表示期間には、表示リセット回路８００は表示リセット信号に応答してオンになり、第５電圧端ＶＧＬ２によって提供されるローレベルの第５電圧を利用して、第１ノードＱのレベルをプルダウンして、リセットを達成する。例えば、複数のシフトレジスタユニット１０がカスケード接続されてゲート駆動回路を形成する場合、各段のシフトレジスタユニットの表示リセット信号端ＳＴＤが３段後のシフトレジスタユニットの出力端ＯＰ（例えば、シフト信号出力端ＣＲ）に電気的に接続されてもよい。

一部の実施例において、図２に示すように、シフトレジスタユニット１０は、グローバルリセット回路９００をさらに含んでもよく、グローバルリセット回路９００が、グローバルリセット信号に応答して第１ノードＱをリセットするように構成される。例えば、１つの例において、グローバルリセット回路９００は、グローバルリセット信号を受信するために、グローバルリセット信号端ＴＲＳＴに接続されるとともに、ローレベルの第５電圧を受け取るために、第５電圧端ＶＧＬ２に接続されてもよい。例えば、複数のシフトレジスタユニット１０がカスケード接続されてゲート駆動回路を形成する場合、１フレームの表示期間には、各段のシフトレジスタユニット１０におけるグローバルリセット回路９００が、グローバルリセット信号に応答してオンになり、第５電圧端ＶＧＬ２によって提供されるローレベルの第５電圧を利用して、第１ノードＱのレベルをプルダウンして、リセットを実現し、各段のシフトレジスタユニット１０のグローバルリセットを実現する。

なお、本開示の実施例において、例えば、第１電圧端ＶＧＬ１、第５電圧端ＶＧＬ２、及び第６電圧端ＶＧＬ３によって入力されるローレベル信号は同じであってもよく、即ち、同じローレベル信号を受信するために、上記の３つの電圧端を同じ信号線に接続してもよく、また、例えば、それぞれ異なるローレベル信号を受信するために、上記の３つの電圧端をそれぞれ異なる信号線に接続してもよい。本開示の実施例は、第１電圧端ＶＧＬ１、第５電圧端ＶＧＬ２、及び第６電圧端ＶＧＬ３の設置形態を限定しない。

また、ノード（例えば、制御ノードＨ、第１ノードＱ、第２ノードＱ２など）を充電することは、例えば、該ノードをハイレベルの電圧信号に電気的に接続し、該ハイレベルの電圧信号を利用して該ノードのレベルをプルアップすることを示し、ノードを放電（又はリセット）することは、例えば、該ノードをローレベルの電圧信号に電気的に接続し、該ローレベルの電圧信号を利用して該ノードのレベルをプルダウンすることを示す。例えば、該ノードに電気的に接続されるコンデンサを設置してもよく、該ノードを充電又は放電することは、該ノードに電気的に接続されるコンデンサを充電又は放電することを意味する。

図４のシフトレジスタユニット１０では、第１制御回路４００、ノード制御回路５００、第２制御回路６００、第３制御回路７００、表示リセット回路８００及びグローバルリセット回路９００が示されるが、上記の例が本開示の保護範囲を制限しないことを、当業者であれば理解することができる。実際の適用において、当業者は状況に応じて上記各回路の１つ又は複数を使用するか又は使用しないかを選択することができ、前記各回路に基づく様々な組み合わせ及び変更は本開示の原理から逸脱せず、その詳細を繰り返して説明しない。

本開示の一部の実施例において、図２に示すシフトレジスタユニット１０は図３に示す回路構造として実装されてもよい。図３に示すように、該シフトレジスタユニット１０は、第１〜第１６トランジスタＭ１〜Ｍ１６及び第１コンデンサＣ１、第２コンデンサＣ２及び第１カップリングコンデンサＣＳＴ１を含む。出力端ＯＰはシフト信号出力端ＣＲ及び画素走査信号出力端ＯＵＴを含み、シフト信号出力端ＣＲ及び画素走査信号出力端ＯＵＴがいずれも複合出力信号を出力することができる。なお、図３に示すトランジスタはいずれもＮ型トランジスタを例として説明される。

図３に示すように、ブランキング入力回路１１０は第１トランジスタＭ１及び第１コンデンサＣ１を含むように実装されてもよい。第１トランジスタＭ１のゲートが補償選択制御信号を受信するために、補償選択制御端ＯＥに接続され、第１トランジスタＭ１の第１極がブランキング入力信号を受信するために、ブランキング入力信号端ＳＴＵ１に接続され、第１トランジスタＭ１の第２極が制御ノードＨに接続される。例えば、補償選択制御信号がハイレベルの導通信号である場合、第１トランジスタＭ１がオンになり、これにより、ブランキング入力信号を利用して制御ノードＨを充電することができる。

第１コンデンサＣ１の第１極は制御ノードＨに接続され、第１コンデンサＣ１の第２極は第１電圧端ＶＧＬ１に接続される。第１コンデンサＣ１を設置することにより、制御ノードＨのレベルを維持することができ、例えば、１フレームの表示期間には、ブランキング入力回路１１０は制御ノードＨをハイレベルに充電し、第１コンデンサＣ１が制御ノードＨのハイレベルを該フレームのブランキング期間まで維持することができる。なお、本開示の実施例において、第１コンデンサＣ１の第２極が第１電圧端ＶＧＬ１に加えて、固定レベルを提供する他の電圧端に接続されてもよく、例えば、第１コンデンサＣ１の第２極が接地され、本開示の実施例はこれを限定しない。

図３に示すように、ブランキング制御回路１２０は第２トランジスタＭ２及び第３トランジスタＭ３を含むように実装されてもよい。第２トランジスタＭ２のゲートは制御ノードＨに接続され、第２トランジスタＭ２の第１極は、第１クロック信号を受信するために、第１クロック信号端ＣＬＫＡに接続され、第２トランジスタＭ２の第２極は第３トランジスタＭ３の第１極に接続され、第３トランジスタＭ３のゲートは第１クロック信号を受信するために、第１クロック信号端ＣＬＫＡに接続され、第３トランジスタＭ３の第２極が第１ノードＱに接続される。例えば、１フレームのブランキング期間には、第２トランジスタＭ２が制御ノードＨのレベルの制御によりオンになり、第１クロック信号がハイレベルである場合、第３トランジスタＭ３が第１クロック信号の制御によりオンになり、ハイレベルの第１クロック信号が第２トランジスタＭ２及び第３トランジスタＭ３を介して第１ノードＱを充電することができる。

図３に示すように、ブランキングカップリング回路１３０は第１カップリングコンデンサＣＳＴ１として実装されてもよい。第１カップリングコンデンサＣＳＴ１の第１極は、第１クロック信号を受信するために第１クロック信号端ＣＬＫＡに接続され、第１カップリングコンデンサＣＳＴ１の第２極は制御ノードＨに接続される。例えば、第１クロック信号がローレベルからハイレベルになるとき、第１クロック信号は第１カップリングコンデンサＣＳＴ１の結合作用により、制御ノードＨのレベルに対してカップリング制御を行うことができ、例えば、制御ノードＨのレベルをさらにプルアップする。

例えば、他の一部の実施例において、図４に示すように、ブランキングカップリング回路１３０は、第１カップリングコンデンサＣＳＴ１に加えて第２カップリングコンデンサＣＳＴ２を含くんでもよい。第２カップリングコンデンサＣＳＴ２の第１極は第２トランジスタＭ２の第２極に接続され、第２カップリングコンデンサＣＳＴ２の第２極は制御ノードＨに接続される。例えば、第１クロック信号がローレベルからハイレベルになるとき、第２トランジスタＭ２がオンになりると、ハイレベルの第１クロック信号が第２トランジスタＭ２を介して第２カップリングコンデンサＣＳＴ２の第１極に伝送され、第２カップリングコンデンサＣＳＴ２の第１極のレベルを高くし、第２カップリングコンデンサＣＳＴ２のブートストラップ作用により、制御ノードＨのレベルをさらにプルアップする。

本開示の実施例によって提供されるシフトレジスタユニット１０において、ブランキングカップリング回路１３０を設置することにより、制御ノードＨのレベルに対してカップリング制御を行うことができ、例えば、制御ノードＨのレベルをプルアップし、制御ノードＨの漏電を回避することができるため、シフトレジスタユニット１０の出力異常が回避されるように、例えば１フレームのブランキング期間には、第１ノードＱをより十分に充電する。

図３に示すように、表示入力回路２００は第４トランジスタＭ４として実装されてもよく、第４トランジスタＭ４のゲートが、表示入力信号を受信するために、表示入力信号端ＳＴＵ２に接続され、第４トランジスタＭ４の第１極が、第２電圧を受け取るために、第２電圧端ＶＤＤに接続され、第４トランジスタＭ４の第２極が第１ノードＱに接続される。例えば、１フレームの表示期間には、第４トランジスタＭ４が表示入力信号の制御によりオンになり、第２電圧を利用して第１ノードＱを充電する。

例えば、１つの例において、図５Ａに示すように、第４トランジスタＭ４のゲート及び第１極がさらに表示入力信号端ＳＴＵ２に同時に接続されてもよく、表示入力信号がハイレベルである場合、ハイレベルの表示入力信号を用いて第１ノードＱを充電する。

また、例えば、別の例において、図５Ｂに示すように、表示入力回路２００は、第４トランジスタＭ４に加えてトランジスタＭ４＿ｂをさらに含んでもよい。トランジスタＭ４＿ｂのゲート及び第１極は第４トランジスタＭ４の第２極に接続され、トランジスタＭ４＿ｂの第２極は第１ノードＱに接続される。トランジスタＭ４＿ｂがダイオード接続形態を採用するため、電流がトランジスタＭ４＿ｂの第１極から第２極にのみ流れることができ、トランジスタＭ４＿ｂの第２極（即ち第１ノードＱ）から第１極に流れることができず、これにより、第１ノードＱが第４トランジスタＭ４を介して電気が漏れることを回避することができる。

図３に示すように、出力回路３００は第５トランジスタＭ５、第６トランジスタＭ６及び第２コンデンサＣ２を含むように実装されてもよい。第５トランジスタＭ５のゲートが第１ノードＱに接続され、第５トランジスタＭ５の第１極が、第２クロック信号を複合出力信号として受信するために、第２クロック信号端ＣＬＫＢに接続され、第５トランジスタＭ５の第２極がシフト信号出力端ＣＲに接続され、第６トランジスタＭ６のゲートが第１ノードＱに接続され、第６トランジスタＭ６の第１極が、第２クロック信号を複合出力信号として受信するために、第２クロック信号端ＣＬＫＢに接続され、第６トランジスタＭ６の第２極が画素走査信号出力端ＯＵＴに接続され、第２コンデンサＣ２の第１極が第１ノードＱに接続され、第２コンデンサＣ２の第２極が第５トランジスタＭ５の第２極に接続される。例えば、第１ノードＱのレベルがハイレベルである場合、第５トランジスタＭ５及び第６トランジスタＭ６がオンになり、第２クロック信号を複合出力信号として、シフト信号出力端ＣＲ及び画素走査信号出力端ＯＵＴに出力する。

図３に示すように、第１制御回路４００は第７トランジスタＭ７、第８トランジスタＭ８及び第９トランジスタＭ９を含むように実装されてもよい。第７トランジスタＭ７のゲートが第１極に接続され、かつ第３電圧端ＶＤＤ＿Ａに接続して第３電圧を受信するように構成され、第７トランジスタＭ７の第２極が第２ノードＱＢに接続され、第８トランジスタＭ８のゲートが第１極に接続され、かつ第４電圧端ＶＤＤ＿Ｂに接続して第４電圧を受け取るように構成され、第８トランジスタＭ８の第２極が第２ノードＱＢに接続され、第９トランジスタＭ９のゲートが第１ノードＱに接続され、第９トランジスタＭ９の第１極が第２ノードＱＢに接続され、第９トランジスタＭ９の第２極が、第５電圧を受け取るために、第５電圧端ＶＧＬ２に接続される。

例えば、第３電圧端ＶＤＤ＿Ａ及び第４電圧端ＶＤＤ＿Ｂは交互にハイレベルを入力するように構成されてもよく、即ち、第３電圧端ＶＤＤ＿Ａがハイレベルを入力するとき、第４電圧端ＶＤＤ＿Ｂがローレベルを入力し、第３電圧端ＶＤＤ＿Ａがローレベルを入力するとき、第４電圧端ＶＤＤ＿Ｂがハイレベルを入力し、即ち、第７トランジスタＭ７及び第８トランジスタＭ８の一方のみがオン状態にあり、トランジスタの長時間の導通による特性ドリフトを回避することができる。第７トランジスタＭ７又は第８トランジスタＭ８がオンになりる場合、第３電圧又は第４電圧が第２ノードＱＢを充電可能であり、第２ノードＱＢのレベルをハイレベルにすることができる。第１ノードＱのレベルがハイレベルである場合、第９トランジスタＭ９がオンになり、例えば、トランジスタの設計において、第９トランジスタＭ９及び第７トランジスタＭ７（又は第８トランジスタＭ８）は、Ｍ９及びＭ７（Ｍ８）がいずれもオンになりる場合、第２ノードＱＢのレベルをローレベルに下げ可能に、構成（例えば、両者のサイズ比、閾値電圧などの構成）されてもよく、例えば、該ローレベルにより、第１０トランジスタＭ１０、第１１トランジスタＭ１１及び第１２トランジスタＭ１２はオフ状態に維持することができる。

図３に示すように、ノード制御回路５００は、第１０トランジスタＭ１０、第１１トランジスタＭ１１及び第１２トランジスタＭ１２を含むように実装されてもよい。第１０トランジスタＭ１０のゲートが第２ノードＱＢに接続され、第１０トランジスタＭ１０の第１極が第１ノードＱに接続され、第１０トランジスタＭ１０の第２極が、第５電圧を受け取るために、第５電圧端ＶＧＬ２に接続され、第１１トランジスタＭ１１のゲートが第２ノードＱＢに接続され、第１１トランジスタＭ１１の第１極がシフト信号出力端ＣＲに接続され、第１１トランジスタＭ１１の第２極が、第５電圧を受け取るために第５電圧端ＶＧＬ２に接続され、第１２トランジスタＭ１２のゲートが第２ノードＱＢに接続され、第１２トランジスタＭ１２の第１極が画素走査信号出力端ＯＵＴに接続され、第１２トランジスタＭ１２の第２極が第６電圧を受け取るために、第６電圧端ＶＧＬ３に接続される。なお、本開示の実施例における第６電圧端ＶＧＬ３は、例えば、直流のローレベル信号を提供するように構成されてもよく、即ち、第６電圧がローレベルであり、以下の実施例はこれと同様であり、繰り返して説明しない。

例えば、第２ノードＱＢのレベルがハイレベルである場合、第１０トランジスタＭ１０、第１１トランジスタＭ１１及び第１２トランジスタＭ１２がオンになり、ローレベルの第５電圧及びローレベルの第６電圧を利用して、第１ノードＱのレベル、シフト信号出力端ＣＲ及び画素走査信号出力端子ＯＵＴのレベルをプルダウンして、ノイズを低減させる。

図３に示すように、第２制御回路６００は第１３トランジスタＭ１３として実装されてもよい。第１３トランジスタＭ１３のゲートが、第１クロック信号を受信するために第１クロック信号端ＣＬＫＡに接続され、第１３トランジスタＭ１３の第１極が第２ノードＱＢに接続され、第１３トランジスタＭ１３の第２極が第５電圧を受け取るために、第５電圧端ＶＧＬ２に接続される。例えば、１フレームのブランキング期間には、第１クロック信号がハイレベルである場合、第１３トランジスタＭ１３がオンになり、ローレベルの第５電圧を利用して第２ノードＱＢをプルダウンすることができる。

例えば、他のいくつかの例において、図４に示すように、第２制御回路６００は第１７トランジスタＭ１７をさらに含んでもよい。第１７トランジスタＭ１７のゲートが制御ノードＨに電気的に接続され、第１７トランジスタＭ１７の第１極が第１３トランジスタＭ１３の第２極に接続され、第１７トランジスタＭ１７の第２極が、第５電圧を受け取るために、第５電圧端ＶＧＬ２に接続される。

例えば、１フレームのブランキング期間には、第１クロック信号のレベル及び制御ノードＨのレベルがいずれもハイレベルである場合、第１３トランジスタＭ１３及び第１７トランジスタＭ１７はいずれもオンになり、これにより、第２ノードＱＢが第５電圧端ＶＧＬ２に電気的に接続され、ローレベルの第５電圧を利用して第２ノードＱＢのレベルをローレベルにプルダウンする。

例えば、複数の図４に示すシフトレジスタユニット１０によりカスケード接続してゲート駆動回路を形成し、該ゲート駆動回路はランダム補償を達成することができる。例えば、あるフレームのブランキング期間には、第５行のサブ画素ユニットに対して外部補償を行う必要があると、第５行に対応するシフトレジスタユニット１０の制御ノードＨがハイレベル（クロック信号が重なる場合、第６行に対応するシフトレジスタユニット１０の制御ノードＨもハイレベルである）であり、これにより、該シフトレジスタユニット１０の第２ノードＱＢのレベルがプルダウンされ、したがって、該シフトレジスタユニット１０の通常の出力に影響を与えない。他の行に対応するシフトレジスタユニット１０の制御ノードＨのレベルがローレベルであるため、該シフトレジスタユニット１０の第２ノードＱＢのレベルがプルダウンされず、他の行のシフトレジスタユニット１０のシフト信号出力端ＣＲ及び画素走査信号出力端ＯＵＴがフローティング状態であることを避け、シフト信号出力端子ＣＲ及び画素走査信号出力端ＯＵＴのノイズを低減することができる。

図３に示すように、第３制御回路７００は第１４トランジスタＭ１４として実装されてもよい。第１４トランジスタＭ１４のゲートは、表示入力信号を受信するために、表示入力信号端ＳＴＵ２に接続して、第１４トランジスタＭ１４の第１極は第２ノードＱＢに接続され、第１４トランジスタＭ１４の第２極は、第５電圧を受け取るために、第５電圧端ＶＧＬ２に接続される。例えば、１フレームの表示期間には、第１４トランジスタＭ１４は表示入力信号に応答してオンになってもよく、ローレベルの第５電圧を利用して第２ノードＱＢのレベルをプルダウンする。第２ノードＱＢのレベルをローレベルにプルダウンすると、第２ノードＱＢのレベルによるプルアップノードＱのレベルへの影響を回避可能であり、これにより、表示期間には、第４トランジスタＭ４がプルアップノードＱをより十分に充電する。

例えば、複数のシフトレジスタユニット１０をカスケード接続してゲート駆動回路を形成する場合、各段のシフトレジスタユニット１０の表示入力信号端ＳＴＵ２は、２段前のシフトレジスタユニットのシフト信号出力端ＣＲに電気的に接続されてもよい。即ち、表示入力信号は、２段前のシフトレジスタユニットのシフト信号出力端ＣＲから出力される信号であってもよい。

図３に示すように、表示リセット回路８００は、第１５トランジスタＭ１５として実装されてもよい。第１５トランジスタＭ１５のゲートは、表示リセット信号を受信するために、表示リセット信号端ＳＴＤに接続され、第１５トランジスタＭ１５の第１極は第１ノードＱに接続され、第１５トランジスタＭ１５の第２極は第５電圧を受け取るために、第５電圧端ＶＧＬ２に接続される。例えば、１フレームの表示期間において、第１５トランジスタＭ１５は表示リセット信号に応答してオンになり、ローレベルの第５電圧を利用して第１ノードＱのレベルをプルダウンしてリセットすることができる。例えば、複数のシフトレジスタユニット１０がカスケード接続されてゲート駆動回路を形成する場合、各段のシフトレジスタユニットの表示リセット信号端ＳＴＤは、３段後のシフトレジスタユニットのシフト信号出力端ＣＲに電気的に接続されてもよく、即ち、表示リセット信号が３段後のシフトレジスタユニットのシフト信号出力端ＣＲから出力される信号であってもよい。

図３に示すように、グローバルリセット回路９００は、第１６トランジスタＭ１６として実装されてもよい。第１６トランジスタＭ１６のゲートは、グローバルリセット信号を受信するために、グローバルリセット信号端ＴＲＳＴに接続され、第１６トランジスタＭ１６の第１極は第１ノードＱに接続され、第１６トランジスタＭ１６の第２極は、第５電圧を受け取るために、第５電圧端ＶＧＬ２に接続される。例えば、複数のシフトレジスタユニット１０がカスケード接続されてゲート駆動回路を形成する場合、１フレームの表示期間の前に、各段のシフトレジスタユニット１０の第１６トランジスタＭ１６はグローバルリセット信号に応答してオンになり、ローレベルの第５電圧を利用して第１ノードＱのレベルをプルダウンして、リセットを実現し、各段のシフトレジスタユニット１０のグローバルリセットを実現する。

図７に示すように、本開示の別の一部の実施例は、シフトレジスタユニット１０をさらに提供し、図７に示すシフトレジスタユニット１０が図４に示すシフトレジスタユニット１０と比べると、出力回路３００は、第１８トランジスタＭ１８及び第３コンデンサＣ３をさらに含み、それに応じて、ノード制御回路５００は、第１９トランジスタＭ１９をさらに含む。

図７に示すように、第１８トランジスタＭ１８のゲートは第１ノードＱに接続され、第１８トランジスタＭ１８の第１極は、第３クロック信号を受信するために第３クロック信号端ＣＬＫＣに接続され、第１８トランジスタＭ１８の第２極は他方の画素走査信号出力端ＯＵＴ２に接続される。第３コンデンサＣ３の第１極は第１ノードＱに接続され、第３コンデンサＣ３の第２極は第１８トランジスタＭ１８の第２極に接続される。例えば、第１ノードＱのレベルがハイレベルである場合、第１８トランジスタＭ１８がオンになり、第３クロック信号を画素走査信号出力端ＯＵＴ２に出力する。例えば、一部の実施例において、第３クロック信号端ＣＬＫＣから入力される第３クロック信号は、第２クロック信号端ＣＬＫＢから入力される第２クロック信号と同じであってもよく、また、例えば、別の一部の実施例において、第３クロック信号は第２クロック信号と異なってもよく、それにより、画素走査信号出力端ＯＵＴ及びＯＵＴ２がそれぞれ異なる信号を出力可能であり、該シフトレジスタユニットの駆動能力を向上させ、出力信号の多様性を高めることができる。

なお、一部の実施例において、第３コンデンサＣ３を設置することにより、第１ノードＱのレベルの維持能力を高めることができ、当然のことながら、第３コンデンサＣ３を設置しなくてもよく、これは本開示の実施例によって限定されない。

図７に示すように、第１９トランジスタＭ１９のゲートは第２ノードＱＢに接続され、第１９トランジスタＭ１９の第１極は画素走査信号出力端ＯＵＴ２に接続され、第１９トランジスタＭ１９の第２極は第６電圧端ＶＧＬ３に接続される。例えば、第２ノードＱＢのレベルがハイレベルである場合、第１９トランジスタＭ１９がオンになり、ローレベルの第６電圧を利用して画素走査信号出力端ＯＵＴ２のレベルをプルダウンしてリセットする。なお、第１９トランジスタＭ１９の第２極は、画素走査信号出力端ＯＵＴ２をプルダウンしてリセットすることができれば、他の信号端に接続されるように構成されてもよく、これは本開示の実施例によって限定されない。

以上、シフトレジスタユニットは２つ、３つの出力端を含む例のみを示したが、本開示の説明によれば、実際の状況に応じてより多くの出力端を設定することができ、上記の例は本開示の保護範囲を限定するものではないことを、当業者であれば理解できる。

前述したように、本開示の実施例によって提供されるシフトレジスタユニット１０において、第１コンデンサＣ１を利用して制御ノードＨのレベルを維持し、第２コンデンサＣ２を利用して第１ノードＱのレベルを維持することができる。第１コンデンサＣ１及び/又は第２コンデンサＣ２はプロセスにより製造されるコンデンサ素子、例えば、専用のコンデンサ電極を製造することにより実現されるコンデンサ素子であってもよく、該コンデンサの各電極は金属層、半導体層（例えば、ドープトポリシリコン）などによって実現されてもよく、又は、いくつかの例において、回路配線パラメータを設計することにより、第１コンデンサＣ１及び/又は第２コンデンサＣ２も各素子間の寄生容量によって実現することができる。第１コンデンサＣ１及び/又は第２コンデンサＣ２の接続形態は、上記の方法に限定されず、制御ノードＨ又は第１ノードＱに書き込んだレベルを記憶できれば、他の適切な接続形態であってもよい。

第１ノードＱ及び/又は制御ノードＨのレベルがハイレベルに維持される場合、いくつかのトランジスタ（例えば、第１トランジスタＭ１、第３トランジスタＭ３、第１０トランジスタＭ１０、第１５トランジスタＭ１５、及び第１６トランジスタＭ１６）の第１極が第１ノードＱ又は制御ノードＨに接続され、第２極がローレベル信号に接続される。これらのトランジスタのゲートが非導通信号を受信した場合でも、該トランジスタの第１極と第２極の間の電圧差により漏電現象が発生するおそれがあり、シフトレジスタユニット１０における第１ノードＱ及び/又は制御ノードＨのレベルを維持する効果が低下する。

例えば、図４に示すように、制御ノードＨを例として、第１トランジスタＭ１の第１極はブランキング入力信号端ＳＴＵ１に接続され、第２極は制御ノードＨに接続される。制御ノードＨのレベルがハイレベルであり、ブランキング入力信号端ＳＴＵ１から入力される信号がローレベルである場合、制御ノードＨが第１トランジスタＭ１を介して漏電するおそれがある。

上記の問題に対して、図８に示すように、本開示の別の一部の実施例は漏電防止構造を有するシフトレジスタユニット１０をさらに提供する。該シフトレジスタユニット１０は図４に示すシフトレジスタユニット１０と比べると、第１漏電防止トランジスタＭ１＿ｂ、第３漏電防止トランジスタＭ３＿ｂ、第１０漏電防止トランジスタＭ１０＿ｂ、第１５漏電防止トランジスタＭ１５＿ｂ、第１６漏電防止トランジスタＭ１６＿ｂ、第２０トランジスタＭ２０及び第２１トランジスタＭ２１を増設した。以下、第１漏電防止トランジスタＭ１＿ｂを例として、漏電防止の作動原理を説明する。

第１漏電防止トランジスタＭ１＿ｂのゲートは第１トランジスタＭ１のゲートに接続され、第１漏電防止トランジスタＭ１＿ｂの第１極は第２０トランジスタＭ２０の第２極に接続され、第１漏電防止トランジスタＭ１＿ｂの第２極は制御ノードＨに接続される。トランジスタＭ２０のゲートは制御ノードＨに接続される。第２０トランジスタＭ２０のゲートは制御ノードＨに接続され、第２０トランジスタＭ２０の第１極は、ハイレベルの第７電圧を受け取るために、第７電圧端ＶＢに接続される。制御ノードＨがハイレベルである場合、第２０トランジスタＭ２０が制御ノードＨのレベルの制御によりオンになり、第７電圧端ＶＢから入力されるハイレベルのレベルを第１漏電防止トランジスタＭ１＿ｂの第１極に入力し、これにより、第１漏電防止トランジスタＭ１＿ｂの第１極及び第２極がいずれもハイレベルであり、制御ノードＨが第１漏電防止トランジスタＭ１＿ｂを介して漏電することを防止する。この場合、第１漏電防止トランジスタＭ１＿ｂのゲートが第１トランジスタＭ１のゲートに接続されるため、第１トランジスタＭ１とトランジスタＭ１＿ｂとの結合により、前記第１トランジスタＭ１と同じ効果を達成するとともに、漏電防止の効果を果たすことができる。

同様に、第３漏電防止トランジスタＭ３＿ｂ、第１０漏電防止トランジスタＭ１０＿ｂ、第１５漏電防止トランジスタＭ１５＿ｂ、及び第１６漏電防止トランジスタＭ１６＿ｂは、それぞれ第２１トランジスタＭ２１と組み合わせて漏電防止構造を実現することができ、これにより、第１ノードＱの漏電を防止する。第１ノードＱの漏電を防止する作動原理は、制御ノードＨの漏電を防止する上記作動原理と同じであり、ここでは繰り返して説明しない。

図９に示すように、本開示の別の一部の実施例はシフトレジスタユニット１０をさらに提供し、図９に示すシフトレジスタユニット１０は、図８に示すシフトレジスタユニット１０と比較すると、第３ノードＱＢ２が増設され、第３ノードＱＢ２と協働するために、それに応じてトランジスタＭ２２、Ｍ２２＿ｂ、Ｍ９＿ｂ、Ｍ１３＿ｂ、Ｍ１７＿ｂ、Ｍ１４＿ｂ、Ｍ１１＿ｂ、Ｍ１２＿ｂ及びＭ１９＿ｂが増設される。なお、第８トランジスタＭ８の第２極は第２ノードＱＢに接続されず、第３ノードＱＢ２に接続され、トランジスタＭ２２＿ｂは、第１ノードＱの漏電を防止するために設けられる漏電防止トランジスタである。

なお、本開示の実施例において、第３ノードＱＢ２は、例えば、第２プルダウンノードであり、即ち、第２プルダウンノードが、第３ノードＱＢ２の一例である。

図９に示すシフトレジスタユニット１０において、トランジスタＭ２２、Ｍ２２＿ｂ及びＭ９＿ｂはそれぞれトランジスタＭ１０、Ｍ１０＿ｂ及びＭ９の作動原理と同様であり、トランジスタＭ１３＿ｂ、Ｍ１７＿ｂ及びＭ１４＿ｂはそれぞれトランジスタＭ１３、Ｍ１７及びＭ１４＿ｂの作動原理と同様であり、トランジスタＭ１１＿ｂ、Ｍ１２＿ｂ及びＭ１９＿ｂはそれぞれトランジスタＭ１１、Ｍ１２及びＭ１９の作動原理と同様であり、ここでは、繰り返して説明しない。

本開示の実施例によって提供されるシフトレジスタユニット１０において、第３ノードＱＢ２及び対応するトランジスタを設置することにより、該シフトレジスタユニット１０の性能をさらに向上させることができる。例えば、第１ノードＱを充電する場合、第１ノードＱのレベルに影響を与えないように、第２ノードＱＢのレベル及び第３ノードＱＢ２のレベルをよりよくローレベルに維持することにより、第４トランジスタＭ４が第１ノードＱをより十分に充電することができる。また、例えば、シフトレジスタユニット１０の出力が不要である場合、第１ノードＱ及び出力端（ＣＲ、ＯＵＴ、ＯＵＴ２）のノイズをさらに低減することができ、該シフトレジスタユニット１０の出力異常を回避することができる」。

なお、本開示の実施例で採用されるトランジスタは、いずれも薄膜トランジスタ、電界効果トランジスタ又は特性が同一である他のスイッチ素子であってもよく、本開示の実施例では、いずれも薄膜トランジスタを例として説明する。ここで使用されるトランジスタのソース、ドレインは構造的に対称的であるため、そのソース、ドレインは、構造的な相違点がなくてもよい。本開示の実施例において、トランジスタのゲート以外の２極を区別するために、一方の極が第１極で、他方の極が第２極であると直接に説明する。また、トランジスタの特性に応じて、トランジスタをＮ型とＰ型トランジスタに分けてもよい。トランジスタがＰ型トランジスタである場合、ターンオン電圧がローレベル電圧（例えば、０Ｖ、−５Ｖ、−１０Ｖ又は他の適切な電圧）であり、ターンオフ電圧がハイレベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、トランジスタがＮ型トランジスタである場合、ターンオン電圧がハイレベル電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、ターンオフ電圧がローレベル電圧（例えば、０Ｖ、−５Ｖ、−１０Ｖ又は他の適切な電圧）である。

また、なお、本開示の実施例に係るシフトレジスタユニット１０で使用されるトランジスタは全部Ｎ型トランジスタを例として説明したが、本開示の実施例がこれを含むがこれに限定されず、例えば、シフトレジスタユニット１０におけるトランジスタの少なくとも一部は、Ｐ型トランジスタを採用してもよい。

本開示の少なくとも１つの実施例はゲート駆動回路２０をさらに提供し、図１０に示すように、該ゲート駆動回路２０が、カスケード接続される複数のシフトレジスタユニット１０を含み、ここで、いずれか１つ又は複数のシフトレジスタユニット１０が本開示の実施例によって提供されるシフトレジスタユニット１０の構造又はその変形を採用してもよい。なお、図１０には、ゲート駆動回路２０の前の４段のシフトレジスタユニット（Ａ１、Ａ２、Ａ３、及びＡ４）のみが概略的に示されており、本開示の実施例はこれを含むが、これに限定されない。

図１０に示すように、ゲート駆動回路２０は第１サブクロック信号線ＣＬＫ＿１、第２サブクロック信号線ＣＬＫ＿２、第３サブクロック信号線ＣＬＫ＿３及び第４サブクロック信号線ＣＬＫ＿４をさらに含む。第４ｎ−３段のシフトレジスタユニットは、第２クロック信号を受信するために、第１サブクロック信号線ＣＬＫ＿１に接続され、例えば、第４ｎ−３段のシフトレジスタユニットが第２クロック信号端ＣＬＫＢを介して第１サブクロック信号線ＣＬＫ＿１に接続され、第４ｎ−２段のシフトレジスタユニットは、第２クロック信号を受信するために、第２サブクロック信号線ＣＬＫ＿２に接続され、例えば、第４ｎ−２段のシフトレジスタユニットが、第２クロック信号端ＣＬＫＢを介して第２サブクロック信号線ＣＬＫ＿２に接続され、第４ｎ−１段のシフトレジスタユニットは、第２クロック信号を受信するために、第３サブクロック信号線ＣＬＫ＿３に接続され、例えば、第４ｎ−１段のシフトレジスタユニットが第２クロック信号端ＣＬＫＢを介して第３サブクロック信号線ＣＬＫ＿３に接続され、第４ｎ段のシフトレジスタユニットは、第２クロック信号を受信するために、第４サブクロック信号線ＣＬＫ＿４に接続され、例えば、第４ｎ段のシフトレジスタユニットが第２クロック信号端ＣＬＫＢを介して第４サブクロック信号線ＣＬＫ＿４に接続され、ｎがゼロよりも大きい整数である。

上述したように、本開示の実施例によって提供されるゲート駆動回路は、４ＣＬＫのクロック信号を採用してもよく、これにより、該ゲート駆動回路内の隣接するシフトレジスタユニットから出力される信号波形が重なり、例えば、予備充電時間を増やすことができる。本開示の実施例は、使用されるクロック信号の種類を限定するものではなく、例えば、６ＣＬＫ、８ＣＬＫなどのクロック信号を使用してもよい。

図１０に示すように、ゲート駆動回路２０は、第８サブクロック信号線ＣＬＫ＿８、第９サブクロック信号線ＣＬＫ＿９、第１０サブクロック信号線ＣＬＫ＿１０及び第１１サブクロック信号線ＣＬＫ＿１１をさらに含んでもよい。シフトレジスタユニット１０が第３クロック信号端ＣＬＫＣに接続される場合、第４ｎ−３段のシフトレジスタユニットは、第３クロック信号を受信するために、第８サブクロック信号線ＣＬＫ＿８に接続され、例えば、第４ｎ−３段のシフトレジスタユニットが、第３クロック信号端ＣＬＫＣを介して第８サブクロック信号線ＣＬＫ＿８に接続され、第４ｎ−２段のシフトレジスタユニットは、第３クロック信号を受信するために、第９サブクロック信号線ＣＬＫ＿９に接続され、例えば、第４ｎ−２段のシフトレジスタユニットが第３クロック信号端ＣＬＫＣを介して第９サブクロック信号線ＣＬＫ＿９に接続され、第４ｎ−１段のシフトレジスタユニットは、第３クロック信号を受信するために、第１０サブクロック信号線ＣＬＫ＿１０に接続され、例えば、第４ｎ−１段のシフトレジスタユニットが第３クロック信号端ＣＬＫＣを介して第１０サブクロック信号線ＣＬＫ＿１０に接続され、第４ｎ段のシフトレジスタユニットは、第３クロック信号を受信するために、第１１サブクロック信号線ＣＬＫ＿１１に接続され、例えば、第４ｎ段のシフトレジスタユニットが第３クロック信号端ＣＬＫＣを介して第１１サブクロック信号線ＣＬＫ＿１１に接続され、ｎがゼロよりも大きい整数である。

図１０に示すように、ゲート駆動回路２０は、第５サブクロック信号線ＣＬＫ＿５、第６サブクロック信号線ＣＬＫ＿６及び第７サブクロック信号線ＣＬＫ＿７をさらに含んでもよい。シフトレジスタユニット１０が補償選択制御端ＯＥ、グローバルリセット信号端子ＴＲＳＴ、及び第１クロック信号端子ＣＬＫＡに接続されている場合、各段のシフトレジスタユニットは、補償選択制御信号を受信するために、第５サブクロック信号線ＣＬＫ＿５に接続され、例えば、各段のシフトレジスタユニットが補償選択制御端ＯＥを介して第５サブクロック信号線ＣＬＫ＿５に接続され、各段のシフトレジスタユニットは、グローバルリセット信号を受信するために、第６サブクロック信号線ＣＬＫ＿６に接続され、例えば、各段のシフトレジスタユニットがグローバルリセット信号端ＴＲＳＴを介して第６サブクロック信号線ＣＬＫ＿６に接続され、各段のシフトレジスタユニットは、第１クロック信号を受信するために、第７サブクロック信号線ＣＬＫ＿７に接続され、例えば、各段のシフトレジスタユニットが第１クロック信号端ＣＬＫＡを介して第７サブクロック信号端ＣＬＫ＿７に接続される。

図１０に示すように、各段のシフトレジスタユニットの表示入力信号端ＳＴＵ２は、２段前のシフトレジスタユニットのシフト信号出力端ＣＲに接続され、各シフトレジスタユニットのブランキング入力信号端ＳＴＵ１が、本段のシフトレジスタユニットのシフト信号出力端ＣＲに接続され、各段のシフトレジスタユニットの表示リセット信号端ＳＴＤが３段後のシフトレジスタユニットのシフト信号出力端ＣＲに接続される。

なお、図１０に示されるカスケード接続関係は一例に過ぎず、本開示の説明によれば、実際の条件に応じて他のカスケード接続モードを採用してもよい。例えば、各段のシフトレジスタユニットのブランキング入力信号端ＳＴＵ１は、２段前又は３段後のシフトレジスタユニットのシフト信号出力端ＣＲに接続されてもよい。

図１１は、図１０に示すゲート駆動回路２０の作動時のタイミングチャートである。図１１において、Ｈ＜５＞及びＨ＜６＞は、それぞれ、ゲート駆動回路２０の第５段及び第６段のシフトレジスタユニットの制御ノードＨを示し、Ｑ＜１＞、Ｑ＜５＞及びＱ＜６＞は、ゲート駆動回路２０の第１段、第５段、第６段のシフトレジスタユニットの第１ノードＱをそれぞれ示している。ＯＵＴ＜１＞（ＣＲ＜１＞）、ＯＵＴ＜５＞（ＣＲ＜５＞）及びＯＵＴ＜６＞（ＣＲ＜６＞）は、それぞれゲート駆動回路２０の第１段、第５段、及び第６段のシフトレジスタユニットの画素走査信号出力端ＯＵＴ（シフト信号出力端子ＣＲ）を示し、ＯＵＴ２＜５＞及びＯＵＴ２＜６＞は、それぞれゲート駆動回路２０における第５及び第６段のシフトレジスタユニットの画素走査信号出力端ＯＵＴ２を示す。ＩＦは1つ目のフレームを示し、ＤＳは1つ目のフレームの表示期間を示し、ＢＬは1つ目のフレームのブランキング期間を示す。なお、図１１のＳＴＵ２は、第１段のシフトレジスタユニットにおける表示入力信号端を示す。

また、なお、図１１において、一例として、第３電圧端ＶＤＤ＿Ａがローレベルを入力し、第４電圧端ＶＤＤ＿Ｂがハイレベルを入力するように例示するが、本開示の実施例はこれに限定されない。図１１に示されている信号タイミングチャートの信号レベルは単なる例示であり、実際のレベル値を示すものではない。

次に、図１０のゲート駆動回路２０の作動原理について、図１１の信号タイミングチャートを参照して説明する。例えば、図１０に示すゲート駆動回路２０におけるシフトレジスタユニットは、図７に示すシフトレジスタユニットを採用してもよい。

1つ目のフレーム１Ｆの開始前に、第５サブクロック信号線ＣＬＫ＿５及び第６サブクロック信号線ＣＬＫ＿６によりハイレベルが提供され、各段のシフトレジスタユニットの補償選択制御端ＯＥはいずれも第５サブクロック信号線ＣＬＫ＿５に接続されるため、各段のシフトレジスタユニットの第１トランジスタＭ１がオンになり、この場合、ブランキング入力信号端ＳＴＵ１にローレベルが入力されるため、各段のシフトレジスタユニットの制御ノードＨをリセットすることができ、各段のシフトレジスタユニットのグローバルリセット信号端ＴＲＳＴはいずれも第６サブクロック信号線ＣＬＫ＿６に接続されるため、これにより、各段のシフトレジスタユニットの第１６トランジスタＭ１６がオンになり、各段のシフトレジスタユニットの第１ノードＱをリセットすることができる。

第４電圧端ＶＤＤ＿Ｂがハイレベルが入力したため、第８トランジスタＭ８がオンになり、これにより、第２ノードＱＢのレベルがハイレベルに充電される。第２ノードＱＢのハイレベルにより、第１０トランジスタＭ１０がオンになり、第１ノードＱのレベルをローレベルにプルダウンすることができる。

1つ目のフレーム１Ｆの表示期間ＤＳにおいて、第１段のシフトレジスタユニットの作動プロセスを以下に説明する。

第１段階Ｐ１では、第１段のシフトレジスタユニットの表示入力信号端ＳＴＵ２にハイレベルが入力され、第４トランジスタＭ４がオンになりるため、第２電圧端ＶＤＤから入力されるハイレベルが第４トランジスタＭ４を介して第１ノードＱ＜１＞を充電可能であり、第１ノードＱ＜１＞のレベルをハイレベルにプルアップし、第１ノードＱ＜１＞のハイレベルが第２コンデンサＣ２によって維持可能である。第５トランジスタＭ５及び第６トランジスタＭ６は第１ノードＱ＜１＞の制御によりオンになりるが、第１段階Ｐ１では、第２クロック信号端ＣＬＫＢ（第１サブクロック信号線ＣＬＫ１に接続される）がローレベル信号を入力するため、シフト信号出力端ＣＲ＜１＞及び画素走査信号出力端ＯＵＴ＜１＞はいずれも該ローレベル信号を出力する。第１段階Ｐ１では、第１ノードＱ＜１＞の予備充電を完了する。

第２段階Ｐ２では、第２クロック信号端ＣＬＫＢがハイレベル信号を入力し、ブートストラップ効果のため、第１ノードＱ＜１＞レベルがさらにプルアップされ、第５トランジスタＭ５及び第６トランジスタＭ６のオン状態が維持され、これにより、シフト信号出力端ＣＲ＜１＞及び画素走査信号出力端ＯＵＴ＜１＞はいずれも該ハイレベル信号を出力する。例えば、シフト信号出力端ＣＲ＜１＞から出力されるハイレベル信号は、上下段のシフトレジスタユニット（シフトレジスタユニット）の走査シフトに用いられてもよく、画素走査信号出力端ＯＵＴ＜１＞から出力されるハイレベル信号は、表示するように、表示パネルのサブ画素ユニットを駆動するために用いられてもよい。

第３段階Ｐ３では、第２クロック信号端ＣＬＫＢがローレベル信号を入力し、この場合、第１ノードＱ＜１＞がハイレベルを維持するため、第５トランジスタＭ５及び第６トランジスタＭ６がオン状態のままであり、シフト信号出力端ＣＲ＜１＞及び画素走査信号出力端ＯＵＴ＜１＞はいずれも該ローレベル信号を出力する。第２コンデンサＣ２のブートストラップ作用により、第１ノードＱ＜１＞のレベルも低下する。

第４段階Ｐ４では、第１段のシフトレジスタユニットの表示リセット信号端ＳＴＤが第４段のシフトレジスタユニットのシフト信号出力端に接続され、この場合、第４段のシフトレジスタユニットのシフト信号出力端からハイレベルが出力されるため、第１段のシフトレジスタユニットの表示リセット信号端ＳＴＤにハイレベルが入力され、第１５トランジスタＭ１５がオンになり、第１ノードＱ＜１＞のレベルがローレベルにプルダウンされ、第１ノードＱ＜１＞のリセットが完成する。第１ノードＱ＜１＞のレベルがローレベルであるため、第９トランジスタＭ９がオフになり、第４電圧端ＶＤＤ＿Ｂによって入力されるハイレベルにより、第２ノードＱＢを充電し、第２ノードＱＢがハイレベルになって、第１０トランジスタＭ１０がオンになり、これにより、第１ノードＱ＜１＞のレベルをさらにリセットすることができる。それとともに、第１１トランジスタＭ１１及び第１２トランジスタＭ１２もオンになり、シフト信号出力端ＣＲ＜１＞及び画素走査信号出力端ＯＵＴ＜１＞のレベルをさらにプルダウンしてリセットすることができる。

第１段のシフトレジスタユニットが表示パネルの第１行のサブ画素を駆動して表示を完了させた後、以降同様に、第２段、第３段などのシフトレジスタユニットが表示パネルのサブ画素ユニットを１行ずつに駆動して、１フレームの表示駆動を完了する。以上、1つ目のフレーム１Ｆの表示期間ＤＳが終了する。

それとともに、1つ目のフレーム１Ｆの表示期間ＤＳでは、さらに制御ノードＨを充電し、例えば、1つ目のフレーム１Ｆで第５行サブ画素ユニットを補償する必要がある場合、1つ目のフレーム１Ｆの表示期間ＤＳに次の動作をさらに行う。

第５段階Ｐ５では、第５段のシフトレジスタユニットのシフト信号出力端ＣＲ＜５＞がハイレベルを出力し、第５段のシフトレジスタユニットのブランキング入力信号端ＳＴＵ１がシフト信号出力端子ＣＲ＜５＞に接続されているため、ブランキング入力信号端ＳＴＵ１は、ハイレベル信号を受信する。同時に、第５サブクロック信号線ＣＬＫ＿５には、シフト信号出力端ＣＲ＜５＞と同じ信号が供給される、即ち、第５段のシフトレジスタユニットの補償選択制御端ＯＥにハイレベルが入力され、第１トランジスタＭ１がオンになり、ブランキング入力信号端ＳＴＵ１に入力されるハイレベルにより、制御ノードＨ＜５＞を充電し、それにより、制御ノードＨ＜５＞のレベルをハイレベルにプルアップする。該ゲート駆動回路の出力波形が重なっているため、第５サブクロック信号線ＣＬＫ＿５にハイレベルが供給されると、第６段のシフトレジスタユニットの制御ノードＨ＜６＞もハイレベルにプルアップされる。

第５段のシフトレジスタユニットの制御ノードＨ＜５＞のハイレベルは、1つ目のフレーム１Ｆのブランキング期間ＢＬまで保たれてもよい。1つ目のフレーム１Ｆで第５行サブ画素ユニットを補償する必要がある場合、1つ目のフレーム１Ｆのブランキング期間ＢＬに以下の動作をさらに行う。

第６段階Ｐ６では、第７サブクロック信号線ＣＬＫ＿７によりハイレベルを提供し、第５段（第６段）シフトレジスタユニットの第１クロック信号端ＣＬＫＡが第７サブクロック信号線ＣＬＫ＿７に接続されるため、この段階では、第１クロック信号がハイレベルであり、したがって、第５段（第６段）シフトレジスタユニットの第３トランジスタＭ３もオンになり、これにより、ハイレベルの第１クロック信号が、第１ノードＱ＜５＞（Ｑ＜６＞）のレベルをハイレベルにプルアップするために、第５段（第６段）シフトレジスタユニットの第１ノードＱ＜５＞（Ｑ＜６＞）を充電することができる。

それとともに、第６段階Ｐ６では、第１クロック信号がローレベルからハイレベルに変更されるため、第１カップリングコンデンサＣＳＴ１のカップリング作用及び第２カップリングコンデンサＣＳＴ２のブートストラップ作用により、制御ノードＨ＜５＞及び制御ノードＨ＜６＞のレベルをさらにプルアップすることができる。

第７段階Ｐ７では、第２クロック信号端ＣＬＫＢ（第１サブクロック信号線ＣＬＫ＿３に接続される）によりハイレベル信号を入力し、ブートストラップ作用により第１ノードＱ＜５＞のレベルがさらにプルアップされ、第５段のシフトレジスタユニットの第５トランジスタＭ５及び第６トランジスタＭ６がオンになり、第２クロック信号端ＣＬＫＢにより入力されるハイレベル信号が、シフト信号出力端ＣＲ＜５＞及び画素走査信号出力端ＯＵＴ＜５＞に出力される。例えば、画素走査信号出力端ＯＵＴ＜５＞により出力される信号は、外部補償を達成するように、表示パネルにおけるサブ画素ユニット内の検知トランジスタを駆動するために使用される。同時に、第３クロック信号端ＣＬＫＣから入力される信号が画素走査信号出力端ＯＵＴ２＜５＞に出力されてもよく、図１１に示すように、ＯＵＴ２＜５＞の信号がＯＵＴ＜５＞と異なってもよく、それによりゲート駆動回路の駆動能力を向上させ、多様なニーズを満たすことができる。

第８段階Ｐ８では、第２クロック信号端ＣＬＫＢ（第１サブクロック信号線ＣＬＫ＿３に接続される）により入力される信号のレベルが、ハイレベルからローレベルになり、ブートストラップ効果で、第１ノードＱ＜５＞のレベルがプルダウンされる。

第９段階Ｐ９では、第５サブクロック信号線ＣＬＫ＿５及び第６サブクロック信号線ＣＬＫ＿６によりハイレベルが提供され、各段のシフトレジスタユニットの補償選択制御端ＯＥがいずれも第５サブクロック信号線ＣＬＫ＿５に接続されるため、各段のシフトレジスタユニットのグローバルリセット信号端ＴＲＳＴがいずれも第６サブクロック信号線ＣＬＫ＿６に接続され、したがって、各段のシフトレジスタユニットの制御ノードＨのレベル及び第1ノートのレベルをリセットすることができ、制御ノードＨ＜５＞、Ｈ＜６＞及び第１ノードＱ＜５＞、Ｑ＜６＞のリセットを完了する。

以上、1つ目のフレームの駆動タイミングが終了する。２つ目のフレーム、３つ目のフレームなど後続の更なる段階では、ゲート駆動回路の駆動については、上記の説明を参照することができ、ここでは、繰り返して説明しない。

なお、ランダム補償の作動原理に関する上記の説明では、1つ目のフレームのブランキング期間に表示パネルの第５行のサブ画素ユニットに対応する駆動信号を出力することを例として説明したが、本開示はこれを限定しない。例えば、あるフレームのブランキング期間に表示パネルの第ｎ行のサブ画素ユニットに対応する駆動信号を出力する必要がある場合、補償選択制御端ＯＥに供給される信号と、第ｎ段のシフトレジスタユニットのブランキング入力信号端ＳＴＵ１の信号とのタイミングが同じであるように制御する必要があり、ｎがゼロよりも大きい整数である。なお、ここで、２つの信号のタイミングが同じであることは、ハイレベルにある時間上の同期を指し、２つの信号は同じ振幅を持つ必要はない。

以下、図１２及び図１３に示す信号シミュレーション図を参照しながら、本開示の実施例によって提供されるゲート駆動回路２０について、さらに説明する。例えば、比較のために、図４に示すシフトレジスタユニット１０の第２トランジスタＭ２の第１極を第２電圧端子ＶＤＤと接続することにより、図６に示すシフトレジスタユニットを取得する。図１２は、図６に示すシフトレジスタユニットが複数カスケード接続されて形成するゲート駆動回路の信号シミュレーション図である。図１３は、図４に示すシフトレジスタユニットが複数カスケード接続されて形成するゲート駆動回路の信号シミュレーション図である。なお、図１２及び図１３に示す信号シミュレーション図は、第５行サブ画素ユニットを補償する場合の、第５段のシフトレジスタユニットの信号シミュレーション図であり、図１２及び図１３は、いずれも１フレームのブランキング期間から、次のフレームの表示段階まで継続する。

図１２に示すように、第２トランジスタＭ２の第１極が第２電圧端子ＶＤＤに接続されるとき、第１クロック信号の結合して制御作用がないため、制御ノードＨ＜５＞のレベルは１２Ｖであり、対応する第１ノードＱ＜５＞の充電完了した後のレベルは２．２Ｖであり、この場合、画素走査信号出力端ＯＵＴ＜５＞の出力レベルは-８．２Ｖであり、出力異常が発生する。

図１３に示すように、第２トランジスタＭ２の第１極が第１クロック信号端ＣＬＫＡに接続されるとき、ブランキングカップリング回路１３０の結合して制御作用により、制御ノードＨ＜５＞のレベルを２３Ｖにプルアップし、第１ノードＱ＜５＞をより十分に充電することができる。図１３に示すように、第１ノードＱ＜５＞の充電完了した後のレベルは１１Ｖであり、この場合、画素走査信号端ＯＵＴ＜５＞の出力レベルは２４Ｖであり、出力異常が発生しない。

上述したように、ブランキングカップリング回路１３０を設置して、制御ノードＨのレベルに対してカップリング制御を行うことにより、制御ノードＨの漏電を回避することができ、１フレームのブランキング期間には、出力異常を回避するように、第１ノードＱをより十分に充電することができる。

本開示の実施例は、表示装置１をさらに提供し、図１４に示すように、該表示装置１は、本開示の実施例によって提供されるゲート駆動回路２０を含む。該表示装置１は、複数のサブ画素ユニット４１０からなる画素配列を含む表示パネル４０を、さらに含む。例えば、該表示装置１は、データ駆動回路３０をさらに含んでもよい。データ駆動回路３０は、画素配列にデータ信号を提供するためのものであり、ゲート駆動回路２０は、画素配列に駆動信号を提供するためのものであり、例えば、該駆動信号は、サブ画素ユニット４１０内の走査トランジスタ及び検知トランジスタを駆動することができる。データ駆動回路３０は、データケーブルＤＬを介してサブ画素ユニット４１０に電気的に接続され、ゲート駆動回路２０は、ゲートケーブルＧＬを介してサブ画素ユニット４１０に電気的に接続される。

なお、本実施例における表示装置１は、液晶パネル、液晶テレビ、ディスプレイ、ＯＬＥＤパネル、ＯＬＥＤテレビ、電子ペーパー表示装置、携帯電話、タブレットＰＣ、ノートパソコン、デジタルフォトフレーム、ナビゲータなどの表示機能を有する任意の製品又は部材であってもよい。

本開示の実施例によって提供される表示装置１の技術的効果については、上記実施例におけるゲート駆動回路２０に関する説明を参照することができ、ここでは繰り返して説明しない。

本開示の実施例は、本開示の実施例によって提供されるシフトレジスタユニット１０を駆動するための駆動方法をさらに提供し、複数の該シフトレジスタユニット１０をカスケード接続して本開示の一実施例のゲート駆動回路を構成することができ、該ゲート駆動回路が、画像の少なくとも１つのフレームを表示するために、表示パネルを駆動する。該駆動方法は、１フレーム用の表示期間及びブランキング期間を含む。図１５に示すように、該駆動方法は以下の動作ステップを含む。

ステップＳ１００：１フレームの表示期間において、ブランキング入力回路１１０が補償選択制御信号に応答して制御ノードＨを充電し、制御ノードＨのレベルを維持するようにする。

ステップＳ２００：１フレームのブランキング期間において、ブランキング制御回路１２０が制御ノードＨのレベル及び第１クロック信号の制御により、第１クロック信号を利用して第１ノードＱを充電するようにし、１フレームのブランキング期間において、ブランキングカップリング回路１３０が第１クロック信号に応答して制御ノードＨに対してカップリング制御を行うようにする。

なお、本開示の実施例によって提供される駆動方法の詳細な説明及び技術的効果については、本開示の実施例におけるシフトレジスタユニット１０及びゲート駆動回路２０の作動原理の説明を参照することができ、ここでは繰り返して説明しない。

以上は、本開示の具体的な実施形態にすぎず、本開示の保護範囲は、これに限定されず、特許請求の範囲を基準とすべきである。

１０ シフトレジスタユニット
２０ ゲート駆動回路
３０ データ駆動回路
４０ 表示パネル
１１０ ブランキング入力回路
１２０ ブランキング制御回路
１３０ ブランキングカップリング回路
２００ 表示入力回路
３００ 出力回路
４００ 第１制御回路
４１０ サブ画素ユニット
５００ 第１制御回路
５００ ノード制御回路
６００ 第２制御回路
７００ 第３制御回路
８００ 表示リセット回路
９００ グローバルリセット回路

Claims (21)

1. ブランキング入力回路、ブランキング制御回路、ブランキングカップリング回路、表示入力回路及び出力回路を含み、
   前記ブランキング入力回路は、補償選択制御信号に応答して制御ノードを充電し、前記制御ノードのレベルを制御するように構成され、
   前記ブランキング制御回路は、前記制御ノードのレベル及び第１クロック信号の制御により、前記第１クロック信号を利用して第１ノードを充電するように構成され、
   前記ブランキングカップリング回路は、前記制御ノードに電気的に接続され、かつ前記第１クロック信号に応答して前記制御ノードのレベルに対してカップリング制御を行うように構成され、
   前記表示入力回路は、表示入力信号に応答して前記第１ノードを充電するように構成され、
   前記出力回路は、前記第１ノードのレベルの制御により、複合出力信号を出力端に出力するように構成される、シフトレジスタユニット。
2. 前記ブランキング入力回路は、第１トランジスタ及び第１コンデンサを含み、
   前記第１トランジスタのゲートが前記補償選択制御信号を受信するために、補償選択制御端に接続され、前記第１トランジスタの第１極がブランキング入力信号端に接続され、前記第１トランジスタの第２極が前記制御ノードに接続され、
   前記第１コンデンサの第１極が前記制御ノードに接続され、前記第１コンデンサの第２極が第１電圧端に接続される、請求項１に記載のシフトレジスタユニット。
3. 前記ブランキング制御回路は、第２トランジスタ及び第３トランジスタを含み、
   前記第２トランジスタのゲートが前記制御ノードに接続され、前記第２トランジスタの第１極が前記第１クロック信号を受信するために、第１クロック信号端に接続され、前記第２トランジスタの第２極が前記第３トランジスタの第１極に接続され、
   前記第３トランジスタのゲートが、前記第１クロック信号を受信するために、前記第１クロック信号端に接続され、前記第３トランジスタの第２極が前記第１ノードに接続される、請求項１又は２に記載のシフトレジスタユニット。
4. 前記ブランキングカップリング回路は、第１カップリングコンデンサを含み、
   前記第１カップリングコンデンサの第１極が、前記第１クロック信号を受信するために、前記第１クロック信号端に接続され、前記第１カップリングコンデンサの第２極が前記制御ノードに接続される、請求項３に記載のシフトレジスタユニット。
5. 表示入力回路は、第４トランジスタを含み、
   前記第４トランジスタのゲートが、前記表示入力信号を受信するために、表示入力信号端に接続され、前記第４トランジスタの第１極が、第２電圧を受け取るために、第２電圧端に接続され、前記第４トランジスタの第２極が前記第１ノードに接続される、請求項１〜４のいずれか一項に記載のシフトレジスタユニット。
6. 前記出力端は、シフト信号出力端及び画素走査信号出力端を含み、前記シフト信号出力端及び前記画素走査信号出力端から前記複合出力信号が出力され、前記出力回路は、第５トランジスタ及び第６トランジスタを含み、
   前記第５トランジスタのゲートが前記第１ノードに接続され、前記第５トランジスタの第１極が、前記第２クロック信号を前記複合出力信号として受信するために、第２クロック信号端に接続され、前記第５トランジスタの第２極が前記シフト信号出力端に接続され、
   前記第６トランジスタのゲートが前記第１ノードに接続され、前記第６トランジスタの第１極が、前記第２クロック信号を前記複合出力信号として受信するために、前記第２クロック信号端に接続され、前記第６トランジスタの第２極が前記画素走査信号出力端に接続される、請求項１〜５のいずれか一項に記載のシフトレジスタユニット。
7. 前記出力回路は、第２コンデンサをさらに含み、
   第２コンデンサの第１極が第１ノードに接続され、第２コンデンサの第２極が第５トランジスタの第２極に接続される、請求項６に記載のシフトレジスタユニット。
8. 第１制御回路及びノード制御回路をさらに含み、
   前記出力端は、シフト信号出力端及び画素走査信号出力端を含み、前記シフト信号出力端及び前記画素走査信号出力端が前記複合出力信号を出力し、
   前記第１制御回路は、前記第１ノードのレベルの制御により、第２ノードのレベルを制御するように構成され、
   前記ノード制御回路は、前記第２ノードのレベルの制御により、前記第１ノード、前記シフト信号出力端及び前記画素走査信号出力端をリセットするように構成される、請求項１〜５のいずれか一項に記載のシフトレジスタユニット。
9. 前記第１制御回路は、第７トランジスタ及び第９トランジスタを含み、
   前記第７トランジスタのゲートが第１極に接続され、かつ第３電圧端に接続されて第３電圧を受け取るように構成され、前記第７トランジスタの第２極が前記第２ノードに接続され、
   前記第９トランジスタのゲートが前記第１ノードに接続され、前記第９トランジスタの第１極が前記第２ノードに接続され、前記第９トランジスタの第２極が、第５電圧を受け取るために、第５電圧端に接続される、請求項８に記載のシフトレジスタユニット。
10. 前記第１制御回路は、第８トランジスタをさらに含み、
    前記第８トランジスタのゲートが第１極に接続され、かつ第４電圧を受け取るために、第４電圧端に接続されるように構成され、前記第８トランジスタの第２極が前記第２ノードと異なる第３ノードに接続される、請求項９に記載のシフトレジスタユニット。
11. 前記ノード制御回路は、第１０トランジスタ、第１１トランジスタ及び第１２トランジスタを含み、
    前記第１０トランジスタのゲートが前記第２ノードに接続され、前記第１０トランジスタの第１極が前記第１ノードに接続され、前記第１０トランジスタの第２極が、前記第５電圧を受け取るために、前記第５電圧端に接続され、
    前記第１１トランジスタのゲートが前記第２ノードに接続され、前記第１１トランジスタの第１極が前記シフト信号出力端に接続され、前記第１１トランジスタの第２極が、前記第５電圧を受け取るために、前記第５電圧端に接続され、
    前記第１２トランジスタのゲートが前記第２ノードに接続され、前記第１２トランジスタの第１極が前記画素走査信号出力端に接続され、前記第１２トランジスタの第２極が、第６電圧を受け取るために、第６電圧端に接続される、請求項８に記載のシフトレジスタユニット。
12. 第２制御回路及び第３制御回路をさらに含み、
    前記第２制御回路は、前記第１クロック信号に応答して前記第２ノードのレベルを制御するように構成され、
    前記第３制御回路は、前記表示入力信号に応答して前記第２ノードのレベルを制御するように構成される、請求項８に記載のシフトレジスタユニット。
13. 前記第２制御回路は、第１３トランジスタを含み、前記第３制御回路は、第１４トランジスタを含み、
    前記第１３トランジスタのゲートが、前記第１クロック信号を受信するために、第１クロック信号端に接続され、前記第１３トランジスタの第１極が前記第２ノードに接続され、前記第１３トランジスタの第２極が、第５電圧を受け取るために、第５電圧端に接続され、
    前記第１４トランジスタのゲートが、前記表示入力信号を受信するために、表示入力信号端に接続され、前記第１４トランジスタの第１極が前記第２ノードに接続され、前記第１４トランジスタの第２極が前記第５電圧を受け取るために、前記第５電圧端に接続される、請求項１２に記載のシフトレジスタユニット。
14. 前記第２制御回路は、第１３トランジスタ及び第１７トランジスタを含み、前記第３制御回路は、第１４トランジスタを含み、
    前記第１３トランジスタのゲートが、前記第１クロック信号を受信するために、第１クロック信号端に接続され、前記第１３トランジスタの第１極が前記第２ノードに接続され、前記第１３トランジスタの第２極が第１７トランジスタの第１極に接続され、
    前記第１７トランジスタのゲートが前記制御ノードに電気的に接続され、前記第１７トランジスタの第２極が第５電圧を受け取るために、第５電圧端に接続され、
    前記第１４トランジスタのゲートが前記表示入力信号を受信するために、表示入力信号端に接続され、前記第１４トランジスタの第１極が前記第２ノードに接続され、前記第１４トランジスタの第２極が前記第５電圧を受け取るために、前記第５電圧端に接続される、請求項１２に記載のシフトレジスタユニット。
15. 表示リセット回路及びグローバルリセット回路をさらに含み、
    前記表示リセット回路は、表示リセット信号に応答して前記第１ノードをリセットするように構成され、
    前記グローバルリセット回路は、グローバルリセット信号に応答して前記第１ノードをリセットするように構成される、請求項８に記載のシフトレジスタユニット。
16. 前記表示リセット回路は、第１５トランジスタを含み、前記グローバルリセット回路は、第１６トランジスタを含み、
    前記第１５トランジスタのゲートが前記表示リセット信号を受信するために、表示リセット信号端に接続され、前記第１５トランジスタの第１極が前記第１ノードに接続され、前記第１５トランジスタの第２極が第５電圧を受け取るために、第５電圧端に接続され、
    前記第１６トランジスタのゲートが、前記グローバルリセット信号を受信するために、グローバルリセット信号端に接続され、前記第１６トランジスタの第１極が前記第１ノードに接続され、前記第１６トランジスタの第２極が、前記第５電圧を受け取るために、前記第５電圧端に接続される、請求項１５に記載のシフトレジスタユニット。
17. カスケード接続される、複数の請求項１〜１６のいずれか一項に記載のシフトレジスタユニットを含む、ゲート駆動回路。
18. 第１サブクロック信号線、第２サブクロック信号線、第３サブクロック信号線及び第４サブクロック信号線をさらに含み、
    第４ｎ−３段のシフトレジスタユニットは、第２クロック信号を受信するために、前記第１サブクロック信号線に接続され、
    第４ｎ−２段のシフトレジスタユニットは、第２クロック信号を受信するために、前記第２サブクロック信号線に接続され、
    第４ｎ−１段のシフトレジスタユニットは、第２クロック信号を受信するために、前記第３サブクロック信号線に接続され、
    第４ｎ段のシフトレジスタユニットは、第２クロック信号を受信するために、前記第４サブクロック信号線に接続され、
    ｎがゼロよりも大きい整数である、請求項１７に記載のゲート駆動回路。
19. 第５サブクロック信号線及び第６サブクロック信号線をさらに含み、
    各段のシフトレジスタユニットは、補償選択制御信号を受信するために、前記第５サブクロック信号線に接続され、各段のシフトレジスタユニットは、グローバルリセット信号を受信するために、前記第６サブクロック信号線に接続される、請求項１８に記載のゲート駆動回路。
20. 請求項１７〜１９のいずれか一項に記載のゲート駆動回路を含む、表示装置。
21. 請求項１〜１６のいずれか一項に記載のシフトレジスタユニットの駆動方法であって、１フレーム用の表示期間及びブランキング期間を含み、
    前記表示期間において、前記ブランキング入力回路が前記補償選択制御信号に応答して前記制御ノードを充電し、前記制御ノードのレベルを維持するようにし、
    前記ブランキング期間において、前記ブランキング制御回路が前記制御ノードのレベル及び前記第１クロック信号の制御により、前記第１クロック信号を利用して、前記第１ノードを充電するようにし、前記ブランキングカップリング回路が前記第１クロック信号に応答して前記制御ノードのレベルに対してカップリング制御を行うようにする、駆動方法。

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