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WO2011027540A1 - 半導体素子およびその製造方法 - Google Patents

半導体素子およびその製造方法 Download PDF

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WO2011027540A1
WO2011027540A1 PCT/JP2010/005351 JP2010005351W WO2011027540A1 WO 2011027540 A1 WO2011027540 A1 WO 2011027540A1 JP 2010005351 W JP2010005351 W JP 2010005351W WO 2011027540 A1 WO2011027540 A1 WO 2011027540A1
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contact
silicon carbide
source
layer
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PCT/JP2010/005351
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French (fr)
Inventor
正雄 内田
Original Assignee
パナソニック株式会社
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Publication date
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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Definitions

  • the present invention relates to a semiconductor element and a manufacturing method thereof.
  • Silicon carbide epitaxial layer 102 includes a body region 103 having a conductivity type (p-type in this case) different from that of SiC substrate 101 and a portion of silicon carbide epitaxial layer 102 where body region 103 is not formed. And a drift region 102d.
  • the drift region 102 d includes a junction field effect transistor (JFET) region 102 j located between adjacent body regions 103.
  • Silicon carbide epitaxial layer 102 is, for example, an n ⁇ -type silicon carbide layer containing n-type impurities at a lower concentration than SiC substrate 101.
  • an n + type source region 104 containing an n-type impurity at a high concentration and a p + type contact region 1005 containing a p-type impurity at a higher concentration than the body region 103 are formed inside the body region 103.
  • Body region 103, source region 104, and contact region 1005 are a step of implanting impurities into silicon carbide epitaxial layer 102, and a high-temperature heat treatment (activation annealing) step of activating the impurities implanted into silicon carbide epitaxial layer 102. And formed by.
  • the source electrode 1009 can be formed, for example, by forming a conductive material (Ni) layer on the source region 104 and the contact region 1005 in the silicon carbide epitaxial layer 102 and then performing heat treatment at a high temperature.
  • a conductive material Ni
  • the contact resistance between the source electrode 1009 and the contact region 1005 is large or the resistance of the p-type body region 103 is large, a potential difference is generated in the body region 103, and the source region 104, the body region 103, and the drift region
  • the parasitic bipolar transistor consisting of 102d may be turned on. As a result, even though the MOSFET is in the OFF state, the current transiently flows through the parasitic bipolar transistor, so that the switching characteristics may be deteriorated (delayed).
  • the MOSFET usually has a structure in which a plurality of unit cells are arranged.
  • the MOSFET current (drift current) flows through the JFET region 102 j between the adjacent p-type body regions 103.
  • drift current flows through the JFET region 102 j between the adjacent p-type body regions 103.
  • the impurity concentration of the p-type body region 103 is increased, the depletion layer easily spreads to the drift region 102d at the pn junction between the p-type body region 103 and the drift region 102d.
  • the resistance of the JFET region 102j increases and the on-resistance of the MOSFET increases.
  • the lower surface of the source electrode is located inside the contact region as viewed from a direction perpendicular to the main surface of the substrate.
  • the body region is formed in a surface region of the silicon carbide layer so as to surround the source region, and includes a gate insulating film that covers a part of the silicon carbide layer, and the gate insulation.
  • the film further includes a gate electrode insulated from the silicon carbide layer by the film, an upper wiring electrode electrically connected to the source electrode, and a drain electrode provided on the back surface of the substrate.
  • the source electrode forming step includes: (a1) etching a part of the silicon carbide layer to expose a sidewall of the source region; and (a2) a sidewall of the exposed source region. Forming a metal layer so as to be in contact with the metal, and (a3) performing a heat treatment to diffuse the metal contained in the metal layer into the source region and the contact region, thereby reacting the metal with silicon carbide.
  • the method further includes, before the source electrode forming step, a step of forming a channel layer that is in contact with the source region and made of silicon carbide of the first conductivity type on the silicon carbide layer.
  • the metal layer is formed on the channel layer, and in the step (b2), the metal is diffused into the channel layer, the source region, and the contact region. The metal and silicon carbide are reacted.
  • the size of the unit cell can be reduced correspondingly, and the packing density of the unit cell can be increased.
  • each unit cell 100 has a substantially rectangular (or square) planar shape, and is two-dimensionally arranged in the x direction and the y direction perpendicular thereto.
  • Each unit cell 100 may have a striped planar shape extending in one direction (for example, the y direction) as shown in FIG. 2, for example.
  • the repeating units in the x direction and y direction of the unit cell are Px and Py, and in FIG. 2, the x direction and y direction of the unit cell.
  • Let Qx and Qy be the repeating units in. Px, Py, and Qx are 5 to 20 ⁇ m, preferably 8 to 15 ⁇ m.
  • Qy is larger than Px, Py, and Qx, and is 20 ⁇ m or more. In some cases, Qy has a length (for example, 5 mm) corresponding to one side of the chip size of the semiconductor element formed by aggregating unit cells.
  • Silicon carbide layer 102 has a first conductivity type (here, n type) source region 104 disposed in the surface region of silicon carbide layer 102 and a second conductivity type disposed at a position in contact with n + type source region 104. (Here, p-type) body region 103. A p + type contact region 105 electrically connected to the p type body region 103 is disposed in the p type body region 103. A region in which none of n + type source region 104, p type body region 103, and p + type contact region 105 is formed in silicon carbide layer 102 includes a first conductivity type (n type) drift region 102 d. Yes.
  • n type first conductivity type
  • n + -type source region 104 overlaps the p + -type contact region 105 located at a position deeper than the n + -type source region 104.
  • the contact area between the source electrode 109 and the p + -type contact region 105 can be made larger than the conventional one, the contact resistance between the source electrode 109 and the p + -type contact region 105 can be reduced.
  • the n + -type source region 104 is in contact with the side wall of the source electrode 109, the above effect can be obtained without significantly increasing the on-resistance. Furthermore, since the lower surface of the source electrode 109 is not in contact with the n + -type source region 104, the size of the unit cell can be reduced correspondingly, and the packing density of the unit cell can be increased.
  • the area ratio of the contact region 105 since the area of the p + -type contact region 105 can be made larger than the area of the source electrode 109, the area ratio of the contact region becomes 20% or more. According to the second embodiment to be described later, the area ratio of the contact region can be increased to the same extent as the ratio of the area of the n + -type source region 104 to the body region 103 (for example, 80%).
  • the width of the p + -type contact region 105 is preferably larger than the width of the source electrode 109. Thereby, substantially the entire lower surface of the source electrode 109 can be more easily brought into contact with the p + -type contact region 105.
  • the contour of p + -type contact region 105 is located inside the contour of n + -type source region 104 when viewed from above silicon carbide layer 102, as in an embodiment described later. In addition, it may coincide with the contour of the n + -type source region 104.
  • the impurity concentration of the p + -type contact region 105 is adjusted to be higher than the impurity concentration of the p-type body region 103.
  • a channel layer 106 made of n-type silicon carbide is formed on the silicon carbide layer 102 by epitaxial growth.
  • the average impurity concentration in the channel layer 106 is adjusted to be in the range of 1 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the channel layer 106 may be a single layer or may have a stacked structure.
  • a delta doped layer having a high concentration of impurities for example, a thickness of about 5 to 50 nm, an impurity concentration of 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3
  • an undoped layer for example, a thickness of 5 to It may be a so-called delta-doped stacked structure that is alternately stacked with an impurity concentration of about 200 nm and a low concentration of an impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 or less.
  • a gate insulating film 107 is formed.
  • the gate insulating film 107 can be formed, for example, by thermally oxidizing the surface of the channel layer 106 made of silicon carbide at a temperature of 1000 to 1200 ° C. Alternatively, a single-layer or multilayer insulating film may be deposited on the channel layer 106. The thickness of the gate insulating film 107 is adjusted within a range of 20 nm to 200 nm.
  • an interlayer insulating film 111 covering the patterned gate electrode 108 is deposited.
  • the interlayer insulating film is made of, for example, SiO 2 and has a film thickness of about 1 ⁇ m.
  • the metal layer 109 ′ deposited on the opening 111 c of the interlayer insulating film 111 is subjected to a heat treatment of about 800 to 1000 ° C., for example.
  • a portion of the metal layer 109 ′ in contact with the silicon carbide (the source region 104 and the channel layer 106) selectively reacts to form a source composed of metal silicide (here, Ni silicide).
  • An electrode 109 is formed. Therefore, the source electrode 109 includes carbon (C) contained in the source region 104 and an impurity element imparting n-type in addition to the metal silicide.
  • n + -type source region 104 located in the opening 111 c is silicided in the thickness direction to become the source electrode 109. Therefore, as shown in the drawing, the n + -type source region 104 is in contact with only the side wall of the source electrode 109.
  • the p + -type contact region 105 is in contact with at least the lower surface of the source electrode 109.
  • the entire lower surface of the source electrode 109 may not be in contact with the p + -type contact region 105.
  • a part of the lower surface of the source electrode 109 may be in contact with the body region 103.
  • the present invention can be widely applied to semiconductor elements using silicon carbide and devices provided with them.
  • it can be suitably used for a storage channel type or an inversion channel type MISFET.

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Abstract

　半導体素子１００は、炭化珪素層１０２と、炭化珪素層内に配置された第１導電型のソース領域１０４と、炭化珪素層内にソース領域１０４と接する位置に配置された第２導電型のボディ領域１０３と、ボディ領域内に形成された第２導電型のコンタクト領域１０５と、炭化珪素層内に配置された第１導電型のドリフト領域１０２ｄと、ソース領域１０４およびコンタクト領域１０５に対してオーミック接触しているソース電極１０９とを備え、ソース電極１０９の側壁はソース領域１０４と接し、ソース電極１０９の下面は、コンタクト領域１０５と接し且つソース領域１０４と接しておらず、基板１０１の主面に垂直な方向から見て、ソース領域１０４の少なくとも一部はコンタクト領域１０５と重なっている。

Description

半導体素子およびその製造方法
　本発明は、半導体素子およびその製造方法に関する。
　炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップの大きな高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子、高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。ＳｉＣを用いたパワー素子は、Ｓｉパワー素子よりも電力損失を大幅に低減できるなどの利点がある。
　ＳｉＣを用いたパワー素子のうち代表的なスイッチング素子は金属―絶縁体―半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）や金属―半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＥＳＦＥＴ）である。このようなスイッチング素子では、ゲート電極に印加する電圧によって、数Ａ（アンペア）以上のドレイン電流が流れるオン状態と、ドレイン電流がゼロとなるオフ状態とをスイッチングすることができる。また、ＳｉＣを用いれば、オフ状態のとき、数百Ｖ以上の高耐圧を実現できる。
　ＳｉＣを用いたスイッチング素子の構造は、例えば特許文献１に提案されている。以下、図面を参照しながら、従来の縦型金属―酸化物―半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）の構造を説明する。
　図１５は、ＳｉＣを用いた従来の縦型ＭＯＳＦＥＴにおけるユニットセルを例えば２個並列にした断面模式図である。なお、縦型ＭＯＳＦＥＴは、典型的には複数のユニットセル１０００を備えている。
　縦型ＭＯＳＦＥＴのユニットセル１０００は、低抵抗のｎ型ＳｉＣ基板１０１の主面上に形成された炭化珪素エピタキシャル層（半導体層またはドリフト層）１０２と、炭化珪素エピタキシャル層１０２の上に形成されたチャネル層１０６と、チャネル層１０６の上にゲート絶縁膜１０７を介して設けられたゲート電極１０８と、炭化珪素エピタキシャル層１０２の表面に接するソース電極１００９と、ＳｉＣ基板１０１の裏面上に設けられたドレイン電極１１０とを備えている。
　炭化珪素エピタキシャル層１０２は、ＳｉＣ基板１０１の導電型と異なる導電型（ここではｐ型）を有するボディ領域１０３と、炭化珪素エピタキシャル層１０２のうちボディ領域１０３が形成されていない部分から構成されるドリフト領域１０２ｄとを有している。ドリフト領域１０２ｄは、隣接するボディ領域１０３の間に位置する接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＪＦＥＴ）領域１０２ｊを含んでいる。炭化珪素エピタキシャル層１０２は、例えば、ＳｉＣ基板１０１よりも低濃度でｎ型不純物を含むｎ-型の炭化珪素層である。ボディ領域１０３の内部には、高濃度でｎ型不純物を含むｎ+型ソース領域１０４、および、ボディ領域１０３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１００５が形成されている。ボディ領域１０３、ソース領域１０４およびコンタクト領域１００５は、炭化珪素エピタキシャル層１０２に対して不純物を注入する工程と、炭化珪素エピタキシャル層１０２に注入された不純物を活性化させる高温熱処理（活性化アニール）工程とによって形成される。
　ソース領域１０４とドリフト領域１０２ｄとは、チャネル層１０６を介して接続されている。チャネル層１０６は、例えば、エピタキシャル成長によって炭化珪素エピタキシャル層１０２の上に形成された４Ｈ－ＳｉＣ層である。また、コンタクト領域１００５およびソース領域１０４は、それぞれ、ソース電極１００９とオーミック接触を形成している。従って、ボディ領域１０３は、コンタクト領域１００５を介してソース電極１００９と電気的に接続される。
　ソース電極１００９は、炭化珪素エピタキシャル層１０２におけるソース領域１０４およびコンタクト領域１００５の上に例えば導電材料（Ｎｉ）層を形成した後、高温で熱処理することによって形成できる。
　ゲート絶縁膜１０７は、例えばチャネル層１０６の表面を熱酸化することによって形成された熱酸化膜（ＳｉＯ2膜）である。ゲート電極１０８は、例えば導電性のポリシリコンを用いて形成されている。
　ゲート電極１０８は、層間絶縁膜１１１によって覆われている。層間絶縁膜１１１には開口部１１１ｃが形成されており、各ユニットセルにおけるソース電極１００９は、この開口部１１１ｃを介して、上部配線電極（例えばＡｌ電極）１１２に並列に接続されている。ドレイン電極１１０には、さらに裏面配線電極１１３が形成されている場合もある。
　図１５に示す構成のユニットセル１０００を備えたＭＯＳＦＥＴでは、ゲート電極１０８に印加する電圧により、ゲート絶縁膜１０７を介してゲート電極１０８の下にあるチャネル層１０６に電流を流すことができる。そのため、ドレイン電極１１０からの電流（ドレイン電流）は、ＳｉＣ基板１０１、ドリフト領域１０２ｄ、ＪＦＥＴ領域１０２ｊ、チャネル層１０６およびソース領域１０４を介してソース電極１００９へ流れる（オン状態）。
特開２００９－１６５３０号公報 特開２０００－２１６３８０号公報
　図１５に示すようなＭＯＳＦＥＴは、インバータやコンバータなどの電気回路に組み込まれることが多いが、このようなコイル等が組み込まれた電気回路には、スイッチングの際に誘導電流が生じる。そのため、ＭＯＳＦＥＴがオン状態からオフ状態へスイッチングする際に、上記の誘導電流が上部配線電極１１２とドレイン電極１１０との間に瞬間的に流れてボディ領域１０３およびドリフト領域１０２ｄからなるｐｎ接合の近傍に電荷が蓄積する。このとき、ソース電極１００９とコンタクト領域１００５との接触抵抗が大きかったり、ｐ型ボディ領域１０３の抵抗が大きかったりすると、ボディ領域１０３内で電位差を生じ、ソース領域１０４、ボディ領域１０３、およびドリフト領域１０２ｄからなる寄生バイポーラトランジスタがＯＮとなる場合がある。この結果、ＭＯＳＦＥＴはＯＦＦ状態であるにもかかわらず、寄生バイポーラトランジスタに電流が過渡的に流れるために、スイッチング特性が劣化（遅延）するおそれがある。
　図１６を参照しながら、上記の問題を詳しく説明する。
　図１６（ａ）は、図１５に示すユニットセル１０００の単純化した等価回路を説明するための図である。ＢＴ１は、ソース領域１０４、ボディ領域１０３、およびドリフト領域１０２ｄからなる寄生バイポーラトランジスタである。ＢＤ１は、ｐ型ボディ領域１０３およびドリフト領域１０２ｄからなるｐｎ接合ダイオードである。ここでは、ｐｎ接合の逆方向を指し示すように、コンデンサー略号を与えている。Ｒ１は、ｐ+型コンタクト領域１００５およびｐ型ボディ領域１０３の縦方向（基板面に垂直な方向）の抵抗であり、Ｒ２は、横方向（基板面に平行な方向）の抵抗である。また、ＭＴ１は、ユニットセル１０００のチャネル部における実際のトランジスタである。なお、説明の簡単化のため、ドリフト抵抗などのその他の成分を省略する。
　図１６（ｂ）は、図１６（ａ）に示す等価回路を分かりやすく書き直したものである。トランジスタＭＴ１がオン状態からオフ状態へスイッチングする際、過渡電流がダイオード（この場合はコンデンサーに相当）ＢＤ１を充電する。このとき、抵抗Ｒ１およびＲ２にも瞬間的に電流が流れ、点Ｐ１（抵抗Ｒ１、Ｒ２、ダイオードＢＤ１および寄生バイポーラトランジスタＢＴ１を互いに接続する点）には、ソースＳに対してプラスの電位が生じる。抵抗Ｒ１およびＲ２が高いと、寄生バイポーラトランジスタＢＴ１がオン状態となり、寄生バイポーラトランジスタＢＴ１に電流が瞬間的に流れる。その結果、誘導電流の一部がチャネル層１０６の付近に瞬間的に流れてしまう。このため、スイッチとして機能すべきトランジスタＭＴ１を瞬時にＯＦＦにすることができず、スイッチング特性が劣化（遅延）するおそれがある。
　特に、炭化珪素で構成されたｐ型ボディ領域１０３では、Ｓｉで構成された場合よりも、横方向の抵抗Ｒ２が高くなるので、寄生バイポーラトランジスタＢＴ１がオン状態となりやすい。炭化珪素はＳｉに比べてバンドギャップエネルギーが大きく、アクセプターとして機能するボロンやアルミニウム等の不純物準位（アクセプタ準位）が深いためにキャリアを生成しにくい。このため、ＭＯＳＦＥＴ動作温度領域においては、ｐ型ボディ領域１０３では、ドーパント濃度に比べてキャリア濃度がかなり小さくなり、シート抵抗が高くなるからである。
　これに対し、ｐ型ボディ領域１０３全体の不純物濃度を大きくすることによって、ｐ型ボディ領域のシート抵抗を低減できる。しかしながら、ｐ型ボディ領域１０３の不純物濃度を大きくすると、以下の不具合を生じる。
　ＭＯＳＦＥＴは、通常、複数のユニットセルが配列された構造を有している。ＭＯＳＦＥＴの電流（ドリフト電流）は、隣接するｐ型ボディ領域１０３の間のＪＦＥＴ領域１０２ｊを流れる。ここで、ｐ型ボディ領域１０３の不純物濃度を大きくすると、ｐ型ボディ領域１０３とドリフト領域１０２ｄとの間のｐｎ接合において、空乏層がドリフト領域１０２ｄに拡がりやすくなる。その結果、ＪＦＥＴ領域１０２ｊの抵抗が大きくなって、ＭＯＳＦＥＴのオン抵抗が増大する。
　このように、従来のＭＯＳＦＥＴでは、オン抵抗を増大させることなく、寄生バイポーラトランジスタＢＴ１に起因する素子特性の低下を抑制することは困難であった。
　本発明は、上記事情に鑑みてなされたものであり、その目的は、炭化珪素を用いた半導体素子において、オン抵抗を増大させることなく、寄生バイポーラトランジスタの瞬間的なオン動作に起因するスイッチング速度の遅延を抑制することにある。
　本発明の半導体素子は、基板と、基板上に配置された炭化珪素層と、前記炭化珪素層内に配置された第１導電型のソース領域と、前記炭化珪素層内において、前記ソース領域と接する位置に配置された第２導電型のボディ領域と、前記ボディ領域内に配置され、前記ボディ領域と電気的に接続された第２導電型のコンタクト領域と、前記炭化珪素層において、前記ソース領域、前記ボディ領域および前記コンタクト領域以外の領域に配置された第１導電型のドリフト領域と、前記ソース領域および前記コンタクト領域に対してオーミック接触しているソース電極とを備え、前記ソース電極の側壁は前記ソース領域と接し、前記ソース電極の下面は、前記コンタクト領域と接し、かつ、前記ソース領域と接しておらず、前記基板の主面に垂直な方向から見て、前記ソース領域の少なくとも一部は前記コンタクト領域と重なっている。
　ある好ましい実施形態において、前記ソース電極は、金属シリサイド層により構成されている。
　ある好ましい実施形態において、前記基板の主面に垂直な方向から見て、前記ソース電極の下面は、前記コンタクト領域の内部に位置している。
　ある好ましい実施形態において、前記ソース電極の下面の略全体は前記コンタクト領域と接している。
　ある好ましい実施形態において、前記ソース電極の厚さは前記ソース領域の厚さよりも大きい。
　ある好ましい実施形態において、前記炭化珪素層において、前記コンタクト領域の少なくとも一部は、前記ソース領域の下端よりも深い位置に配置されている。
　ある好ましい実施形態において、前記基板の主面に垂直な方向から見て、前記コンタクト領域の輪郭は、前記ソース領域の輪郭と略整合している。
　ある好ましい実施形態において、前記ボディ領域は、前記炭化珪素層の表面領域に、前記ソース領域を包囲するように形成されており、前記炭化珪素層の一部を覆うゲート絶縁膜と、前記ゲート絶縁膜によって、前記炭化珪素層と絶縁されたゲート電極と、前記ソース電極と電気的に接続された上部配線電極と、前記基板の裏面に設けられたドレイン電極とをさらに備える。
　ある好ましい実施形態において、前記ボディ領域は、前記ソース領域の下方において、前記ソース領域と接して配置され、前記ソース領域および前記ボディ領域を貫通し、前記ドリフト領域に達するトレンチとをさらに有し、前記トレンチ内において、前記ボディ領域の側面を覆うように配置されたゲート絶縁膜と、前記ゲート絶縁膜によって前記炭化珪素層と絶縁されたゲート電極と、前記ソース電極と電気的に接続された上部配線電極と、前記基板の裏面に設けられたドレイン電極とをさらに備える。
　ある好ましい実施形態において、前記ゲート絶縁膜と前記炭化珪素層との間に配置された、第１導電型のチャネル層をさらに備え、前記チャネル層は前記ソース領域と接している。
　ある好ましい実施形態において、前記ソース領域は、第１導電型を付与する不純物元素を含んでおり、前記ソース電極は、炭素と、前記不純物元素と同一の元素とを含んでいる。
　ある好ましい実施形態において、前記基板の主面に平行であって、かつ前記コンタクト領域および前記ボディ領域を含む断面において、前記ボディ領域に対する前記コンタクト領域の面積の割合は２０％以上８０％以下である。
　本発明の半導体素子の製造方法は、第１導電型のソース領域と、前記ソース領域と接する第２導電型のボディ領域と、前記ボディ領域内に配置され、前記ボディ領域と電気的に接続された第２導電型のコンタクト領域と、前記炭化珪素層のうち前記ボディ領域、前記ソース領域および前記コンタクト領域以外の領域に配置された第１導電型のドリフト領域とを含む炭化珪素層を形成する炭化珪素層形成工程と、前記ソース領域および前記コンタクト領域にオーミック接触するソース電極を形成する工程であって、前記ソース電極の側壁は前記ソース領域と接し、前記ソース電極の下面は、前記コンタクト領域と接し、かつ、前記ソース領域と接していない、ソース電極形成工程とを包含し、前記ソース電極を形成した後、前記基板の主面に垂直な方向から見て、前記ソース領域の少なくとも一部は前記コンタクト領域と重なっている。
　ある好ましい実施形態において、前記ソース電極形成工程は、（ａ１）前記炭化珪素層の一部をエッチングして、前記ソース領域の側壁を暴露する工程と、（ａ２）前記暴露されたソース領域の側壁と接するように、金属層を形成する工程と、（ａ３）熱処理を行って、前記金属層に含まれる金属を前記ソース領域および前記コンタクト領域に拡散させて、前記金属と炭化珪素とを反応させることにより、金属シリサイドにより構成されるソース電極を形成する工程とを包含する。
　ある好ましい実施形態において、前記ソース電極形成工程は、（ｂ１）前記ソース領域の一部の上に金属層を形成する工程と、（ｂ２）熱処理を行って、前記金属層に含まれる金属を前記ソース領域および前記コンタクト領域に拡散させて、前記金属と炭化珪素とを反応させることにより、金属シリサイドにより構成されるソース電極を形成する工程とを包含する。
　ある好ましい実施形態において、前記ソース電極形成工程の前に、前記炭化珪素層上に、前記ソース領域に接し、かつ、第１導電型の炭化珪素により構成されるチャネル層を形成する工程をさらに含み、前記工程（ｂ１）は、前記チャネル層上に前記金属層を形成する工程であって、前記工程（ｂ２）において、前記金属を、前記チャネル層、前記ソース領域および前記コンタクト領域に拡散させて、前記金属と炭化珪素とを反応させる。
　ある好ましい実施形態において、前記炭化珪素層形成工程は、表面に第１導電型炭化珪素層が形成された基板を用意する工程と、第１の注入マスクを用いて、前記第１導電型炭化珪素層に第２導電型の不純物を注入することにより、前記ボディ領域を形成する工程と、第２の注入マスクを用いて、前記第１導電型炭化珪素層に第１導電型の不純物を注入することにより、前記ソース領域を形成する工程と、第３の注入マスクを用いて、前記ボディ領域に第２導電型の不純物を注入することにより、前記コンタクト領域を形成する工程とを含む。
　ある好ましい実施形態において、前記第３の注入マスクは前記第２の注入マスクと同一である。
　本発明によると、ソース領域とソース電極との接触抵抗を大幅に増大させることなく、ソース電極とｐ+型コンタクト領域との接触面積を従来よりも大きくできるので、ソース電極とｐ+型コンタクト領域との接触抵抗を低減できる。このため、オン抵抗を増大させることなく、寄生バイポーラトランジスタの瞬間的なオン動作によるスイッチング速度の遅延を抑制できる。
　また、本発明では、ソース電極の下面はｎ+型ソース領域と接していないので、その分だけユニットセルのサイズを低減でき、ユニットセルの充填密度を高めることができる。
　さらに、本発明によると、製造プロセスを複雑にすることなく、上記のような半導体素子を製造することが可能となる。
（ａ）～（ｃ）は、本発明による第１の実施形態の半導体素子を説明する模式図であり、（ａ）は、半導体素子のユニットセルの模式的な断面図であり、（ｂ）は、ユニットセルの炭化珪素層表面を示す模式的な平面図であり、（ｃ）は、半導体素子における複数のユニットセルの配列状態を説明するための平面図である。 第１の実施形態における他の半導体素子のユニットセルの配列状態を説明するための平面図である。 （ａ）～（ｈ）は、本発明による第１の実施形態の半導体素子の製造方法を説明するための工程断面図である。 （ａ）～（ｅ）は、本発明による第１の実施形態の半導体素子の製造方法を説明するための工程断面図である。 図３（ｄ）に示す半導体素子のＡ－Ａ’線に沿った断面における不純物注入層の深さ方向の濃度プロファイルを示す図である。 図３（ｄ）に示す半導体素子のＢ－Ｂ’線に沿った断面における不純物注入層の深さ方向の濃度プロファイルを示す図である。 図３（ｄ）に示す半導体素子のＣ－Ｃ’線に沿った断面における不純物注入層の深さ方向の濃度プロファイルを示す図である。 （ａ）～（ｃ）は、本発明による第２の実施形態の半導体素子を説明する模式図であり、（ａ）は、半導体素子のユニットセルの模式的な断面図であり、（ｂ）は、ユニットセルの炭化珪素層表面を示す模式的な平面図であり、（ｃ）は、半導体素子における複数のユニットセルの配列状態を説明するための平面図である。 （ａ）～（ｇ）は、本発明による第２の実施形態の半導体素子の製造方法を説明するための工程断面図である。 （ａ）～（ｅ）は、本発明による第２の実施形態の半導体素子の製造方法を説明するための工程断面図である。 本発明の実施形態の他の半導体素子の模式的な断面図である。 本発明の実施形態のさらに他の半導体素子の模式的な断面図である。 本発明の実施形態のさらに他の半導体素子の模式的な断面図である。 本発明の実施形態のさらに他の半導体素子の模式的な断面図である。 ＳｉＣを用いた従来の縦型ＭＯＳＦＥＴにおけるユニットセルを説明するための模式的な断面図である。 （ａ）は、図１５に示すユニットセルの断面図およびその等価回路を説明するための図であり、（ｂ）は、ユニットセルの等価回路を示す図である。
（第１の実施形態）
　以下、図面を参照しながら、本発明による半導体素子の第１の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＩＳＦＥＴである。
　本実施形態の半導体素子は、炭化珪素層と、炭化珪素層に電気的に接続されたソース電極およびドレイン電極と、半導体素子をオン状態とオフ状態との間でスイッチングするために用いられるゲート電極とを備えたユニットセルから構成されており、典型的には複数のユニットセルが配列された構造を有している。
　図１（ａ）は、本実施形態におけるユニットセルの断面模式図であり、隣接する２個のユニットセルを示している。図１（ｂ）は、ユニットセルの炭化珪素層表面を示す模式的な平面図である。図１（ｃ）は、複数のユニットセルの配列状態を説明するための平面図である。
　図１に示す例では、ユニットセル１００は、それぞれ、略長方形（または正方形）の平面形状を有しており、ｘ方向およびそれに垂直なｙ方向に二次元的に配置されている。なお、各ユニットセル１００は、例えば図２に示すように一方向（例えばｙ方向）に延びるストライプ状の平面形状を有していてもよい。図１（ｂ）において、ユニットセルのｘ方向およびｙ方向における繰り返し単位（ユニットセルのｘ、ｙ方向に沿った長さ）をＰｘ、Ｐｙとし、図２において、ユニットセルのｘ方向およびｙ方向における繰り返し単位をＱｘ、Ｑｙとする。Ｐｘ、Ｐｙ、Ｑｘは５～２０μｍ、好適には８～１５μｍである。Ｑｙは、Ｐｘ、Ｐｙ、Ｑｘよりも大きく、２０μｍ以上である。Ｑｙは、最大で、ユニットセルが集合して形成される半導体素子のチップサイズの一辺に相当する長さ（例えば５ｍｍ）になる場合もある。
　ユニットセル１００は、基板１０１、基板１０１の表面に形成された炭化珪素層１０２、炭化珪素層１０２と電気的に接続されたソース電極１０９、炭化珪素層１０２の少なくとも一部を覆うゲート電極１０８、および、基板１０１の裏面に電気的に接続されたドレイン電極１１０を備える。炭化珪素層１０２とゲート電極１０８との間には、チャネル層１０６およびゲート絶縁膜１０７がこの順で形成されている。
　基板１０１は炭化珪素により構成されるｎ型半導体基板であり、例えば４Ｈ－ＳｉＣにより構成され、（０００１）Ｓｉ面より数度（オフ角）傾けてステップ密度を増大させた表面を有するオフカット基板である。
　炭化珪素層１０２は、炭化珪素層１０２の表面領域に配置された第１導電型（ここではｎ型）のソース領域１０４と、ｎ+型ソース領域１０４と接する位置に配置された第２導電型（ここではｐ型）のボディ領域１０３とを有している。ｐ型ボディ領域１０３内には、ｐ型ボディ領域１０３と電気的に接続されたｐ+型のコンタクト領域１０５が配置されている。炭化珪素層１０２のうちｎ+型ソース領域１０４、ｐ型ボディ領域１０３およびｐ+型コンタクト領域１０５のいずれも形成されていない領域は、第１導電型（ｎ型）のドリフト領域１０２ｄを含んでいる。
　本実施形態では、炭化珪素層１０２は、例えば、基板１０１の上に形成された炭化珪素エピタキシャル層である。ｐ型ボディ領域１０３は、炭化珪素層１０２内に、ユニットセル毎に離間して形成されている。ｎ型のドリフト領域１０２ｄは、炭化珪素層１０２のうちｐ型ボディ領域１０３が形成されていない部分から構成されている。ドリフト領域１０２ｄは、隣接するユニットセルのボディ領域１０３の間に位置するＪＦＥＴ領域１０２ｊを含んでいる。ドリフト領域１０２ｄは、例えば、基板１０１よりも低濃度でｎ型不純物を含むｎ-型の炭化珪素層である。ｐ型ボディ領域１０３の内部には、高濃度でｎ型不純物を含むｎ+型ソース領域１０４と、ｐ型ボディ領域１０３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１０５とが形成されている。図１に例示するユニットセル１００では、ｐ型ボディ領域１０３は、炭化珪素層１０２の表面において、ｎ+型ソース領域１０４を包囲するように形成されている。また、ｐ+型コンタクト領域１０５は、ｎ+型ソース領域１０４よりも深い位置に形成されている。すなわち、ｐ+型コンタクト領域１０５の少なくとも一部がｎ+型ソース領域１０４の下端（最下部）よりも深い位置に形成されている。
　ソース電極１０９は、ｎ+型ソース領域１０４およびｐ+型コンタクト領域１０５に対してオーミック接触している。ソース電極１０９は、例えば金属シリサイド層により構成されている。本実施形態では、ソース電極１０９の側壁はｎ+型ソース領域１０４と接している。また、ソース電極１０９の下面（下端）は、ｐ+型コンタクト領域１０５と接しているが、ｎ+型ソース領域１０４とは接していない。また、基板１０１の主面に垂直な方向から見て、ｎ+型ソース領域１０４の少なくとも一部は、ｎ+型ソース領域１０４よりも深い位置にあるｐ+型コンタクト領域１０５と重なっている。
　チャネル層１０６は、例えば４Ｈ－ＳｉＣにより構成されるｎ型のエピタキシャル層であり、隣接するｐ型ボディ領域１０３を接続し、かつ、ｎ+型ソース領域１０４に接するように設けられている。
　各ユニットセルにおけるソース電極１０９は、上部配線電極１１２によって並列接続されている。また、上部配線電極１１２とゲート電極１０８とは層間絶縁膜１１１によって電気的に分離されている。また、基板１０１の裏面に形成されたドレイン電極１１０は、基板１０１とオーミック接触している。ドレイン電極１１０上には、裏面配線電極１１３が設けられている。
　各ユニットセル１００は、図１（ｃ）や図２に示すように２次元的に配列され、必要に応じて配線パッドや周端構造が付加されて、縦型ＭＩＳＦＥＴを構成する。
　本実施形態によると、ソース電極１０９とｐ+型コンタクト領域１０５との接触面積を従来よりも大きくできるので、ソース電極１０９とｐ+型コンタクト領域１０５との接触抵抗を低減できる。
　また、ｎ+型ソース領域１０４は、ソース電極１０９の側壁と接しているので、オン抵抗を大幅に増大させることなく、上記効果を得ることができる。さらに、ソース電極１０９の下面はｎ+型ソース領域１０４と接していないので、その分だけユニットセルのサイズを低減でき、ユニットセルの充填密度を高めることができる。
　図１５に示す従来の構造では、ソース電極１００９の下面は、ｐ+型コンタクト領域１００５のみでなくｎ+型ソース領域１０４とも接する必要があったが、図１に示す本実施形態の半導体素子では、ソース電極１０９の下面はｎ+型ソース領域１０４と接しない。このため、ｐ+型コンタクト領域１０５を従来（図１５）よりも大きく形成することが可能になる。例えば、図１に示すＩ－Ｉ’線に沿った断面、すなわち、ＳｉＣ基板１０１の主面に平行であり、かつ、ｐ+型コンタクト領域１０５およびｐ+型コンタクト領域１０５に接するｐ型ボディ領域１０３を含む断面において、ｐ型ボディ領域１０３に対するｐ+型コンタクト領域１０５の面積の割合（以下、「コンタクト領域の面積率」と略する。）を２０％以上に増加させることができる。具体例を挙げると、ボディ領域１０３の１辺を６．６μｍ、ソース電極１０９の１辺を３μｍとすると、従来のｐ+型コンタクト領域の面積はソース電極１０９の面積（導電面）の例えば１／２であり、コンタクト領域の面積率は１０％程度であった。これに対し、本実施形態によると、ｐ+型コンタクト領域１０５の面積をソース電極１０９の面積以上にできるので、コンタクト領域の面積率は２０％以上となる。なお、後述する第２の実施形態によると、コンタクト領域の面積率を、ボディ領域１０３に対するｎ+型ソース領域１０４の面積の割合（例えば８０％）と同程度まで高めることができる。
　このように、コンタクト領域の面積率を従来よりも増加させることができるので、図１６に示す抵抗Ｒ２を従来よりも低減できる。また、本実施形態では、ｐ+型コンタクト領域１０５は、ｎ+型ソース領域１０４の下方に、基板１０１の主面に垂直な方向から見てｎ+型ソース領域１０４と重なるように配置されている。このため、ボディ領域１０３の横方向の抵抗Ｒ２をさらに小さく抑えることができる。この結果、寄生バイポーラトランジスタがＯＮになることを抑制できるので、スイッチング速度の遅延を抑制できる。
　各ユニットセル１００では、ソース電極１０９の下面（下端）の少なくとも一部がｐ+型コンタクト領域１０５と接していればよいが、図示するように、ソース電極１０９の下面の略全体がｐ+型コンタクト領域１０５と接していることが好ましい。これにより、ソース電極１０９とｐ+型コンタクト領域１０５との接触面積をより効果的に増大させることができる。この結果、接触抵抗をより小さく抑えることができるので、スイッチング特性をより効果的に高めることができる。
　図示する例では、炭化珪素層１０２の上方（基板１０１の主面に垂直な方向）から見て、ソース電極１０９の下面はｐ+型コンタクト領域１０５の内部に位置している。このため、ソース電極１０９の下面の略全体をｐ+型コンタクト領域１０５に接触させることが可能になる。
　基板１０１の主面に垂直な任意の断面において、ｐ+型コンタクト領域１０５の幅が、ソース電極１０９の幅よりも大きいことが好ましい。これにより、ソース電極１０９の下面の略全体をより容易にｐ+型コンタクト領域１０５に接触させることができる。
　ユニットセル１００では、基板１０１の主面に垂直な断面において、ｐ+型コンタクト領域１０５の幅は、ｎ+型ソース領域１０４の幅よりも小さいが、ｎ+型ソース領域１０４の幅と同じでもよい。ただし、ｐ+型コンタクト領域１０５はボディ領域１０３の内部に配置される（すなわち、基板１０１の上方から見て、ｐ+型コンタクト領域１０５はボディ領域１０３に包囲される）ように、基板１０１の主面に垂直な任意の断面において、ｐ+型コンタクト領域１０５の幅は、ボディ領域１０３の幅よりも小さくなるように設定される。
　また、ユニットセル１００では、炭化珪素層１０２の上方から見て、ｐ+型コンタクト領域１０５の輪郭は、ｎ+型ソース領域１０４の輪郭の内部に位置しているが、後述する実施形態のように、ｎ+型ソース領域１０４の輪郭と一致していてもよい。
　コンタクト領域は、コンタクト領域の断面のうち基板の表面と平行な断面の断面積が、ソース電極の断面のうち基板の表面と平行な断面の断面積の最大値よりも大きくなるような断面を有することが好ましい。本実施形態では、ｐ+コンタクト領域１０５の断面のうち基板１０１の表面と平行な断面の断面積は、ソース電極１０９の断面のうち基板１０１の表面と平行な断面の断面積よりも大きい。これにより、後で説明するプロセスにおいて、マスク合わせにズレが生じた場合であっても、ソース電極１０９の下面全体をｐ+型コンタクト領域１０５により確実に接触させることができるので、これらの間の接触抵抗をより効果的に低減できる。
　本実施形態におけるソース電極１０９の下面とｐ+型コンタクト領域１０５とが接する接触面はＳｉＣ基板１０１の主面と略平行であってもよい。この場合、上記接触面を含む断面において、ｐ+型コンタクト領域１０５の面積はソース電極１０９の面積よりも大きいことが好ましい。
　ソース領域１０４と側壁で接し、かつ、ｐ+型コンタクト領域１０５と下面で接するためには、ソース電極１０９はｎ+型ソース領域１０４を貫通してｐ+型コンタクト領域１０５と接触していることが好ましい。このような構成をより確実に得るためには、ソース電極１０９は、ｎ+型ソース領域１０４よりも厚いことが好ましい。
　図１に示す半導体素子は、例えば以下に説明するような方法で作製できる。
　まず、図３（ａ）に示すように、炭化珪素により構成される基板１０１の上に、炭化珪素層１０２を形成する。基板１０１としては、例えば、主面が（０００１）から［１１－２０］（１１２バー０）方向に８度のオフ角度がついた直径３インチの４Ｈ－ＳｉＣ基板を用いる。この基板１０１の導電型はｎ型で、キャリア濃度は例えば約７×１０18ｃｍ-3である。
　炭化珪素層１０２の形成は、加熱炉を用いてＣＶＤ法で行うことができる。ここでは、基板１０１の主面上にｎ型の不純物がドープされた炭化珪素層をエピタキシャル成長させる。炭化珪素層１０２の厚さは、半導体素子に要求される仕様によって異なるが、例えば５～１００μｍの範囲内で調整される。また、炭化珪素層１０２の不純物濃度は、１×１０14～１×１０17ｃｍ-3の範囲内で適宜調整される。なお、基板１０１と炭化珪素層１０２との間に、ｎ型炭化珪素により構成されるバッファー層を有していてもよい。バッファー層の厚さは例えば１μｍ、不純物濃度は例えば１×１０18ｃｍ-3である。
　次に、図３（ｂ）に示すように、炭化珪素層１０２の選択された領域に第１の不純物イオン注入層（厚さ：例えば０．５μｍ～２μｍ）１０３’を形成する。
　具体的には、まず炭化珪素層１０２の表面に例えばシリコン酸化膜（ＳｉＯ2）により構成されるマスク層２０１を形成する。マスク層２０１は、炭化珪素層１０２のうち、第１の不純物イオン注入層１０３’となる領域を規定する開口部を有している。マスク層２０１の形状は、フォトリソグラフィーおよびエッチングによって任意に形成され得る。ここでは、第１の不純物イオン注入層１０３’の表面形状が正方形（一辺の長さ：例えば６．６μｍ）となるように、マスク層２０１における開口部の形状を設計する。マスク層２０１の厚さは、その材料や注入条件によって決定されるが、注入飛程よりも充分に大きく設定することが好ましい。次いで、マスク層２０１の上方から、炭化珪素層１０２にｐ型の不純物イオン（例えばＡｌイオン）を注入する。イオン注入の際の基板温度は、例えば室温～１０００℃の範囲内で調整されてもよいし、さらに高温であってもよい。好ましくは３００℃以上である。これにより、炭化珪素層１０２のうち不純物イオンが注入された領域にｐ型の第１の不純物イオン注入層１０３’が形成される。また、炭化珪素層１０２のうち不純物イオンが注入されずに残った領域は、ｎ型ドリフト領域１０２ｄとなる。
　次に、図３（ｃ）に示すように、炭化珪素層１０２に第２の不純物イオン注入層（厚さ：例えば０．２μｍ～１μｍ）１０４’を形成する。
　具体的には、まず炭化珪素層１０２の上に、第１の不純物イオン注入層１０３’の表面の一部を露出する開口部を有するマスク層２０２を形成する。このマスク層２０２は、先のマスク層２０１を除去してから同様の方法で形成してもよい。あるいは、マスク層２０１を除去せずに、マスク層２０１上にさらなる層を堆積し、全面異方性エッチングによってマスク層２０１の側壁にサイドウォールを形成することにより、マスク層２０１およびサイドウォールにより構成されるマスク層２０２を形成してもよい（セルフアラインプロセス）。ここでは、マスク層２０２における開口部の形状は、第２の不純物イオン注入層１０４’の表面が正方形（一辺の長さ：例えば５．６μｍ）となるように設計される。次いで、マスク層２０２の上方から、炭化珪素層１０２にｎ型の不純物イオン（例えば窒素イオンやリンイオン）を注入する。イオン注入の際の基板温度は、図３（ｂ）を参照しながら前述したｐ型不純物イオンの注入の際の基板温度と同様である。イオン注入後、マスク層２０２を取り除く。
　続いて、図３（ｄ）に示すように、炭化珪素層１０２に第３の不純物イオン注入層１０５’を形成する。第３の不純物イオン注入層１０５’は、炭化珪素層１０２の上に第２の不純物イオン注入層１０４’の少なくとも一部を露出する開口部を有するマスク層２０３を形成し、その上方から炭化珪素層１０２にｐ型の不純物イオン（例えばＡｌイオン）を注入することによって形成される。
　本実施形態では、第３の不純物イオン注入層１０５’が、第２の不純物イオン注入層１０４’の下方に形成されるように、注入条件を制御する。イオン注入の際の基板温度は、図３（ｂ）を参照しながら前述したｐ型不純物イオンの注入の際の基板温度と同様であってもよい。なお、第２の不純物イオン注入層１０４’と第２の不純物イオン注入層１０５’とは、その界面で一部オーバーラップする場合もある。イオン注入後、マスク層２０３を取り除く。
　なお、ここでは、第２の不純物イオン注入層１０４’の一部を露出する開口部を有するマスク層２０３を用いることにより、基板１０１の上方から見て、第２の不純物イオン注入層１０４’の輪郭の内部に、第３の不純物イオン注入層１０５’が形成される。
　続いて、図３（ｅ）に示すように、第１、第２、第３の不純物イオン注入層１０３’、１０４’、１０５’に対して１５００℃以上の高温で活性化アニールを行い、それぞれｐ型ボディ領域１０３、ｎ+型ソース領域１０４、ｐ+型コンタクト領域１０５を形成する。得られたｐ型ボディ領域１０３およびｎ+型ソース領域１０４の不純物濃度は、前述のイオン注入の際の条件によって決まり、それぞれ１×１０17～１×１０19ｃｍ-3の範囲内、および１×１０18～１×１０21ｃｍ-3の範囲内となるように調整されている。また、ｐ+型コンタクト領域１０５の不純物濃度は、ｐ型ボディ領域１０３の不純物濃度よりも高くなるように調整されている。
　続いて、図３（ｆ）に示すように、炭化珪素層１０２の上にｎ型の炭化珪素により構成されるチャネル層１０６をエピタキシャル成長によって形成する。チャネル層１０６における平均の不純物濃度は、１×１０15～１×１０18ｃｍ-3の範囲内となるように調整される。チャネル層１０６は単層であってもよいし、積層構造を有していてもよい。積層構造の場合には、不純物が高濃度（例えば、厚さ５～５０ｎｍ程度、不純物濃度１×１０17～１×１０19ｃｍ-3）のデルタドープ層と、アンドープ層（例えば、厚さ５～２００ｎｍ程度であって、不純物濃度１×１０16ｃｍ-3以下の低濃度の場合を含む）との交互積層であるいわゆるデルタドープ積層構造にしてもかまわない。
　この後、ゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７は、例えば、炭化珪素により構成されるチャネル層１０６の表面を１０００～１２００℃の温度で熱酸化することによって形成できる。代わりに、単層あるいは多層の絶縁膜をチャネル層１０６の上に堆積することによって形成してもよい。ゲート絶縁膜１０７の厚さは２０ｎｍ～２００ｎｍの範囲内で調整される。
　次に、図３（ｇ）に示すように、ゲート絶縁膜１０７上に、ゲート電極１０８を形成する。ゲート電極１０８は、ゲート絶縁膜１０７の上に、例えばリンをドープすることにより低抵抗化されたポリシリコン膜や、金属膜を形成した後、所望の形状にパターニングを行うことによって形成される。ゲート電極１０８の厚さは例えば５００ｎｍである。このゲート電極は、ポリシリコンと金属層（またはシリサイド層）との積層構造であってもよい。
　さらに、図３（ｈ）に示すように、パターニングされたゲート電極１０８を覆う層間絶縁膜１１１を堆積する。層間絶縁膜は、例えばＳｉＯ2により構成され、その膜厚は約１μｍである。
　次に、図４（ａ）に示すように、層間絶縁膜１１１に対してエッチングを行うことにより、開口部１１１ｃを形成する。開口部１１１ｃは、ｎ+型ソース領域１０４のうちｐ+型コンタクト領域１０５と重なる部分の上に配置される。これにより、後述するソース電極形成工程において、開口部１１１ｃ内に堆積させる金属をｐ+型コンタクト領域１０５まで拡散させることができる。
　具体的には、例えば層間絶縁膜１１１上に、開口（「マスク開口部」と称する。）を有するマスク層（図示せず）を形成する。マスク開口部の幅は、ｐ+型コンタクト領域１０５の幅よりも小さいことが好ましく、例えば３μｍである。続いて、層間絶縁膜１１１のうちマスク開口部によって露出された部分をドライエッチングによりエッチングする。このようにして、ｎ+型ソース領域１０４の一部を露出する開口部１１１ｃが形成される。本実施形態では、層間絶縁膜１１１のみでなく、その下のゲート絶縁膜１０７、チャネル層１０６、およびｎ+型ソース領域１０４の表面部分もドライエッチングによりエッチングする。このため、開口部１１１ｃ内において、ｎ+型ソース領域１０４の表面（ｎ+型ソース領域１０４の側壁も含む）が露出される。なお、ここでは、開口部１１１ｃによってｎ+型ソース領域１０４の表面が露出されればよく、ｎ+型ソース領域１０４の表面部分がエッチングされなくてもよい。
　代わりに、開口部１１１ｃは、層間絶縁膜１１１およびゲート絶縁膜１０７を貫通し、チャネル層１０６の上面を露出するように形成されてもよい。あるいは、層間絶縁膜１１１の下のｎ+型ソース領域１０４を除去し、ｎ+型ソース領域１０４の側壁およびｐ+型コンタクト領域１０５を露出させてもよい。
　次に、図４（ｂ）に示すように、層間絶縁膜１１１上および開口部１１１ｃ内に、ソース電極となる金属層１０９’（例えばＮｉ）を堆積する。ここでは、金属層１０９’は、上記エッチング工程によって露出したｎ+型ソース領域１０４の表面（ｎ+型ソース領域１０４の側壁および上面）と接する。図示していないが、層間絶縁膜１１１の開口部１１１ｃの内壁にも、金属層１０９’が堆積されることもある。
　なお、開口部１１１ｃがチャネル層１０６の上面に達するように形成され、開口部１１１ｃ内においてｎ+型ソース領域１０４が露出されていない場合には、金属層１０９’は、チャネル層１０６の上面と接するように配置されればよい。これにより、後述する工程において、開口部１１１ｃ内に堆積する金属層と、チャネル層１０６およびその下のｎ+型ソース領域１０４とを反応させて、ソース電極となる金属シリサイドを形成できる。また、エッチングによって開口部１１１ｃの下のｎ+型ソース領域１０４が除去された場合には、金属層１０９’は、ｎ+型ソース領域１０４の露出した側壁およびｐ+型コンタクト領域１０５と接するように配置されればよい。これにより、後述する工程において、ｎ+型ソース領域１０４の側壁およびｐ+型コンタクト領域１０５と、開口部１１１ｃ内に堆積する金属層とを反応させて、ソース電極を形成できる。
　この後、図４（ｃ）に示すように、層間絶縁膜１１１の開口部１１１ｃ上に堆積された金属層１０９’に対して、例えば８００～１０００℃程度の熱処理を施す。これによって、開口部１１１ｃ内において、金属層１０９’のうち炭化珪素（ソース領域１０４およびチャネル層１０６）と接する部分が選択的に反応して、金属シリサイド（ここではＮｉシリサイド）により構成されるソース電極１０９が形成される。従って、ソース電極１０９は、金属シリサイド以外に、ソース領域１０４に含まれていた炭素（Ｃ）およびｎ型を付与する不純物元素も含んでいる。
　上記熱処理では、金属層１０９’に含まれる金属は、主にｎ+型ソース領域１０４に拡散してシリサイド化される。この結果、金属層１０９’のうち反応に使用された金属の厚さの約２倍程度の金属シリサイド（ソース電極）１０９が形成される。従って、図４（ａ）で示したｎ+型ソース領域１０４のドライエッチ量、金属層１０９’の厚さ、熱処理条件を選択することにより、ソース電極１０９の下面をｐ+型コンタクト領域１０５と確実に接触させることができる。
　図４（ａ）に示す工程でエッチングされた後のｎ+型ソース領域１０４よりも、金属層１０９’を厚くし、かつ、金属層１０９’が厚さ方向に亘って炭化珪素と反応するように熱処理条件を調整することが好ましい。これにより、金属層１０９’の金属は、ｎ+型ソース領域１０４のみでなくｐ+型コンタクト領域１０５の表面部分にも拡散し、ｐ+型コンタクト領域１０５に対してより確実にオーミック接触するソース電極１０９が得られる。
　また、炭化珪素層１０２の上方から見て、開口部１１１ｃは、ｐ+型コンタクト領域１０５よりも小さいことが好ましい。これにより、マスクの合わせズレ等によって、開口部１１１ｃの位置が設計値よりもずれた場合でも、より確実に、開口部１１１ｃをｐ+型コンタクト領域１０５と重なるように配置できる。従って、開口部１１１ｃに形成されるソース電極１０９の下面の略全体をｐ+型コンタクト領域１０５に接触させやすくなる。
　このように、本実施形態では、ｎ+型ソース領域１０４のうち開口部１１１ｃ内に位置する部分は、厚さ方向に亘ってシリサイド化され、ソース電極１０９となる。従って、図示するように、ｎ+型ソース領域１０４は、ソース電極１０９の側壁とのみ接する。ｐ+型コンタクト領域１０５は、少なくともソース電極１０９の下面と接する。
　上記方法によって得られる半導体素子では、図示するように、ｎ+型ソース領域１０４の下面はｐ+型コンタクト領域１０５の上面と接している。言い換えると、炭化珪素層１０２において、ｎ+型ソース領域１０４とｐ+型コンタクト領域１０５とは深さ方向でオーバーラップする。
　図示しないが、ソース電極１０９の下面が、ｐ+型コンタクト領域１０５とｎ+型ソース領域１０４との界面よりも下に位置する場合もある。その場合には、ソース電極１０９の下面だけでなく側壁の下部もｐ+型コンタクト領域１０５と接する。
　なお、ソース電極１０９の下面全体がｐ+型コンタクト領域１０５と接していなくてもよい。例えば、ソース電極１０９の下面の一部がボディ領域１０３と接していてもよい。ただし、ソース電極１０９の下面全体がｐ+型コンタクト領域１０５と接していると、ソース電極１０９とｐ+型コンタクト領域１０５との間の抵抗をより低減できるので好ましい。
　また、後に示す工程で、開口部１１１ｃに対して上部配線電極を堆積することから、層間絶縁膜１１１、ゲート電極１０８、ゲート絶縁膜１０７、チャネル層１０６、ソース電極１０９によって決まる開口部１１１ｃの深さＤは、開口部１１１ｃの幅Ｗよりも小さい（Ｄ＜Ｗ）ことが好ましい。
　この後、図４（ｄ）に示すように、金属層１０９’のうち炭化珪素と反応しなかった部分を除去する。金属層１０９’と層間絶縁膜１１１とは反応性が低いので、層間絶縁膜１１１上の金属層１０９’を、例えば燐酸、硝酸、酢酸、水の混合溶液を用いて選択的にウェットエッチングにより除去できる。このとき、ソース電極１０９はすでにＮｉシリサイドになっているので、上記ウェットエッチング後も残存する。
　次いで、基板１０１の炭化珪素層１０２が形成されている面と反対側の面（裏面）にドレイン電極１１０を形成する。具体的には、まず、基板１０１の裏面側に対して例えばＴｉやＮｉにより構成される金属層を堆積する。次いで、例えば８００～１０００℃程度の温度で熱処理を施すことにより、金属層と基板１０１とを反応させる。これにより、基板１０１の裏面に対してオーミック接触するドレイン電極１１０を得る。
　この後、図４（ｅ）に示すように、層間絶縁膜１１１上および開口部１１１ｃ内に、上部配線電極１１２を堆積する。上部配線電極１１２は、開口部１１１ｃ内において、ソース電極１０９と電気的に接続される。上部配線電極１１２の材料としては、例えばＡｌなどが用いられる。上部配線電極１１２とソース電極１０９との間に、これらの密着性を向上させる等の目的で、他の導電層を形成してもよい。
　さらに、必要に応じて、ドレイン電極１１０の上に裏面配線電極１１３を堆積する。裏面配線電極１１３は、半導体素子をパッケージングする際に用いられる導電性台座（例えばリードフレーム）への固定に使われる半田材料との密着性を高めるために形成される。例えば裏面配線電極１１３の最表面はＡｇである。裏面配線電極１１３は、ドレイン電極１１０上に、Ｔｉ膜、Ｎｉ膜およびＡｇ膜をこの順で堆積することによって形成されてもよいし、これ以外の金属膜の組み合わせから形成されていてもよい。裏面配線電極１１３の最表面の金属は、使用される半田材料に応じて適宜選択される。このようにして、図１に示す半導体素子を得る。
　図４（ｃ）では、ソース電極１０９の幅は、開口部１１１ｃの幅Ｗと略等しく示されているが、ソース電極１０９の幅は、開口部１１１ｃの幅Ｗよりも大きくなることもある。これは、金属層１０９’の金属が、チャネル層１０６、ソース領域１０４およびコンタクト領域１０５を下方向に拡散するだけでなく、横方向にも拡散する場合があるからである。このような場合、ソース電極１０９の幅と開口部１１１ｃの幅Ｗとの差は、例えば２００ｎｍ以下である。なお、Ｎｉの横方向への拡散が極めて小さいと、図４（ｃ）に示すように、これらの幅は略等しくなる。
　上記方法では、前述したように、図４（ｂ）で堆積する金属層１０９’の厚さを調整することによって、ソース電極１０９の厚さを制御できる。本実施形態では、ソース電極１０９が例えば１００ｎｍ以上５００ｎｍ以下の厚さを有するように、金属層１０９’の厚さを設定することが好ましい。
　ソース電極１０９の厚さが１００ｎｍ以上であれば、ソース電極１０９とｎ+型ソース領域１０４との接触面積を十分に確保することができるので、オン抵抗の増大を抑制できる。
　なお、ソース電極１０９は、その下端がｐ+型コンタクト領域１０５を突き抜けないように配置されていればよく、ソース電極１０９の厚さの上限値は特に問わない。なお、ソース電極１０９を厚くするためには金属層１０９’を厚く形成する必要があるが、金属層１０９’を厚くしすぎると層間絶縁膜１１１上にて金属層１０９‘の剥離が起こりやすくなるため、ソース電極１０９が１μｍ以下となるように、金属層１０９’の厚さを設定する（例えば金属層１０９’の厚さ：０．５μｍ以下）ことが好ましい。
　また、ソース電極１０９の側壁とｎ+型ソース領域１０４との接触面積を十分に確保するためには、ｎ+型ソース領域１０４の厚さが１００ｎｍ以上であることが好ましい。ｎ+型ソース領域１０４の厚さの上限値は、ボディ領域１０３の厚さにもよるが、例えば１０００ｎｍ以下であることが好ましい。
　上記方法では、マスク層２０１～２０３を用いてｐ型ボディ領域１０３、ｎ+型ソース領域１０４、ｐ+型コンタクト領域１０５を形成したが、不純物イオン注入層を形成する順序は特に限定されない。
　図１（ｂ）、図３および図４では、ｐ型ボディ領域１０３、ソース領域１０４、ｐ+型コンタクト領域１０５を四角形で表現しているが、これらの領域はイオン注入で形成されているため、イオン注入領域の境界部分を明確に定義することは難しい。以下、図面を参照しながら理由を説明する。
　図５～図７は、イオン注入層１０３’、１０４’、１０５’（図３（ｄ））の深さ方向の不純物濃度プロファイルの一例を示す図である。また、これらのイオン注入層は、例えば表１に示すような条件（注入エネルギーおよびドーズ量）で形成される。
Figure JPOXMLDOC01-appb-T000001
　図５は、図３（ｄ）に示すユニットセル１００のＡ－Ａ’線に沿った断面におけるｐ型ボディ領域１０３の深さ方向の濃度プロファイルを示している。図６は、Ｂ－Ｂ’線に沿った断面におけるソース領域１０４およびｐ型ボディ領域１０３の深さ方向の濃度プロファイルを重ねて示している。図７は、Ｃ－Ｃ’線に沿った断面におけるソース領域１０４、ｐ型ボディ領域１０３およびｐ+型コンタクト領域１０５の和の深さ方向の濃度プロファイルを重ねて示している。図５～図７では、窒素（Ｎ）のプロファイルを点線、アルミニウム（Ａｌ）のプロファイルを実線で示している。本明細書では、図７において、Ａｌの濃度が例えば１×１０19ｃｍ-3以上の領域をｐ+型導電領域１０５として四角形で表現している。同様に、Ｎの濃度が例えば１×１０19ｃｍ-3以上の領域をｎ+型ソース領域１０４として四角形で表現している。
　なお、特許文献２は、トレンチ型の電界効果トランジスタにおいて、トレンチ（溝）の側壁にチャネル層を形成することを避ける目的で、炭化珪素層のうち溝の形成されていない領域上にチャネル層を形成することを開示している。また、特許文献２では、チャネル層の一部にソース領域を形成した後、ソース領域を貫通する溝を設け、その溝に電極を形成する方法が開示されている。具体的には、まず、基板に炭化珪素層を形成し、その上にチャネル層を形成する。次に、チャネル層の一部にイオン注入を行うことによりソース領域を形成し、ソース領域を貫通する溝を設ける。次に、溝内にイオン注入を行うことによりボディ領域を形成する。この後、チャネル層上にゲート絶縁膜およびゲート電極を形成する。続いて、溝の内部に、ソース領域およびボディ領域に接する電極を形成する。この方法によって得られる電極も、側壁でのみソース領域と接している。
　しかしながら、特許文献２の方法では、ボディ領域内にｐ+型コンタクト領域を形成しておらず、ｐ+型コンタクト領域の形状や大きさについて何ら言及されていない。また、チャネル層にソース領域を形成するため、チャネル層およびｎ+型ソース領域の厚さをそれぞれの目的に応じて制御することができないという問題もある。
　これに対し、本実施形態によると、ソース電極とｐ+型コンタクト領域との接触面積を従来よりも大幅に増大させることができる。また、オン抵抗を増大させることなく、ｐ型ボディ領域内に、従来よりも大きいｐ+型コンタクト領域を形成できる。このため、図１６に示す抵抗Ｒ２を低減できるので、寄生バイポーラトランジスタに起因するスイッチング速度の遅延などの問題を抑制できる。さらに、ｎ+型ソース領域よりもチャネル層を薄くできるので、半導体素子の厚さを抑えつつ、ソース領域とソース電極との接触面積を確保できる。
（第２の実施形態）
　以下、図面を参照しながら、本発明による半導体素子の第２の実施形態を説明する。本実施形態の半導体素子は、炭化珪素を用いた縦型ＭＩＳＦＥＴである。本実施形態の半導体素子は、同一のマスクを用いて、ｐ+型コンタクト領域およびｎ+型ソース領域１０４を形成している点で、図１に示す半導体素子と異なっている。
　図８（ａ）は、本実施形態におけるユニットセルの断面模式図であり、隣接する２個のユニットセルを示している。図８（ｂ）は、ユニットセルの炭化珪素層表面を示す模式的な平面図である。図８（ｃ）は、複数のユニットセルの配列状態を説明するための平面図である。簡単のため、図１と同様の構成要素には同じ参照符号を付し、説明を省略する。なお、ここでは、略正方形状のユニットセルを有する半導体素子を例示しているが、本実施形態の半導体素子は、ストライプ状のユニットセルが図２に示すように配列された構成を有していてもよい。
　図８に示すユニットセル１００ａは、ｎ+型ソース領域１０４よりも深い位置に、ｐ型ボディ領域１０３よりも高い濃度でｐ型不純物を含むｐ+型コンタクト領域１０５ａを有している。炭化珪素層１０２の上方（基板１０１に垂直な方向）から見て、ｐ+型コンタクト領域１０５ａの輪郭は、ｎ+型ソース領域１０４の輪郭と略整合している。従って、ｐ+型コンタクト領域１０５ａの面積は、図１（ａ）に示すｐ+型コンタクト領域１０５の面積よりも大きい。ユニットセル１００ａのその他の構成は、図１（ａ）に示すユニットセル１００の構成と同様である。
　本実施形態の半導体素子は、例えば以下に説明するような方法で作製できる。
　まず、図９（ａ）に示すように、炭化珪素により構成される基板１０１の上に、炭化珪素層１０２を形成する。基板１０１としては、図３（ａ）を参照しながら前述した基板１０１と同様の４Ｈ－ＳｉＣ基板を用いる。また、炭化珪素層１０２は、図３（ａ）を参照しながら前述した方法と同様の方法で形成される。
　次に、図９（ｂ）に示すように、炭化珪素層１０２の選択された領域に、ｐ型の不純物イオン（例えばＡｌイオン）を注入することにより、第１の不純物イオン注入層（厚さ：例えば０．５μｍ～２μｍ）１０３’を形成する。炭化珪素層１０２のうち不純物イオンが注入されずに残った領域は、ｎ型ドリフト領域１０２ｄとなる。不純物イオン注入層１０３’の形成方法は、図３（ｂ）を参照しながら前述した方法と同様である。
　続いて、図９（ｃ）に示すように、同一のマスク層２０２を用いて、炭化珪素層１０２に第２の不純物イオン注入層（厚さ：例えば０．２μｍ～１μｍ）１０４’および第３の不純物イオン層（厚さ：例えば０．１μｍ～０．９μｍ）１０５ａ’を形成する。
　具体的には、まず、炭化珪素層１０２の上に、第１の不純物イオン注入層１０３’の表面の一部を露出する開口部を有するマスク層２０２を形成する。このマスク層２０２は、先のマスク層２０１を除去してから同様の方法で形成してもよい。あるいは、マスク層２０１を除去せずに、マスク層２０１上にさらなる層を堆積し、全面異方性エッチングによってマスク層２０１の側壁にサイドウォールを形成することにより、マスク層２０１およびサイドウォールにより構成されるマスク層２０２を形成してもよい（セルフアラインプロセス）。ここでは、マスク層２０２における開口部の形状は、第２の不純物イオン注入層１０４’の表面が正方形（一辺の長さ：例えば５．６μｍ）となるように設計される。次いで、マスク層２０２の上方から、炭化珪素層１０２にｎ型の不純物イオン（例えば窒素イオンやリンイオン）を注入する。これにより、第２の不純物イオン注入層１０４’を得る。この後、マスク層２０２の上方から、炭化珪素層１０２にｐ型の不純物イオン（例えばＡｌイオン）を注入する。これにより、炭化珪素層１０２に第３の不純物イオン注入層１０５ａ’を形成する。イオン注入の際の基板温度は、図３（ｂ）を参照しながら前述したｐ型不純物イオンの注入の際の基板温度と同様である。イオン注入後、マスク層２０２を取り除く。
　第３の不純物イオン注入層１０５ａ’は、第２の不純物イオン注入層１０４’の下方（第２の不純物イオン注入層１０４’より深い位置）に形成する。第２の不純物イオン注入層１０４’と第２の不純物イオン注入層１０５ａ’とはその界面で一部オーバーラップする場合もある。本プロセスによると、第２の不純物イオン注入層１０４’および第３の不純物イオン注入層１０５ａ’を同じマスク層２０２を用いて形成するために、マスク層形成プロセスを簡略化できる。
　図９では、ｎ+型ソース領域１０４およびｐ+型コンタクト領域１０５ａは、同じマスク層２０２を用いて形成され、同じ幅（基板面に平行な方向の長さ）を有している。
　続いて、図９（ｄ）に示すように、第１、第２、第３の不純物イオン注入層１０３’、１０４’、１０５ａ’に対して１５００℃以上の高温で活性化アニールを行い、それぞれｐ型ボディ領域１０３、ｎ+型ソース領域１０４、ｐ+型コンタクト領域１０５ａを形成する。得られたｐ型ボディ領域１０３およびｎ+型ソース領域１０４の不純物濃度は、前述のイオン注入の際の条件によって決まり、それぞれ１×１０17～１×１０19ｃｍ-3の範囲内、および１×１０18～１×１０21ｃｍ-3の範囲内となるように調整されている。また、ｐ+型コンタクト領域１０５ａの不純物濃度は、ｐ型ボディ領域１０３の不純物濃度よりも高くなるように調整されている。
　その後のプロセスを図９（ｅ）～（ｇ）および図１０（ａ）～（ｅ）に示す。これらのプロセスは、それぞれ、図３（ｆ）～（ｈ）および図４（ａ）～（ｅ）を参照しながら前述したプロセスと同様であるので説明を省略する。
　本実施形態によると、従来の半導体素子１０００よりもｐ+型コンタクト領域１０５ａとソース電極１０９との接触面積を大きくできるので、コンタクト抵抗を低減できる。また、ｐ+型コンタクト領域１０５ａを、第１実施形態におけるｐ+型コンタクト領域１０５（図１）よりもさらに大きく形成することができるので、図１６で示した抵抗Ｒ２をより効果的に低減できる。例えば、ＳｉＣ基板１０１の主面に平行であり、かつ、ｐ+型コンタクト領域１０５およびｐ+型コンタクト領域１０５に接するｐ型ボディ領域１０３を含む断面において、ボディ領域１０３の１辺を６．６μｍとすると、ｐ+型コンタクト領域１０５の一辺はソース領域１０４の一辺と同じ長さ（例えば６μｍ）となるので、コンタクト領域の面積率は８０％程度となる。
　この結果、寄生バイポーラトランジスタがＯＮになることを抑制し、スイッチング特性の低下を抑えることができる。また、ソース電極１０９は側壁でのみｎ+型ソース領域１０４と接触しているので、オン抵抗を大幅に増大させることなく、ユニットセルのサイズを小さくできる。
　本発明の半導体素子の構成は、図１および図８に示す構成に限定されない。図１および図８に示す半導体素子は、蓄積チャネル構造を有しており、炭化珪素層１０２とゲート絶縁膜１０７との間にチャネル層１０６が設けられているが、本発明の半導体素子はチャネル層１０６を有していなくてもよい。チャネル層１０６を有しない場合の半導体素子の構成を図１１および図１２に示す。このようにチャネル層１０６を有していない半導体素子では、ゲート電極１０８に与える電圧によって、ゲート電極１０８下のｐ型ボディ領域１０３の導電型を部分的に反転させることにより、チャネルを形成することができる（反転チャネル構造）。
　また、上記実施形態の半導体素子は、いわゆる二重注入型ＭＩＳＦＥＴ（ＤｉＭＩＳＦＥＴ、ＤＭＩＳＦＥＴ）であるが、トレンチ型ＭＩＳＦＥＴ（ＵＭＩＳＦＥＴ）であってもよい。
　図１３および図１４は、本発明の他の実施形態の半導体素子の模式的な断面図であり、図１３は蓄積チャネル構造のＵＭＩＳＦＥＴ、図１４は反転チャネル構造のＵＭＩＳＦＥＴのユニットセルをそれぞれ示す。簡単のため、図１および図８と同様の構成要素には同じ参照符号を付し、説明を省略する。
　図１３に示すユニットセル１００ｄでは、ボディ領域１０３はｎ+型ソース領域１０４の下方に、ｎ+型ソース領域１０４に接して形成され、ｎ+型ソース領域１０４を包囲していない。ｐ+型コンタクト領域１０５は、ボディ領域１０３内に配置され、ボディ領域１０３と電気的に接続されている。ドリフト領域１０２ｄは、ボディ領域１０３と基板１０１との間に配置されている。基板１０１の上方から見て、ｎ+型ソース領域１０４の少なくとも一部はｐ+型コンタクト領域１０５と重なっている。
　また、炭化珪素層１０２には、ｎ+型ソース領域１０４およびボディ領域１０３を貫通し、ドリフト領域１０２ｄに達するトレンチ１０２ｔが形成されている。トレンチ１０２ｔ内では、ｎ+型ソース領域１０４の側壁およびボディ領域１０３の側壁を覆うようにチャネル層１０６が形成されている。トレンチ１０２ｔ内において、チャネル層１０６上にはゲート絶縁膜１０７を介して、ゲート電極１０８が設けられている。その他の構成は、図１に示す構成と同様である。
　本実施形態でも、基板１０１の主面に垂直な任意の断面において、ｐ+型コンタクト領域１０５の幅は、ソース電極１０９の幅よりも大きいことが好ましく、これにより、ソース電極１０９の下面全体をｐ+型コンタクト領域１０５に接触させることができる。ただし、ｐ+型コンタクト領域１０５はボディ領域１０３内に配置されるように、基板１０１の主面に垂直な任意の断面において、ｐ+型コンタクト領域１０５の幅は、ボディ領域１０３の幅よりも小さくなるように設定される。従って、本実施形態では、ｐ+型コンタクト領域１０５の幅は、ｎ+型ソース領域１０４の幅よりも小さくなるように設定される。
　また、図１４に示すユニットセル１００ｅは、チャネル層１０６を有していない点以外は、図１３に示す構成と同様である。
　図１３および図１４に示す半導体素子でも、ソース電極１０９とｎ+型ソース領域１０４との抵抗を大幅に増大させることなく、ｐ+型コンタクト領域１０５とソース電極１０９との接触面積を従来よりも大きくでき、コンタクト抵抗を低減できる。また、ｐ+型コンタクト領域１０５を大きくできるので、ｐ型ボディ領域１０３およびｐ+型コンタクト領域１０５によって決まる抵抗Ｒ３をさらに低減できる。このため、寄生バイポーラトランジスタがＯＮになることを抑制して、スイッチング特性の低下を抑えることができる。さらに、ｎ+型ソース領域１０４はソース電極１０９の側壁のみに接触しているので、ユニットセルのサイズを小さくでき、ユニットセルの充填密度を高めることができる。
　上述した実施形態では、Ｎｉと炭化珪素とを反応させて、Ｎｉシリサイドにより構成されるソース電極１０９を形成したが、Ｎｉの代わりに、炭化珪素層に対してオーミック接合を形成できる他の金属材料（例えばＴｉ、Ｃｏ）と炭化珪素とを反応させて、他の金属シリサイドにより構成されるソース電極を形成してもよい。
　上記実施形態では、基板１０１として４Ｈ－ＳｉＣ基板を用いたが、他の結晶面（（１１－２０）面、（１－１００）面等）や他のポリタイプのＳｉＣ基板（例えば６Ｈ－ＳｉＣ、１５Ｒ－ＳｉＣ等）を用いてもよい。また、４Ｈ－ＳｉＣ基板を用いる場合、そのＳｉ面側に炭化珪素層１０２を、Ｃ面側にドレイン電極１１０を形成してもよいし、Ｃ面側に炭化珪素層１０２、Ｓｉ面側にドレイン電極１１０を形成してもよい。
　また、上記実施形態の半導体素子は何れもｎチャネル型であるが、ｐチャネル型であってもよい。ｐチャネル型の半導体素子（ＭＩＳＦＥＴ）では、ＳｉＣ基板１０１、ドリフト領域１０２ｊ、ソース領域１０４およびチャネル層１０６の導電型はｐ型、ボディ領域１０３およびコンタクト領域１０５、１０５ａの導電型はｎ型となる。
　さらに、上記実施形態では、炭化珪素層１０２と同じ導電型のＳｉＣ基板１０１を用いてＭＩＳＦＥＴを製造しているが、炭化珪素層１０２と異なる導電型のＳｉＣ基板を用いて絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を製造することもできる。ＩＧＢＴを製造する場合でも、ソース電極（エミッタともいう。）の側壁がソース領域（エミッタ領域ともいう。）と接し、ソース電極の下面がコンタクト領域と接し、かつ、ソース電極の下面がソース領域と接しないように、ソース電極、ソース領域およびコンタクト領域を形成することにより、上記実施形態と同様の効果を得ることができる。
　本発明は、炭化珪素を用いた半導体素子およびそれらを備えた装置に広く適用できる。特に、蓄積チャネル型あるいは反転チャネル型のＭＩＳＦＥＴに好適に用いられ得る。
　本発明をＭＩＳＦＥＴに適用すると、オン抵抗を増大させることなく、寄生バイポーラトランジスタの瞬間的なオン動作によるＭＩＳＦＥＴのスイッチング速度の遅延を抑制できる。また、ユニットセルの充填密度を高めることができる。さらに、本発明によると、製造プロセスを複雑にすることなく、上記のような半導体素子を製造することが可能となる。
　１０１　　　　基板
　１０２　　　　炭化珪素層
　１０３　　　　ｐ型ボディ領域
　１０４　　　　ｎ+型ソース領域
　１０５、１０５ａ　　　ｐ+型コンタクト領域
　１０６　　　　チャネル層
　１０７　　　　ゲート絶縁膜
　１０８　　　　ゲート電極
　１０９　　　　ソース電極
　１１０　　　　ドレイン電極
　１１１　　　　層間絶縁膜
　１１２　　　　上部配線電極
　１１３　　　　裏面配線電極
　１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ　半導体素子のユニットセル

Claims (18)

  1. 　基板と、
    　基板上に配置された炭化珪素層と、
    　前記炭化珪素層内に配置された第１導電型のソース領域と、
    　前記炭化珪素層内において、前記ソース領域と接する位置に配置された第２導電型のボディ領域と、
    　前記ボディ領域内に配置され、前記ボディ領域と電気的に接続された第２導電型のコンタクト領域と、
    　前記炭化珪素層において、前記ソース領域、前記ボディ領域および前記コンタクト領域以外の領域に配置された第１導電型のドリフト領域と、
    　前記ソース領域および前記コンタクト領域に対してオーミック接触しているソース電極と
    を備え、
    　前記ソース電極の側壁は前記ソース領域と接し、
    　前記ソース電極の下面は、前記コンタクト領域と接し、かつ、前記ソース領域と接しておらず、
    　前記基板の主面に垂直な方向から見て、前記ソース領域の少なくとも一部は前記コンタクト領域と重なっている半導体素子。
  2. 　前記ソース電極は、金属シリサイド層により構成されている請求項１に記載の半導体素子。
  3. 　前記基板の主面に垂直な方向から見て、前記ソース電極の下面は、前記コンタクト領域の内部に位置している請求項１または２に記載の半導体素子。
  4. 　前記ソース電極の下面の略全体は前記コンタクト領域と接している請求項１から３のいずれかに記載の半導体素子。
  5. 　前記ソース電極の厚さは前記ソース領域の厚さよりも大きい請求項１から４のいずれかに記載の半導体素子。
  6. 　前記炭化珪素層において、前記コンタクト領域の少なくとも一部は、前記ソース領域の下端よりも深い位置に配置されている請求項１から５のいずれかに記載の半導体素子。
  7. 　前記基板の主面に垂直な方向から見て、前記コンタクト領域の輪郭は、前記ソース領域の輪郭と略整合している請求項６に記載の半導体素子。
  8. 　前記ボディ領域は、前記炭化珪素層の表面領域に、前記ソース領域を包囲するように形成されており、
    　前記炭化珪素層の一部を覆うゲート絶縁膜と、
    　前記ゲート絶縁膜によって、前記炭化珪素層と絶縁されたゲート電極と、
    　前記ソース電極と電気的に接続された上部配線電極と、
    　前記基板の裏面に設けられたドレイン電極と
    をさらに備える請求項１から７のいずれかに記載の半導体素子。
  9. 　前記ボディ領域は、前記ソース領域の下方において、前記ソース領域と接して配置され、
    　前記ソース領域および前記ボディ領域を貫通し、前記ドリフト領域に達するトレンチとをさらに有し、
    　前記トレンチ内において、前記ボディ領域の側面を覆うように配置されたゲート絶縁膜と、
    　前記ゲート絶縁膜によって前記炭化珪素層と絶縁されたゲート電極と、
    　前記ソース電極と電気的に接続された上部配線電極と、
    　前記基板の裏面に設けられたドレイン電極と
    をさらに備える請求項１から７のいずれかに記載の半導体素子。
  10. 　前記ゲート絶縁膜と前記炭化珪素層との間に配置された、第１導電型のチャネル層をさらに備え、前記チャネル層は前記ソース領域と接している請求項８または９に記載の半導体素子。
  11. 　前記ソース領域は、第１導電型を付与する不純物元素を含んでおり、
    　前記ソース電極は、炭素と、前記不純物元素と同一の元素とを含んでいる請求項１から１０のいずれかに記載の半導体素子。
  12. 　前記基板の主面に平行であって、かつ前記コンタクト領域および前記ボディ領域を含む断面において、前記ボディ領域に対する前記コンタクト領域の面積の割合は２０％以上８０％以下である請求項１から９のいずれかに記載の半導体素子。
  13. 　第１導電型のソース領域と、前記ソース領域と接する第２導電型のボディ領域と、前記ボディ領域内に配置され、前記ボディ領域と電気的に接続された第２導電型のコンタクト領域と、前記炭化珪素層のうち前記ボディ領域、前記ソース領域および前記コンタクト領域以外の領域に配置された第１導電型のドリフト領域とを含む炭化珪素層を形成する炭化珪素層形成工程と、
    　前記ソース領域および前記コンタクト領域にオーミック接触するソース電極を形成する工程であって、前記ソース電極の側壁は前記ソース領域と接し、前記ソース電極の下面は、前記コンタクト領域と接し、かつ、前記ソース領域と接していない、ソース電極形成工程と
    を包含し、
    　前記ソース電極を形成した後、前記基板の主面に垂直な方向から見て、前記ソース領域の少なくとも一部は前記コンタクト領域と重なっている半導体素子の製造方法。
  14. 　前記ソース電極形成工程は、
    　（ａ１）前記炭化珪素層の一部をエッチングして、前記ソース領域の側壁を暴露する工程と、
    　（ａ２）前記暴露されたソース領域の側壁と接するように、金属層を形成する工程と、
    　（ａ３）熱処理を行って、前記金属層に含まれる金属を前記ソース領域および前記コンタクト領域に拡散させて、前記金属と炭化珪素とを反応させることにより、金属シリサイドにより構成されるソース電極を形成する工程と
    を包含する請求項１３に記載の半導体素子の製造方法。
  15. 　前記ソース電極形成工程は、
    　（ｂ１）前記ソース領域の一部の上に金属層を形成する工程と、
    　（ｂ２）熱処理を行って、前記金属層に含まれる金属を前記ソース領域および前記コンタクト領域に拡散させて、前記金属と炭化珪素とを反応させることにより、金属シリサイドにより構成されるソース電極を形成する工程と
    を包含する請求項１３に記載の半導体素子の製造方法。
  16. 　前記ソース電極形成工程の前に、前記炭化珪素層上に、前記ソース領域に接し、かつ、第１導電型の炭化珪素により構成されるチャネル層を形成する工程をさらに含み、
    　前記工程（ｂ１）は、前記チャネル層上に前記金属層を形成する工程であって、
    　前記工程（ｂ２）において、前記金属を、前記チャネル層、前記ソース領域および前記コンタクト領域に拡散させて、前記金属と炭化珪素とを反応させる請求項１５に記載の半導体素子の製造方法。
  17. 　前記炭化珪素層形成工程は、
    　　表面に第１導電型炭化珪素層が形成された基板を用意する工程と、
    　　第１の注入マスクを用いて、前記第１導電型炭化珪素層に第２導電型の不純物を注入することにより、前記ボディ領域を形成する工程と、
    　　第２の注入マスクを用いて、前記第１導電型炭化珪素層に第１導電型の不純物を注入することにより、前記ソース領域を形成する工程と、
    　　第３の注入マスクを用いて、前記ボディ領域に第２導電型の不純物を注入することにより、前記コンタクト領域を形成する工程と
    を含む請求項１３から１６のいずれかに記載の半導体素子の製造方法。
  18. 　前記第３の注入マスクは前記第２の注入マスクと同一である請求項１７に記載の半導体素子の製造方法。
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