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JP4948784B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Description

本発明は、金属−酸化膜−シリコン構造のゲートを有する電界効果トランジスタ（以降ＭＯＳＦＥＴと称す）に関し、より詳しくは、オン抵抗及び降伏電圧の改善を図った大電力用のＭＯＳＦＥＴとその製造方法に関するものである。
近年、自動車の制御装置の電子化、ディジタル家電の普及、白物家電の省エネルギー対策に伴うインバータ化等により、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）、パワーＭＯＳＦＥＴ等の電力半導体の市場規模は拡大している。この電力半導体の特性改善は省エネルギーの観点から研究されており、中でも炭化珪素（以降ＳｉＣと称す）は、シリコン（以降Ｓｉと称す）と比較し約１０倍の絶縁破壊電界強度を持つため低オン抵抗化が可能であり、また３ｅＶ以上の広いバンド幅を持つため高温動作が可能である。それにより、ＳｉＣを用いた金属−酸化物−半導体構造のＭＯＳＦＥＴは、次世代の高耐圧低損失スイッチング素子として有望視されている。
前記のＭＯＳ構造はＳｉではよく知られた構成であるが、ＳｉＣでは酸化物として熱酸化膜を用いた場合の酸化物−半導体界面の準位密度が大きい為、チャネル移動度が低下するという問題があった。そこで、特許文献１には、ＳｉＣ基板上にドリフト層を形成し、写真製版技術とイオン注入技術により、ｐ型ベース領域とｎ型ソース領域を形成したのち、チャネル層としてｎ型層を形成してから、熱酸化膜等のゲート絶縁膜やゲート電極からなるゲート構造を形成し、ＭＯＳＦＥＴを製造する構成が示されている。それにより、チャネル層のキャリアへの酸化物−半導体界面の準位の影響を低減することを可能としている。
また、電力半導体としては、システムの安全動作の為にゲート電圧がゼロのときにソース−ドレイン間に電流が流れないノーマリオフ動作が要求される。しかし、上記のようにチャネル層としてｎ型層を用いた場合にはノーマリオフとなるような条件を制御性良く得ることが困難な場合がある。そのため、特許文献２には、通常のｐ型層を反転させて動作させる構成（反転ＭＯＳ）について、チャネル層となるｐ型領域の濃度を１ｘ１０１６／ｃｍ３以下にすることで酸化物−半導体界面の準位の影響を低減することができるとされている。
一方、電力素子の性能指標であるオン抵抗の低減、降伏電圧の向上を実現する為には、素子寸法を縮小し、単位面積あたりの素子数を増やすことが有効である。その為、ＭＯＳＦＥＴのｐ型ベース領域とｎ型ソース領域の寸法により決まるチャネル長を制御性良く実現出来る自己整合的な製造手法が考えられている。例えば特許文献３に示されているように、イオン注入マスクを２層構造として、イオン注入の際の注入拡がりを利用することで、２つの独立な注入マスクを用いるのではなく１つの注入マスクとした工程とし、チャネル長が１μｍ程度以下まで微細な寸法となっても寸法制御を可能としている。
特開平１０−３０８５１０号公報（５〜６頁、図１） 特開２０００−１５０８６６号公報（３〜４頁、図１） 特開２００４−３６３５１５号公報（４頁、図１）
しかし、ｐ型ベース領域とｎ型ソース領域とを自己整合的に形成する場合には、ｐ型ベース領域のうち、チャネル層直下の領域のｐ型不純物濃度が、ソース領域下のｐ型不純物濃度に比べると小さい値になる場合が多い。このような場合には、ソース−ドレイン間に高電圧が印加されると、チャネル層直下のｐ型領域が空乏化してしまうために降伏電圧が低下する可能性がある。特に特許文献１のように、チャネル層をｎ型層とした場合には、チャネル層直下のｐ型領域が上側のチャネル層との間で空乏化するために、さらに特性が悪化するという課題があった。
本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板の主表面上に形成された第１導電型のドリフト層と、前記ドリフト層の表層部の所定箇所に形成され、所定深さを有する第２導電型のベース領域と、前記ベース領域の表層部の所定箇所に形成され、前記ベース領域の深さよりも浅い第１導電型のソース領域と、前記ソース領域と前記ドリフト層の表面上に形成され、前記ソース領域と前記ドリフト層とを接続する、前記ドリフト層と同じ半導体材料である第２導電型のチャネル層と、前記チャネル層の表面上に形成された絶縁膜と、前記絶縁膜の表面上に形成されたゲート電極と、前記ベース領域と前記ソース領域の表面上に形成されたソース電極と、前記半導体基板の下面に形成されたドレイン電極とより構成され、 前記チャネル層がエピタキシャル成長により形成され、その表面が平坦となることを特徴とするものである。
自己整合的に素子を形成した場合においても、チャネル層と、その直下のベース領域とを同一導電型で構成する為、チャネル層直下のベース領域に発生する空乏層が少なくなり、高い降伏電圧を得ることができる。また、自己整合的に素子を形成することが可能となることにより、素子を小型化出来、それにより一定面積に入る素子数が増え、オン抵抗を減少することが出来る。
実施の形態１．
以下、本発明の実施の形態１におけるＳｉＣを用いたＭＯＳＦＥＴと、その製造方法について説明する。図１は実施の形態１におけるＭＯＳＦＥＴの断面図である。実際のＭＯＳＦＥＴの構成は、図１の断面構造の右側辺を軸にして左右対称に折り返した構造を複数個横に並べて、同種類の電極を並列に接続した構成となる。
まず、図１によりＭＯＳＦＥＴの素子構造について説明する。第１導電型の半導体基板であるｎ型ＳｉＣ基板１の主表面上には、ＭＯＳＦＥＴのソース−ドレイン間に電圧を印加した場合に、耐圧を保持するための第１導電型のドリフト層であるｎ型ＳｉＣドリフト層２がエピタキシャル成長されている。このｎ型ＳｉＣドリフト層２の表層部の所定個所には、所定の深さを有する第２導電型のベース領域であるｐ型ＳｉＣベース領域３が形成される。そして、このｐ型ＳｉＣベース領域３の表層部の所定箇所には、このｐ型ＳｉＣベース領域３の深さよりも浅い第１導電型のソース領域であるｎ型ＳｉＣソース領域４が形成されている。
このｎ型ＳｉＣソース領域４の表面上の一部には、前記ｎ型ＳｉＣソース領域４と前記ｎ型ＳｉＣドリフト層２とを接続する第２導電型のチャネル層であるｐ型ＳｉＣチャネル層５がエピタキシャル成長により形成されている。このｐ型ＳｉＣチャネル層５の表面上には、シリコン酸化膜もしくはシリコン酸化窒化膜等を、熱酸化、窒化、絶縁膜のデポ形成、あるいはこれらの併用により絶縁膜６が形成されている。そして、この絶縁膜６の上には、ゲート電極７が形成され、前記ｎ型ＳｉＣソース領域４の他の表面上に、ソース電極８が形成され、さらにｎ型ＳｉＣ基板１の裏面には、ドレイン電極９が形成されることにより、ＭＯＳＦＥＴ１０が構成されている。
前記ｐ型ＳｉＣベース領域３は、ソース電極８の下部にあり少なくとも表面上では高濃度化されたｐ型ＳｉＣ領域３ａと、ｎ型ＳｉＣソース領域４の直下にあり、前記ｐ型ＳｉＣ領域３ａよりも不純物の注入濃度を低くするｐ型ＳｉＣ領域３ｂと、チャネル層直下にあり、前記ｐ型ＳｉＣ領域３ｂよりも不純物の注入濃度を低くするｐ型ＳｉＣ領域３ｃとより構成されている。
次に、実施の形態１のＭＯＳＦＥＴ１０の動作を簡単に説明する。図１において、ゲート電極７に正電圧を印加すると、ｐ型ＳｉＣチャネル層５の表面が反転してチャネルが形成され、ここに電流通路が出来る。この結果、ソース電極８とドレイン電極９との間に電圧を印加することにより、ｎ型ＳｉＣソース領域４と、ｎ型ＳｉＣドリフト層２とが導通し、ソース電極８とドレイン電極９との間に電流が流れる。従って、ゲート電極７の電圧をオン／オフすることにより、このＭＯＳＦＥＴ１０のスイッチング動作が可能となる。
続いて、実施の形態１のＭＯＳＦＥＴ１０の製造方法について、図２〜８に基づいて説明する。まず、ｎ型ＳｉＣ基板１の主表面上に、ＣＶＤ結晶成長法等により、例えば１ｘ１０１５〜２ｘ１０１６／ｃｍ３のドーピング濃度、４〜１５μmの層厚でエピタキシャル成長によりｎ型ＳｉＣドリフト層２を形成させる（図２）。次に、ｎ型ＳｉＣドリフト層２の表層部の所定個所に、５ｘ１０１７〜２ｘ１０１８／ｃｍ３のドーピング濃度、０．７〜１μｍ程度の層厚にｐ型ＳｉＣベース領域３のうちのｐ型ＳｉＣ領域３ｂ及び３ｃを形成する（図３）。
次に、前記ｐ型ＳｉＣ領域３ｂの表層部に、１ｘ１０１９〜３ｘ１０１９／ｃｍ３のドーピング濃度、０．２〜０．４μm程度の層厚になるようにｎ型ＳｉＣソース領域４を形成する（図４）。次に、前記ｐ型ＳｉＣベース領域３ｂに隣接する領域に５ｘ１０１８〜１ｘ１０２０／ｃｍ３のドーピング濃度、０．７〜１μm程度の層厚となるようにｐ型ＳｉＣベース領域３のうちソース電極８と接触するｐ型ＳｉＣ領域３ａを形成する（図５）。これらのｐ型ＳｉＣベース領域３ａおよび３ｂ、３ｃ、ｎ型ＳｉＣソース領域４はイオン注入および活性化熱処理により形成する。
前記のｐ型ＳｉＣ領域３ｂ、３ｃ及びｎ型ＳｉＣソース領域４の形成は、それぞれ別の注入マスクを用いて形成してもよいが、２層構造の注入マスクや斜め方向のイオン注入などを用いることによって、１つのマスクあるいは１つのマスクに加工を加えた構成によって自己整合的に形成することが可能である。特に、図１に示すチャネル長Ａが１μｍ程度以下のときはこれらの領域を自己整合的に形成する方が精度良く形成できるためより望ましい。この場合にはｐ型ＳｉＣベース領域３のうちのｐ型ＳｉＣ領域３ｃはｐ型ＳｉＣ領域３ｂのドーピング濃度よりも低い濃度、あるいは薄い層厚となるように形成される。
次に、この構成の上に１ｘ１０１５〜５ｘ１０１６／ｃｍ３のドーピング濃度、０．１〜１μm程度の層厚としてエピタキシャル成長によりｐ型チャネル層５を形成する。この表面はエピタキシャル成長により形成されることにより、粗さ２ｎｍ未満に平坦化される（図６）。次に、このｐ型チャネル層５の上に、シリコン酸化膜もしくはシリコン酸化窒化膜等を熱酸化、窒化、絶縁膜のデポ形成、あるいはこれらの併用によってゲート絶縁膜６を形成し、さらにその上にゲート電極７を形成する（図７）。さらに前記ｎ型ＳｉＣソース領域４の他の表面上にソース電極８を形成し、ｎ型ＳｉＣ基板１の裏面にドレイン電極９を形成することにより、ＭＯＳＦＥＴ１０が完成する（図８）。
なお、図９に示すように、ｎ型ＳｉＣドリフト層２のうち、ｐ型ＳｉＣべース領域３が形成されない領域であるｎ型デプレッション領域１１のドーピング濃度をそのままとしても良いが、別途イオン注入を施すことによってｎ型ドーピング濃度を高めたｎ型デプレッション領域１１とすることが可能である。
通常の反転ＭＯＳとの比較において、絶縁膜６の端部Ｃと、ｐ型ＳｉＣ領域３ｃとｎ型ＳｉＣドリフト層２からなるｐｎ接合端Ｂとの距離を大きくして絶縁膜６の端部Ｃの電界値を下げるという観点から、ｐ型ＳｉＣべース領域３の深さを本実施の形態１のチャネル層５の層厚分だけ深くするという構成も考えられるが、その場合にはデプレッション領域の抵抗成分がｐ型ＳｉＣべース領域３の深さが深い分だけ大きくなって素子抵抗、すなわち定常損失が増加することになる。また、ｐ型ＳｉＣべース領域３の厚さを１μmよりも深くする場合においては、イオン注入においてＭｅＶ級の加速電圧が必要となって、イオン注入マスクの材料の変更や厚膜化にともない自己整合的な工程とするための加工工程が複雑化してしまう為好ましくない。
以上のように、実施の形態１のＭＯＳＦＥＴ１０においては、チャネル層５直下のｐ型領域３ｃの濃度が、ｐ型ＳｉＣ領域３ｂの濃度の５〜２０％程度の１ｘ１０１７／ｃｍ３程度以上であれば、ｎ型ＳｉＣドリフト層２の層厚とドーピングによって決まる理想耐圧（５００−２０００Ｖ程度）近くまで電圧を印加させても、空乏化することなく理想耐圧に近い降伏電圧を得ることができる。一方、特許文献１では、チャネル層５を実施の形態１とは異なりｎ型としている為、チャネル層直下のｐ型ＳｉＣ領域３ｃの濃度がｎ型ＳｉＣソース領域４の下部のｐ型ＳｉＣ領域３ｂの濃度の１５〜５０％程度である３ｘ１０１７／ｃｍ３程度以上必要となるために、自己整合的なｐ型ＳｉＣベース領域３とｎ型ＳｉＣソース領域４の形成におけるマスク形状やイオン注入角度の範囲を厳密に制御する必要が生じ、製造上のコストが高くなってしまう。
また、実施の形態１のＭＯＳＦＥＴ１０においては、ゲート構造を形成する前に、ｐ型チャネル層５をエピタキシャル成長させて半導体表面を平坦化させているので、ＳｉＣ表面近傍の荒れにより引き起こされる散乱などでチャネル層の電子移動度が低下させられる事がなく、良好な反転チャネルが形成できるＭＯＳ構造が得られ、充分低抵抗なチャネル特性を得ることができる。しかも反転チャネルであるため、ゲート電圧がゼロのときにソース−ドレイン間の電流の流れないノーマリオフ動作を得やすいという効果も得られる。
さらにまた、ソース−ドレイン間に高電圧が印加されている状況では、素子中の電界分布としてｐ型ＳｉＣベース領域３とｎ型ＳｉＣドリフト層２とからなるｐｎ接合の端部Ｂと、絶縁膜６の端部Ｃとが高電界になる。そのうち、絶縁膜６の端部Ｃの電界値はチャネル層５がｎ型の場合は、チャネル層を有しない通常の反転ＭＯＳの構成と比べて、ｐｎ接合端Ｂから絶縁膜６の端部Ｃの距離が大きくなる為、およそ７０％程度に軽減される。一方、実施の形態１のようにチャネル層５とその直下のｐ型ＳｉＣベース領域とを同一導電型で構成した場合においては、絶縁膜６の端部Ｃの電界値がさらに軽減され、チャネル層を有しない通常の反転ＭＯＳの６０％となるため、絶縁膜６の信頼性をさらに向上させることが可能となる。
さらにまた、ｎ型デプレッション領域１１のドーピング濃度を高めたことにより、素子寸法を微細化して単位面積あたりのＭＯＳＦＥＴの数を増やした場合においても、ｎ型デプレッション領域１１の素子抵抗が低減でき、全体としての素子抵抗を低減させることが可能となる。
実施の形態２．
実施の形態１においては、ｎ型ＳｉＣドリフト層２にｐ型ＳｉＣベース領域３とｎ型ＳｉＣソース領域４とをイオン注入によってＭＯＳＦＥＴを製造する方法を示した。実施の形態２では、ＭＯＳＦＥＴの別な製造方法について、図１０〜１６に基づいて説明する。
ｎ型ＳｉＣ基板１の主表面上に、エピタキシャル成長によりｎ型ＳｉＣドリフト層２を形成させる工程までは実施の形態１と同様である。次に、ｎ型ＳｉＣドリフト層２の表層部の全面に渡り、１ｘ１０１７／ｃｍ３程度以上のドーピング濃度でｐ型ＳｉＣ層２０を成長させる（図１０）。
次に、前記ｐ型ＳｉＣ層２０の表層部の所定個所に、５ｘ１０１７〜２ｘ１０１８／ｃｍ３のドーピング濃度、０．７〜１μｍ程度の層厚に、ｐ型ＳｉＣベース領域２１のうちのｐ型ＳｉＣ領域２１ｂを形成する。ｐ型ベース領域２１のうちのｐ型ＳｉＣ領域２１ｃはもとのｐ型ＳｉＣ層２０のドーピングのままなのでｐ型ＳｉＣ領域２１ｂよりは低濃度となる（図１１）。次に、前記ｐ型ＳｉＣ領域２１ｂの表層部に、前記ｐ型ＳｉＣ領域２１ｂを形成した時に用いたイオン注入マスクを用いて、１ｘ１０１９〜３ｘ１０１９／ｃｍ３のドーピング濃度、０．２〜０．４μm程度の層厚になるようにｎ型ＳｉＣソース領域２３を形成する（図１２）。
次に、前記ｐ型ＳｉＣ層２０の表層部の所定個所にドリフト層２に到達するようにｎ型ＳｉＣデプレッション領域２２を形成する（図１３）。次に、前記ｎ型ソース領域２３に隣接した領域に５ｘ１０１８〜１ｘ１０２０／ｃｍ３のドーピング濃度、０．７〜１μm程度の層厚となるようにイオン注入および活性化熱処理を行い、ｐ型ベース領域２１のうちソース電極８と接触するｐ型ＳｉＣ領域２１ａを形成する（図１４）。これらのベース領域２１ａおよび２１ｂ、ソース領域２３、ｎ型ＳｉＣデプレッション領域２２はイオン注入および活性化熱処理により形成する。
次に、この構成の上に１ｘ１０１５〜５ｘ１０１６／ｃｍ３のドーピング濃度、０．１〜１μm程度の層厚としてエピタキシャル成長によりｐ型チャネル層５を形成する。この表面は粗さ２ｎｍ未満に平坦化される（図１５）。次に、このｐ型チャネル層５の上に、シリコン酸化膜もしくはシリコン酸化窒化膜等を熱酸化、窒化、絶縁膜のデポ形成、あるいはこれらの併用によって絶縁膜６を形成し、さらにその上にゲート電極７を形成する。さらに前記ｎ型ＳｉＣソース領域２３の他の表面上にソース電極８を形成し、ｎ型ＳｉＣ基板１の裏面にドレイン電極９を形成することにより、ＭＯＳＦＥＴ２４が完成する（図１６）。
以上のように、ｎ型ＳｉＣデプレッション領域２２を、もとのドリフト層２のドーピング濃度より高くする為に、（１）ｐ型ＳｉＣベース領域およびｎ型ＳｉＣソース領域、（２）ｐ型ＳｉＣベース領域のうちのコンタクト領域、（３）ｎ型ＳｉＣデプレッション領域の各領域に対してイオン注入を行う工程が必要であるが、実施の形態１では（１）の工程が自己整合的でない場合は、（１）のマスク形成工程を２回行う必要があり、注入マスク形成の写真製版工程の回数が３ないし４回必要であった。これに対して、実施の形態２のＭＯＳＦＥＴ２４の製造方法によれば、（１）の工程において、ｐ型ＳｉＣベース領域とｎ型ＳｉＣソース領域とを別にする必要がないために注入マスク形成の写真製版工程の回数が必ず３となり、かつ自己整合的なプロセスを必要としないという効果が得られる。また、実施の形態２で説明した製造方法により製造したＭＯＳＦＥＴ２４は、実施の形態１で説明したＭＯＳＦＥＴ１０と同様の特性を得られる。
尚、実施の形態１及び２にて説明したＭＯＳＦＥＴにおいて、ｐ型ＳｉＣとｎ型ＳｉＣとを入れ替えた構成としてもよい。また、実施の形態１及び２にて説明したＭＯＳＦＥＴはＳｉＣ半導体により構成しているが、バンドギャップが２ｅＶ程度以上のワイドバンドギャップ半導体材料であるＧａＮ、ＺｎＯ、ダイヤモンドなどを用いても同様の効果が期待でき、半導体装置の性能改善が可能である。
本発明の実施の形態１によるＭＯＳＦＥＴの断面図である。 本発明の実施の形態１によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態１によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態１によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態１によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態１によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態１によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態１によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態１によるＭＯＳＦＥＴの断面図である。 本発明の実施の形態２によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態２によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態２によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態２によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態２によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態２によるＭＯＳＦＥＴの製造方法の一部を示す図である。 本発明の実施の形態２によるＭＯＳＦＥＴの製造方法の一部を示す図である。
符号の説明
１ ｎ型ＳｉＣ基板、２ ｎ型ＳｉＣドリフト層、３ ｐ型ＳｉＣベース領域、３ａ ｐ型ＳｉＣ領域、３ｂ ｐ型ＳｉＣ領域、３ｃ ｐ型ＳｉＣ領域、４ ｎ型ＳｉＣソース領域、５ ｐ型ＳｉＣチャネル層、６ 絶縁膜、７ ゲート電極、８ ソース電極、９ ドレイン電極、１０ ＭＯＳＦＥＴ、１１ ｎ型ＳｉＣデプレッション領域

Claims (7)

  1. 第１導電型の半導体基板と、
    前記半導体基板の主表面上に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層部の所定箇所に形成され、所定深さを有する第２導電型のベース領域と、
    前記ベース領域の表層部の所定箇所に形成され、前記ベース領域の深さよりも浅い第１導電型のソース領域と、
    前記ソース領域と前記ドリフト層の表面上に形成され、前記ソース領域と前記ドリフト層とを接続する、前記ドリフト層と同じ半導体材料である第２導電型のチャネル層と、
    前記チャネル層の表面上に形成された絶縁膜と、
    前記絶縁膜の表面上に形成されたゲート電極と、
    前記ベース領域と前記ソース領域の表面上に形成されたソース電極と、
    前記半導体基板の下面に形成されたドレイン電極とより構成され、
    前記チャネル層がエピタキシャル成長により形成され、その表面が平坦となることを特徴とする
    半導体装置。
  2. 第１導電型がｎ型半導体であり、第２導電型がｐ型半導体であることを特徴とする請求項１記載の半導体装置。
  3. 第２導電型のベース領域と、第１導電型のソース領域とが自己整合的に形成されたことを特徴とする請求項１記載の半導体装置。
  4. 第１導電型のドリフト層のうち、第２導電型のべース領域が形成されない第１導電型のデプレッション領域の不純物濃度を前記ドリフト層よりも高めたことを特徴とする請求項１記載の半導体装置。
  5. 請求項１乃至４のいずれか１項に記載の半導体装置を複数個備え、前記複数個の半導体装置の各同一電極が並列に接続されたことを特徴とする半導体装置。
  6. 第１導電型の半導体基板の主表面上に第１導電型のドリフト層を形成する工程と、
    前記ドリフト層の表層部の所定箇所に、所定深さを有する第２導電型のベース領域を形成する工程と、
    前記ベース領域の表層部の所定箇所に、前記ベース領域の深さよりも浅い第１導電型のソース領域を形成する工程と、
    前記ソース領域と前記ドリフト層との表面上に、前記ドリフト層と同じ半導体材料である第２導電型のチャネル層をエピタキシャル成長により形成する工程とを備えたことを特徴とする半導体装置の製造方法。
  7. 第１導電型の半導体基板の主表面上に第１導電型のドリフト層を形成する工程と、
    前記ドリフト層の全面に第２導電型の層を形成する工程と、
    前記第２導電型の層の表層部の所定箇所に、所定深さを有し、前記第２導電型の層よりも高濃度の第２導電型のベース領域を形成する工程と、
    前記ベース領域の表層部の所定箇所に、前記ベース領域の深さよりも浅い第１導電型のソース領域を形成する工程と、
    前記第２導電型の層の表層部の所定箇所に、不純物濃度を高めた第１導電型のデプレッション領域を形成する工程と、
    前記第２導電型の層の表層部の前記デプレッション領域と前記ソース領域とが形成されていない所定箇所に、ソース電極と接触し、前記ベース領域よりも不純物濃度を高めた領域を形成する工程と、
    前記ソース領域と前記デプレッション領域との表面上に、前記ドリフト層と同じ半導体材料である第２導電型のチャネル層をエピタキシャル成長により形成する工程とを備えたことを特徴とする半導体装置の製造方法。
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