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WO2008062800A1 - Dispositif à semi-conducteur et son procédé d'entraînement - Google Patents

Dispositif à semi-conducteur et son procédé d'entraînement Download PDF

Info

Publication number
WO2008062800A1
WO2008062800A1 PCT/JP2007/072476 JP2007072476W WO2008062800A1 WO 2008062800 A1 WO2008062800 A1 WO 2008062800A1 JP 2007072476 W JP2007072476 W JP 2007072476W WO 2008062800 A1 WO2008062800 A1 WO 2008062800A1
Authority
WO
WIPO (PCT)
Prior art keywords
electrode
gate electrode
semiconductor device
gate
voltage
Prior art date
Application number
PCT/JP2007/072476
Other languages
English (en)
French (fr)
Inventor
Tatsuo Morita
Manabu Yanagihara
Hidetoshi Ishida
Yasuhiro Uemoto
Hiroaki Ueno
Tsuyoshi Tanaka
Daisuke Ueda
Original Assignee
Panasonic Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corporation filed Critical Panasonic Corporation
Priority to US14/301,066 priority Critical patent/USRE45989E1/en
Priority to CN2007800381213A priority patent/CN101523614B/zh
Priority to EP07832206A priority patent/EP2084750A4/en
Priority to JP2008528287A priority patent/JP5552230B2/ja
Priority to US12/445,390 priority patent/US8203376B2/en
Publication of WO2008062800A1 publication Critical patent/WO2008062800A1/ja

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    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
    • H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device that performs bidirectional switch operation used for power control and a method of driving the same.
  • nitride semiconductors such as gallium nitride (GaN) as power switching devices.
  • GaN can form various mixed crystals with aluminum nitride (A1N) and indium nitride (InN) S
  • nitride semiconductors form heterojunctions like arsenic-based semiconductors such as gallium arsenide (GaAs). be able to. Therefore, it can be used to form a heterojunction field effect transistor (HFET) utilizing a heterojunction.
  • HFET heterojunction field effect transistor
  • a structure for reducing the film thickness or the A1 composition ratio of an AlGaN layer which is simply a barrier layer in an AlGaN / GaN hetero junction, a recess in a gate portion It is known that the threshold voltage is shifted in the positive direction by providing an FET, an FET is produced on the (10-12) plane of the sapphire substrate, and no polarization field is generated in the crystal growth direction of the nitride semiconductor. I see.
  • JFET junction type field effect transistor
  • Patent Document 2 JFET uses a pn junction with a larger built-in potential than a Schottky junction for the gate. This makes it possible to increase the gate rising voltage and apply a positive gate voltage. Also has the advantage that the gate leakage current can be reduced.
  • Patent Document 3 proposes a bidirectional switch capable of controlling bidirectional current, and a bidirectional switch using a GaN semiconductor.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-273486
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2003-228320
  • Patent Document 3 US Patent Application Publication No. 2005/018956
  • the bidirectional switch operation is a switch operation capable of causing current to flow in at least one direction and interrupting bidirectional current.
  • the conventional FET since the conventional FET has a low withstand voltage (reverse withstand voltage) against a negative bias, there is a problem that it is impossible to realize a bidirectional switch body that conducts and shuts off current unless a plurality of elements are combined. . Furthermore, when operating as a bidirectional switch, control from an external device becomes complicated. It is also difficult to control in 4 quadrants and operate as a diode or reverse blocking switch.
  • the conventional normally-off FET has a narrow allowable range of voltage that can be applied to the gate electrode. Therefore, a gate voltage higher than about IV can not be applied, and there is a possibility that a malfunction may occur due to noise.
  • the present invention solves the above-mentioned conventional problems, and can realize a semiconductor device having excellent reverse breakdown voltage characteristics and capable of forming a bidirectional switch body and applying a high gate voltage with only one element. With the goal.
  • the semiconductor device according to the present invention is formed on a substrate, and has a semiconductor layer laminate having a channel region, and a semiconductor layer laminate formed on the semiconductor layer laminate at a distance from each other. Between the first and second electrodes, and the first and second electrodes. A first gate electrode and a second gate electrode formed between the first gate electrode and the second electrode, and between the semiconductor layer stack and the first gate electrode; And a first control layer having conductivity of the mold.
  • the semiconductor device of the present invention includes a first control layer having p-type conductivity. Therefore, holes can be injected into the channel region by applying a forward bias from the first gate electrode to the channel region. Holes injected into the channel region perform functions like donor ions, so that carrier concentration can be modulated in the channel region. As a result, it is possible to realize a normally-off type nitride semiconductor transistor having a large operating current.
  • the semiconductor device of the present invention has an operation mode in which holes are injected into the channel region by applying a positive voltage to the first gate electrode based on the potential of the first electrode. May be
  • the threshold voltage of the first gate electrode and the threshold voltage of the second gate electrode may be different from each other.
  • the second gate electrode may have a Schottky junction with the semiconductor layer stack.
  • the semiconductor layer laminate may have a recess, and the second gate electrode may be in contact with the bottom of the recess.
  • the semiconductor device of the present invention may further include a second control layer formed between the semiconductor layer stack and the second gate electrode and having p-type conductivity.
  • the uppermost layer of the semiconductor layer stack includes a first portion and a second portion having a thinner film thickness than the first portion, and the first control layer and the second portion have a first portion and a second portion.
  • the first portion encloses the third portion whose film thickness is equal to or less than the second portion.
  • the first control layer and the second control layer may be formed on the first portion and the third portion.
  • the semiconductor layer laminate includes a first semiconductor layer formed sequentially from the lower side, and a second semiconductor layer having a larger band gap than the first semiconductor layer.
  • the etching absorption layer may have a smaller band gap than the second semiconductor layer, and the etching absorption layer may be the uppermost layer of the semiconductor layer stack.
  • the first control layer and the second control layer may have a protrusion.
  • the semiconductor device is formed in a region between the first control layer and the second control layer on the semiconductor layer stack, and the first control layer and the second control layer are formed.
  • the high resistance layer may be further provided.
  • the high resistance layer may be gallium oxide or a layer containing boron ions.
  • the semiconductor device further includes an undoped semiconductor layer formed on the semiconductor layer stack, and the first control layer and the second control layer are selective to the semiconductor layer of one pair. It may be a p-type impurity diffusion region formed in
  • the semiconductor device further includes an oxide film layer having an opening formed on the semiconductor layer laminate, and the first control layer and the second control layer are exposed to an opening force. It may be formed to be in contact with the stacked semiconductor layer.
  • the distance between the first gate electrode and the second gate electrode is larger than the distance between the first electrode and the first gate electrode, and the second electrode and the second electrode are separated.
  • the size of the gate electrode is larger than that of the gate electrode.
  • a voltage force equal to or higher than the built-in potential of the pn junction formed by the first control layer and the semiconductor layer laminate is applied between the first gate electrode and the first electrode.
  • a potential higher than the threshold voltage of the first gate electrode is applied to the first gate electrode with reference to the potential of the first electrode, and the threshold voltage of the second gate electrode is reduced.
  • a current flows from the second electrode to the first electrode, and a current from the first electrode to the second electrode
  • a potential less than the threshold voltage of the first gate electrode is applied to the first gate electrode with reference to the potential of the first electrode, and a potential less than the threshold voltage of the second gate electrode.
  • the first A current may not flow between the pole and the second electrode in either direction.
  • the second electrode and the second gate electrode may be electrically shorted.
  • a potential higher than the threshold voltage of the first gate electrode is applied to the first gate electrode based on the potential of the first electrode, and the threshold voltage of the second gate electrode is higher Is applied to the second gate electrode with reference to the potential of the second electrode, a current flows in both directions between the first electrode and the second electrode, and the first gate is brought into conduction.
  • a potential lower than the threshold voltage of the electrode is applied to the first gate electrode based on the potential of the first electrode, and a potential lower than the threshold voltage of the second gate electrode is based on the potential of the second electrode. The current does not flow in either direction between the 1st electrode and the 2nd electrode by applying to the gate electrode of! / ⁇ .
  • the semiconductor device of the present invention further includes a third control layer formed on the semiconductor layer stack, spaced apart from the first control layer, and having p-type conductivity,
  • the gate electrode and the second electrode may be integrally formed on the third control layer.
  • the semiconductor layer laminate includes a first semiconductor layer and a second semiconductor layer sequentially stacked from the substrate side, and the second semiconductor layer is a first semiconductor layer.
  • the channel region whose band gap is larger than that of the channel region is an interface region between the first semiconductor layer and the second semiconductor layer.
  • the semiconductor layer stack is made of a nitride semiconductor or a silicon carbide semiconductor, and / or may be!
  • the nitride semiconductor may contain at least one of gallium nitride and aluminum gallium nitride.
  • the semiconductor device of the present invention further includes a control unit that controls a voltage applied to the first gate electrode and the second gate electrode, and the control unit is configured to control the first electrode and the second electrode.
  • a voltage higher than the threshold voltage of the first gate electrode is applied to the first gate electrode with reference to the potential of the first electrode, and the second gate electrode is A voltage higher than the threshold voltage of the second gate electrode is applied with reference to the potential of the second electrode, and no current flows in either direction between the first electrode and the second electrode.
  • Voltage is applied to the first gate electrode with respect to the potential of the first electrode as a reference, and a voltage equal to or less than the threshold voltage of the first gate electrode is applied to the first gate electrode. You may apply a voltage below the threshold voltage of the 2 gate electrodes!
  • the control unit includes a first power supply that applies a voltage between the first electrode and the first gate electrode, and a second power supply that applies a voltage between the second electrode and the second gate electrode. And may be included.
  • the output voltage of the first power supply and the output voltage of the second power supply may be equal to each other.
  • the first power supply and the second power supply may be variable power supplies capable of changing the output voltage.
  • the control unit applies a first control terminal to which a first control signal for controlling a voltage applied to the first gate electrode is input, and a second control electrode.
  • a second control terminal to which a second control signal for controlling the voltage is input, and a first gate driven between the first electrode and the first gate electrode driven by the first control signal A first state in which a voltage higher than the threshold voltage of the electrode is applied, and a second state in which a voltage lower than the threshold voltage of the first gate electrode is applied between the first electrode and the gate electrode.
  • the first gate drive circuit to be switched, driven by the second control signal, and a voltage higher than the threshold voltage of the second gate electrode is applied between the second electrode and the second gate electrode.
  • the first gate drive circuit may be in the second state, and the second gate drive circuit may be in the fourth state!
  • the first gate drive circuit and the second gate drive circuit may be configured such that the reference potentials are controlled by control signals different from each other.
  • the semiconductor element is normally-off type, and the control unit applies a voltage higher than the threshold voltage of the first gate electrode between the first electrode and the first gate electrode.
  • the drive circuit is the first In the second state, the first power source is connected between the first electrode and the first gate electrode, and in the second state, the first electrode is shorted to the first gate electrode, In the third state, the gate drive circuit connects the second power supply between the second electrode and the second gate electrode, and in the fourth state, the second electrode and the second gate electrode. May be short-circuited.
  • the semiconductor element is normally on type, and the control unit applies a voltage equal to or lower than the threshold voltage of the first gate electrode between the first electrode and the first gate electrode.
  • a fourth power supply for applying a voltage lower than the threshold voltage of the second gate electrode between the second electrode and the second gate electrode, The circuit shorts the first electrode and the first gate electrode in the first state, and in the second state, connects the third power supply between the first electrode and the first gate electrode.
  • the second gate drive circuit short-circuits the second electrode and the second gate electrode in the third state, and connects the second electrode and the second gate electrode in the fourth state.
  • the fourth power source may be connected between them.
  • the control unit includes a first power supply that applies a voltage higher than a threshold voltage of the first gate electrode between the first electrode and the first gate electrode; A second power supply for applying a voltage higher than the threshold voltage of the second gate electrode between the second electrode and the second gate electrode, and a first power source between the first electrode and the first gate electrode A third power supply that applies a voltage less than or equal to the threshold voltage of the gate electrode, and a fourth power supply that applies a voltage less than or equal to the threshold voltage of the second gate electrode between the second electrode and the second gate electrode And, in a first state, the first gate drive circuit connects a first power supply between the first electrode and the first gate electrode, and in the second state, the first gate drive circuit.
  • a third power supply is connected between the electrode and the first gate electrode, and the second gate drive circuit is configured to, in the third state, connect the second electrode and the second gate.
  • a second power supply connected between the gate electrode, in the fourth state, the second electrode and the fourth structure is a also good Les connecting the power between the second gate electrode.
  • the control unit includes a drive power supply for supplying power to the first gate drive circuit, a capacitor for supplying power to the second gate drive circuit, and a charge circuit for charging the capacitor.
  • the charge circuit is connected between the drive power supply and the capacitor, and includes a charge switch circuit that charges the capacitor with the drive power supply! // ,.
  • the charge switch circuit comprises a semiconductor switch and the semiconductor switch. Including a diode and a diode in series with the switch!
  • the semiconductor switch may be a p-channel MOSFET, a p-channel IGBT or a PNP transistor! / ⁇ .
  • the charging circuit may be configured to charge the capacitor when current flows between the second electrode and the first electrode.
  • control unit includes a first step-down circuit connected between the first gate drive circuit and the first gate electrode, a second gate drive circuit, and a second step. And / or have a second step-down circuit connected between the gate electrode and
  • the first step-down circuit and the second step-down circuit may be configured to include a resistance element and a Zener diode.
  • the second gate drive circuit may have a photocoupler that electrically isolates the second control signal from the potential of the second electrode.
  • the second gate drive circuit may have a level shift circuit that converts the signal level of the second control signal! // !.
  • the control unit has a delay circuit for delaying the first control signal and inputting it to the first control terminal, and the delay time of the delay circuit is determined by the delay of the level shift circuit. It may be equal to the delay time.
  • the second gate drive circuit has a primary side connected between the first electrode and the second electrode, and a secondary side connected to the second gate electrode and the second control terminal. And between, the voltage and phase of the output from the secondary side equal to the voltage and phase of the input to the primary side! /, Have a transformer! /, May!
  • the second gate drive circuit has a primary side connected between the first electrode and the second electrode, and a secondary side connected to the second gate electrode and the second control terminal.
  • a transformer the voltage of the output from the secondary side being equal to the voltage of the input to the primary side, and the phase of the output from the secondary side being out of phase with the phase of the input to the primary side, Has a phase compensation circuit that compensates for the phase shift between the side and secondary side!
  • the phase compensation circuit preferably comprises a capacitor.
  • the second gate drive circuit has a transformer in which the second control signal is input to the primary side, and the secondary side is connected to the second electrode and the second gate electrode. You may have
  • the second gate drive circuit has a pulse current generation unit connected to the primary side of the transformer to generate a pulse current, and the second control signal is a pulse. It may be configured to be input to the transformer via the current generator.
  • the first gate drive circuit may be configured to directly apply the first control signal between the first electrode and the first gate electrode.
  • the first control signal and the second control signal may be the same signal.
  • a first electrode, a first gate electrode, a first electrode, and a first electrode formed in order at intervals from each other on a semiconductor layer stack formed on a substrate.
  • a driving method of a semiconductor device provided with a semiconductor element having two gate electrodes and a second electrode is targeted, and is higher than the threshold voltage of the first gate electrode between the first electrode and the first gate electrode.
  • a voltage equal to or lower than the threshold voltage of the first gate electrode is applied between the first ohmic electrode and the first gate electrode, and
  • a voltage equal to or lower than the threshold voltage of the second gate electrode is applied between the second gate electrode and the second gate electrode, and
  • a step is taken to cut off the connection between the first ceramic electrode and the second ceramic electrode. Is equipped. For this reason, even when the potential of the second ohmic electrode is lower than the potential of the first ohmic electrode, the channel region is pinched off below the second gate electrode. Therefore, between the first and second ohmic electrodes, whichever It is possible to cut off current so that it does not flow in either direction, so a bidirectional switch can be realized.
  • a semiconductor device having excellent reverse breakdown voltage characteristics capable of forming a bidirectional switch body with only one element and applying a high gate voltage, and a driving method thereof Can be realized.
  • FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a graph showing current-voltage characteristics of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing a modified example of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a cross-sectional view showing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a semiconductor device according to a third embodiment of the present invention.
  • FIG. 6 is a graph showing current-voltage characteristics of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 7 is a cross-sectional view showing a modified example of the semiconductor device according to the third embodiment of the present invention.
  • FIG. 8 is a cross-sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view for illustrating problems that occur in the dual gate semiconductor device.
  • FIG. 10 A sectional view showing a semiconductor device according to a first modification of the fourth embodiment of the present invention.
  • FIG. 11 A sectional view showing a semiconductor device according to a second modification of the fourth embodiment of the present invention.
  • FIG. 12 A sectional view showing a method of manufacturing a semiconductor device according to a second modification of the fourth embodiment of the present invention in order of process.
  • FIG. 13 is a cross-sectional view showing a semiconductor device according to a third modification of the fourth embodiment of the present invention.
  • FIG. 14 shows a semiconductor device according to a fourth modification of the fourth embodiment of the present invention. It is a sectional view [FIG. 15] A sectional view showing a semiconductor device according to a fifth modification of the fourth embodiment of the present invention.
  • FIG. 16 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the fifth modification of the fourth embodiment of the present invention in the order of steps.
  • FIG. 17 A sectional view showing a semiconductor device according to a sixth modification of the fourth embodiment of the present invention.
  • FIG. 18 A sectional view showing a method of manufacturing a semiconductor device according to a sixth modification of the fourth embodiment of the present invention in order of process.
  • FIG. 20 is a circuit diagram showing an equivalent circuit of a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 21 is a graph showing current-voltage characteristics of the semiconductor device according to the fifth embodiment of the present invention.
  • FIG. 22 is a cross-sectional view showing a semiconductor device used in a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 23 is a cross-sectional view showing a semiconductor device used in a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 24 is a cross-sectional view showing a modified example of the semiconductor element used in the semiconductor device according to the seventh embodiment of the present invention.
  • FIG. 25 is a circuit diagram showing a semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 26 is a circuit diagram showing a semiconductor device according to a ninth embodiment of the present invention.
  • FIG. 27 is a circuit diagram showing a semiconductor device according to a tenth embodiment of the present invention.
  • FIG. 28 is a circuit diagram showing a semiconductor device according to an eleventh embodiment of the present invention.
  • FIG. 29 is a circuit diagram showing a semiconductor device according to a twelfth embodiment of the present invention.
  • FIG. 30 is a circuit diagram showing a semiconductor device according to a thirteenth embodiment of the present invention.
  • FIG. 31 is a circuit diagram showing a sustain circuit according to a fourteenth embodiment of the present invention. Explanation of sign
  • FIG. 1 shows a cross-sectional view of a nitride semiconductor device according to a first embodiment of the present invention!
  • the semiconductor device of this embodiment is a dual gate semiconductor device. Specifically, a buffer layer 12 made of A1 N having a thickness of 100 nm is formed on a substrate 11 made of sapphire whose plane orientation of the main surface is a (0001) plane, and a semiconductor layer laminate 13 is formed thereon. Is formed.
  • the semiconductor layer stack 13 has a first semiconductor layer 14 made of undoped GaN having a thickness of 1 m and a second semiconductor layer 15 made of undoped Al Ga N having a thickness of 25 nm on the lower side.
  • titanium (Ti) and aluminum (A1) are stacked, one of which is a source electrode and the other is a drain electrode.
  • a first electrode 16A and a second electrode 16B. are spaced apart from one another.
  • a first control layer 19A and a p-type doped GaN each having a thickness of 200 nm are formed.
  • a second control layer 19B is formed spaced apart from one another.
  • a first control layer 19A is made of nickel (Ni) first.
  • the gate electrode 18A is formed.
  • a second gate electrode 18B made of Ni is formed on the second control layer 19B.
  • a passivation film 41 made of silicon nitride is formed on the second semiconductor layer 15, the first control layer 19A and the second control layer 19B.
  • the first control layer 19A and the second control layer 19B are formed on the second semiconductor layer 15 in a stripe of, for example, a width of 1.5 m, and the first gate electrode 18A and the first control layer 19B are formed.
  • the two gate electrodes 18B are formed in a stripe shape with a width of 1 m.
  • the distance L1 from the side end of the first control layer 19A to the side end of the second electrode 16B is preferably 5 m or more.
  • the distance L2 from the side end of the second control layer 19B to the side end of the first electrode 16A is preferably 5 mm or more.
  • the transistor of the first embodiment is formed on the first control layer 19A having the first gate electrode 18A and the conductivity of the third type. Therefore, by applying a forward bias from the first gate electrode 18A to the channel region generated in the interface region between the first semiconductor layer 14 and the second semiconductor layer 15, the channel region is formed. Holes can be injected into the In nitride semiconductors, the mobility of holes is much lower than the mobility of electrons, so holes injected into the channel region hardly contribute as carriers for current flow!
  • the holes injected from the first gate electrode 18A generate the same amount of electrons in the channel region, so the effect of generating the electrons in the channel region is enhanced, and the function like donor ion is exhibited. Do. That is, since the carrier concentration can be modulated in the channel region, it is possible to realize a normally-off nitride semiconductor transistor having a large operating current.
  • the structure of the present invention is similar to that of JFET, but operates in a completely different principle of operation from that of JFET that performs carrier modulation in the channel region by the gate electric field in that carrier injection is intentionally performed. . Specifically, when a gate voltage of 3 V or more exceeds the built-in potential of the S junction that operates as a JFET until the gate voltage is 3 V, holes are injected into the gate, and the mechanism described above Current increases, high current and low Operation is possible.
  • the semiconductor device of this embodiment can apply a high gate voltage, and can generate a malfunction due to noise.
  • the second control layer 19 B is formed near the second electrode 16 B, and the second gate electrode 18 B is formed on the second control layer 19 B. Is being formed.
  • the second gate electrode 18B can also control the channel region S similarly to the first gate electrode 18A. Therefore, the electrical conductivity between the first electrode 16A and the second electrode 16B is controlled by the first gate electrode 18A, and at least the potential of the second electrode 16B is higher than the potential of the first electrode 16A.
  • the channel region below the second control layer 19B can be brought into a pinch-off state.
  • unlike the conventional FET it exhibits excellent reverse breakdown voltage characteristics in which no current flows between the first electrode 16A and the second electrode 16B.
  • the second gate electrode 18B has the same potential as the second electrode 16B. Therefore, when a positive bias is applied to the second electrode 16B, a positive bias is also applied to the second gate electrode 18B, and between the first electrode 16A and the second electrode 16B. The electrical conductivity of is controlled by the first gate electrode 18A. On the other hand, when a negative bias is applied to the second electrode 16B, a negative bias is also applied to the second gate electrode 18B. Therefore, the depletion layer spreads in the region under the second control layer 19B in the first semiconductor layer 14 and the second semiconductor layer 15, and the channel region is pinched off. As a result, unlike the conventional FET, when a negative bias is applied to the second electrode 16B, an excellent reverse breakdown voltage prevents a current from flowing between the first electrode 16A and the second electrode 16B. Show the characteristics.
  • FIG. 2 shows the case where the second gate electrode 18 B and the second electrode 16 B are electrically connected (short circuited), and the first electrode 16 A is a source electrode and the second electrode 16 B is a drain electrode.
  • V the first electrode 16 A is a source electrode and the second electrode 16 B is a drain electrode.
  • V is the voltage between the second electrode 16B and the first electrode 16A And corresponds to the drain voltage Vds of a normal FET.
  • I is the second electrode 16B and the first
  • V which is a horizontal axis is a voltage based on the first electrode 16A
  • I is a vertical axis.
  • S2S1 S2S has a positive current flowing from the second electrode 16B to the first electrode 16A. Also, the first
  • negative V drain voltage
  • I drain voltage
  • the semiconductor device of this embodiment has excellent reverse breakdown voltage characteristics that I can not flow even if V becomes negative regardless of the voltage applied to the first gate electrode 18A.
  • the excellent reverse breakdown voltage characteristic enables control in four quadrants that can not be achieved by the conventional semiconductor device.
  • the first control layer 19A and the second control layer 19B can be removed by doping magnesium (Mg) of about 1 ⁇ 10 19 cm ⁇ 3 or so.
  • the carrier concentration of is about 10 ⁇ 10 18 cm ⁇ 3 .
  • the first control layer 19A and the second control layer 19B are made of GaN, they may be made of AlGaN.
  • the first gate electrode 18A and the second gate electrode 18B may be made of a material that exhibits good atomic properties with respect to the force of the first control layer 19A and the second control layer 19B. You may use sodium (Pd) and so on!
  • first electrode 16 A and the second electrode 16 B are formed on the second semiconductor layer 15, the first electrode 16 and the second semiconductor layer 15 may be formed by tunneling current. Any structure can be used as long as it can form an ohmic junction by being electrically connected to the two-dimensional electron gas generated at the junction interface.
  • first electrode 16A and the second electrode 16 in the second semiconductor layer 15 An impurity such as silicon (Si) may be selectively diffused in the lower region of the electrode 16B.
  • the (0001) plane can be used. It does not have to be.
  • a plurality of semiconductor devices may be formed by providing an element isolation region.
  • the element isolation region may be formed, for example, by implanting boron (B 2) ions to selectively increase the resistance of the first element isolation region and the second element isolation region.
  • the second gate electrode 18B may be formed to cover the second electrode 16B to short the second electrode 16B and the second gate electrode 18B. . This can simplify the wiring formation process. Also, conversely, the second gate electrode 18B may be formed to cover the second electrode 16B! / !.
  • FIG. 4 shows the cross-sectional configuration of the semiconductor device according to the second embodiment.
  • the description of the components shown in FIG. 4 that are the same as those shown in FIG. 3 will be omitted by retaining the same reference numerals.
  • the semiconductor device of this embodiment has a thickness of 15 nm between the second semiconductor layer 15 and the first control layer 19A and the second control layer 19B.
  • a third semiconductor layer 17 made of p-type doped Al Ga N is formed.
  • the first control layer 19A and the second control layer 19B are formed by forming a nitride semiconductor layer of p-type GaN on the second semiconductor layer 15, and then dry etching using chlorine gas or the like.
  • the p-type nitride semiconductor layer is selectively etched.
  • the over-etching in which the second semiconductor layer 15 is scraped or the under-etching in which the p-type nitride semiconductor layer remains on the second semiconductor layer 15 may occur.
  • the first electrode 16A and the second electrode 16B which are n- type ceramic electrodes, are formed on the p-type nitride semiconductor layer remaining during the etching. The contact resistances of the first electrode 16A and the second electrode 16B are increased.
  • the etching rate is smaller than that of the first control layer 19A and the second control layer 19B! /, By providing the third semiconductor layer 17 having p-type conductivity.
  • the first electrode 16A and the second electrode 16B are third semiconductor layers.
  • the opening 17 is formed in the opening 17 and is formed in contact with the second semiconductor layer 15.
  • the first electrode 16A and the second electrode 16B are formed so as to penetrate the second semiconductor layer 15 and to be in contact with the first semiconductor layer 14 as long as an ohmic contact can be formed with the channel region. For example, even better ohmic contact can be realized.
  • the second gate electrode 18B is formed so as to cover the second electrode 16B is shown. Even when the second gate electrode 18B and the second electrode 16B are short-circuited by a wire Good.
  • FIG. 5 shows the cross-sectional configuration of the semiconductor device according to the third embodiment.
  • the same components as in FIG. 1 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • an integrated electrode 16C is formed on the second control layer 19B, in which the second gate electrode made of Ni and the second electrode are combined. ing.
  • FIG. 6 shows V-I characteristics of the semiconductor device of the present embodiment, the second control layer is not
  • V refers to the first electrode 16A.
  • the vertical axis I is the voltage flowing from the second electrode 16B to the first electrode 16A.
  • the drain voltage Vds is V.
  • the drain current Ids is shown as I. Also, in Figure 6, the gate voltage is 0V, IV, 2V , 3V and 4V respectively.
  • the semiconductor device of this embodiment has an excellent reverse breakdown voltage characteristic that I does not flow when V is negative regardless of the gate voltage.
  • the integrated electrode 16C is Ni, but it may be, for example, Pd or the like as long as it is a material that exhibits excellent atomic properties with the second control layer 19B.
  • the third semiconductor is disposed between the second semiconductor layer 15 and the first control layer 19A and the second control layer 19B.
  • Layer 17 may be formed.
  • the first electrode 16A may be formed by penetrating the second semiconductor layer 15 if it can form an ohmic contact with the channel region and in contact with the first semiconductor layer 14 to further improve the performance. It is possible to realize an ohmic contact.
  • FIG. 8 shows the cross-sectional configuration of the semiconductor device according to the fourth embodiment.
  • the same components as in FIG. 1 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • the second semiconductor layer 15 has a first portion 15a with a large thickness and a second portion 15b with a thickness smaller than the first portion 15a.
  • the first control layer 19A and the second control layer 19B are formed on the first portion 15a. That is, the first control layer 19A and the second control layer 19B are formed on the convex portion formed on the second semiconductor layer 15! /.
  • the first control layer 19 A and the second control layer 19 B are formed by selectively removing the p-type GaN layer after forming the p-type GaN layer on the second semiconductor layer 15. .
  • the p-type GaN layer remains between the first control layer 19A and the second control layer 19B, and the first control is performed.
  • the resistance layer 19A and the second control layer 19B are electrically connected to each other via the resistance.
  • the first gate electrode 18A and the second gate electrode 18B are in ohmic contact with the first control layer 19A and the second control layer 19B, respectively.
  • the semiconductor device of the present embodiment includes a first control layer 19A and a second control layer.
  • the p-type GaN layer is over-etched to remove a part of the second semiconductor layer 15.
  • the p-type GaN layer can be reliably removed except for the first control layer 19A and the second control layer 19B.
  • the thickness of the second semiconductor layer 15 is larger in the portion where the first control layer 19A and the second control layer 19B are formed than in the other portions.
  • the overetching amount of the second semiconductor layer 15 may be determined in consideration of the film thickness at the time of growth of the second semiconductor layer 15, the threshold voltage, the variation of the etching amount, and the like. For example, when the second semiconductor layer 15 is grown to 60 nm and the p-type GaN layer is grown to 300 nm, the bar etching amount may be set to 40 nm. That is, the film thickness of the first portion 15a is 60 nm, and the film thickness of the second portion 15b is 20 nm. As a result, the unnecessary p-type GaN layer can be almost completely removed. On the other hand, the film thickness of the second semiconductor layer 15 largely affects the current characteristics between the first electrode 16A and the second electrode 16B.
  • the film thickness of the second semiconductor layer 15 can not be made too thin.
  • the film thickness of the second semiconductor layer 15 can be secured to 20 nm in the over-etched second portion 15b, the current characteristic is deteriorated. Can be reduced.
  • the thickness of the first portion 15a can be epitaxially grown on the first semiconductor layer 14 made of undoped GaN, and may be thicker as much as possible for the normally-off operation. For example, it may be about lOOnm.
  • the lower limit is the first control layer 19A and the second It may be thin as long as the residue of the p-type GaN layer left between the control layer 19B can be completely removed. For example, when the overetching amount is 5 nm, it may be about 25 nm.
  • the thickness of the second portion 15b may be thicker, as long as the residue of the p-type GaN layer left between the first control layer 19A and the second control layer 19B can be completely removed. For example, about 95 nm may be used.
  • the lower limit may be as thin as the device operates or may be about 5 nm.
  • part of the second semiconductor layer 15 is removed and the first semiconductor layer 14 is dug about 40 nm to form the first electrode 16 A and the first electrode 16 A.
  • An example is shown in which the second electrode 16 B is formed in contact with the interface between the second semiconductor layer 15 and the first semiconductor layer 14.
  • the first electrode 16A and the second electrode 16B may be formed on the second semiconductor layer 15.
  • FIG. 10 shows a cross-sectional configuration of a semiconductor device according to a first modification of the fourth embodiment.
  • the semiconductor device of the present modification includes an etching absorption layer 42 between the second semiconductor layer 15 and the first control layer 19A and the second control layer 19B.
  • the etching absorption layer 42 is made of n-type GaN having a thickness of about 50 nm, and the film thickness of the lower part of the first control layer 19A and the second control layer 19B is thicker than the film thickness of other parts. .
  • the second semiconductor layer 15 can be formed even if the p-type GaN layer is overetched by about 30 nm. It can not be etched!
  • the second semiconductor layer 15 When a part of the second semiconductor layer 15 is etched by dry etching, the surface of the second semiconductor layer 15 is damaged to form defect states. When a defect level is formed, electrons are trapped at the time of current interruption, which may cause current collapse.
  • the etching absorption layer 42 As shown in this modification, it is possible to remove the unnecessary p-type GaN layer without damaging the second semiconductor layer 15 without fail.
  • the second semiconductor The film thickness of the body layer 15 greatly affects the current characteristics between the first electrode 16A and the second electrode 16B. In the semiconductor device of the present embodiment, since the second semiconductor layer 15 is not over-etched, the film thickness of the second semiconductor layer 15 does not vary due to the over-etching. Therefore, variations in current characteristics among semiconductor devices can be suppressed, and semiconductor devices can be manufactured with good reproducibility.
  • the etching absorption layer 42 may be undoped GaN.
  • the second semiconductor layer 15 may be n-type AlGaN instead of undoped AlGaN! /.
  • FIG. 11 is a sectional view of a semiconductor device according to a second modification of the fourth embodiment.
  • the same components as in FIG. 31 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • the first control layer 19A and the second control layer 19B have a convex portion.
  • FIG. 12 shows the method of manufacturing the semiconductor device according to the present modification in the order of steps. First, figure
  • a buffer layer 12, a semiconductor layer stack 13, and a p-type GaN layer 19 are sequentially formed by MOCVD on a substrate 11 made of Si.
  • the buffer layer 12 is formed of AlN having a thickness of 10 nm and GaN having a thickness of 10 nm, the thickness may be 1 ⁇ m.
  • the semiconductor layer stack 13 may be a first semiconductor layer 14 made of undoped GaN having a thickness of 2 m and a second semiconductor layer 15 made of n-type or undoped AlGaN having a thickness of 60 nm. Good.
  • the film thickness of the p-type GaN layer may be 300 nm.
  • the p-type GaN layer 19 is selectively removed by ICP Onductively Coupled Plasma) etching using C1 gas and photolithography to form a first control layer. 19A and a second control layer 19B are formed. At this stage, even if the p-type GaN layer 19 remains between the first control layer 19A and the second control layer 19B, there is a problem. Absent.
  • the first gate electrode 18A and the second gate electrode 18B are formed at predetermined positions, respectively. Measure electrical characteristics. As a result of the measurement, when the leak current between the first gate electrode 18A and the second gate electrode 18B is large, the p-type GaN layer is formed between the first control layer 19A and the second control layer 19B. 19 remain!
  • the first control layer 19A and the second control layer 19B are formed by photolithography and dry etching.
  • the remaining p-type GaN layer 19 is removed.
  • FIG. 13 shows a cross-sectional configuration of a semiconductor device according to a third modification of the fourth embodiment.
  • the same components as in FIG. 8 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • the second semiconductor layer 15 includes a first portion 15a, a second portion 15b thinner than the first portion 15a, and a second portion 15b. And a third portion 15c having a thickness equal to or less than two portions 15b.
  • the first control layer 19A and the second control layer 19B are formed on the first portion 15a and the third portion 15c.
  • the film thickness of the second semiconductor layer 15 becomes thin.
  • the defect level may affect the channel region or the two-dimensional electron gas concentration in the channel region may be lowered. Therefore, the film thickness of the second semiconductor layer 15 before over-etching is as thick as possible! /, Preferred! /. If the film thickness of the second semiconductor layer 15 below the first control layer 19A and the second control layer 19B is increased, the threshold voltage may be lowered and the normally-off operation may not be performed. There is.
  • the second semiconductor layer 15 is thinner than the first portion 15a which is thicker than the first control layer 19A and the second control layer 19B. And the second portion 15b. For this reason, the threshold voltage is determined by the film thickness of the second portion 15b. Therefore, even if the film thickness of the second semiconductor layer 15 before the over-etching is increased, the threshold voltage does not decrease.
  • the film thickness of the first portion 15a is large. However, if the film thickness is too large, the formation of the second semiconductor layer 15 becomes difficult. Therefore, for example, it may be about 100 nm.
  • the film thickness of the third portion 15c may be determined according to the required threshold voltage, and may be, for example, about 20 nm.
  • the film thickness of the second portion 15b may be a film thickness that can reliably remove the p-type GaN layer. For example, when the film thickness of the first portion 15a is 100 nm, if the film thickness of the second portion 15b is approximately 40 ⁇ m, the overetching amount can be secured at approximately 60 nm. This can reliably prevent the p-type GaN layer from remaining.
  • the film thickness of the second semiconductor layer 15 can be sufficiently ensured, so that the influence of defect levels on the channel region can be suppressed to a small level, and the two-dimensional electron gas concentration can also be increased.
  • the second portion 15b and the third portion 15c may have the same film thickness.
  • FIG. 14 shows a cross-sectional configuration of a semiconductor device according to a fourth modification of the fourth embodiment.
  • the same components as in FIG. 8 will be assigned the same reference numerals and explanations thereof will be omitted.
  • gallium oxide (GaO) is formed on the semiconductor layer stack 13 except in the region where the first control layer 19A and the second control layer 19B are formed.
  • a high resistance layer 43 also serving as a force is formed.
  • the first control layer 19A and the second control layer 19B can be reliably isolated, and the increase in leakage current can be prevented.
  • the high resistance layer 43 preferably has a resistance as high as possible, but the leakage current can be reduced if the resistance is higher than that of the first control layer 19A and the second control layer 19B.
  • the N layer may be formed by annealing in an oxygen atmosphere. In this way, control of the film thickness is easy.
  • the high resistance layer 43 may be formed by implanting boron ions or the like instead of GaO.
  • FIG. 15 shows a cross-sectional configuration of a semiconductor device according to a fifth modification of the fourth embodiment.
  • the same components as in FIG. 31 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • the first control layer 19A and the second control layer 19B are formed by the diffusion region of the p-type impurity.
  • FIG. 16 shows the method of forming the first control layer 19A and the second control layer 19B in the semiconductor device of this modification in the order of steps.
  • the buffer layer 12, the semiconductor layer stack 13, and the fourth semiconductor layer 44 are sequentially formed by the MOCVD method on the substrate 11 made of Si.
  • the buffer layer 12 is formed of A1N having a thickness of 10 ⁇ m and GaN having a thickness of lOnm, the thickness may be 1 m.
  • the semiconductor layer stack 13 may be a first semiconductor layer 14 made of undoped GaN having a thickness of 2 m and a second semiconductor layer 15 made of n-type or undoped AlGaN having a thickness of 60 nm.
  • the fourth semiconductor layer 44 may be undoped GaN with a film thickness of 300 nm.
  • Mg having a thickness of 100 nm and an thickness of 10 nm are mutually separated on the fourth semiconductor layer 44 by the lift-off method and the vapor deposition method.
  • An impurity layer 45 made of Ni and Pt having a thickness of 1 nm is formed.
  • Mg is diffused into the fourth semiconductor layer 44 by performing annealing at 900 ° C. in an ammonia (NH 2) atmosphere. Thereby, a first control layer 19A and a second control layer 19B made of Mg-doped p-type GaN are formed. Thereafter, the impurity layer 45 is removed using aqua regia or the like.
  • the formation of the electrodes may be performed by a known method.
  • the first control layer 19A and the second control layer 19B can be formed by selectively diffusing Mg into the fourth semiconductor layer 44 made of undoped GaN.
  • a leak path is formed between the first control layer 19A and the second control layer 19B.
  • etching is unnecessary, and damage to the second semiconductor layer 15 does not occur.
  • the fourth semiconductor layer 44 may be made of AlGaN instead of GaN.
  • FIG. 17 shows a cross-sectional configuration of a semiconductor device according to a sixth modification of the fourth embodiment.
  • the semiconductor device of the present modification includes an oxide film layer 46 made of SiO covering the second semiconductor layer 15.
  • the oxide film layer 46 has openings formed at intervals from each other, and the first control layer 19A and the second control layer 19B are formed in the openings.
  • FIG. 18 shows the method of forming the first control layer 19A and the second control layer 19B in the semiconductor device of this modification in the order of steps.
  • the buffer layer 12 and the semiconductor layer stack 13 are sequentially formed on the substrate 11 made of Si by the MOCVD method. If the buffer layer 12 is formed of AlN having a thickness of 10 nm and GaN having a thickness of 10 mm, the thickness may be 1 m.
  • the semiconductor layer stack 13 may be a first semiconductor layer 14 made of undoped GaN with a thickness of 2 ⁇ and a second semiconductor layer 15 made of n-type or undoped AlGaN with a thickness of 60 nm! /.
  • an oxide film layer 46 having SiO force is formed on the second semiconductor layer 15, and then selectively removed to form an opening 46a. Do.
  • the first control layer 19A and the second control layer 19B are formed by regrowth. For this reason, there is no possibility that a leak path will occur between the first control layer 19A and the second control layer 19B.
  • the second semiconductor layer 15 is not etched, the second semiconductor layer 15 is not damaged.
  • FIG. 19 shows the configuration of the semiconductor device according to the fifth embodiment.
  • the semiconductor device according to the fifth embodiment is a bidirectional switch device, in which a dual gate semiconductor element 10 which is a bidirectional switch body and a dual gate semiconductor element 10 are bidirectional switches.
  • the control unit 20 is configured to operate.
  • the dual gate semiconductor device shown in the first embodiment may be used. Also, the dual gate semiconductor device shown in the fourth embodiment and its modification can be used.
  • a 1 m-thick knocker layer 12 is formed, and a semiconductor layer stack 13 is formed thereon.
  • a first semiconductor layer 14 and a second semiconductor layer 15 having a band gap larger than that of the first semiconductor layer 14 are sequentially stacked from the substrate side.
  • the first semiconductor layer 14 is an AND-type gallium nitride (GaN) layer having a thickness of 2 m
  • the second semiconductor layer 15 is an n-type nitride having a thickness of 20 nm.
  • the sheet carrier concentration of l X 10 13 cm- 2 or more and mobility channel region is 1000 cm 2 V / sec or more two-dimensional electron gas (2DEG) layer is generated.
  • a first electrode 16A and a second electrode 16B are formed spaced apart from each other.
  • the first electrode 16A and the second electrode 16B are a stack of titanium (Ti) and aluminum (A1), and are in ohmic contact with the channel region.
  • Ti titanium
  • A1 aluminum
  • FIG. 19 in order to reduce the contact resistance, part of the second semiconductor layer 15 is removed and the first semiconductor layer 14 is dug about 40 nm to form the first electrode 16A and the second electrode 16B. Show an example formed in contact with the interface between the second semiconductor layer 15 and the first semiconductor layer 14 There is.
  • the first electrode 16A and the second electrode 16B may be formed on the second semiconductor layer 15.
  • a first control layer 19A and a second control layer which are p-type semiconductor layers, are formed.
  • Control layers 19B are selectively formed spaced apart from one another.
  • a first gate electrode 18A is formed on the first control layer 19A, and a second gate electrode 18B is formed on the second control layer 19B.
  • the first gate electrode 18A and the second gate electrode 18B are respectively laminated with palladium (Pd) and gold (Au) and are in ohmic contact with the first control layer 19A and the second control layer 19B. There is.
  • a passivation film 41 made of silicon nitride (SiN) is formed to cover the second semiconductor layer 15 and the first control layer 19A and the second control layer 19B.
  • SiN silicon nitride
  • Each of the first control layer 19A and the second control layer 19B has a thickness of 300 mm and is made of p-type GaN doped with magnesium (Mg).
  • a pn junction is formed by the first control layer 19A and the second control layer 19B, and the second semiconductor layer 15, respectively.
  • the potential of the first electrode 16A is VI
  • the potential of the first gate electrode 18A is V2
  • the potential of the second gate electrode 18B is V3
  • the potential of the second electrode 16B is V4.
  • V2 is higher than VI by IV or more
  • the depletion layer extending from the first control layer 19A into the channel region is reduced, so that current can flow in the channel region.
  • V3 is higher than V4 by IV or more
  • the depletion layer extending from the second control layer 19B into the channel region is reduced, and current can flow in the channel region.
  • the first gate electrode 18A Both the so-called threshold voltage and the so-called threshold voltage of the second gate electrode 18B are 1.5V.
  • the depletion layer extending into the channel region below the first gate electrode 18A is reduced, and the threshold voltage of the first gate electrode which enables current to flow in the channel region is set to the first threshold voltage.
  • the threshold voltage of the second gate electrode is set to the second threshold voltage. I assume.
  • the distance between the first control layer 19A and the second control layer 19B is designed to withstand the maximum voltage applied to the first electrode 16A and the second electrode 16B.
  • Control unit 20 has a first power source 21 connected between first electrode 16A and first gate electrode 18A, and a portion between second electrode 16B and second gate electrode 18B. And a second power supply 22 connected to The first power supply 21 and the second power supply 22 in the present embodiment are variable power supplies capable of changing the output voltage.
  • a load circuit is connected between the first electrode 16A and the second electrode 16B.
  • the following description will be made on the assumption that the load circuit is a variable power supply 35 connected between the first electrode 16A and the second electrode 16B.
  • the potential of the first electrode is OV
  • the output voltage of the first power source 21 is Vgl
  • the output voltage of the second power source 22 is Vg2
  • the second electrode 16B and the first electrode 16A The voltage between V, the second electrode 1
  • the current flowing between 6B and the first electrode 16A is I.
  • V is the normal FET drain
  • I corresponds to the drain current Ids.
  • V4 is higher than VI, for example, in the case where V4 is +100 V and VI is OV,
  • the output voltages Vgl and Vg2 of the first power supply 21 and the second power supply 22 are respectively set to voltages equal to or lower than the first threshold voltage and the second threshold voltage, for example, OV.
  • the first control layer 19A also spreads in the depletion layer channel region which also spreads in the direction of the second p-type GaN layer, it is possible to interrupt the current flowing in the channel. Therefore, even when V4 is a positive high voltage, it is possible to realize a blocking state in which the current flowing from the second electrode 16B to the first electrode 16A is blocked.
  • V4 when V4 is lower than VI, for example, when V4 is ⁇ 100 V and VI is 0 V.
  • the depletion layer can extend from the second control layer 19B in the direction of the first control layer 19A in the channel region to interrupt the current flowing in the channel. Therefore, even when a negative high voltage is applied to the second electrode 16B, the current flowing from the first electrode to the second electrode can be interrupted. That is, it is possible to shut off bidirectional current.
  • the first gate electrode and the second gate electrode share a channel region for securing a breakdown voltage.
  • a channel area for two AlGaN / GaN-HFET elements and a channel area for two diodes are required Met.
  • the bidirectional switch body can be realized with the area of the channel region for one device. Therefore, if a dual gate semiconductor device is used as a bidirectional switch main body, the chip area can be further reduced as compared with the case of using two normally-off AlGaN / GaN-HFETs and two diodes. Can. Therefore, it is possible to reduce the cost and size of the bi-directional switch device.
  • the first threshold voltage and the second threshold voltage for example, 5 V
  • the first The voltages applied to the gate electrode 18A and the second gate electrode 18B are both higher than the threshold voltage. Therefore, since the depletion layer does not spread from the first control layer 19A and the second control layer 19B to the channel region, the channel region is also below the second gate electrode 18B even under the first gate electrode 18A. Even in the case of As a result, it is possible to realize a conduction state in which current flows bidirectionally between the first electrode 16A and the second electrode 16B.
  • the dual gate semiconductor device 10 of this embodiment is represented by an equivalent circuit, it can be regarded as a circuit in which the first transistor 36 and the second transistor 37 are connected in series as shown in FIG. .
  • the source (S) of the first transistor 36 corresponds to the first electrode 16A
  • the gate (G) of the first transistor 36 corresponds to the first gate electrode 18A
  • the second transistor 37 The source (S) corresponds to the second electrode 16B
  • the gate (G) of the second transistor 37 corresponds to the second gate electrode 18B.
  • the semiconductor device 10 can be regarded as a circuit as shown in FIG. 20 (b). That is, the semiconductor element 10 is a transistor in which the first electrode 16A is the source (S), the second gate electrode 18B is the gate (G), and the second electrode 16B is the drain (D). S) and the gate (G) become equal to the circuit electrically connected.
  • the source (S) of the transistor shown in FIG. 20 (b) is an A terminal
  • the drain (D) is a B terminal
  • the gate (G) is a C terminal.
  • the potential at the B terminal is higher than the potential at the A terminal, it can be regarded as a transistor in which the A terminal is a source and the B terminal is a drain.
  • the voltage between the C terminal (gate) and the A terminal (source) is OV, and the B terminal (drain) force does not flow to the A terminal (source) because the voltage is below the threshold voltage! /.
  • the B terminal can be regarded as a source transistor and an A terminal force S drain transistor.
  • the potential of the C terminal (gate) is the same as that of the A terminal (drain)
  • a voltage higher than the threshold voltage is applied, and current can flow from the A terminal (drain) to the B terminal (source).
  • the drain functions as a force sort and the source functions as an anode diode, and the forward rising voltage thereof becomes the threshold voltage of the transistor.
  • the portion of the second transistor 37 shown in FIG. 20 (a) can be regarded as a diode and has an equivalent circuit as shown in FIG. 20 (c).
  • the equivalent circuit shown in FIG. 20 (c) when the potential of the drain of the bi-directional switch is higher than the potential of the source, 5 V is applied to the gate of the first transistor 36, so the first transistor 36 is Is in the on state, which allows current to flow from the drain to the source.
  • the on voltage is generated by the forward rising voltage of the diode.
  • the potential of the source of the bi-directional switch is higher than the potential of the drain! /, The voltage is carried by the diode formed of the second transistor 37!
  • the first gear By applying a voltage higher than the threshold voltage to the gate and a voltage lower than the threshold voltage at the second gate, a transistor capable of a so-called reverse blocking operation can be realized.
  • S2S1 is a relationship with the current I flowing from the second electrode 16B to the first electrode 16A, where (a) is Vgl and
  • Vg2 is simultaneously changed
  • (b) shows the case where Vg2 is set to OV below the second threshold voltage, and Vgl is changed
  • V which is a horizontal axis is the first electrode 1
  • the voltage is based on 6A, and the vertical axis I is from the second electrode 16B to the first electrode 16A.
  • the flowing current is positive.
  • V is positive.
  • the current flows only to the electrode 16A, and the current does not flow from the first electrode 16A to the second electrode 16B in the reverse blocking state.
  • Vg1 0 V and Vg2 is changed, current flows only from the first electrode 16A to the second electrode 16B as shown in FIG. 21 (c), and from the second electrode 16B. In the reverse blocking state, no current flows in the first electrode 16A.
  • the semiconductor device 10 functions as a bidirectional switch body that interrupts and conducts bidirectional current according to the gate bias condition, and allows current to flow only in one direction and interrupts bidirectional current. It can also function as a bidirectional switch body that performs reverse blocking operation. The direction in which the current of the reverse blocking characteristic is energized can also be switched.
  • the threshold voltage of the first gate and the second gate is 1.5 V.
  • the threshold voltage of the first gate and the second gate can be adjusted by changing the thickness and Al composition of the AlGaN layer and the acceptor concentration of the p-type GaN layer. It is possible to do S.
  • the threshold voltage of the first gate and the second gate is desirably about 0V to 3V.
  • FIG. 22 shows a cross-sectional configuration of a semiconductor element used in the semiconductor device according to the sixth embodiment.
  • the same components as in FIG. 19 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • the semiconductor device 10 of the present embodiment is a buffer layer with a thickness of 1 ⁇ m formed by alternately laminating A1N with a thickness of 10 nm and GaN with a thickness of 1 nm on a substrate 11 made of Si. 12 is formed, and the semiconductor layer stack 13 is formed thereon.
  • a first semiconductor layer 14 of 2 am thickness and an n-type second semiconductor layer 15 of 50 nm thickness are sequentially stacked from the bottom side! / .
  • a first electrode 16 A and a second electrode 16 B are formed at an interval from each other.
  • the first electrode 16A and the second electrode 16B are a stack of titanium (Ti) and aluminum (A1), and are in ohmic contact with the channel region.
  • Ti titanium
  • A1 aluminum
  • an example in which the first electrode 16A and the second electrode 16B are formed on the second semiconductor layer 15 is shown.
  • part of the second semiconductor layer 15 is removed and the first semiconductor layer 14 is dug about 40 nm to form the first electrode 16A and the second electrode 16B as the second. It may be formed in contact with the interface between the semiconductor layer 15 and the first semiconductor layer 14.
  • first gate electrode 18A and the second gate electrode 18B are formed respectively.
  • the first gate electrode 18 A and the second gate electrode 18 B are each laminated with palladium (Pd) and gold (Au), and form a Schottky junction with the second semiconductor layer 15.
  • the first gate electrode 18 A and the second gate electrode 18 B are respectively formed in the recess formed in the second semiconductor layer 15. Therefore, the thickness of the second semiconductor layer 15 is thinner below the first gate electrode 18A and the second gate electrode 18B than the other portions. Thereby, the first gate electrode 18A and the second gate electrode The threshold voltage of 18 B can be shifted in the positive direction. Therefore, it becomes possible to realize a normally-off dual gate semiconductor device 10.
  • the current-collabs force resulting from the trap formed on the surface of the AlGaN layer is a problem in the field effect transistor in which AlGaN and GaN are stacked.
  • the semiconductor device 10 of the present embodiment since the surface of the AlGaN layer is separated from the channel region, the effect that current collapse can be reduced is also obtained.
  • the first gate electrode 18 A and the second gate electrode 18 B are formed so as to be in contact with the AlGaN layer, and the insulating layer is interposed on the AlGaN layer. It may be formed into
  • the insulating film in this case is preferably silicon nitride (SiN), silicon oxide (SiO 2), hafnium oxide (HfO 2) alumina (Al 2 O 3), tantalum oxide (Ta 2 O 5) or the like.
  • the first gate electrode 18A and the second gate electrode 18B are formed to cover the second semiconductor layer 15 in the periphery of the recess.
  • the second gate electrode 18 B may not cover the second semiconductor layer 15.
  • the threshold voltage of the semiconductor device of the present embodiment can be adjusted by changing the film thickness and A1 composition of the AlGaN layer and the material of the gate electrode.
  • the threshold voltage is preferably 0 V to IV.
  • FIG. 23 shows a cross-sectional configuration of a semiconductor element used in the semiconductor device according to the seventh embodiment.
  • the same components as in FIG. 19 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • a buffer layer having a thickness of 1 ⁇ m is formed by alternately laminating A1N having a thickness of 10 nm and GaN having a thickness of 10 nm on a substrate 11 made of Si. Twelve formed
  • the semiconductor layer stack 13 is formed thereon.
  • the first semiconductor layer 14 with a thickness of 2 am and the second semiconductor layer 15 with a thickness of 50 nm are sequentially stacked from the bottom! // Ru.
  • a first electrode 16 A and a second electrode 16 B are formed at an interval from each other.
  • the first electrode 16A and the second electrode 16B are a stack of titanium (Ti) and aluminum (A1), and are in ohmic contact with the channel region.
  • Ti titanium
  • A1 aluminum
  • an example in which the first electrode 16A and the second electrode 16B are formed on the second semiconductor layer 15 is shown.
  • part of the second semiconductor layer 15 is removed and the first semiconductor layer 14 is dug about 40 nm to form the first electrode 16A and the second electrode 16B as the second. It may be formed in contact with the interface between the semiconductor layer 15 and the first semiconductor layer 14.
  • the first gate electrode 18A is spaced from each other from the first electrode 16A side.
  • the second gate electrode 18B is formed.
  • the first gate electrode 18A is formed on the first control layer 19A selectively formed on the second semiconductor layer 15, and the second gate electrode 18B is in contact with the second semiconductor layer 15. It is formed.
  • the first gate electrode 18A and the second gate electrode 18B are each laminated with palladium (Pd) and gold (Au), and the first gate electrode 18A has an ohmic junction with the first control layer 19A.
  • the first control layer 19A is made of p-type Ga 3 N doped with magnesium (Mg) and having a thickness of 00 nm.
  • the first control layer 19 A and the second semiconductor layer 15 form a pn junction.
  • the voltage between the first electrode 16A and the first gate electrode 18A is, for example, 0 V
  • the depletion layer spreads from the first control layer 19A into the channel region, and the current flowing in the channel is It is cut off. Therefore, the first threshold voltage is about 1.5 V (refer to Yasuhiro Uemoto et al., " ⁇ ⁇ Technical Report", The Institute of Electronics, Information and Communication Engineers, 2007, Vol. 106, No. 459, p. Aki)
  • the second gate electrode 18 B and the second semiconductor layer 15 form a Schottky junction. Therefore, the voltage between the second electrode 16B and the second gate electrode 18B is, for example, 0 V. Since the depletion layer spreads in the channel region, the current flowing to the channel can be cut off. Therefore, the threshold voltage of the second gate electrode 18B is 0 V (see Ken Nakata et al., "The Technical Report of the Institute of Electronics, Information and Communication Engineers, 2005, Vol. 105, No. 325, p. 51-56. ). However, the composition ratio of A1 to Ga in the second semiconductor layer 15 is adjusted so that the second threshold voltage becomes 0V.
  • the semiconductor device having the first threshold voltage of 1.5 V and the second threshold voltage of 0 V As described above, the on voltage generated when the forward current flows in the reverse blocking operation can be obtained. It becomes possible to make it 0V. For this reason, it is difficult to form a lower resistance dual gate semiconductor device with the force S.
  • the threshold voltage of the second gate electrode 18B can be set to OV without reducing the A1 composition of the second semiconductor layer 15, so that a high sheet carrier concentration can be maintained.
  • the threshold voltage of the second gate electrode 18B can be set to OV (see Non-Patent Document 2). It is preferable that the threshold voltage of the second gate does not necessarily have to be in the range of OV to IV.
  • the second gate electrode 18 B is formed to cover the second semiconductor layer 15 in the periphery of the recess, and the second gate electrode 18 B is formed on the second semiconductor layer 15. You do not have to cover it.
  • the second switch main body needs only the reverse blocking operation.
  • the gate electrode and the second electrode may be electrically connected using a wire made of Au or the like. With such a configuration, it is possible to form a three-terminal bidirectional switch body capable of only reverse blocking operation. By thus forming the three-terminal element, it can be handled in the same manner as a conventional transistor, and a drive circuit and a power supply for biasing the second gate electrode become unnecessary.
  • the bidirectional switch body can be determined by the diode.
  • An equivalent high speed switching characteristic is required.
  • the switching characteristic is a characteristic that causes the current to be quickly switched to the on state or the off state when the polarity of the applied voltage is switched.
  • a general pn junction diode when the polarity of the voltage applied to the diode is switched during conduction from the anode to the force sort, the diode instantaneously conducts current from the force sort to the anode, and after a certain time, the force sort to the anode It has the characteristic of interrupting the current flow to the This property is generally called recovery property, the fixed time until the current from the force sword to the anode is cut off is called recovery time, and the current flowing instantaneously from the force sword to the anode is called recovery current. There is.
  • the recovery current of the pn junction diode is a current in the reverse direction against the rectification action of the diode in the process of being discharged at the time of reverse bias of the minority carrier force injected at the time of electricity due to the minority carrier accumulation effect. It occurs by being discharged.
  • a Schottky barrier diode which comprises a diode with a Schottky barrier has a small recovery current since carriers are only electrons.
  • a two-dimensional electron gas is transmitted from the second electrode to the first electrode in which the current does not flow through the second gate electrode. Through the channel region.
  • it operates as a diode that can not pass through a p-type semiconductor, and there is no parasitic structure such as a parasitic diode, so there is no effect of accumulating small carriers.
  • recovery current is smaller and recovery time is shorter than pn junction diode.
  • FIG. 25 shows the configuration of the semiconductor device according to the eighth embodiment.
  • the same components as in FIG. 19 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • control unit 20 controls the first switch circuit.
  • the first power supply 21 is connected to the first gate electrode 18A through 23A
  • the second power supply 22 is connected to the second gate electrode 18B through the second switch circuit 23B.
  • the first switch circuit 23A and the second switch circuit 23B have photocouplers composed of light emitting diodes (LEDs) and photodiodes, and switch on and off states according to an external control signal. And electrically separating the control signal from the switch output.
  • FIG. 25 shows an example using an integrated circuit in which a gate drive circuit is built in the first switch circuit 23A and the second switch circuit 23B.
  • a widely commercially available one may be used, for example, a photocoupler TLP 251 manufactured by Toshiba Corporation may be used.
  • any switch can be used as long as it can electrically separate the control signal and the switch output.
  • the voltages of the first power supply 21 and the second power supply 22 are set higher than the threshold voltages of the first gate electrode 18A and the second gate electrode 18B.
  • the second power source 22 uses a power source isolated from a load power source 31 such as an isolated battery or an isolated voltage converter (DC-DC converter).
  • a load power source 31 such as an isolated battery or an isolated voltage converter (DC-DC converter).
  • DC-DC converter isolated voltage converter
  • the second gate electrode is driven by the drive signal having a reference potential different from the circuit-common reference potential (ground potential).
  • the operation of the semiconductor device according to the eighth embodiment will be described below.
  • the first switch circuit 23A and the second switch circuit 23B are turned on by an external control signal, the first power supply 21 and the first gate electrode 18A and the second power supply 22 and the second gate are turned on.
  • the electrodes 18 B are connected to each other.
  • a voltage higher than the threshold voltage is applied to both the first gate electrode 18A and the second gate electrode 18B. Therefore, a bidirectional voltage is applied between the first electrode 16A and the second electrode 16B. Current flows to
  • the first gate electrode 18A and the second gate electrode 18B are respectively selected from the first switch 18A and the second gate electrode 18B.
  • Power supply 21 and the second power supply 22 are separated, a potential equal to the first electrode 16A is applied to the first gate electrode 18A, and a potential equal to the second electrode 16B is applied to the second gate electrode 18B. Is applied.
  • the potential of the second electrode 16B is +100 V and the potential of the first electrode 16A is OV
  • the potential of the first gate electrode 18A is OV below the first threshold voltage, so that the channel region is It is pinched off below the first gate electrode 18A and no current flows from the second electrode 16B to the first electrode 16A.
  • the potential of the second electrode 16B is Even when the potential of the first electrode 16A is OV, the voltage between the second gate electrode 18B and the second electrode 16B is OV equal to or lower than the second threshold voltage. Therefore, no current flows from the first electrode 16A to the second electrode 16B.
  • FIG. 26 shows the configuration of the semiconductor device according to the ninth embodiment.
  • the same components as in FIG. 25 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • the control unit 20 includes a third power supply 25 connected to the opposite side of the first power supply 21 and the first switch circuit 23 A, and a second power supply 22. And a fourth power supply 26 connected on the opposite side across the second switch circuit 23B.
  • the voltage of the first power supply 21 and the second power supply 22 is, for example, 5V
  • the voltage of the third power supply 25 and the fourth power supply 26 is set, for example, to 3V.
  • the second power supply 22 and the fourth power supply 26 use the power supply 31 and the insulated power.
  • the first gate electrode 18A and the first gate electrode 18A are selected. Power supply 21 is connected, and the second gate electrode 18B and the second power supply 22 are connected.
  • the first switch circuit 23A and the second switch circuit 23B are turned off, the first gate electrode 18A and the third power supply 25 are connected, and the second gate electrode 18B and the fourth power supply 26 are connected. And force S connected. Therefore, -3 V is applied to the first gate electrode 18A and the second gate electrode 18B. Therefore, the space between the first electrode 16A and the second electrode 16B can be cut off more completely, and the leakage current can be reduced, so that the power consumption of the semiconductor device can be reduced.
  • the first electrode is grounded.
  • the first electrode may not be grounded.
  • the power control power supply connected to the first electrode is isolated from the ground of the load circuit.
  • a battery or an insulated DC-DC converter or an isolated power supply using a charge pump circuit may be used.
  • FIG. 27 shows the configuration of the semiconductor device according to the tenth embodiment.
  • the same components as in FIG. 19 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • the control unit 20 includes a drive element 53 and a first power supply 51 and a second power supply each including a gate drive circuit called a high voltage integrated circuit (HVIC). And a power supply 52.
  • the first power supply 51 and the second power supply 52 output a voltage higher than the threshold voltage of the first gate electrode 18A and the second gate electrode 18B, for example, 5V.
  • the drive element 53 used in the control unit 20 has a low side gate drive circuit 53A used on the low voltage side and a high side gate drive circuit 53B used on the high voltage side.
  • the HVIC transmits the control signal to the high-side gate drive circuit 53B by the level shift circuit 53C, it is possible to miniaturize and reduce the cost of the apparatus which eliminates the need to use a photo power bra and an isolation transformer. it can.
  • the low side gate driving circuit 53A is driven by a signal input to the input terminal LIN on the low side.
  • a low level (for example, 0 V) signal is input to the input terminal LIN
  • the low side output terminal LO and the low side ground terminal LGND are connected, and the output terminal LO and the low side bias power supply terminal VCC Are isolated.
  • a high level (for example, 5 V) signal is input to the input terminal LIN
  • the output terminal LO and the ground terminal LGND are isolated, and the output terminal LO and the bias power supply terminal VCC are connected.
  • the signal input to the high side input terminal HIN is transmitted to the high side gate drive circuit 53B via the level shift circuit 53C, and drives the high side gate drive circuit 53B.
  • the high side output terminal HO is connected to the high side offset terminal VS, and the output terminal HO is isolated from the high side bias power supply terminal VB. Ru.
  • the output terminal HO and the offset terminal VS are isolated, and the output terminal HO and the offset terminal VS are isolated.
  • the ground power supply terminal VB is connected.
  • control signal on the high side output from the output terminal HO is a drive signal whose reference potential is different from the ground potential.
  • the first control signal is supplied from the first signal source 54 to the input terminal LIN on the low side, and the output terminal LO is the first gate electrode 18 of the semiconductor element 10.
  • the first power supply 51 is connected between the ground terminal GND of the drive element 53 and the power supply terminal VDD and between the ground terminal LGND on the low side and the bias power supply terminal VCC on the low side, and the ground terminal GND
  • the ground terminal LGND is connected to the first electrode 16A.
  • the low level and the high level of the first control signal and the second control signal are, for example, 0V and 5V.
  • the first gate electrode 18A and the first electrode 16A are short-circuited, and when the first control signal is at the high level, the first gate is generated.
  • a voltage higher than the threshold voltage of the first gate electrode 18A is applied between the electrode 18A and the first electrode 16A by the first power supply 51.
  • the second control signal is supplied from the second signal source 55 to the input terminal HIN on the high side, and the output terminal HO is connected to the second gate electrode 18B.
  • a second power supply 52 is connected between the high side offset terminal VS and the high side bias power supply terminal VB, and the offset terminal VS is connected to the second electrode 16B.
  • the second power source 52 is an insulated power source electrically isolated from the potential of the first electrode 16A.
  • the second control signal when the second control signal is at the low level, the second gate electrode 18B and the second electrode 16B are short-circuited, and when the second control signal is at the high level, the second control signal is at the second level.
  • a voltage higher than the threshold voltage of the second gate electrode 18B is applied between the gate electrode 18B and the second electrode 16B by the second power supply 52.
  • the first control signal and the second control signal can be in the reverse blocking state where no current flows.
  • a current flows from the second electrode 16B to the first electrode 16A, and the first electrode 16A to the second electrode 16A. The current does not flow to the electrode 16B in the reverse blocking state.
  • the semiconductor device uses the drive element 53 formed of an HVIC in the control unit 20. Therefore, no photo force bra or isolation transformer or the like is required to transmit a control signal to the drive circuit on the high side. It becomes. Therefore, the control unit 20 can be reduced in size and cost.
  • the drive element 53 an HVIC in which a drive circuit on the high side is separated by a dielectric is used.
  • the level shift circuit is a circuit having a transformer that can be integrated into an IC, and transmitting a signal through the transformer to electrically isolate an input signal from an output signal.
  • ADum 5240 or the like manufactured by Analog Devices, Inc. is known.
  • FIG. 28 shows the configuration of the semiconductor device according to the eleventh embodiment.
  • the same components as in FIG. 27 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • the control unit 20 has a capacitor 61 instead of the second power supply, and a charging circuit 63 for charging the capacitor 61, and a low side It has a first step-down circuit 64 and a second step-down circuit 65 for reducing the output of the output terminal LO and the output of the output terminal HO on the high side respectively below a predetermined voltage.
  • the charge circuit 63 includes a charge switch circuit and a logic circuit 67 for driving the charge switch circuit.
  • the charge switch circuit includes a semiconductor switch 68 consisting of a diode 69 and a p-channel MOSFET connected in series between a drive power supply 66 and a capacitor 61.
  • the threshold voltage of the p-channel MOSFET which is the semiconductor switch 68 is, eg, -3V.
  • the logic circuit 67 has an exclusive logical product (NAND) gate circuit 67A and a delay circuit 67B.
  • the first step-down circuit 64 has a resistor 64A and a Zener diode 64B, and limits the output of the output terminal LO to the breakdown voltage of the Zener diode 64B or less.
  • the second step-down circuit 65 has a resistor 65A and a Zener diode 65B, and limits the output of the output terminal HO to less than the breakdown voltage of the Zener diode 65B. If the breakdown voltage of the Zener diode 64B and the Zener diode 65B is set so as to be equal to or less than the voltage at which the transistor is not broken by the overcurrent flowing into the first gate electrode and the second gate electrode of the semiconductor element 10. For example, 5 V may be used.
  • the driving power supply 66 outputs a voltage of, for example, 10 V which is equal to or higher than the threshold voltage of the first gate electrode 18A.
  • the high level of the first control signal and the second control signal is, for example, 10 V equal to the output of the drive power supply 66, and the low level is 0 V.
  • the operation of the semiconductor device of the present embodiment will be described below.
  • the voltage between the output terminal LO and the first electrode 16A becomes 10 V which is equal to the output of the drive power supply 66.
  • the voltage between the first gate electrode 18A and the first electrode 16A is 5 V.
  • the semiconductor element 10 is turned on and current flows, so the potential of the second electrode 16B decreases to the on voltage.
  • the on-state voltage is determined by the on-resistance of the semiconductor element 10 and the current flow, but here, for example, 3 V is described.
  • the output of the logic circuit 67 becomes low level. Therefore, 0 V is applied to the gate of the semiconductor switch 68. Since the potential of the source of the semiconductor switch 68 is 10 V, the voltage of the gate with respect to the source becomes ⁇ 10 V lower than the threshold voltage, and the semiconductor switch 68 is turned on. Since the voltage of the second electrode 16 B is lowered to 3 V which is the on voltage, a voltage of 7 V is applied across the capacitor 61 through the semiconductor switch 68 and the diode 69 to be charged.
  • the voltage between the output terminal HO and the second electrode 16B is 7 V, which is the voltage between the bias power supply terminal VB and the offset terminal VS.
  • the output voltage of the output terminal HO is reduced to 5 V by the second step-down circuit 65, so the voltage between the second gate electrode 18B and the second electrode 16B is 5 V.
  • the semiconductor element 10 is in a conductive state in which current flows in both directions.
  • the capacitor 61 is kept charged to 7V.
  • the potential of 16 B may be reduced to the on voltage. If it takes a long time for the capacitor 61 to be charged, or if the gate drive circuit requires more power, use a capacitor with a larger capacity.
  • the delay circuit 67 B provided between the output of the NAND circuit 67 A and the gate of the semiconductor switch 68 is for setting the semiconductor switch 68 to the on state after the semiconductor element 10 is turned on. It is provided. Therefore, the delay time of the delay circuit 67B may be set to be later than the time until the semiconductor element 10 is turned on.
  • the semiconductor device of the present embodiment does not require an insulation type power supply for applying a bias voltage to the second gate electrode 18B. Therefore, it becomes possible to further reduce the size and cost of the control unit 20.
  • a built-in logic circuit prohibits the signals input to the terminal HIN and the terminal LIN from simultaneously becoming high level.
  • the HVIC used in the tenth and eleventh embodiments is an HVIC that can operate even when the terminal HIN and the terminal LIN simultaneously go high.
  • the signal input to the terminal HIN is input to the high side gate drive circuit 53B via the level shift circuit 53C. Therefore, the delay time from the input of the control signal to the output of the gate voltage in the high side gate drive circuit 53B may be longer than the delay time in the low side gate drive circuit 53A. In this case, a delay circuit may be provided at the input terminal LIN of the low side gate drive circuit 53A so that the output of the low side gate drive circuit 53A and the output of the high side gate drive circuit 53B are synchronized.
  • a gate drive circuit having a force photocoupler may be used in which the gate drive circuit is an HVIC.
  • a p-channel MOSFET or PNP transistor may be used instead of the semiconductor switch 68 as a p-channel MOSFET.
  • FIG. 29 shows the circuit configuration of the semiconductor device according to the twelfth embodiment.
  • the same components as in FIG. 19 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • control unit 20 has a transformer 70, and
  • Signal source 54 is connected between the first electrode 16A and the first gate electrode 18A, and the second signal source 55 is connected through the secondary side of the transformer 70 to the first electrode 16A and the second electrode 16A. It is connected between the gate electrode 18B and the The primary side of the transformer 70 is connected between the first electrode 16A and the second electrode 16B.
  • the transformer 70 has an input voltage and an output voltage of 1: 1, and at the frequency of the load circuit 30 used, the voltage input to the primary side and the voltage output to the secondary side have the same phase. It was.
  • the low level and the negative level of the first control signal output from the first signal source 54 and the second control signal output from the second signal source 55 are, for example, 0 V and 5 V.
  • the load circuit 30 generates an alternating current of ⁇ 100 V to +100 V.
  • an alternating signal of ⁇ 100 V to +100 V is also input to the primary side of the transformer 70.
  • an alternating current signal of ⁇ 100 V to +100 V is output also in the same phase on the secondary side of the transformer 70.
  • the second control signal is 0 V
  • the voltage on the secondary side of transformer 70 becomes equal to the voltage on the primary side. Therefore, when the potential of the second electrode 16B is -100 V, the potential of the second gate electrode 18B is also 100 V, and when the potential of the second electrode 16B is +100 V, the second gate electrode is The potential of 18B also becomes + 100V. That is, a voltage equal to or lower than the second threshold voltage is always applied between the second gate electrode 18B and the second electrode 16B.
  • the first control signal is 0 V
  • the voltage between the first gate electrode 18A and the first electrode 16A is also 0 V, and a cutoff state in which no current flows in both directions can be realized.
  • the first control signal is 5 V
  • the second control signal is 5 V
  • the voltage on the secondary side of transformer 70 is 5 V higher than the voltage on the primary side.
  • the voltage between the second gate electrode 18B and the second electrode 16B is 5 V, which is higher than the second threshold voltage.
  • the first control signal is 5 V
  • a conduction state in which current flows bidirectionally between the first electrode 16A and the second electrode 16B can be realized.
  • the first control signal is 0 V
  • a current flows from the first electrode 16A to the second electrode 16B, and a reverse blocking state in which no current flows from the second electrode 16B to the first electrode 16A can be realized.
  • the semiconductor device of the present embodiment does not require a power supply for driving the gate, so that the control circuit can be simplified and the cost can be reduced.
  • the transformer 70 one is used in which the voltage input to the primary side and the voltage output to the secondary side have the same phase at the frequency of the load circuit 30 to be used. did.
  • the phase compensation circuit may have any value, for example, a capacitance value between the secondary side of the transformer 70 and the second gate electrode 18B such that the secondary side has the same phase as the primary side. If you connect capacitors, you're welcome.
  • the power of the first signal source 54 and the power of the second signal source 55 are As a configuration in which a bias voltage is applied to the first gate electrode 18A and the second gate electrode 18B through the gate drive circuit, a force S applying a current to the first gate electrode 18A and the second gate electrode 18B. It is also good.
  • FIG. 30 shows the circuit configuration of the semiconductor device according to the thirteenth embodiment.
  • the same components as in FIG. 19 will be assigned the same reference numerals and descriptions thereof will be omitted.
  • control unit 20 includes transformer 70, n-channel MOSFET 71, diode 72, zener diode 73, and first power supply 74.
  • the first signal source 54 is connected between the first electrode 16A and the first gate electrode 18A, and the second signal source 55 is between the gate terminal and the source terminal of the n-channel MOSFET 71. It is connected.
  • the source terminal of the n-channel MOSFET 71 is connected to the first electrode 16A
  • the negative terminal of the first power source 74 is connected to the first electrode 16A
  • the positive terminal of the first power source 74 is one terminal of the primary side of the transformer 70 It is connected to the.
  • the other terminal of the primary side of the transformer 70 is connected to the drain terminal of the n-channel MOSFET 71.
  • a diode 72 and a Zener diode 73 are connected in series between both terminals of the primary side of the transformer 70.
  • the transformer 70 has an input voltage and an output voltage of 1: 1.
  • the low level and high level of the first control signal output from the first signal source 54 and the second control signal output from the second signal source 55 are, for example, 0 V and 5 V.
  • the on state and the off state of the n-channel MOSFET 71 are controlled by the second signal source 55. Therefore, the n-channel MOSFET 71 and the first power supply 74 connected to the primary side of the transformer 70 form a pulse current generating unit for generating a pulse current.
  • a pulse current is input to the primary side of the transformer 70, a voltage is generated in the secondary side circuit of the transformer 70.
  • a desired voltage is applied between the second electrode 16B and the second gate electrode 18B by receiving the generated voltage at the resistance element 75.
  • a voltage is generated so high that the first power source 74 and the n-channel MOSFET 71 are broken due to the inductance of the transformer 70.
  • a protection circuit in which a diode 72 and a zener diode 73 are connected in series with different polarities is provided on the primary side of the transformer 70.
  • the number of control signal sources may be one. Also in the circuits of the eighth and ninth embodiments, it is possible to realize the reverse blocking state by providing two control signal sources.
  • the dual gate semiconductor device 10 uses the force shown in the fifth embodiment and the force shown in the sixth and seventh embodiments. It is also good. Also, instead of the normally used type, a normally on type may be used. In this case, the voltage applied to the first gate electrode and the second gate electrode may be changed to an appropriate value according to the threshold voltage of the first gate electrode and the threshold voltage of the second gate electrode. Further, the threshold voltage of the first gate electrode and the threshold voltage of the second gate electrode may be different.
  • FIG. 31 shows a plasma display driving circuit using a nitride semiconductor device according to a fourteenth embodiment of the present invention.
  • the plasma display drive circuit of this embodiment is a sustain circuit that supplies sustain pulses to the electrodes of the plasma display panel, and has the following configuration.
  • One end of the output of the first switching element 84 is connected to the power supply line V, and the other end is connected to the output SUS of the sustain circuit.
  • One end of the output of the second switching element 85 is connected to the output SUS of the sustain circuit, and the other end is grounded.
  • One end of the output of the third switching element 86 is connected to one end of the capacitor 89, and the other end of the capacitor 89 is grounded.
  • the other end of the third switching element 86 is connected to one end of the inductor 88.
  • the fourth switching element 87 reverses the conduction direction to the third switching element 86.
  • a bidirectional switching circuit 90 is formed by the third switching element 86 and the fourth switching element 87 which are connected in parallel in the direction.
  • the other end of the inductor 88 is connected to the output SUS of the sustain circuit.
  • the gate terminals of the first switching element 84, the second switching element 85, the third switching element 86, and the fourth switching element 87 respectively have a control signal line CTL1 and a control line via the gate drive circuit 83. It is connected to CTL2, control line CTL3 and control line CTL4.
  • the bidirectional switching circuit 90 is provided to form a path through which a resonant current caused by the capacitor component of the electrode of the plasma display panel to which the output SUS is connected and the inductor 88 flow.
  • the sustain pulse is a pulse of large current that alternates periodically. Therefore, the switching element constituting the bidirectional switching circuit 90 is required to have a large withstand voltage in the forward direction and the reverse direction and a high speed operation.
  • the semiconductor device according to the first embodiment shown in FIG. 3 As the third switching element 86 and the fourth switching element 87 constituting the bidirectional switching circuit 90, for example, a large current can be obtained. A switch capable of bi-directionally controlling the pulse can be easily realized.
  • the semiconductor device according to the first embodiment has sufficient reverse breakdown voltage characteristics, so that an effect of eliminating the need for a diode for improving reverse breakdown voltage characteristics, which was conventionally required, can be obtained.
  • the semiconductor device according to the first embodiment has a small on-resistance, so that the switching time can be shortened, the power loss of the switching element can be reduced, and the junction temperature is not substantially restricted. Further, in the semiconductor device of the first embodiment, if an element isolation region is formed by implanting an impurity such as boron into the first nitride semiconductor layer and the second nitride semiconductor layer, the device isolation region can be formed on one substrate. Two semiconductor devices can be easily formed. In this way, if the third switching element 86 and the fourth switching element 87 are integrated into one chip, the problem of current concentration due to the characteristic variation between the switching elements and the impedance difference of the wiring is also eliminated. Power efficiency can be efficiently / J.
  • the semiconductor elements described in the other embodiments may be used for the third switching element 86 and the fourth switching element 87.
  • the bidirectional switch circuit 90 and the gate drive circuit 83 are shown in the embodiments of the fifth to thirteenth embodiments. You may replace it with
  • a second control layer 19B is provided for the first switching element 84 and the second switching element 85, and a semiconductor device using an! /,! / Mirror-off type nitride semiconductor is used.
  • the example in which the dual gate semiconductor device is formed of the nitride semiconductor is a semiconductor device in which electrons travel in parallel with the main surface of the substrate.
  • the substrate 11 may be GaN, sapphire, SiC, ZnO, GaAs, GaP, InP, LiGaO, LiAlO or mixed crystals thereof instead of Si.
  • first electrode and the second electrode are the ohmic electrodes in which the first electrode and the second electrode are in ohmic junction
  • the protective film is made of SiN, and is not particularly limited as far as the power insulating property can be ensured, as long as the insulating property can be ensured.
  • Aluminum nitride (A1N), silicon oxide (SiO 2), hafnium oxide (HfO 2), alumina (A1 O 2) Tantalum (Ta 2 O 5) or the like may be used.
  • the main surfaces of the AlGaN layer and the GaN layer are c-plane ((0001) plane).
  • the c plane it may be a nonpolar plane containing the same number of nitrogen and group III elements.
  • it may be formed on the A surface (1120).
  • the second semiconductor layer 15 may have an n-type as an AND in any of the embodiments and the modifications.
  • the first electrode is grounded.
  • the first electrode may not be grounded.
  • the second power supply is disconnected from the potential of the first electrode.
  • An edged battery or an isolated voltage converter (DC-DC converter) may be used.
  • the first power source may be a non-insulated DC-DC converter or the like, which is less expensive to buy with a non-insulated power source.
  • the power supply for driving the HVIC in the tenth and eleventh embodiments may be shared with the power supply of the peripheral circuit.
  • a load circuit using an AC power supply is used.
  • a circuit or the like that outputs a pulse waveform that is not AC power.
  • a controller having another configuration in which a specific example of the controller is shown may be used.
  • the second drive circuit for driving the second gate electrode may output a control signal different from the reference potential common to the circuit such as the ground potential.
  • the corner or the structure expressed as the convex portion or the concave portion may be rounded.
  • the semiconductor device and its driving method of the present invention have excellent reverse breakdown voltage characteristics, and realize a semiconductor device that can be a bidirectional switch body with only one element and to which a high gate voltage can be applied, and its driving method.
  • the present invention is useful as a semiconductor device for performing bidirectional switch operation used for power control and a method of driving the same.

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Description

明 細 書
半導体装置及びその駆動方法
技術分野
[0001] 本発明は、半導体装置に関し、特に電力制御に用いる双方向スィッチ動作を行う 半導体装置及びその駆動方法に関する。
背景技術
[0002] 近年、パワースイッチングデバイスとして窒化ガリウム（GaN)等の窒化物半導体を 用いた電界効果トランジスタ（Field Effect Transistor： FET)の研究が活発に行われ て!/、る。 GaNは窒化アルミニウム (A1N)及び窒化インジウム（InN)と様々な混晶を作 ること力 Sできるので、窒化物半導体は、砒化ガリウム（GaAs)等の砒素系半導体と同 様にヘテロ接合を作ることができる。このため、ヘテロ接合を利用したヘテロ接合電 界効果トランジスタ（HFET)を形成するために用いることができる。
[0003] 現在パワーエレクトロニクス分野において使用されているデバイスのほとんどは、故 障時における機器の安全確保のためノーマリーオフ型が強く求められている。しかし 、窒化物半導体はドーピングしていなくても、ヘテロ接合界面に自発分極又はピエゾ 分極による高濃度のキャリアが発生する。このため、窒化物半導体を用いて FETを 作った場合には、デプレッション型（ノーマリーオン型）となり易ぐエンハンスメント型（ ノーマリーオフ型）の特性を得ることが難しい（例えば、特許文献 1を参照。）。
[0004] 窒化物半導体を用いたノーマリーオフ型の FETの構造としては、単純に AlGaN/ GaNヘテロ接合における障壁層となる AlGaN層の膜厚又は A1組成比を減少させる 構造、ゲート部に凹部を設けることによって閾値電圧をプラス方向にシフトさせる構造 、サファイア基板の（10— 12)面上に FETを作製して窒化物半導体の結晶成長方向 に分極電界を生じなレ、構造等が知られて!/、る。
[0005] また、ゲート部に p型 GaN層を形成した接合型電界効果トランジスタ (JFET :Junctio n Field Effect Transistor)が提案されている（例えば、特許文献 2を参照）。 JFETは、 ショットキー接合よりもビルトインポテンシャルの大きな pn接合をゲートに用いている。 これにより、ゲート立ち上がり電圧を大きくすることができ、正のゲート電圧を印加して もゲートリーク電流を小さく抑制できるという利点がある。
[0006] さらに、パワーエレクトロニクスの分野では、双方向の電流を制御できる双方向スィ ツチが求められており、 GaN半導体を用いた双方向スィッチが提案されている。 （特 許文献 3)
特許文献 1 :特開 2004— 273486号公報
特許文献 2：特開 2003— 228320号公報
特許文献 3 :米国特許出願公開 2005/018956号明細書
発明の開示
発明が解決しょうとする課題
[0007] しかしながら、前記従来の窒化物半導体を用いたノーマリオフ型の FETを用いて、 電力制御等に必要な双方向スィッチ動作を実現しょうとすると、以下のような問題が ある。ここでいう、双方向スィッチ動作とは、少なくとも 1方向に電流を流すことができ 且つ双方向の電流を遮断できるスィッチ動作である。
[0008] まず、従来の FETは負バイアスに対する耐圧（逆耐圧）が小さいため、複数の素子 を組み合わせなければ電流の導通及び遮断を行う双方向スィッチ本体を実現するこ とができないという問題がある。さらに、双方向スィッチとして動作させる場合、外部機 器からの制御が複雑となる。また、 4象限において制御すること及びダイオードつまり 逆阻止スィッチとして動作させることも困難である。
[0009] また、従来のノーマリオフ型の FETは、ゲート電極に印加できる電圧の許容範囲が 狭い。このため、 IV程度よりも高いゲート電圧を印加することができず、ノイズによる 誤動作が生じるおそれがある。
[0010] 本発明は、前記従来の問題を解決し、優れた逆耐圧特性を有し、一素子だけで双 方向スィッチ本体となり且つ高いゲート電圧が印加可能な半導体装置を実現できる ようにすることを目的とする。
課題を解決するための手段
[0011] 具体的に本発明に係る半導体装置は、基板の上に形成され、チャネル領域を有す る半導体層積層体と、前記半導体層積層体の上に互いに間隔をおいて形成された 第 1の電極及び第 2の電極と、第 1の電極と第 2の電極との間に間隔をおいて形成さ れた第 1のゲート電極及び第 1のゲート電極と第 2の電極との間に形成された第 2の ゲート電極と、半導体層積層体と第 1のゲート電極との間に形成され、 p型の導電性 を有する第 1のコントロール層とを備えていることを特徴とする。
[0012] 本発明の半導体装置は、 p型の導電性を有する第 1のコントロール層を備えている 。このため、チャネル領域に対して、第 1のゲート電極から順方向のバイアスを印加す ることにより、チャネル領域内に正孔を注入することができる。チャネル領域内に注入 された正孔はドナーイオンのような機能を発揮するので、チャネル領域内においてキ ャリア濃度の変調を行うことが可能となる。その結果、動作電流が大きいノーマリオフ 型の窒化物半導体トランジスタを実現することが可能となる。
[0013] 本発明の半導体装置において、第 1の電極の電位を基準として、第 1のゲート電極 に正の電圧を印加することにより、チャネル領域に正孔が注入される動作モードを有 していてもよい。
[0014] 本発明の半導体装置において、第 1のゲート電極の閾値電圧と、第 2のゲート電極 の閾値電圧とは互いに異なってレ、てもよレ、。
[0015] 本発明の半導体装置において、第 2のゲート電極は、半導体層積層体とショットキ 一接合していてもよい。
[0016] 本発明の半導体装置において、半導体層積層体は凹部を有し、第 2のゲート電極 は、凹部の底面と接していてもよい。
[0017] 本発明の半導体装置において、半導体層積層体と第 2のゲート電極との間に形成 され、 p型の導電性を有する第 2のコントロール層をさらに備えていてもよい。
[0018] この場合において、半導体層積層体の最上層は、第 1の部分と、該第 1の部分より も膜厚が薄い第 2の部分とを有し、第 1のコントロール層及び第 2のコントロール層は
、第 1の部分の上に形成されていてもよい。
[0019] この場合において、第 1の部分は、膜厚が第 2の部分以下である第 3の部分を囲み
、第 1のコントロール層及び第 2のコントロール層は、第 1の部分及び第 3の部分の上 に形成されていてもよい。
[0020] 本発明の半導体装置において、半導体層積層体は、下側から順次形成された第 1 の半導体層と、該第 1の半導体層と比べてバンドギャップが大きい第 2の半導体層と 、該第 2の半導体層と比べてバンドギャップが小さいエッチング吸収層とを含み、エツ チング吸収層は、半導体層積層体の最上層であってもよい。
[0021] 本発明の半導体装置において、第 1のコントロール層及び第 2のコントロール層は、 凸部を有していてもよい。
[0022] 本発明の半導体装置において、半導体層積層体の上における、第 1のコントロール 層と第 2のコントロール層との間の領域に形成され、第 1のコントロール層及び第 2の コントロール層よりも高抵抗である高抵抗層をさらに備えていてもよい。
[0023] この場合において、高抵抗層は、酸化ガリウムであっても、ホウ素イオンを含む層で あってもよい。
[0024] 本発明の半導体装置において、半導体層積層体の上に形成されたアンドープの 半導体層をさらに備え、第 1のコントロール層及び第 2のコントロール層は、アンド一 プの半導体層に選択的に形成された p型不純物の拡散領域であってもよい。
[0025] 本発明の半導体装置において、半導体層積層体の上に形成された開口部を有す る酸化膜層をさらに備え、第 1のコントロール層及び第 2のコントロール層は、開口部 力 露出した半導体層積層体と接するように形成されていてもよい。
[0026] 本発明の半導体装置において、第 1のゲート電極と第 2のゲート電極との間隔は、 第 1の電極と第 1のゲート電極との間隔よりも大きく且つ第 2の電極と第 2のゲート電 極との間鬲よりあ大さくてあよレヽ。
[0027] 本発明の半導体装置において、第 1のコントロール層と半導体層積層体とにより形 成される pn接合のビルトインポテンシャル以上の電圧力 第 1のゲート電極と第 1の 電極との間に印加される動作モードを有して!/、てもよレ、。
[0028] 本発明の半導体装置において、第 1のゲート電極の閾値電圧以上の電位を第 1の 電極の電位を基準として第 1のゲート電極に印加し、第 2のゲート電極の閾値電圧以 下の電位を第 2の電極の電位を基準として第 2のゲート電極に印加することにより、第 2の電極から第 1の電極へは電流が流れ、第 1の電極から第 2の電極へは電流が流 れない逆阻止状態となり、第 1のゲート電極の閾値電圧以下の電位を第 1の電極の 電位を基準として第 1のゲート電極に印加し、第 2のゲート電極の閾値電圧以下の電 位を第 2の電極の電位を基準として第 2のゲート電極に印加することにより、第 1の電 極と第 2の電極との間にどちらの方向にも電流が流れない遮断状態となってもよい。
[0029] この場あいにおいて、第 2の電極と第 2のゲート電極とは電気的に短絡されていても よい。
[0030] 本発明の半導体装置において、第 1のゲート電極の閾値電圧以上の電位を第 1の 電極の電位を基準として第 1のゲート電極に印加し、第 2のゲート電極の閾値電圧以 上の電位を第 2の電極の電位を基準として第 2のゲート電極に印加することにより、第 1の電極と第 2の電極との間に双方向に電流が流れる導電状態となり、第 1のゲート 電極の閾値電圧以下の電位を第 1の電極の電位を基準として第 1のゲート電極に印 加し、第 2のゲート電極の閾値電圧以下の電位を第 2の電極の電位を基準として第 2 のゲート電極に印加することにより、第 1の電極と第 2の電極との間にどちらの方向に も電流が流れな!/ヽ遮断状態となってもょレ、。
[0031] 本発明の半導体装置は、半導体層積層体の上に、第 1のコントロール層と間隔をお いて形成され、 p型の導電性を有する第 3のコントロール層をさらに備え、第 2のグー ト電極及び第 2の電極は、第 3のコントロール層の上に一体に形成されていてもよい。
[0032] 本発明の半導体装置において、半導体層積層体は、基板側から順次積層された 第 1の半導体層及び第 2の半導体層を有し、第 2の半導体層は、第 1の半導体層と比 ベてバンドギャップが大きぐチャネル領域は、第 1の半導体層と第 2の半導体層との 界面領域である構成としてもょレ、。
[0033] 本発明の半導体装置において、半導体層積層体は、窒化物半導体又は炭化珪素 力、らなる半導体により構成されて!/、てもよ!/、。
[0034] 本発明の半導体装置において、窒化物半導体は、窒化ガリウム及び窒化アルミ二 ゥムガリウムの少なくとも一方を含んでレ、てもよレ、。
[0035] 本発明の半導体装置において、第 1のゲート電極及び第 2のゲート電極に印加す る電圧を制御する制御部をさらに備え、制御部は、第 1の電極と第 2の電極との間に 双方向に電流が流れる導通状態においては、第 1のゲート電極に第 1の電極の電位 を基準として第 1のゲート電極の閾値電圧よりも高い電圧を印加し、第 2のゲート電極 に第 2の電極の電位を基準として第 2のゲート電極の閾値電圧よりも高い電圧を印加 し、第 1の電極と第 2の電極との間にどちらの向にも電流が流れない遮断状態におい ては、第 1のゲート電極に第 1の電極の電位を基準として第 1のゲート電極の閾値電 圧以下の電圧を印加し、第 2のゲート電極に第 2の電極の電位を基準として第 2のゲ ート電極の閾値電圧以下の電圧を印加してもよ!/、。
制御部は、第 1の電極と第 1のゲート電極との間に電圧を印加する第 1の電源と、第 2 の電極と第 2のゲート電極との間に電圧を印加する第 2の電源とを有していてもよい。
[0036] 本発明の半導体装置において、第 1の電源の出力電圧と、第 2の電源の出力電圧 とは互いに等しくてもよい。
[0037] 本発明の半導体装置において、第 1の電源及び第 2の電源は、出力電圧を変化さ せることができる可変電源であってもよレ、。
[0038] 本発明の半導体装置において、制御部は、第 1のゲート電極に印加する電圧を制 御する第 1の制御信号が入力される第 1の制御端子と、第 2のゲート電極に印加する 電圧を制御する第 2の制御信号が入力される第 2の制御端子と、第 1の制御信号によ り駆動され、第 1の電極と第 1のゲート電極との間に第 1のゲート電極の閾値電圧より も高い電圧が印加された第 1の状態と、第 1の電極とゲート電極との間に第 1のゲート 電極の閾値電圧以下の電圧が印加された第 2の状態とを切り換える第 1のゲート駆 動回路と、第 2の制御信号により駆動され、第 2の電極と第 2のゲート電極との間に第 2のゲート電極の閾値電圧よりも高!/、電圧が印加された第 3の状態と、第 2の電極と 第 2のゲート電極との間に第 2のゲート電極の閾値電圧以下の電圧が印加された第 4 の状態とを切り換える第 2のゲート駆動回路とを有し、導通状態においては、第 1のゲ ート駆動回路を第 1の状態とすると共に、第 2のゲート駆動回路を第 3の状態とし、遮 断状態においては、第 1のゲート駆動回路を第 2の状態とすると共に、第 2のゲート駆 動回路を第 4の状態としてもよ!/、。
[0039] 本発明の半導体装置において、第 1のゲート駆動回路と第 2のゲート駆動回路とは 、基準電位が互いに異なる制御信号により制御される構成であってもよい。
[0040] 本発明の半導体装置において、半導体素子はノーマリオフ型であり、制御部は、第 1の電極と第 1のゲート電極との間に第 1のゲート電極の閾値電圧よりも高い電圧を 印加する第 1の電源と、第 2の電極と第 2のゲート電極との間に第 2のゲート電極の閾 値電圧よりも高い電圧を印加する第 2の電源とを有し、第 1のゲート駆動回路は、第 1 の状態において、第 1の電極と第 1のゲート電極との間に第 1の電源を接続し、第 2の 状態において、第 1の電極と第 1のゲート電極とを短絡し、第 2のゲート駆動回路は、 第 3の状態において、第 2の電極と第 2のゲート電極との間に第 2の電源を接続し、第 4の状態において、第 2の電極と第 2のゲート電極とを短絡する構成であってもよい。
[0041] 本発明の半導体装置において、半導体素子はノーマリオン型であり、制御部は、第 1の電極と第 1のゲート電極との間に第 1のゲート電極の閾値電圧以下の電圧を印加 する第 3の電源と、第 2の電極と第 2のゲート電極との間に第 2のゲート電極の閾値電 圧以下の電圧を印加する第 4の電源とを有し、第 1のゲート駆動回路は、第 1の状態 において、第 1の電極と第 1のゲート電極とを短絡し、第 2の状態において、第 1の電 極と第 1のゲート電極との間に第 3の電源を接続し、第 2のゲート駆動回路は、第 3の 状態において、第 2の電極と第 2のゲート電極とを短絡し、第 4の状態において、第 2 の電極と第 2のゲート電極との間に第 4の電源を接続する構成であってもよい。
[0042] 本発明の半導体装置において、制御部は、第 1の電極と第 1のゲート電極との間に 第 1のゲート電極の閾値電圧よりも高い電圧を印加する第 1の電源と、第 2の電極と 第 2のゲート電極との間に第 2のゲート電極の閾値電圧よりも高い電圧を印加する第 2の電源と、第 1の電極と第 1のゲート電極との間に第 1のゲート電極の閾値電圧以下 の電圧を印加する第 3の電源と、第 2の電極と第 2のゲート電極との間に第 2のゲート 電極の閾値電圧以下の電圧を印加する第 4の電源とを有し、第 1のゲート駆動回路 は、第 1の状態において、第 1の電極と第 1のゲート電極との間に第 1の電源を接続し 、第 2の状態において、第 1の電極と第 1のゲート電極との間に第 3の電源を接続し、 第 2のゲート駆動回路は、第 3の状態において、第 2の電極と第 2のゲート電極との間 に第 2の電源を接続し、第 4の状態において、第 2の電極と第 2のゲート電極との間に 第 4の電源を接続する構成であってもよレ、。
[0043] 本発明の半導体装置において、制御部は、第 1のゲート駆動回路に電力を供給す る駆動電源と、第 2のゲート駆動回路に電力を供給するコンデンサと、コンデンサを 充電する充電回路とを有し、充電回路は、駆動電源とコンデンサとの間に接続され、 駆動電源によりコンデンサを充電する充電スィッチ回路を含んで!/、てもよレ、。
[0044] 本発明の半導体装置において、充電スィッチ回路は、半導体スィッチと該半導体ス イッチと直列に接続されたダイオードとを含んで!/、てもよ!/、。
[0045] 本発明の半導体装置において、半導体スィッチは pチャネル MOSFET、 pチヤネ ル IGBT又は PNPトランジスタであってもよ!/ヽ。
[0046] 本発明の半導体装置において、充電回路は、第 2の電極と第 1の電極との間に電 流が流れる際に、コンデンサを充電する構成であってもよレ、。
[0047] 本発明の半導体装置において、制御部は、第 1のゲート駆動回路と第 1のゲート電 極との間に接続された第 1の降圧回路と、第 2のゲート駆動回路と第 2のゲート電極と の間に接続された第 2の降圧回路とを有して!/、てもよレ、。
[0048] 本発明の半導体装置において、第 1の降圧回路及び第 2の降圧回路は、抵抗素子 とツエナーダイオードとを含む構成であってもよレ、。
[0049] 本発明の半導体装置において、第 2のゲート駆動回路は、第 2の制御信号を第 2の 電極の電位から電気的に絶縁するフォトカップラを有していてもよい。
[0050] 本発明の半導体装置において、第 2のゲート駆動回路は、第 2の制御信号の信号 レベルを変換するレベルシフト回路を有して!/、てもよ!/、。
[0051] 本発明の半導体装置において、制御部は、第 1の制御信号を遅延させて第 1の制 御端子に入力する遅延回路を有し、遅延回路の遅延時間は、レベルシフト回路の遅 延時間と等しくてもよい。
[0052] 本発明の半導体装置において、第 2のゲート駆動回路は、一次側が第 1の電極と 第 2の電極との間に接続され、二次側が第 2のゲート電極と第 2の制御端子との間に 接続され、二次側からの出力の電圧及び位相が一次側への入力の電圧及び位相と 等し!/、トランスを有して!/、てもよ!/、。
[0053] 本発明の半導体装置において、第 2のゲート駆動回路は、一次側が第 1の電極と 第 2の電極との間に接続され、二次側が第 2のゲート電極と第 2の制御端子との間に 接続され、二次側からの出力の電圧が一次側への入力の電圧と等しく且つ二次側か らの出力の位相が一次側への入力の位相とずれたトランスと、一次側と二次側との位 相のずれを補償する位相補償回路とを有して!/、てもよレ、。
[0054] 本発明の半導体装置において、位相補償回路は、コンデンサからなることが好まし い。 [0055] 本発明の半導体装置において、第 2のゲート駆動回路は、一次側に第 2の制御信 号が入力され、二次側が第 2の電極と第 2のゲート電極とに接続されたトランスを有し ていてもよい。
[0056] 本発明の半導体装置において、第 2のゲート駆動回路は、トランスの一次側に接続 され、パルス状の電流を発生するパルス電流発生部を有し、第 2の制御信号は、パ ルス電流発生部を介してトランスに入力される構成であってもよい。
[0057] 本発明の半導体装置において、第 1のゲート駆動回路は、第 1の電極と第 1のグー ト電極との間に、第 1の制御信号を直接印加する構成であってもよい。
[0058] 本発明の半導体装置において、第 1の制御信号と第 2の制御信号とは同一の信号 であってもよい。
[0059] 本発明に係る半導体装置の駆動方法は、基板の上に形成された半導体層積層体 の上に、互いに間隔をおいて順に形成された第 1の電極、第 1のゲート電極、第 2の ゲート電極及び第 2の電極を有する半導体素子を備えた半導体装置の駆動方法を 対象とし、第 1の電極と第 1のゲート電極との間に第 1のゲート電極の閾値電圧よりも 高い電圧を印加すると共に、第 2の電極と第 2のゲート電極との間に第 2のゲート電 極の閾値電圧よりも高い電圧を印加することにより、第 1の電極と第 2の電極との間に 双方向に電流が流れる導通状態とするステップと、第 1の電極と第 1のゲート電極との 間に第 1のゲート電極の閾値電圧以下の電圧を印加し、第 2の電極と第 2のゲート電 極との間に第 2のゲート電極の閾値電圧以下の電圧を印加することにより第 1の電極 と第 2の電極との間が遮断された遮断状態とするステップとを備えていることを特徴と する。
[0060] 本発明に係る半導体装置の駆動方法は、第 1のォーミック電極と第 1のゲート電極 との間に第 1のゲート電極の閾値電圧以下の電圧を印加し、第 2のォーミック電極と 第 2のゲート電極との間に第 2のゲート電極の閾値電圧以下の電圧を印加することに より第 1のォーミック電極と第 2のォーミック電極との間が遮断された遮断状態とするス テツプを備えている。このため、第 2のォーミック電極の電位が第 1のォーミック電極の 電位よりも低い場合においても、第 2のゲート電極の下側においてチャネル領域がピ ンチオフされる。従って、第 1のォーミック電極と第 2のォーミック電極との間をどちら の方向にも電流が流れないように遮断することができるので、双方向スィッチを実現 できる。
発明の効果
[0061] 本発明に係る半導体装置及びその駆動方法によれば、優れた逆耐圧特性を有し、 一素子だけで双方向スィッチ本体となり且つ高いゲート電圧が印加可能な半導体装 置及びその駆動方法を実現できる。
図面の簡単な説明
[0062] [図 1]本発明の第 1の実施形態に係る半導体装置を示す断面図である。
[図 2]本発明の第 1の実施形態に係る半導体装置の電流 電圧特性を示すグラフで ある。
[図 3]本発明の第 1の実施形態に係る半導体装置の変形例を示す断面図である。
[図 4]本発明の第 2の実施形態に係る半導体装置を示す断面図である。
[図 5]本発明の第 3の実施形態に係る半導体装置を示す断面図である。
[図 6]本発明の第 3の実施形態に係る半導体装置の電流 電圧特性を示すグラフで ある。
[図 7]本発明の第 3の実施形態に係る半導体装置の変形例を示す断面図である。
[図 8]本発明の第 4の実施形態に係る半導体装置を示す断面図である。
[図 9]デュアルゲート半導体装置に生じる問題点を説明するための断面図である。
[図 10]本発明の第 4の実施形態の第 1変形例に係る半導体装置を示す断面図であ
[図 11]本発明の第 4の実施形態の第 2変形例に係る半導体装置を示す断面図であ
[図 12]本発明の第 4の実施形態の第 2変形例に係る半導体装置の製造方法を工程 順に示す断面図である。
[図 13]本発明の第 4の実施形態の第 3変形例に係る半導体装置を示す断面図であ [図 14]本発明の第 4の実施形態の第 4変形例に係る半導体装置を示す断面図であ [図 15]本発明の第 4の実施形態の第 5変形例に係る半導体装置を示す断面図であ
[図 16]本発明の第 4の実施形態の第 5変形例に係る半導体装置の製造方法を工程 順に示す断面図である。
[図 17]本発明の第 4の実施形態の第 6変形例に係る半導体装置を示す断面図であ
[図 18]本発明の第 4の実施形態の第 6変形例に係る半導体装置の製造方法を工程 順に示す断面図である。
園 19]本発明の第 5の実施形態に係る半導体装置を示す回路図である。
[図 20]本発明の第 5の実施形態に係る半導体装置の等価回路を示す回路図である
[図 21]本発明の第 5の実施形態に係る半導体装置の電流 電圧特性を示すグラフ である。
[図 22]本発明の第 6の実施形態に係る半導体装置に用いる半導体素子を示す断面 図である。
[図 23]本発明の第 7の実施形態に係る半導体装置に用いる半導体素子を示す断面 図である。
[図 24]本発明の第 7の実施形態に係る半導体装置に用いる半導体素子の変形例を 示す断面図である。
[図 25]本発明の第 8の実施形態に係る半導体装置を示す回路図である。
[図 26]本発明の第 9の実施形態に係る半導体装置を示す回路図である。
[図 27]本発明の第 10の実施形態に係る半導体装置を示す回路図である。
[図 28]本発明の第 11の実施形態に係る半導体装置を示す回路図である。
[図 29]本発明の第 12の実施形態に係る半導体装置を示す回路図である。
[図 30]本発明の第 13の実施形態に係る半導体装置を示す回路図である。
園 31]本発明の第 14の実施形態に係るサスティン回路を示す回路図である。 符号の説明
10 半導体素子 基板
バッファ層 半導体層積層体 第 1の半導体層 第 2の半導体層A 第 1の電極
B 第 2の電極
C 一体電極
第 3の半導体層A 第 1のゲート電極B 第 2のゲート電極 p型 GaN層
A 第 1のコントロール層B 第 2のコントロール層 制御部
第 1の電源 第 2の電源
A 第 1のスィッチ回路B 第 2のスィッチ回路 第 3の電源 第 4の電源 負荷回路 負荷電源
可変電源
第 1のトランジスタ 第 2のトランジスタ ノヽッシベーシヨン!]莫 エッチング吸収層 高抵抗層
第 4の半導体層 不純物層
酸化膜層
第 1の電源
第 2の電源
駆動素子
A ローサイドゲート駆動回路B ハイサイドゲート駆動回路C レベルシフト回路
第 1の信号源
第 2の信号源
コンデンサ
充電回路
第 1の降圧回路
A 抵抗
B ツエナーダイオード
第 2の降圧回路
A 抵抗
B ツエナーダイオード
駆動電源
ロジック回路
A N AND回路
B 遅延回路
半導体スィッチ ダイオード
トランス
nチャネル MOSFET 72 ダイォ -ド、
73 ツエ .ナ一 -ダイォ -ド、
74 第 1の電源
75 抵抗素子
83 グ -ト駆動回路
84 第 1のス 、イツチン:グ素子
85 第 2 'のス 、イツチン:グ素子
86 第 3 'のス 、イツチン:グ素子
87 第 4 ■のス 、イツチン:グ素子
88 インダクタ
89 コン 'ノ サ
90 双方向:スィッチン zグ回路
発明を実施するための最良の形態
[0064] (第 1の実施形態）
本発明の第 1の実施形態について図面を参照して説明する。図 1は本発明の第 1 の実施形態に係る窒化物半導体装置の断面構成を示して!/、る。図 1に示すように本 実施形態の半導体装置は、デュアルゲートの半導体素子である。具体的には、主面 の面方位が（0001)面であるサファイアからなる基板 11の上に、厚さが lOOnmの A1 Nからなるバッファ層 12が形成され、その上に半導体層積層体 13が形成されている 。半導体層積層体 13は、厚さが 1 mのアンドープの GaNからなる第 1の半導体層 1 4と、厚さが 25nmのアンドープの Al Ga Nからなる第 2の半導体層 15とが下側か
0.15 0.85
ら順次形成されている。
[0065] 第 2の半導体層 15の上には、チタン (Ti)とアルミニウム（A1)とが積層され、一方が ソース電極となり他方がドレイン電極となる第 1の電極 16A及び第 2の電極 16Bが互 いに間隔をおいて形成されている。第 2の半導体層 15における第 1の電極 16Aと第 2の電極 16Bとの間の領域には、厚さが 200nmの p型にドープされた GaNからそれ ぞれなる第 1のコントロール層 19A及び第 2のコントロール層 19Bが互いに間隔をお V、て形成されてレ、る。第 1のコントロール層 19Aの上にはニッケル（Ni)からなる第 1 のゲート電極 18Aが形成されている。第 2のコントロール層 19Bの上には、 Niからな る第 2のゲート電極 18Bが形成されている。第 2の半導体層 15、第 1のコントロール層 19A及び第 2のコントロール層 19Bの上には、窒化シリコンからなるパッシベーシヨン 膜 41が形成されている。
[0066] 第 1のコントロール層 19A及び第 2のコントロール層 19Bは、第 2の半導体層 15の 上に、例えば幅が 1. 5 mのストライプ状に形成し、第 1のゲート電極 18A及び第 2 のゲート電極 18Bは、幅が 1 mのストライプ状に形成する。十分大きなドレイン耐圧 を実現するために第 1のコントロール層 19Aの側端部から第 2の電極 16Bの側端部 までの距離 L1は 5 m以上とすることが好ましい。また、第 2のコントロール層 19Bの 側端部から第 1の電極 16Aの側端部までの距離 L2は 5 a m以上とすることが好まし い。
[0067] 以下に、第 1の実施形態に係る半導体装置の動作原理を説明する。第 1の実施形 態のトランジスタは、第 1のゲート電極 18A力 ¾型の導電性を有する第 1のコントロー ル層 19Aの上に形成されている。このため、第 1の半導体層 14と第 2の半導体層 15 との界面領域に生成されるチャネル領域に対して、第 1のゲート電極 18Aから順方向 のバイアスを印加することにより、チャネル領域内に正孔を注入することができる。窒 化物半導体においては正孔の移動度は、電子の移動度よりもはるかに低いため、チ ャネル領域に注入された正孔は電流を流す担体としてほとんど寄与しな!/、。このため 、第 1のゲート電極 18Aから注入された正孔は同量の電子をチャネル領域内に発生 させるので、チャネル領域内に電子を発生させる効果が高くなり、ドナーイオンのよう な機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが 可能となるため、動作電流が大きいノーマリオフ型の窒化物半導体トランジスタを実 現することが可能となる。
[0068] 本発明の構造は JFETに類似しているが、キャリア注入を意図的に行うという点で、 ゲート電界によりチャネル領域内のキャリア変調を行う JFETとは全く異なった動作原 理により動作する。具体的には、ゲート電圧が 3Vまでは JFETとして動作する力 S、 pn 接合のビルトインポテンシャルを超える 3V以上のゲート電圧が印加された場合には、 ゲートに正孔が注入され、前述したメカニズムにより電流が増加し、大電流且つ低ォ ン抵抗の動作が可能となる。
[0069] また、従来の窒化物を用いた FETは、順方向立上り電圧を超えた例えば IV程度を 越える電圧を印加すると、大きなゲート電流が流れ込み、正常なスイッチング動作が できなくなる。このため、 0· 8V程度のゲート電圧しか印加することができず、ノイズに よる誤動作が生じるおそれがある。しかし、本実施形態の半導体装置は、高いゲート 電圧を印加することができ、ノイズによる誤動作を発生しに《することができる。
[0070] また、本実施形態の半導体装置は、第 2の電極 16Bの近くに第 2のコントロール層 1 9Bが形成されており、第 2のコントロール層 19Bの上には第 2のゲート電極 18Bが形 成されている。第 2のゲート電極 18Bも第 1のゲート電極 18Aと同様にチャネル領域 を制御すること力 Sできる。このため、第 1のゲート電極 18Aにより第 1の電極 16Aと第 2 の電極 16Bとの間の電気伝導性を制御し、少なくとも第 2の電極 16Bの電位が第 1の 電極 16Aの電位よりも低い場合に、第 2のゲート電極 18Bに第 2の電極 16Bの電位 以下の電位を与えることにより、第 2のコントロール層 19Bの下側におけるチャネル領 域をピンチオフ状態とすることができる。その結果、従来の FETと異なり、第 1の電極 16Aと第 2の電極 16Bとの間に電流が流れることがなぐ優れた逆耐圧特性を示す。
[0071] また、第 2のゲート電極 18Bと、第 2の電極 16Bとを電気的に接続した場合には、第
2のゲート電極 18Bは、第 2の電極 16Bと同電位となる。従って、第 2の電極 16Bに正 のバイアスが印加されている場合には、第 2のゲート電極 18Bにも正のバイアスが印 加され、第 1の電極 16Aと第 2の電極 16Bとの間の電気伝導性は、第 1のゲート電極 18Aによって制御される。一方、第 2の電極 16Bに負のバイアスが印加された場合に は、第 2のゲート電極 18Bにも負のバイアスが印加される。従って、第 1の半導体層 1 4及び第 2の半導体層 15における第 2のコントロール層 19Bの下側の領域に空乏層 が広がり、チャネル領域がピンチオフ状態となる。その結果、従来の FETと異なり、第 2の電極 16Bに負のバイアスが印加された場合に、第 1の電極 16Aと第 2の電極 16B との間に電流が流れることがなぐ優れた逆耐圧特性を示す。
[0072] 図 2は、第 2のゲート電極 18Bと第 2の電極 16Bとを電気的に接続（短絡）し、第 1の 電極 16Aをソース電極とし第 2の電極 16Bをドレイン電極とした場合について、 V
S2S1 I 特性を示している。 V は、第 2の電極 16Bと第 1の電極 16Aとの間の電圧で あり、通常の FETのドレイン電圧 Vdsに相当する。 I は、第 2の電極 16Bと第 1の電
S2S1
極 16Aとの間の電流であり、通常の FETのドレイン電流 Idsに相当する。なお、図 21 において横軸である V は、第 1の電極 16Aを基準とした電圧であり、縦軸である I
S2S1 S2S は第 2の電極 16Bから第 1の電極 16Aへ流れる電流を正としている。また、第 1のゲ
1
ート電極 18Aに、 OV、 IV、 2V、 3V及び 4Vの電圧を印加した場合について示して いる。
[0073] 図 2において破線で示した従来の第 2のゲート電極 18Bを設けていない半導体装 置は、ゲート電圧にかかわらず、 V (ドレイン電圧）が負になると負の I (ドレイン電
S2S1 S2S1 流）が流れており、逆耐圧特性を有していないことが明らかである。
[0074] 一方、本実施形態の半導体装置は、第 1のゲート電極 18Aに印加する電圧にかか わらず、 V が負になっても I が流れることがなぐ優れた逆向耐圧特性を有してい
S2S1 S2S1
ることが明らかである。
[0075] このように、優れた逆耐圧特性を有するため、従来の半導体装置では達成できなか つた 4象限における制御も可能となる。
[0076] 本実施形態の半導体装置において、第 1のコントロール層 19A及び第 2のコント口 ール層 19Bは、 l X 1019cm— 3程度のマグネシウム（Mg)をドーピングすればよぐこの 場合のキャリア濃度は I X 1018cm— 3程度となる。また、第 2の半導体層 15における第 1のコントロール層 19A及び第 2のコントロール層 19Bの下側の部分力 S、第 1のコント ロール層 19A及び第 2のコントロール層 19B力も熱拡散された不純物を含んでいて も問題ない。なお、第 1のコントロール層 19A及び第 2のコントロール層 19Bを GaNと したが、 AlGaNとしてもよい。
[0077] 第 1のゲート電極 18A及び第 2のゲート電極 18Bは Niとした力 第 1のコントロール 層 19A及び第 2のコントロール層 19Bに対して良好なォーミック特性を示す材料であ ればよく、ノ ラジウム（Pd)等を用いてもよ!/ヽ。
[0078] 第 1の電極 16A及び第 2の電極 16Bは第 2の半導体層 15の上に形成したが、トン ネル電流を介して第 1の半導体層 14と第 2の半導体層 15とのへテロ接合界面に生 成する 2次元電子ガスと電気的に接続され、ォーミック接合を形成できればどのような 構造としてもよい。例えば、第 2の半導体層 15における第 1の電極 16A及び第 2の電 極 16Bの下側の領域にシリコン（Si)等の不純物を選択的に拡散させた構成としても よい。
[0079] 基板には、サファイア基板を用いた力 例えば SiC、 GaN又は Si等からなる基板を 用いてもよぐ主面の面方位も良好な結晶を成長させることができれば、（0001)面で ある必要はない。
[0080] 本実施形態においては、 1つの半導体装置のみについて説明したが、素子分離領 域を設けて複数の半導体装置を形成してもよい。素子分離領域は、例えばホウ素（B )イオンを注入して第 1の素子分離領域及び第 2の素子分離領域を選択的に高抵抗 化することにより形成すればよい。
[0081] 図 3に示すように、第 2の電極 16Bの上を第 2のゲート電極 18Bが覆うように形成し 、第 2の電極 16Bと第 2のゲート電極 18Bとを短絡してもよい。このようにすることによ り、配線の形成工程を簡略化できる。また、逆に第 2のゲート電極 18Bを第 2の電極 1 6Bが覆うように形成してもよ!/ヽ。
[0082] (第 2の実施形態）
以下に、本発明の第 2の実施形態について図面を参照して説明する。図 4は第 2の 実施形態に係る半導体装置の断面構成を示している。図 4において図 3と同一の構 成要素には同一の符号を附すことにより説明を省略する。
[0083] 図 4に示すように本実施形態の半導体装置は、第 2の半導体層 15と第 1のコント口 ール層 19A及び第 2のコントロール層 19Bとの間に、厚さが 15nmの p型にドープさ れた Al Ga Nからなる第 3の半導体層 17が形成されている。
0.2 0.8
[0084] 第 1のコントロール層 19A及び第 2のコントロール層 19Bは、第 2の半導体層 15の 上に p型の GaNからなる窒化物半導体層を形成した後、塩素ガス等を用いたドライエ ツチングにより p型の窒化物半導体層を選択的にエッチングして形成することが一般 的である。しかし、第 2の窒化物半導体層をエッチングすることなく第 1のコントロール 層及び第 2のコントロール層となる p型の窒化物半導体層のみを完全にエッチングに より除去することは非常に困難である。その結果、第 2の半導体層 15が削られるォー バーエッチング又は第 2の半導体層 15の上に p型の窒化物半導体層が残存するァ ンダーエッチングが発生するおそれがある。オーバーエッチングが生じると、第 2の半 導体層 15が薄くなり、分極によって発生する二次元電子ガス（2DEG)の濃度が下が るため、最大電流 (Imax)が低下してしまう。逆にアンダーエッチングが生じた場合に は、エッチングの際に残存した p型の窒化物半導体層の上に n型のォーミック電極で ある第 1の電極 16A及び第 2の電極 16Bが形成されるため、第 1の電極 16A及び第 2の電極 16Bのコンタクト抵抗が上昇する。しかし、本実施形態の半導体装置は、第 1のコントロール層 19A及び第 2のコントロール層 19Bと比べてエッチングレートが小 さ!/、p型の導電性を有する第 3の半導体層 17を設けて!/、るので、 p型の窒化物半導 体層における第 1のコントロール層 19A及び第 2のコントロール層 19Bとなる部分以 外の部分をエッチングによって完全に除去することが可能となる。その結果、優れた デバイス特性を有する半導体装置を再現性良く得ることが可能となる。
[0085] 本実施形態においては、第 1の電極 16A及び第 2の電極 16Bは、第 3の半導体層
17に形成された開口部に形成され、第 2の半導体層 15と接するように形成されてい る。し力、し、第 1の電極 16A及び第 2の電極 16Bは、チャネル領域とォーミックコンタ タトを形成できればよぐ第 2の半導体層 15を貫通し、第 1の半導体層 14と接するよう に形成すれば、さらに良好なォーミックコンタクトを実現できる。
[0086] また、第 2の電極 16Bの上を覆うように第 2のゲート電極 18Bを形成した例を示した ヽ第 2のゲート電極 18Bと第 2の電極 16Bとを配線により短絡してもよい。
[0087] (第 3の実施形態）
以下に、本発明の第 3の実施形態について図面を参照して説明する。図 5は第 3の 実施形態に係る半導体装置の断面構成を示している。図 5において図 1と同一の構 成要素には同一の符号を附すことにより説明を省略する。図 5に示すように本実施形 態の半導体装置は、第 2のコントロール層 19Bの上に Niからなる第 2のゲート電極と 第 2の電極とがー体となった一体電極 16Cが形成されている。
[0088] 図 6は本実施形態の半導体装置の V — I 特性を、第 2のコントール層がない従
S2S1 S2S1
来の半導体装置と比較して示している。図 6において V は、第 1の電極 16Aを基準
S2S1
とした電圧であり、縦軸である I は第 2の電極 16Bから第 1の電極 16Aへ流れる電
S2S1
流を正としている。なお、従来の半導体装置については、ドレイン電圧 Vdsを V とし
S2S1
、ドレイン電流 Idsを I として示している。また、図 6には、ゲート電圧を 0V、 IV、 2V 、 3V及び 4Vとした場合をそれぞれ示している。
[0089] 図 6において破線で示した従来の半導体装置の場合は、ゲート電圧が 0Vであって も V (ドレイン電圧）が負になると、負の （ドレイン電流）が流れ、逆耐圧特性を有
S2S1 IS2S1
していないことが明らかである。一方、本実施形態の半導体装置は、ゲート電圧にか かわらず、 V が負の場合には I が流れることがなぐ優れた逆耐圧特性を有して
S2S1 S2S1
いることが明らかである。また、第 2のコントロール層 19Bとチャネル領域とによって pn 接合が形成される。このため、一体電極 16Cに正バイアスがかけられている動作領 域では、ドレイン電圧が GaN系 pn接合の順方向オン電圧である 3V以上になると急 激に電流が流れはじめ、あた力、も IGBTのような動作をする。その結果、伝導度変調 が生じるので、大きなドレイン電流を得ることが可能となる。
[0090] 本実施形態においては、一体電極 16Cを Niとしたが、第 2のコントロール層 19Bと 良好なォーミック特性を示す材料であればよぐ例えば Pd等を用いてもよい。
[0091] なお、図 7に示すように、第 2の実施形態と同様に、第 2の半導体層 15と第 1のコン トロール層 19A及び第 2のコントロール層 19Bとの間に第 3の半導体層 17を形成して もよい。なお、第 1の電極 16Aは、チャネル領域とォーミックコンタクトを形成できれば よぐ第 2の半導体層 15を貫通し、第 1の半導体層 14と接するように形成すれば、さ らに良好なォーミックコンタクトを実現できる。
[0092] (第 4の実施形態）
以下に、本発明の第 4の実施形態について図面を参照して説明する。図 8は第 4の 実施形態に係る半導体装置の断面構成を示している。図 8において図 1と同一の構 成要素には同一の符号を附すことにより説明を省略する。図 8に示すように、本実施 形態の半導体装置は第 2の半導体層 15が、厚さが厚い第 1の部分 15aと、第 1の部 分 15aよりも厚さが薄い第 2の部分 15bとを有している。第 1のコントロール層 19A及 び第 2のコントロール層 19Bは、第 1の部分 15aの上に形成されている。つまり、第 1 のコントロール層 19A及び第 2のコントロール層 19Bは、第 2の半導体層 15に形成さ れた凸部の上に形成されて!/、る。
[0093] 第 1のコントロール層 19A及び第 2のコントロール層 19Bは、第 2の半導体層 15の 上に p型 GaN層を形成した後、 p型 GaN層を選択的に除去することにより形成する。 この場合に、図 9に示すように p型 GaN層がアンダーエッチとなると、第 1のコントロー ル層 19Aと第 2のコントロール層 19Bとの間に p型 GaN層が残存し、第 1のコントロー ル層 19Aと第 2のコントロール層 19Bとが抵抗を挟んで電気的に接続された状態とな る。ノーマリオフ型のデュアルゲート半導体素子においては第 1のゲート電極 18A及 び第 2のゲート電極 18Bは、それぞれ第 1のコントロール層 19A及び第 2のコントロー ル層 19Bとォーミック接触している。このため、残存する p型 GaN層を介して第 1のゲ ート電極 18Aと第 2のゲート電極 18Bとの間に流れる電流が無視できない。特に、図 9に示すような双方向スィッチ装置を形成した場合には、第 1の電極 16Aと第 2の電 極 16Bとの間にリークパスが形成され、遮断状態を維持できなくなるおそれがある。
[0094] 本実施形態の半導体装置は、第 1のコントロール層 19A及び第 2のコントロール層
19Bを形成する際に、 p型 GaN層をオーバーエッチングし、第 2の半導体層 15の一 部も除去している。これにより、第 1のコントロール層 19A及び第 2のコントロール層 1 9Bを除いて、確実に p型 GaN層を除去することができる。この場合、第 2の半導体層 15の膜厚が、第 1のコントロール層 19A及び第 2のコントロール層 19Bが形成された 部分において、他の部分よりも厚くなる。
[0095] 第 2の半導体層 15のオーバーエッチング量は、第 2の半導体層 15の成長時の膜 厚、閾値電圧及びエッチング量のばらつき等を考慮して決定すればよい。例えば、 第 2の半導体層 15を 60nm成長させ、 p型 GaN層を 300nm成長させた場合には、ォ 一バーエッチング量を 40nmとすればよい。つまり、第 1の部分 15aの膜厚は 60nmと なり、第 2の部分 15bの膜厚は 20nmとなる。これにより、不要な p型 GaN層をほぼ完 全に除去できる。一方、第 2の半導体層 15の膜厚は、第 1の電極 16Aと第 2の電極 1 6Bとの間の電流特性に大きく影響を与える。このため、第 2の半導体層 15の膜厚を 薄くしすぎることはできない。しかし、本実施形態の半導体装置は、オーバーエツチン グされた第 2の部分 15bにお!/、ても第 2の半導体層 15の膜厚を 20nm確保すること ができるため、電流特性の劣化を抑えることができる。
[0096] なお、第 1の部分 15aの厚さは、アンドープの GaNからなる第 1の半導体層 14の上 にェピタキシャル成長が可能で、ノーマリーオフ動作が可能な限りさらに厚くてもよく 、例えば lOOnm程度としてもよい。また、下限は、第 1のコントロール層 19Aと第 2の コントロール層 19Bとの間に残された p型 GaN層の残渣を完全に除去できる限り、薄 くてもよい。例えば、オーバエッチング量を 5nmとした場合、 25nm程度としてもよい。 また、第 2の部分 15bの厚さは、第 1のコントロール層 19Aと第 2のコントロール層 19 Bとの間に残された p型 GaN層の残渣を完全に除去できる限り、さらに厚くてもよく、 例えば 95nm程度としてもよい。また、下限は素子が動作する限り薄くてもよく 5nm程 度でもよい。
[0097] なお、図 8においては、コンタクト抵抗を低減するために、第 2の半導体層 15の一部 を除去すると共に第 1の半導体層 14を 40nm程度掘り下げて、第 1の電極 16A及び 第 2の電極 16Bが第 2の半導体層 15と第 1の半導体層 14との界面に接するように形 成した例を示した。しかし、第 1の電極 16A及び第 2の電極 16Bは、第 2の半導体層 15の上に形成してもよい。
[0098] (第 4の実施形態の第 1変形例）
以下に、本発明の第 4の実施形態の第 1変形例について図面を参照して説明する 。図 10は第 4の実施形態の第 1変形例に係る半導体装置の断面構成を示している。 図 10において図 8と同一の構成要素には同一の符号を附すことにより説明を省略す
[0099] 図 10に示すように本変形例の半導体装置は、第 2の半導体層 15と第 1のコントロー ル層 19A及び第 2のコントロール層 19Bとの間にエッチング吸収層 42を備えている。 エッチング吸収層 42は、厚さが 50nm程度の n型の GaNからなり、第 1のコントロール 層 19A及び第 2のコントロール層 19Bの下側の部分の膜厚が他の部分の膜厚よりも 厚い。このような構成とすれば、第 1のコントロール層 19A及び第 2のコントロール層 1 9Bを形成する際に、 p型 GaN層を 30nm程度オーバーエッチングしても、第 2の半導 体層 15がエッチングされることがな!/、。
[0100] ドライエッチングにより第 2の半導体層 15の一部をエッチングすると、第 2の半導体 層 15の表面がダメージを受け、欠陥準位が形成される。欠陥準位が形成されると、 電流遮断時に電子がトラップされ、電流コラブス現象を引き起こすおそれがある。本 変形例に示すようにエッチング吸収層 42を設けることにより、第 2の半導体層 15にダ メージを与えることなぐ確実に不要な p型 GaN層を除去できる。さらに、第 2の半導 体層 15の膜厚は、第 1の電極 16Aと第 2の電極 16Bとの間の電流特性に大きな影響 を与える。本実施形態の半導体装置は、第 2の半導体層 15がオーバーエッチングさ れることがないため、第 2の半導体層 15の膜厚がオーバーエッチングによりばらつく ことがない。このため、半導体装置間の電流特性のばらつきを抑え、再現性良く半導 体装置を製造することが可能となる。
[0101] なお、エッチング吸収層 42は、アンドープの GaNであってもよい。また、第 2の半導 体層 15は、アンドープの AlGaNに代えて n型の AlGaNとしてもよ!/、。
[0102] (第 4の実施形態の第 2変形例）
以下に、本発明の第 4の実施形態の第 2変形例について図面を参照して説明する 。図 11は第 4の実施形態の第 2変形例に係る半導体装置の断面構成を示して!/、る。 図 11において図 31と同一の構成要素には同一の符号を附すことにより説明を省略 する。図 11に示すように、本変形例の半導体装置は、第 1のコントロール層 19A及び 第 2のコントロール層 19Bが凸部を有する。
[0103] リーク電流の低減のためには、不要な p型 GaN層を完全に除去することが好ましい 。一方、第 2の半導体層 15へのダメージを考えるとオーバーエッチング量はできるだ け少なくしたい。以下に説明するように、本変形例の半導体装置は、オーバーエッチ ング量を少なくしつつ確実に不要な p型 GaN層を完全に除去することが可能となる。
[0104] 図 12は、本変形例に係る半導体装置の製造方法を工程順に示している。まず、図
12 (a)に示すように、 Siからなる基板 11の上にバッファ層 12と、半導体層積層体 13 と、 p型 GaN層 19を順次 MOCVD法により形成する。バッファ層 12は、交互に積層 された厚さが 10nmの A1Nと厚さが 10nmの GaNとにより形成すればよぐ厚さは 1 μ mとすればよい。半導体層積層体 13は、厚さが 2 mのアンドープの GaNからなる第 1の半導体層 14と、厚さが 60nmの n型又はアンドープの AlGaNからなる第 2の半導 体層 15とすればよい。また、 p型 GaN層の膜厚は 300nmとすればよい。
[0105] 次に、図 12 (b)に示すように、 C1ガスを用いた ICPOnductively Coupled Plasma)ェ ツチングとフォトリソグラフィにより、 p型 GaN層 19を選択的に除去し、第 1のコントロー ル層 19A及び第 2のコントロール層 19Bを形成する。この段階では、第 1のコントロー ル層 19Aと第 2のコントロール層 19Bとの間に、 p型 GaN層 19が残存していても問題 ない。
[0106] 次に、図 12 (c)に示すように、第 1の電極 16A、第 2の電極 16B、第 1のゲート電極 18A及び第 2のゲート電極 18Bをそれぞれ所定の位置に形成した後、電気的特性を 測定する。測定の結果、第 1のゲート電極 18Aと第 2のゲート電極 18Bとの間のリーク 電流が大きい場合には、第 1のコントロール層 19Aと第 2のコントロール層 19Bとの間 に p型 GaN層 19が残存して!/、る。
[0107] p型 GaN層 19の残存が確認された場合には、図 12 (d)に示すように、フォトリソダラ フィとドライエッチングにより、第 1のコントロール層 19Aと第 2のコントロール層 19Bと の間に残存して!/、る p型 GaN層 19を除去する。
[0108] プロセスの途中で電気的特性を測定することができるため、オーバーエッチング量 をクリティカルに設定した場合であっても、不要な p型 GaN層 19を確実に除去するこ と力 Sできる。
[0109] (第 4の実施形態の第 3変形例）
以下に、本発明の第 4の実施形態の第 3変形例について図面を参照して説明する 。図 13は第 4の実施形態の第 3変形例に係る半導体装置の断面構成を示している。 図 13において図 8と同一の構成要素には同一の符号を附すことにより説明を省略す る。図 13に示すように、本変形例の半導体装置は、第 2の半導体層 15が、第 1の部 分 15aと、第 1の部分 15aよりも厚さが薄い第 2の部分 15bと、第 2の部分 15b以下の 厚さである第 3の部分 15cとを有している。第 1のコントロール層 19A及び第 2のコント ロール層 19Bは、第 1の部分 15aと第 3の部分 15cの上に形成されている。
[0110] 第 1のコントロール層 19A及び第 2のコントロール層 19Bを形成する際に、 p型 GaN 層をオーバーエッチングすると、第 2の半導体層 15の膜厚が薄くなつてしまう。第 2の 半導体層 15の膜厚が薄くなると、欠陥準位がチャネル領域に影響を及ぼしたり、チ ャネル領域の 2次元電子ガス濃度が低下したりするおそれがある。このため、オーバ 一エッチング前の第 2の半導体層 15の膜厚はできるだけ厚!/、方が好まし!/、。し力、し、 第 1のコントロール層 19A及び第 2のコントロール層 19Bの下側における第 2の半導 体層 15の膜厚が厚くなると、閾値電圧が低下し、ノーマリオフ動作ができなくなるお それがある。 [0111] 本実施形態の半導体装置は、第 1のコントロール層 19A及び第 2のコントロール層 19Bの下側において、第 2の半導体層 15は膜厚が厚い第 1の部分 15aと膜厚が薄 い第 2の部分 15bとを有している。このため、閾値電圧は第 2の部分 15bの膜厚により 決定される。従って、オーバーエッチング前における第 2の半導体層 15の膜厚を厚く しても、閾値電圧が低下することはない。
[0112] 第 1の部分 15aの膜厚は厚い方が好ましいが、あまり膜厚が厚くなると第 2の半導体 層 15の形成が困難となる。従って例えば、 lOOnm程度とすればよい。第 3の部分 15 cの膜厚は、必要とする閾値電圧に応じて決定すればよいが、例えば 20nm程度とす ればよい。第 2の部分 15bの膜厚は、 p型 GaN層を確実に除去できる膜厚とすればよ い。例えば第 1の部分 15aの膜厚が lOOnmの場合に、第 2の部分 15bの膜厚を 40η m程度とすれば、オーバーエッチング量を 60nm程度確保できる。これにより、確実 に p型 GaN層の残存を防止できる。また、オーバーエッチング後においても、第 2の 半導体層 15の膜厚を十分確保できるため、欠陥準位がチャネル領域に及ぼす影響 を小さく抑えることができ、 2次元電子ガス濃度も高くすることができる。なお、第 2の 部分 15bと第 3の部分 15cとは膜厚が同じであってもよい。
[0113] (第 4の実施形態の第 4変形例）
以下に、本発明の第 4の実施形態の第 4変形例について図面を参照して説明する 。図 14は第 4の実施形態の第 4変形例に係る半導体装置の断面構成を示している。 図 14において図 8と同一の構成要素には同一の符号を附すことにより説明を省略す る。図 14に示すように、本変形例の半導体装置は、第 1のコントロール層 19A及び第 2のコントロール層 19Bが形成された領域を除いて、半導体層積層体 13の上に酸化 ガリウム（GaO)力もなる高抵抗層 43が形成されている。これにより、第 1のコントロー ル層 19Aと第 2のコントロール層 19Bとの間を確実に絶縁し、リーク電流の増大を防 ぐこと力 Sできる。また、第 2の半導体層 15がダメージを受けることがなぐ欠陥準位によ る電流コラブスの発生を低減できる。
[0114] 高抵抗層 43は、できるだけ高抵抗であることが好ましいが、第 1のコントロール層 19 A及び第 2のコントロール層 19Bよりも高抵抗であれば、リーク電流を低減できる。例 えば、第 1のコントロール層 19Aと第 2のコントロール層 19Bとの間に残存した p型 Ga N層を酸素雰囲気においてァニールして形成すればよい。このようにすれば、膜厚 の制御等も容易である。また、高抵抗層 43は、 GaOに代えて、ホウ素イオン等を注入 することにより形成してもよい。
[0115] (第 4の実施形態の第 5変形例）
以下に、本発明の第 4の実施形態の第 5変形例について図面を参照して説明する 。図 15は第 4の実施形態の第 5変形例に係る半導体装置の断面構成を示している。 図 15において図 31と同一の構成要素には同一の符号を附すことにより説明を省略 する。図 15に示すように、本変形例の半導体装置は、第 1のコントロール層 19A及び 第 2のコントロール層 19Bが p型不純物の拡散領域により形成されている。
[0116] 図 16は、本変形例の半導体装置における第 1のコントロール層 19A及び第 2のコ ントロール層 19Bの形成方法を工程順に示している。まず、図 16 (a)に示すように、 S iからなる基板 11の上にバッファ層 12と、半導体層積層体 13と、第 4の半導体層 44 を順次 MOCVD法により形成する。バッファ層 12は、交互に積層された厚さが 10η mの A1Nと厚さが lOnmの GaNとにより形成すればよぐ厚さは 1 mとすればよい。 半導体層積層体 13は、厚さが 2 mのアンドープの GaNからなる第 1の半導体層 14 と、厚さが 60nmの n型又はアンドープの AlGaNからなる第 2の半導体層 15とすれば よい。第 4の半導体層 44は、膜厚が 300nmのアンドープの GaNとすればよい。
[0117] 次に、図 16 (b)に示すように、リフトオフ法と蒸着法により、第 4の半導体層 44の上 に互いに間隔をおいて厚さが lOOnmの Mgと、厚さが lOnmの Niと、厚さが lOnmの Ptとからなる不純物層 45を形成する。
[0118] 次に、図 16 (c)に示すようにアンモニア（NH )雰囲気において 900°Cでァニール を行うことにより、 Mgを第 4の半導体層 44中に拡散させる。これにより、 Mgがドープ された p型の GaNからなる第 1のコントロール層 19A及び第 2のコントロール層 19Bを 形成する。この後、不純物層 45を王水等を用いて除去する。電極の形成等は既知の 方法により行えばよい。
[0119] このように、アンドープの GaNからなる第 4の半導体層 44中に Mgを選択的に拡散 させることにより、第 1のコントロール層 19A及び第 2のコントロール層 19Bを形成す れば、第 1のコントロール層 19Aと第 2のコントロール層 19Bとの間にリークパスが形 成されるおそれがない。また、エッチングが不要であり、第 2の半導体層 15にダメー ジが生じることもない。さらに、第 2の半導体層 15が第 4の半導体層 44に覆われるた め、欠陥準位がチャネル領域に及ぼす影響も低減される。なお、第 4の半導体層 44 は、 GaNに代えて AlGaNとしてもよい。
[0120] (第 4の実施形態の第 6変形例）
以下に、本発明の第 4の実施形態の第 6変形例について図面を参照して説明する 。図 17は第 4の実施形態の第 6変形例に係る半導体装置の断面構成を示している。 図 17において図 8と同一の構成要素には同一の符号を附すことにより説明を省略す る。図 17に示すように、本変形例の半導体装置は、第 2の半導体層 15を覆う SiOか らなる酸化膜層 46を備えている。酸化膜層 46は、互いに間隔をおいて形成された開 口部を有し、第 1のコントロール層 19A及び第 2のコントロール層 19Bは、開口部に 形成されている。
[0121] 図 18は、本変形例の半導体装置における第 1のコントロール層 19A及び第 2のコ ントロール層 19Bの形成方法を工程順に示している。まず、図 18 (a)に示すように、 S iからなる基板 11の上にバッファ層 12と、半導体層積層体 13とを順次 MOCVD法に より形成する。バッファ層 12は、交互に積層された厚さが 10nmの A1Nと厚さが 10η mの GaNとにより形成すればよぐ厚さは 1 mとすればよい。半導体層積層体 13は 、厚さが 2 πιのアンドープの GaNからなる第 1の半導体層 14と、厚さが 60nmの n型 又はアンドープの AlGaNからなる第 2の半導体層 15とすればよ!/、。
[0122] 次に、図 18 (b)に示すように、第 2の半導体層 15の上に SiO力 なる酸化膜層 46 を形成を形成した後、選択的に除去して開口部 46aを形成する。
[0123] 次に、図 18 (c)に示すように、開口部 46aに p型 GaNからなる第 1のコントロール層
19A及び第 2のコントロール層 19Bを再成長により形成する。この後、既知の方法に より電極等を形成すればよ!/、。
[0124] 本変形例の半導体装置は、第 1のコントロール層 19A及び第 2のコントロール層 19 Bを再成長により形成している。このため、第 1のコントロール層 19Aと第 2のコント口 ール層 19Bとの間にリークパスが生じるおそれがない。また、第 2の半導体層 15がェ ツチングされることがないため、第 2の半導体層 15がダメージを受けることがない。従 つて、欠陥準位による電流コラブスの発生を抑えることもできる。
[0125] (第 5の実施形態）
本発明の第 5の実施形態について図面を参照して説明する。図 19は第 5の実施形 態に係る半導体装置の構成を示している。図 19に示すように第 5の実施形態の半導 体装置は、双方向スィッチ装置であり、双方向スィッチ本体であるデュアルゲートの 半導体素子 10と、デュアルゲートの半導体素子 10を双方向スィッチとして動作させ る制御部 20とにより構成されている。
[0126] 半導体素子 10は、第 1の実施形態において示したデュアルゲート半導体素子を用 いればよい。また、第 4の実施形態及びその変形例において示したデュアルゲート半 導体素子を用いることもできる。
[0127] 具体的には、シリコン（Si)力もなる基板 11の上に厚さが 10nm窒化アルミニウム（A 1N)と厚さが 10nmの窒化ガリウム（GaN)とが交互に積層されてなる厚さが 1 mの ノ ッファ層 12が形成され、その上に半導体層積層体 13が形成されている。半導体層 積層体 13は、第 1の半導体層 14と第 1の半導体層 14と比べてバンドギャップが大き い第 2の半導体層 15とが基板側から順次積層されている。本実施形態においては、 第 1の半導体層 14は、厚さが 2 mのアンド一プの窒化ガリウム（GaN)層であり、第 2の半導体層 15は、厚さが 20nmの n型の窒化アルミニウムガリウム（AlGaN)層であ
[0128] 第 1の半導体層 14の第 2の半導体層 15とのへテロ界面近傍には、自発分極及び ピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が l X 1013cm— 2以上 で且つ移動度が 1000cm2V/sec以上の 2次元電子ガス（2DEG)層であるチャネル 領域が生成されている。
[0129] 半導体層積層体 13の上には、互いに間隔をおいて第 1の電極 16Aと第 2の電極 1 6Bとが形成されている。第 1の電極 16A及び第 2の電極 16Bは、チタン (Ti)とアルミ ニゥム (A1)とが積層されており、チャネル領域とォーミック接触している。図 19におい ては、コンタクト抵抗を低減するために、第 2の半導体層 15の一部を除去すると共に 第 1の半導体層 14を 40nm程度掘り下げて、第 1の電極 16A及び第 2の電極 16Bが 第 2の半導体層 15と第 1の半導体層 14との界面に接するように形成した例を示して いる。なお、第 1の電極 16A及び第 2の電極 16Bは、第 2の半導体層 15の上に形成 してもよい。
[0130] n型の第 2の半導体層 15の上における第 1の電極 16Aと第 2の電極 16Bとの間の 領域には、 p型半導体層である第 1のコントロール層 19A及び第 2のコントロール層 1 9Bが互いに間隔をおいて選択的に形成されている。第 1のコントロール層 19Aの上 には第 1のゲート電極 18Aが形成され、第 2のコントロール層 19Bの上には第 2のゲ ート電極 18Bが形成されている。第 1のゲート電極 18A及び第 2のゲート電極 18Bは 、それぞれパラジウム（Pd)と金 (Au)とが積層されており、第 1のコントロール層 19A 及び第 2のコントロール層 19Bとォーミック接触している。
[0131] 第 2の半導体層 15及び第 1のコントロール層 19A及び第 2のコントロール層 19Bを 覆うように窒化シリコン（SiN)からなるパッシベーシヨン膜 41が形成されている。パッ シベーシヨン膜 41を形成することで、いわゆる電流コラブスの原因となる欠陥を保障 し、電流コラブスを改善することが可能となる。
[0132] 第 1のコントロール層 19A及び第 2のコントロール層 19Bは、それぞれ厚さが 300η mで、マグネシウム（Mg)がドープされた p型の GaNからなる。第 1のコントロール層 1 9A及び第 2のコントロール層 19Bと、第 2の半導体層 15とにより pn接合がそれぞれ 形成される。これにより、第 1の電極と第 1のゲート電極間との電圧が例えば 0Vでは、 第 1の p型 GaN層からチャネル領域中に空乏層が広がるため、チャネルに流れる電 流を遮断することができ、同様に、第 2の電極と第 2のゲート電極間との電圧が例えば 0V以下のときには、第 2の p型 GaN層からチャネル領域中に空乏層が広がるため、 チャネルに流れる電流を遮断することができ、いわゆるノーマリーオフ動作をする半 導体素子を実現している。
[0133] 第 1の電極 16Aの電位を VI、第 1のゲート電極 18Aの電位を V2、第 2のゲート電 極 18Bの電位を V3、第 2の電極 16Bの電位を V4とする。この場合において、 V2が VIより IV以上高ければ、第 1のコントロール層 19Aからチャネル領域中に広がる空 乏層が縮小するため、チャネル領域に電流を流すことができる。同様に V3が V4より IV以上高ければ、第 2のコントロール層 19Bからチャネル領域中に広がる空乏層が 縮小し、チャネル領域に電流を流すことができる。つまり、第 1のゲート電極 18Aのい わゆる閾値電圧及び第 2のゲート電極 18Bのいわゆる閾値電圧は共に 1. 5Vである 。以下においては、第 1のゲート電極 18Aの下側においてチャネル領域中に広がる 空乏層が縮小し、チャネル領域に電流を流すことができるようになる第 1のゲート電極 の閾値電圧を第 1の閾値電圧とし、第 2のゲート電極 18Bの下側においてチャネル 領域中に広がる空乏層が縮小し、チャネル領域に電流を流すことができるようになる 第 2のゲート電極の閾値電圧を第 2の閾値電圧とする。
[0134] また、第 1のコントロール層 19Aと第 2のコントロール層 19Bとの間の距離は、第 1の 電極 16A及び第 2の電極 16Bに印加される最大電圧に耐えられるように設計する。
[0135] 制御部 20は、第 1の電極 16Aと第 1のゲート電極 18Aとの間に接続された第 1の電 源 21と、第 2の電極 16Bと第 2のゲート電極 18Bとの間に接続された第 2の電源 22と を有している。本実施形態における第 1の電源 21及び第 2の電源 22は、出力電圧を 変化させることができる可変電源である。
[0136] 第 1の電極 16Aと第 2の電極 16Bとの間には負荷回路が接続される。以下におい ては負荷回路が、第 1の電極 16Aと第 2の電極 16Bとの間に接続された可変電源 35 であるとして説明を行う。
[0137] 以下に、第 5の実施形態に係る半導体装置の動作について説明する。説明のため 、第 1の電極の電位を OVとし、第 1の電源 21の出力電圧を Vgl、第 2の電源 22の出 力電圧を Vg2、第 2の電極 16Bと第 1の電極 16Aとの間の電圧を V 、第 2の電極 1
S2S1
6Bと第 1の電極 16Aとの間に流れる電流を I とする。 V は、通常の FETのドレイ
S2S1 S2S1
ン電圧 Vdsに相当し、 I はドレイン電流 Idsに相当する。
S2S1
[0138] V4が VIよりも高い場合、例えば、 V4が + 100Vで、 VIが OVの場合において、第
1の電源 21及び第 2の電源 22の出力電圧 Vgl及び Vg2をそれぞれ第 1の閾値電圧 及び第 2の閾値電圧以下の電圧、例えば OVとする。これにより、第 1のコントロール 層 19A力も広がる空乏層カ チャネル領域中を第 2の p型 GaN層の方向へ向けて広 がるため、チャネルに流れる電流を遮断することができる。従って、 V4が正の高電圧 であっても、第 2の電極 16Bから第 1の電極 16Aへ流れる電流を遮断する遮断状態 を実現できる。
[0139] 一方、 V4が VIよりも低い場合、例えば V4がー 100Vで、 VIが 0Vの場合において も、第 2のコントロール層 19Bから広がる空乏層力 チャネル領域中を第 1のコント口 ール層 19Aの方向へ向けて広がり、チャネルに流れる電流を遮断することができる。 このため、第 2の電極 16Bに負の高電圧が印加されている場合においても、第 1の電 極から第 2の電極へ流れる電流を遮断することができる。すなわち、双方向の電流を 遮断することが可能となる。
[0140] 以上のような構造及び動作において、耐圧を確保するためのチャネル領域を第 1の ゲート電極と第 2のゲート電極とが共有する。 2個のノーマリーオフ型の AlGaN/Ga N— HFETと 2個のダイオードとからなる従来の双方向スィッチ本体では、 AlGaN/ GaN— HFET2素子分のチャネル領域とダイオード 2素子分のチャネル領域が必要 であった。しかし、本実施形態の素子は 1素子分のチャネル領域の面積で双方向ス イッチ本体が実現可能である。従って、デュアルゲートの半導体素子を双方向スイツ チ本体として用いれば、 2個のノーマリーオフ型 AlGaN/GaN— HFETと 2個のダイ オードとを用いた場合と比べてチップ面積をより少なくすることができる。従って、双方 向スィッチ装置の低コスト化及び小型化が可能となる。
[0141] 第 1の電源 21及び第 2の電源 22の出力電圧 Vgl及び Vg2が、それぞれ第 1の閾 値電圧及び第 2の閾値電圧よりも高い電圧、例えば 5Vの場合には、第 1のゲート電 極 18A及び第 2のゲート電極 18Bに印加される電圧は、共に閾値電圧よりも高くなる 。従って、第 1のコントロール層 19A及び第 2のコントロール層 19Bからチャネル領域 に空乏層が広がらないため、チャネル領域は第 1のゲート電極 18Aの下側において も、第 2のゲート電極 18Bの下側においてもピンチオフされない。その結果、第 1の電 極 16Aと第 2の電極 16Bとの間に双方向に電流が流れる導通状態を実現できる。
[0142] 次に、 Vglを第 1の閾値電圧よりも高い電圧とし、 Vg2を第 2の閾値電圧以下とした 場合の動作について説明する。本実施形態のデュアルゲートの半導体素子 10を等 価回路で表すと図 20 (a)に示すように第 1のトランジスタ 36と第 2のトランジスタ 37と が直列に接続された回路とみなすことができる。この場合、第 1のトランジスタ 36のソ ース（S)が第 1の電極 16A、第 1のトランジスタ 36のゲート（G)が第 1のゲート電極 18 Aに対応し、第 2のトランジスタ 37のソース（S)が第 2の電極 16B、第 2のトランジスタ 37のゲート（G)が第 2のゲート電極 18Bに対応する。 [0143] このような回路において、例えば、 Vglを 5V、 Vg2を 0Vとした場合、 Vg2が OVであ るとレ、うことは第 2のトランジスタ 37のゲートとソースが短絡されて!/、る状態と等し!/、た め、半導体素子 10は図 20 (b)に示すような回路とみなすことができる。つまり、半導 体素子 10は、第 1の電極 16Aがソース（S)、第 2のゲート電極 18Bがゲート（G)、第 2の電極 16Bがドレイン（D)であるトランジスタであり、ソース（S)とゲート（G)とが電気 的に接続された回路と等しくなる。
[0144] 以下において、図 20 (b)に示すトランジスタのソース（S)を A端子、ドレイン（D)を B 端子、ゲート (G)を C端子として説明を行う。
[0145] B端子の電位が A端子の電位よりも高い場合には、 A端子がソースで B端子がドレ インであるトランジスタとみなすことができる。このような場合、 C端子 (ゲート）と A端子 (ソース）との間の電圧は OVであり、閾値電圧以下のため、 B端子 (ドレイン)力も A端 子（ソース）に電流は流れな!/、。
[0146] 一方、 A端子の電位が B端子の電位よりも高!/、場合には、 B端子がソースで A端子 力 Sドレインのトランジスタとみなすことができる。このような場合、 C端子 (ゲート）と A端 子（ドレイン）との電位が同じであるため、 A端子の電位が B端子を基準として閾値電 圧以上となると、ゲートに B端子（ソース）を基準として閾値電圧以上の電圧が印加さ れ、 A端子（ドレイン)から B端子（ソース）へ電流を流すことができる。
[0147] つまり、トランジスタのゲートとソースとを短絡させた場合、ドレインが力ソードでソー スがアノードのダイオードとして機能し、その順方向立上り電圧はトランジスタの閾値 電圧となる。
[0148] そのため、図 20 (a)に示す第 2のトランジスタ 37の部分は、ダイオードとみなすこと ができ、図 20 (c)に示すような等価回路となる。図 20 (c)に示す等価回路において、 双方向スィッチ本体のドレインの電位がソースの電位よりも高い場合、第 1のトランジ スタ 36のゲートに 5Vが印加されているので、第 1のトランジスタ 36はオン状態であり 、ドレインからソースへ電流を流すことが可能となる。但し、ダイオードの順方向立上り 電圧によるオン電圧が発生する。また、双方向スィッチ素子のソースの電位がドレイ ンの電位よりも高!/、場合、その電圧は第 2のトランジスタ 37からなるダイオードが担!/ヽ 、双方向スィッチ素子のソースからドレインへ流れる電流を阻止する。つまり、第 1ゲ ートに閾値電圧以上の電圧を与え、第 2ゲートに閾値電圧以下の電圧を与えることに よりいわゆる逆阻止動作が可能なトランジスタが実現できる。
[0149] 図 21は、半導体素子 10の第 2の電極 16Bと第 1の電極 16Aとの間の電圧 V と、
S2S1 第 2の電極 16Bから第 1の電極 16Aに流れる電流 I との関係であり、 (a)は、 Vglと
S2S1
Vg2とを同時に変化させた場合を示し、 (b)は Vg2を第 2の閾値電圧以下の OVとし、 Vglを変化させた場合を示し、（c)は Vglを第 1の閾値電圧以下の OVとして Vg2を 変化させた場合を示している。なお、図 21において横軸である V は、第 1の電極 1
S2S1
6Aを基準とした電圧であり、縦軸である I は第 2の電極 16Bから第 1の電極 16Aへ
S2S1
流れる電流を正としている。
[0150] 図 21 (a)に示すように、 Vgl及び Vg2が OVの場合及び IVの場合には、 V が正
S2S1 の場合にも負の場合にも I は流れず、半導体素子 10は遮断状態となる。また、 Vg
S2S1
1と Vg2とが共に閾値電圧よりも高くなると、 V に応じて I が双方向に流れる導通
S2S1 S2S1
状態となる。
[0151] 一方、図 21 (b)に示すように、 Vg2を第 2の閾値電圧以下の 0Vとし、 Vglを第 1の 閾値電圧以下の 0Vとした場合には、 I は双方向に遮断される。しかし、 Vglを第 1
S2S1
の閾値電圧以上の 2V〜5Vとした場合には、 V が 1. 5V未満の場合には I が流
S2S1 S2S1 れないが、 V が 1. 5V以上になると I が流れる。つまり、第 2の電極 16Bから第 1
S2S1 S2S1
の電極 16Aにのみに電流が流れ、第 1の電極 16Aから第 2の電極 16Bには電流が 流れない逆阻止状態となる。また、 Vglを 0Vとし、 Vg2を変化させた場合には図 21 ( c)に示すように、第 1の電極 16Aから第 2の電極 16Bにのみに電流が流れ、第 2の電 極 16Bから第 1の電極 16Aには電流が流れない逆阻止状態となる。
[0152] 以上より、半導体素子 10は、そのゲートバイアス条件により、双方向の電流を遮断' 通電する双方向スィッチ本体として機能すると共に、 1方向にのみ電流を流し且つ双 方向の電流を遮断する逆阻止動作を行う双方向スィッチ本体としても機能させること ができる。その逆阻止特性の電流が通電する方向も切り換えることができる。
[0153] なお、本実施形態においては、第 1ゲート及び第 2ゲートの閾値電圧が 1. 5Vの場 合について説明した。しかし、第 1ゲート及び第 2ゲートの閾値電圧は、 AlGaN層の 膜厚及び A1組成並びに p型 GaN層のァクセプタ濃度を変更することにより、調整す ること力 Sできる。第 1ゲート及び第 2ゲートの閾値電圧は、 0V〜3V程度であることが 望ましい。
[0154] (第 6の実施形態）
以下に、本発明の第 6の実施形態について図面を参照して説明する。図 22は第 6 の実施形態に係る半導体装置に用いる半導体素子の断面構成を示している。図 22 において図 19と同一の構成要素には同一の符号を附すことにより説明を省略する。
[0155] 本実施形態の半導体素子 10は、 Siからなる基板 11の上に厚さが lOnmの A1Nと 厚さが lOnmの GaNとが交互に積層されてなる厚さが 1 μ mのバッファ層 12が形成さ れ、その上に半導体層積層体 13が形成されている。半導体層積層体 13は、厚さが 2 a mのアンド一プの第 1の半導体層 14と、厚さが 50nmの n型の第 2の半導体層 15と が下側から順次積層されて!/、る。
[0156] 半導体層積層体 13の上には、互いに間隔をおいて第 1の電極 16Aと第 2の電極 1 6Bとが形成されている。第 1の電極 16A及び第 2の電極 16Bは、チタン (Ti)とアルミ ニゥム (A1)とが積層されており、チャネル領域とォーミック接触している。本実施形態 においては、第 1の電極 16A及び第 2の電極 16Bを第 2の半導体層 15の上に形成 する例を示している。しかし、第 5の実施形態と同様に、第 2の半導体層 15の一部を 除去すると共に第 1の半導体層 14を 40nm程度掘り下げて、第 1の電極 16A及び第 2の電極 16Bが第 2の半導体層 15と第 1の半導体層 14との界面に接するように形成 してもよい。
[0157] 第 2の半導体層 15における第 1の電極 16Aと第 2の電極 16Bとの間の領域には、 深さが 40nmの凹部（リセス構造）が 2つ形成されており、凹部を埋めるように第 1のゲ ート電極 18A及び第 2のゲート電極 18Bがそれぞれ形成されている。第 1のゲート電 極 18A及び第 2のゲート電極 18Bは、それぞれパラジウム（Pd)と金 (Au)とが積層さ れており、第 2の半導体層 15とショットキー接合を形成している。
[0158] 本実施形態の半導体素子 10は、第 1のゲート電極 18A及び第 2のゲート電極 18B が第 2の半導体層 15に形成された凹部にそれぞれ形成されている。このため、第 2 の半導体層 15の厚さが、第 1のゲート電極 18A及び第 2のゲート電極 18Bの下側に おいて他の部分よりも薄い。これにより、第 1のゲート電極 18A及び第 2のゲート電極 18Bの閾値電圧を正の方向にシフトすることがでる。従って、ノーマリーオフ型のデュ アルゲートの半導体素子 10を実現することが可能となる。また、 AlGaN層の表面に 形成されるトラップに起因する電流コラブス力 AlGaNと GaNとが積層された電界効 果トランジスタにおいて問題となっている。しかし、本実施形態の半導体素子 10は、 AlGaN層の表面がチャネル領域から離れているため、電流コラプスを低減できると いう効果も得られる。
[0159] また、図 22に示す半導体装置は、第 1のゲート電極 18A及び第 2のゲート電極 18 Bが AlGaN層と接触するように形成されている力 S、絶縁膜を介して AlGaN層上に形 成されていてもよい。この場合の絶縁膜は、窒化シリコン（SiN)、酸化シリコン（SiO ) 、酸化ハフニウム（HfO )アルミナ (Al O )又は酸化タンタル (Ta O )等が望ましい。
[0160] なお、第 1のゲート電極 18A及び第 2のゲート電極 18Bが凹部の周辺における第 2 の半導体層 15の上を覆うように形成する例を示した力 S、第 1のゲート電極 18A及び 第 2のゲート電極 18Bが第 2の半導体層 15の上を覆っていなくてもよい。
[0161] 本実施形態においては、第 1のゲート電極及び第 2のゲート電極の直下における A IGaN層の膜厚を、凹部を形成することにより薄膜化して、ノーマリーオフ動作を可能 とする例を示した。しかし、 AlGaN層全体を薄膜化することにより、ノーマリーオフ動 作を実現してもよい。このような構造とすれば、凹部を形成するプロセスが不要となり 、より少ない工数で素子を作成でき、低コスト化が可能となる。
[0162] なお、本実施形態の半導体素子は、 AlGaN層の膜厚及び A1組成並びにゲート電 極の材料を変更することにより、その閾値電圧を調整することができる。ノーマリーォ フ動作をする双方向スィッチ本体を実現する場合においては、閾値電圧は 0V〜； IV が望ましい。
[0163] (第 7の実施形態）
以下に、本発明の第 7の実施形態について図面を参照して説明する。図 23は第 7 の実施形態に係る半導体装置に用いる半導体素子の断面構成を示している。図 23 において図 19と同一の構成要素には同一の符号を附すことにより説明を省略する。
[0164] 本実施形態の半導体素子 10は、 Siからなる基板 11の上に厚さが lOnmの A1Nと 厚さが lOnmの GaNとが交互に積層されてなる厚さが 1 μ mのバッファ層 12が形成さ れ、その上に半導体層積層体 13が形成されている。半導体層積層体 13は、厚さが 2 a mのアンド プの第 1の半導体層 14と、厚さが 50nmの n型の第 2の半導体層 15と が下側から順次積層されて!/、る。
[0165] 半導体層積層体 13の上には、互いに間隔をおいて第 1の電極 16Aと第 2の電極 1 6Bとが形成されている。第 1の電極 16A及び第 2の電極 16Bは、チタン (Ti)とアルミ ニゥム (A1)とが積層されており、チャネル領域とォーミック接触している。本実施形態 においては、第 1の電極 16A及び第 2の電極 16Bを第 2の半導体層 15の上に形成 する例を示している。しかし、第 5の実施形態と同様に、第 2の半導体層 15の一部を 除去すると共に第 1の半導体層 14を 40nm程度掘り下げて、第 1の電極 16A及び第 2の電極 16Bが第 2の半導体層 15と第 1の半導体層 14との界面に接するように形成 してもよい。
[0166] 第 2の半導体層 15の上における第 1の電極 16Aと第 2の電極 16Bとの間の領域に は、第 1の電極 16A側から互いに間隔をおいて、第 1のゲート電極 18A及び第 2のゲ ート電極 18Bが形成されている。第 1のゲート電極 18Aは、第 2の半導体層 15の上 に選択的に形成された第 1のコントロール層 19Aの上に形成され、第 2のゲート電極 18Bは第 2の半導体層 15と接して形成されている。第 1のゲート電極 18A及び第 2の ゲート電極 18Bは、それぞれパラジウム（Pd)と金 (Au)とが積層されており、第 1のゲ ート電極 18Aは第 1のコントロール層 19Aとォーミック接合を形成している。第 1のコ ントロール層 19Aは、厚さ力 00nmで、マグネシウム（Mg)がドープされた p型の Ga Nからなる。
[0167] 第 1のコントロール層 19Aと第 2の半導体層 15とにより pn接合が形成される。これに より、第 1の電極 16Aと第 1のゲート電極 18Aとの間の電圧が例えば 0Vの場合には、 第 1のコントロール層 19Aからチャネル領域中に空乏層が広がり、チャネルに流れる 電流が遮断される。従って、第 1の閾値電圧は約 1. 5Vとなる（上本康弘 他， "信学 技報"，社団法人電子情報通信学会， 2007年， 106巻， 459号， p. 193— 197を参 昭 ）
[0168] 一方、第 2のゲート電極 18Bと第 2の半導体層 15とはショットキー接合を形成してい る。このため、第 2の電極 16Bと第 2のゲート電極 18Bとの間の電圧が例えば 0Vのと きには、チャネル領域中に空乏層が広がるため、チャネルに流れる電流を遮断する ことができる。従って、第 2のゲート電極 18Bの閾値電圧は 0Vとなる（中田健 他， " 信学技報"，社団法人電子情報通信学会， 2005年， 105巻， 325号， p. 51— 56を 参照）。但し、第 2の閾値電圧が 0Vとなるように第 2の半導体層 15の A1と Gaとの組成 比を調製している。
[0169] このように第 1の閾値電圧が 1. 5V、第 2の閾値電圧が 0Vである半導体装置とする ことにより、逆阻止動作において順方向電流が流れている際に発生するオン電圧を 0 Vとすることが可能となる。このため、より低抵抗なデュアルゲート半導体装置を形成 すること力 Sでさる。
[0170] また、第 2の閾値電圧を OVとする方法として、図 24に示すように第 2の半導体層 15 に凹部を形成し、凹部を埋めるように第 2のゲート電極 18Bを形成してもよい。このよ うな構造とすることで、第 2の半導体層 15の A1組成を少なくしないままで第 2のゲート 電極 18Bの閾値電圧を OVとすることができるので、高濃度のシートキャリア濃度を維 持したまま第 2のゲート電極 18Bの閾値電圧を OVとすることができる（非特許文献 2 を参照）。なお、第 2ゲートの閾値電圧は、必ずしも OVとする必要はなぐ OV〜； IVの 範囲とすることが好ましい。
[0171] なお、第 2のゲート電極 18Bが凹部の周辺における第 2の半導体層 15の上を覆うよ うに形成する例を示した力 第 2のゲート電極 18Bが第 2の半導体層 15の上を覆って いなくてもよい。
[0172] なお、第 5〜第 7の実施形態は 4端子の双方向スィッチ本体の例を示しているが、 逆阻止動作だけを必要とする双方向スィッチ本体を形成する場合には、第 2のゲート 電極と第 2の電極を Au等からなる配線を用いて電気的に接続してもよい。このような 構成とすることにより、逆阻止動作のみが可能な 3端子の双方向スィッチ本体を形成 できる。このように 3端子の素子とすることにより、従来のトランジスタと同様に扱え、第 2のゲート電極をバイアスするための駆動回路や電源が不要となる。
[0173] また、第 5〜第 7の実施形態において双方向スィッチ本体の逆阻止動作について 説明したが、この動作はダイオードの動作と同じであるため、双方向スィッチ本体は ダイオードで求められるのと同等の高速スイッチング特性が求められる。ダイオードの スイッチング特性とは、印加電圧の極性が切り替わる際に、すばやく電流を通電状態 力、ら遮断状態にする特性のことである。一般的な pn接合ダイオードは、アノードから 力ソードへ通電中に、ダイオードの印加電圧の極性を切り換えると、ダイオードは瞬 間的に力ソードからアノードへ電流を通電し、一定時間後に力ソードからアノードへの 電流を遮断する特性を示す。この特性は一般にリカバリー特性と呼ばれ、力ソードか らアノードへの電流が遮断されるまでの一定時間はリカバリー時間と呼ばれ、瞬間的 に力ソードからアノードへ流れる電流はリカバリー電流と呼ばれている。
[0174] 一般的に pn接合ダイオードのリカバリー電流は、少数キャリア蓄積効果により、通 電時に注入された少数キャリア力 逆バイアス時に排出される課程で、ダイオードの 整流作用と反して逆方向の電流として排出されことで発生する。
[0175] ダイオードのリカバリー電流を低減するためには、原因となる少数キャリアを少なく すればよぐ pn接合を廃したダイオードを構成すればよい。例えば、ショットキー障壁 によりダイオードを構成して!/、るショットキーバリアダイオードは、キャリアが電子のみ であるためリカバリー電流が小さい。
[0176] 第 5〜第 7の実施形態における双方向スィッチ本体の逆阻止動作では、第 2のグー ト電極を通じて電流が流れるのではなぐ第 2の電極から第 1の電極へ二次元電子ガ スによるチャネル領域を介して通電する。つまり、 p型半導体を通過することなぐダイ オードとしての動作を行い、寄生ダイオードのような寄生構造もないため、少数キヤリ ァ蓄積効果がない。その結果、 pn接合ダイオードと比べてリカバリー電流が小さくな り、リカバリー時間が短くなる。
[0177] (第 8の実施形態）
以下に、本発明の第 8の実施形態について図面を参照して説明する。図 25は第 8 の実施形態に係る半導体装置の構成を示している。図 25において図 19と同一の構 成要素には同一の符号を附すことにより説明を省略する。
[0178] 図 25に示すように本実施形態の半導体装置は、制御部 20が、第 1のスィッチ回路
23Aを介して第 1のゲート電極 18Aと接続された第 1の電源 21と、第 2のスィッチ回 路 23Bを介して第 2のゲート電極 18Bと接続された第 2の電源 22とを有している。 [0179] 第 1のスィッチ回路 23A及び第 2のスィッチ回路 23Bは、発光ダイオード（LED)と フォトダイオードとからなるフォトカップラを有し、外部からの制御信号によりオン状態 とオフ状態とを切り換えることができ且つ制御信号とスィッチ出力とを電気的に分離 すること力 Sできる。図 25においては、第 1のスィッチ回路 23A及び第 2のスィッチ回路 23Bに、ゲート駆動回路が内蔵された集積回路を用いる例を示している。このような 集積回路は広く市販されているものを用いればよぐ例えば東芝社製のフォトカップ ラ TLP251等を用いればよい。また、このようなゲート駆動回路が内蔵された集積回 路でなくても、制御信号とスィッチ出力とを電気的に分離できるスィッチであればどの ようなものを用いてもよい。
[0180] 本実施形態においては、第 1の電源 21及び第 2の電源 22の電圧は、第 1のゲート 電極 18A及び第 2のゲート電極 18Bの閾値電圧よりも高く設定する。また、第 2の電 源 22は、絶縁されたバッテリ又は絶縁型電圧コンバータ（DC— DCコンバータ）等の 負荷電源 31とは絶縁された電源を用いる。これにより、第 2のゲート電極は、回路共 通の基準電位 (接地電位）とは異なる基準電位を有する駆動信号により駆動される。
[0181] 以下に、第 8の実施形態に係る半導体装置の動作について説明する。外部からの 制御信号により第 1のスィッチ回路 23A及び第 2のスィッチ回路 23Bがオン状態とな ると、第 1の電源 21と第 1のゲート電極 18A及び第 2の電源 22と第 2のゲート電極 18 Bとがそれぞれ接続される。これにより、第 1のゲート電極 18A及び第 2のゲート電極 18Bには、共に閾値電圧よりも高い電圧が印加されるため、第 1の電極 16Aと第 2の 電極 16Bとの間には双方向に電流が流れる。
[0182] 一方、制御信号により第 1のスィッチ回路 23A及び第 2のスィッチ回路 23Bがオフ 状態となった場合には、第 1のゲート電極 18A及び第 2のゲート電極 18Bは、それぞ れ第 1の電源 21及び第 2の電源 22と切り離され、第 1のゲート電極 18Aに第 1の電 極 16Aと等しい電位が印加され、第 2のゲート電極 18Bに第 2の電極 16Bと等しい電 位が印加される。第 2の電極 16Bの電位が + 100Vで、第 1の電極 16Aの電位が OV の場合には、第 1のゲート電極 18Aの電位は第 1の閾値電圧以下の OVとなるため、 チャネル領域は第 1のゲート電極 18Aの下側においてピンチオフされ、第 2の電極 1 6Bから第 1の電極 16Aに電流は流れない。第 2の電極 16Bの電位が— 100Vで、第 1の電極 16Aの電位が OVの場合においても、第 2のゲート電極 18Bと第 2の電極 16 Bとの間の電圧は第 2の閾値電圧以下の OVとなる。従って、第 1の電極 16Aから第 2 の電極 16Bに電流が流れることはない。
[0183] (第 9の実施形態）
以下に、本発明の第 9の実施形態について図面を参照して説明する。図 26は第 9 の実施形態に係る半導体装置の構成を示している。図 26において図 25と同一の構 成要素には同一の符号を附すことにより説明を省略する。
[0184] 本実施形態の半導体装置は、制御部 20が、第 1の電源 21と第 1のスィッチ回路 23 Aを挟んで反対側に接続された第 3の電源 25と、第 2の電源 22と第 2のスィッチ回路 23Bを挟んで反対側に接続された第 4の電源 26とを有している。第 1の電源 21及び 第 2の電源 22の電圧は例えば 5Vであり、第 3の電源 25及び第 4の電源 26の電圧は 例えば 3Vに設定する。また、第 2の電源 22及び第 4の電源 26は負荷電源 31と絶縁 された電¾§を用いる。
[0185] 本実施形態においては、制御信号により第 1のスィッチ回路 23A及び第 2のスイツ チ回路 23Bがオン状態となると、第 8の実施形態と同様に、第 1のゲート電極 18Aと 第 1の電源 21とが接続され、第 2のゲート電極 18Bと第 2の電源 22とが接続される。 一方、第 1のスィッチ回路 23A及び第 2のスィッチ回路 23Bがオフ状態となると、第 1 のゲート電極 18Aと第 3の電源 25とが接続され、第 2のゲート電極 18Bと第 4の電源 26と力 S接続される。従って、第 1のゲート電極 18A及び第 2のゲート電極 18Bには— 3Vが印加される。このため、第 1の電極 16Aと第 2の電極 16Bとの間をより完全に遮 断でき、リーク電流を低減できるので、半導体装置が消費する電力を低減することが できる。
[0186] 第 8及び第 9の実施形態において、第 1の電極が接地された例を示した力 第 1の 電極は接地されていなくてもよい。但し、この場合には、第 1の電極と接続されたグー ト制御用の電源は、負荷回路のグランドとは絶縁する。具体的には、バッテリ又は絶 縁型 DC— DCコンバータ又はチャージポンプ回路を用いた絶縁型電源等を用いれ ばよい。
[0187] (第 10の実施形態） 以下に、本発明の第 10の実施形態について図面を参照して説明する。図 27は第 10の実施形態に係る半導体装置の構成を示している。図 27において図 19と同一の 構成要素には同一の符号を附すことにより説明を省略する。
[0188] 図 27に示すように本実施形態の半導体装置は、制御部 20が、 HVIC (High Voltag elntegrated Circuit)と呼ばれるゲート駆動回路を内蔵する駆動素子 53と第 1の電源 51及び第 2の電源 52とを有している。第 1の電源 51及び第 2の電源 52は第 1のゲー ト電極 18A及び第 2のゲート電極 18Bの閾値電圧以上の電圧、例えば 5Vを出力し ている。制御部 20に用いられている駆動素子 53は、低電圧側で使用するローサイド ゲート駆動回路 53Aと高電圧側で使用するハイサイドゲート駆動回路 53Bとを有して いる。
[0189] 一般に高電圧側に接続されているゲート駆動回路に制御信号を伝えるにはフォト 力ブラ又は絶縁トランス等を用い、制御信号を電気的に絶縁する必要がある。しかし 、 HVICは、ハイサイドゲート駆動回路 53Bへの制御信号の伝達をレベルシフト回路 53Cにより行うため、フォト力ブラ及び絶縁トランス等を用いる必要がなぐ装置を小 型化及び低コスト化することができる。
[0190] 本実施形態において用いた駆動素子 53は、ローサイド側の入力端子 LINに入力さ れた信号によりローサイドゲート駆動回路 53Aが駆動される。入力端子 LINにローレ ベル (例えば、 0V)の信号が入力されると、ローサイド側の出力端子 LOとローサイド 側の接地端子 LGNDとが接続され、出力端子 LOとローサイド側のバイアス電源端 子 VCCとは絶縁される。一方、入力端子 LINにハイレベル（例えば、 5V)の信号が 入力されると、出力端子 LO端子と接地端子 LGNDとが絶縁され、出力端子 LOとバ ィァス電源端子 VCCとが接続される。
[0191] また、ハイサイド側の入力端子 HINに入力された信号は、レベルシフト回路 53Cを 介してハイサイドゲート駆動回路 53Bに伝達され、ハイサイドゲート駆動回路 53Bを 駆動する。入力端子 HINにローレベルの信号が入力されると、ハイサイド側の出力 端子 HOとハイサイド側のオフセット端子 VSとが接続され、出力端子 HOとハイサイド 側のバイアス電源端子 VBとは絶縁される。一方、入力端子 LINにハイレベルの信号 が入力されると、出力端子 HOとオフセット端子 VSとが絶縁され、出力端子 HOとバイ ァス電源端子 VBとが接続される。
[0192] レベルシフト回路 53Cを介して信号が伝達されることにより、共通の基準電位である 接地電位と異なる電位を基準とするハイサイドゲート駆動回路に、制御信号を伝達す ること力 S可能となる。つまり、出力端子 HOから出力されるハイサイド側の制御信号は 、基準電位が接地電位とは異なる駆動信号となる。
[0193] 本実施形態の半導体装置は、ローサイド側の入力端子 LINには第 1の信号源 54か ら第 1の制御信号が供給され、出力端子 LOは半導体素子 10の第 1のゲート電極 18 Aと接続されて!/、る。駆動素子 53の接地端子 GNDと電源端子 VDDとの間及びロー サイド側の接地端子 LGNDとローサイド側のバイアス電源端子 VCCとの間には第 1 の電源 51が接続されており、接地端子 GND及び接地端子 LGNDは第 1の電極 16 Aと接続されている。本実施形態においては、第 1の制御信号及び第 2の制御信号 のローレベル及びハイレベルは例えば 0V及び 5Vとする。
[0194] 第 1の制御信号がローレベルの場合には、第 1のゲート電極 18Aと第 1の電極 16A とは短絡され、第 1の制御信号がハイレベルの場合には、第 1のゲート電極 18Aと第 1の電極 16Aとの間には、第 1の電源 51により第 1のゲート電極 18Aの閾値電圧以 上の電圧が印加される。
[0195] 一方、ハイサイド側の入力端子 HINには第 2の信号源 55から第 2の制御信号が供 給され、出力端子 HOは第 2のゲート電極 18Bと接続されている。ハイサイド側のオフ セット端子 VSとハイサイド側のバイアス電源端子 VBとの間には第 2の電源 52が接続 されており、オフセット端子 VSは第 2の電極 16Bと接続されている。なお、第 2の電源 52は、第 1の電極 16Aの電位から電気的に絶縁された絶縁型電源である。
[0196] 従って、第 2の制御信号がローレベルの場合には、第 2のゲート電極 18Bと第 2の 電極 16Bとは短絡され、第 2の制御信号がハイレベルの場合には、第 2のゲート電極 18Bと第 2の電極 16Bとの間に、第 2の電源 52により第 2のゲート電極 18Bの閾値電 圧以上の電圧が印加される。
[0197] このため、第 1の制御信号及び第 2の制御信号をローレベルとすることにより、第 1 の電極 16Aと第 2の電極 16Bとの間に電流が流れない遮断状態を実現できる。また 、第 1の制御信号及び第 2の制御信号をノヽィレベルとすることにより、第 1の電極 16A と第 2の電極 16Bとの間に双方向に電流が流れる導通状態を実現できる。さらに、第 1の制御信号をローレベルとし、第 2の制御信号をハイレベルとすることにより第 1の 電極 16Aから第 2の電極 16Bには電流が流れ、第 2の電極 16Bから第 1の電極 16A には電流が流れない逆阻止状態とすることができる。また、第 1の制御信号をハイレ ベノレとし、第 2の制御信号をローレベルとすることにより第 2の電極 16Bから第 1の電 極 16Aには電流が流れ、第 1の電極 16Aから第 2の電極 16Bには電流が流れない 逆阻止状態とすることができる。
[0198] 本実施形態の半導体装置は、制御部 20に HVICからなる駆動素子 53を用いてい るため、ハイサイド側の駆動回路に制御信号を伝えるためのフォト力ブラ又は絶縁トラ ンス等が不要となる。従って、制御部 20を小型化及び、低コスト化すること力 Sできる。 なお、駆動素子 53として、ハイサイド側の駆動回路が誘電体により分離された HVIC を用いている。
[0199] なお、レベルシフト回路は、 IC化が可能なトランスを有し、そのトランスを介して信号 を伝達することで入力信号と出力信号を電気的に絶縁する回路である。具体的な例 としてアナログデバイス社製 ICの ADum5240等が知られている。
[0200] (第 11の実施形態）
以下に、本発明の第 11の実施形態について図面を参照して説明する。図 28は第 11の実施形態に係る半導体装置の構成を示している。図 28において図 27と同一の 構成要素には同一の符号を附すことにより説明を省略する。
[0201] 図 28に示すように本実施形態の半導体装置は、制御部 20が第 2の電源に代えて コンデンサ 61を有すると共に、コンデンサ 61を充電するための充電回路 63と、ロー サイド側の出力端子 LOの出力及びハイサイド側の出力端子 HOの出力をそれぞれ 一定電圧以下にする第 1の降圧回路 64及び第 2の降圧回路 65とを有している。
[0202] 充電回路 63は、充電スィッチ回路と充電スィッチ回路を駆動するロジック回路 67と を有している。充電スィッチ回路は、駆動電源 66とコンデンサ 61との間に直列に接 続されたダイオード 69と pチャネル MOSFETからなる半導体スィッチ 68を含む。半 導体スィッチ 68である pチャネル MOSFETの閾値電圧は、例えば— 3Vとする。ロジ ック回路 67は、排他論理積 (NAND)ゲート回路 67Aと遅延回路 67Bとを有する。口 ジック回路 67は、第 1の制御信号及び第 2の制御信号が共にハイレベルとなった際 に、遅延回路 67Bにより設定された遅延時間だけ遅れて出力がローレベルとなり、第 1の制御信号及び第 2の制御信号の少なくとも一方がローレベルとなった際に、遅延 時間だけ遅れて出力がハイレベルとなる。
[0203] 第 1の降圧回路 64は、抵抗 64Aとツエナーダイオード 64Bとを有し、出力端子 LO の出力をツエナーダイオード 64Bの降伏電圧以下に制限する。第 2の降圧回路 65は 抵抗 65Aとツエナーダイオード 65Bを有し、出力端子 HOの出力をツエナーダイォー ド 65Bの降伏電圧以下に制限する。ツエナーダイオード 64B及びツエナーダイオード 65Bの降伏電圧は、半導体素子 10の第 1のゲート電極及び第 2のゲート電極に流れ 込む過電流によりトランジスタが破壊しない程度の電圧以下となるように設定すれば よぐ例えば 5Vとすればよい。
[0204] 本実施形態において、駆動電源 66は、第 1のゲート電極 18Aの閾値電圧以上の 例えば 10Vの電圧を出力する。また、第 1の制御信号及び第 2の制御信号のハイレ ベルは例えば駆動電源 66の出力と等しい 10Vとし、ローレベルは 0Vとする。
[0205] 以下に、本実施形態の半導体装置の動作について説明する。まず、第 1の制御信 号及び第 2の制御信号がハイレベルとなると、出力端子 LOと第 1の電極 16Aとの間 の電圧は、駆動電源 66の出力と等しい 10Vとなる。しかし、第 1の降圧回路 64により 出力電圧は 5Vに制限されるため、第 1のゲート電極 18Aと第 1の電極 16Aとの間の 電圧は 5Vとなる。この際に第 2の電極 16Bに正の電圧が印加されていると、半導体 素子 10はオン状態となり電流が流れるため、第 2の電極 16Bの電位はオン電圧まで 低下する。オン電圧は半導体素子 10のオン抵抗と通電電流とによって決まるが、ここ では例えば 3Vであるとして説明をする。
[0206] 一方、第 1の制御信号及び第 2の制御信号がハイレベルとなることによりロジック回 路 67の出力はローレベルとなる。従って、半導体スィッチ 68のゲートには 0Vが印加 される。半導体スィッチ 68のソースの電位は 10Vであるため、ソースに対するゲート の電圧が閾値電圧以下の— 10Vとなり、半導体スィッチ 68はオン状態となる。第 2の 電極 16Bの電圧がオン電圧である 3Vに低下しているため、コンデンサ 61の両端に は半導体スィッチ 68とダイオード 69を通して 7Vの電圧が印加されて充電される。 [0207] また、入力端子 HINがハイレベルであるため、出力端子 HOと第 2の電極 16Bとの 間の電圧は、バイアス電源端子 VBとオフセット端子 VSとの間の電圧である 7Vとなる 。出力端子 HOの出力電圧は第 2の降圧回路 65により 5Vに降圧されるため、第 2の ゲート電極 18Bと第 2の電極 16Bとの間の電圧は 5Vとなる。これにより、半導体素子 10は双方向に電流が流れる導通状態となる。また、コンデンサ 61は 7Vに充電され た状態を保つ。
[0208] 次に、第 1の制御信号及び第 2の制御信号がローレベルとなると、ロジック回路 67 の出力はハイレベルとなり、半導体スィッチ 68のゲートには 10Vが印加される。これ により半導体スィッチ 68のソースゲート間の電圧は 0Vとなり、半導体スィッチ 68はォ フ状態となる。
[0209] この状態で、第 2の電極 16Bの電位が正の高電位（例えば + 100V)となると、制御 部 20には正の高電圧が印加される。しかし、ダイオード 69がその高電圧を担い、制 御部 20が破壊されないようにする。また、第 2の電極 16Bの電位が負の高電位（例え ば— 100V)となると、制御部 20には負の高電圧が印加される。しかし、半導体スイツ チ 68がオフ状態であるため、半導体スィッチ 68がその高電圧を担い、制御部 20が 破壊されないようにする。このように、半導体素子 10がオフ状態の場合に、正又は負 の高電圧が印加されたとしても、制御部 20がその高電圧で破壊されることはな!/、。
[0210] コンデンサ 61に再び充電する場合は、半導体素子 10をオン状態とし、第 2の電極
16Bの電位をオン電圧まで低下させればよい。もし、コンデンサ 61に充電されるまで の時間が長い場合又はゲート駆動回路により大きな電力が必要な場合には、容量の 大きなコンデンサを使用すればょレ、。
[0211] また、 NAND回路 67Aの出力と半導体スィッチ 68のゲートとの間に設けられた遅 延回路 67Bは、半導体素子 10がオン状態となった後に半導体スィッチ 68をオン状 態とするために設けられている。このため、遅延回路 67Bの遅延時間は半導体素子 10がオン状態となるまでの時間よりも遅く設定すればよい。
[0212] 本実施形態の半導体装置は、第 2のゲート電極 18Bにバイアス電圧を印加するた めの絶縁型の電源が不要となる。従って、制御部 20をさらに小型化及び低コスト化 すること力 S可倉 となる。 [0213] なお、一般に使用されるハーフブリッジ回路用の HVICは、端子 HINと端子 LINに 入力される信号が同時にハイレベルとなることを内蔵するロジック回路が禁止してい る。しかし、第 10及び第 11の実施形態において使用した HVICは、端子 HINと端子 LINとが同時にハイレベルとなった場合においても動作が可能な HVICを使用した。
[0214] また、本発明で使用した HVICは、端子 HINに入力した信号がレベルシフト回路 5 3Cを介してハイサイドゲート駆動回路 53Bに入力される。このため、ハイサイドゲート 駆動回路 53Bにおける、制御信号が入力されてからゲート電圧を出力するまでの遅 延時間が、ローサイドゲート駆動回路 53Aにおける遅延時間よりも長くなつてしまうお それがある。この場合には、ローサイドゲート駆動回路 53Aの入力端子 LINに遅延 回路を設け、ローサイドゲート駆動回路 53Aの出力とハイサイドゲート駆動回路 53B の出力とが同期するようにすればよい。
[0215] 本実施形態においては、ゲート駆動回路が HVICである例を示した力 フォトカップ ラを有するゲート駆動回路を用いてもよい。また、半導体スィッチ 68を pチャネル MO SFETとした力 これに代えて pチヤネノレ IGBT又は PNPトランジスタを用いてもよい。
[0216] (第 12の実施形態）
以下に、本発明の第 12の実施形態について図面を参照して説明する。図 29は第 12の実施形態に係る半導体装置の回路構成を示している。図 29において図 19と同 一の構成要素には同一の符号を附すことにより説明を省略する。
[0217] 図 29に示すように本実施形態の半導体装置は、制御部 20がトランス 70を有し、第
1の信号源 54が第 1の電極 16Aと第 1のゲート電極 18Aとの間に接続され、第 2の信 号源 55がトランス 70の二次側を介して第 1の電極 16Aと第 2のゲート電極 18Bとの 間に接続されている。トランス 70の一次側は、第 1の電極 16Aと第 2の電極 16Bとの 間に接続されている。トランス 70は、入力電圧と出力電圧とが 1： 1となり、使用する負 荷回路 30の周波数において一次側に入力される電圧と二次側へ出力される電圧と が同位相となるものを用いた。また、第 1の信号源 54が出力する第 1の制御信号及び 第 2の信号源 55が出力する第 2の制御信号のローレベル及びノヽィレベルは、例えば 0Vと 5Vとする。
[0218] このような半導体装置において、例えば、負荷回路 30が— 100V〜 + 100Vの交 流信号を出力している場合には、トランス 70の一次側にも— 100V〜 + 100Vの交 流信号が入力される。このため、トランス 70の二次側にも同位相で— 100V〜 + 100 Vの交流信号が出力される。
[0219] この状態において、第 2の制御信号を 0Vとすると、トランス 70の二次側の電圧は一 次側の電圧と等しくなる。従って、第 2の電極 16Bの電位が— 100Vの場合には、第 2のゲート電極 18Bの電位も 100Vとなり、第 2の電極 16Bの電位が + 100Vの場 合には、第 2のゲート電極 18Bの電位も + 100Vとなる。つまり、第 2のゲート電極 18 Bと第 2の電極 16Bとの間には常に第 2の閾値電圧以下の電圧が印加される。
[0220] 同時に、第 1の制御信号を 0Vとすると、第 1のゲート電極 18Aと第 1の電極 16Aと の間の電圧も 0Vとなり、双方向に電流が流れない遮断状態を実現できる。また、第 1 の制御信号を 5Vとすると、第 2の電極 16Bから第 1の電極 16Aに電流が流れ、第 1 の電極 16Aから第 2の電極 16Bに電流が流れない逆阻止状態を実現できる。
[0221] 一方、第 2の制御信号を 5Vとすると、トランス 70の二次側の電圧は一次側の電圧よ りも 5V高くなる。従って、第 2のゲート電極 18Bと第 2の電極 16Bとの間の電圧は、第 2の閾値電圧よりも高い 5Vとなる。この状態において、第 1の制御信号を 5Vとすると 、第 1の電極 16Aと第 2の電極 16Bとの間に双方向に電流が流れる導通状態を実現 できる。また、第 1の制御信号を 0Vとすると、第 1の電極 16Aから第 2の電極 16Bに 電流が流れ、第 2の電極 16Bから第 1の電極 16Aに電流が流れない逆阻止状態を 実現できる。
[0222] 本実施形態の半導体装置は、ゲート駆動用の電源が不要であるため、制御回路の 簡素化及び低コスト化が可能となる。
[0223] なお、本実施形態においては、トランス 70として、使用する負荷回路 30の周波数に おいて一次側に入力される電圧と二次側へ出力される電圧とが同位相となるものを 使用した。しかし、二次側に位相補償回路を設けることにより、同位相でないトランス を使用することも可能である。位相補償回路はどのようなものを用いてもよぐ例えばト ランス 70の二次側と第 2のゲート電極 18Bとの間に、二次側が一次側と同位相となる ような容量値をもつコンデンサ接続すればょレ、。
[0224] また、本実施形態においては第 1の信号源 54及び第 2の信号源 55の電力により第 1のゲート電極 18A及び第 2のゲート電極 18Bに電流を印加している力 S、ゲート駆動 回路を介して第 1のゲート電極 18A及び第 2のゲート電極 18Bにバイアス電圧を印 加する構成としてもよい。
(第 13の実施形態）
以下に、本発明の第 13の実施形態について図面を参照して説明する。図 30は第 13の実施形態に係る半導体装置の回路構成を示している。図 30において図 19と同 一の構成要素には同一の符号を附すことにより説明を省略する。
[0225] 図 30に示すように本実施形態の半導体装置は、制御部 20がトランス 70と nチヤネ ル MOSFET71とダイオード 72とツエナーダイオード 73と第 1の電源 74とを有してい
[0226] 第 1の信号源 54は、第 1の電極 16Aと第 1のゲート電極 18Aとの間に接続され、第 2の信号源 55は、 nチャネル MOSFET71のゲート端子とソース端子の間に接続さ れている。 nチャネル MOSFET71のソース端子は第 1の電極 16Aと接続され、第 1 の電源 74の負極は第 1の電極 16Aと接続され、第 1の電源 74の正極はトランス 70の 一次側の一方の端子に接続されている。トランス 70の一次側の他方の端子は、 nチ ャネル MOSFET71のドレイン端子と接続されている。トランス 70の一次側の両端子 の間にはダイオード 72とツエナーダイオード 73とが直列に接続されている。トランス の二次側の一方の端子は第 2の電極 16Bと接続され、他方の端子は第 2のゲート電 極 18Bと接続されている。トランス 70の二次側の両端子の間には抵抗素子 75が接続 されている。トランス 70は、入力電圧と出力電圧とが 1 : 1である。また、第 1の信号源 5 4が出力する第 1の制御信号及び第 2の信号源 55が出力する第 2の制御信号のロー レベル及びハイレベルは、例えば 0Vと 5Vとする。
[0227] nチャネル MOSFET71のオン状態とオフ状態とは、第 2の信号源 55により制御さ れる。このため、トランス 70の一次側に接続された nチャネル MOSFET71と第 1の電 源 74とは、パルス状の電流の発生させるパルス電流発生部となっている。トランス 70 の一次側へパルス状の電流を入力すると、トランス 70の二次側回路には電圧が発生 する。発生した電圧を抵抗素子 75で受けることにより、第 2の電極 16Bと第 2のゲート 電極 18Bとの間に所望の電圧を印加する。このような構成とすることで、ハイサイド側 の絶縁電源をなくすことが可能となり、部品点数が少なくなるため、デュアルゲートの 半導体素子 10の制御部 20をより低コストに作製できる。
[0228] なお、トランス 70の一次側に流す電流のオンオフ動作を行うと、トランス 70のインダ クタンスにより第 1の電源 74及び nチャネル MOSFET71を破壊するほど高い電圧が 発生する。その電圧を吸収するため、ダイオード 72とツエナーダイオード 73とを異な る極性で直列接続した保護回路をトランス 70の一次側に設けている。
[0229] なお、第 10〜第 13の実施形態において逆阻止状態が必要ない場合には、制御用 の信号源は 1つでよい。また、第 8及び第 9の実施形態の回路についても、制御用の 信号源を 2つ設けることにより逆阻止状態を実現することが可能である。
[0230] 第 10〜第 13の実施形態において、デュアルゲートの半導体素子 10は、第 5の実 施形態において示したものを用いた力 第 6及び第 7の実施形態において示したもの を用いてもよい。また、ノーマリ才フ型のものに代えて、ノーマリオン型のものを用いて もよい。この場合に、第 1のゲート電極及び第 2のゲート電極に印加する電圧は、第 1 のゲート電極の閾値電圧及び第 2のゲート電極の閾値電圧に応じて適当な値に変更 すればよい。また、第 1のゲート電極の閾値電圧と第 2のゲート電極の閾値電圧とは 異なっていてもよい。
[0231] (第 14の実施形態）
以下に、本発明の第 14の実施形態について図面を参照して説明する。図 31は本 発明の第 14の実施形態に係る窒化物半導体装置を用いたプラズマディスプレイ駆 動回路を示している。本実施形態のプラズマディスプレイ駆動回路は、プラズマディ スプレイパネルの電極にサスティンパルスを供給するサスティン回路であり、以下の ような構成を有している。
[0232] 第 1のスイッチング素子 84の出力の一端は電源ライン V に接続され、他端はサス ティン回路の出力 SUSと接続されている。第 2のスイッチング素子 85の出力の一端 はサスティン回路の出力 SUSと接続され、他端は接地されている。第 3のスィッチン グ素子 86の出力の一端は、コンデンサ 89の一端と接続され、コンデンサ 89の他端 は接地されている。第 3のスイッチング素子 86の他端は、インダクタ 88の一端と接続 されている。第 4のスイッチング素子 87は、第 3のスイッチング素子 86と導通方向を逆 方向にして並列接続され、第 3のスイッチング素子 86及び第 4のスイッチング素子 87 により双方向スイッチング回路 90が形成されている。インダクタ 88の他端は、サステ イン回路の出力 SUSと接続されている。第 1のスイッチング素子 84、第 2のスィッチン グ素子 85、第 3のスイッチング素子 86及び第 4のスイッチング素子 87の各ゲート端 子は、それぞれゲート駆動回路 83を介して制御信号線 CTL1、制御線 CTL2、制御 線 CTL3及び制御線 CTL4と接続されている。
[0233] 双方向スイッチング回路 90は、出力 SUSが接続されたプラズマディスプレイパネル の電極が有するコンデンサ成分とインダクタ 88とに起因する共振電流が流れる経路 を形成するために設けられている。サスティンパルスは、周期的に交互に反転する大 電流のパルスである。従って、双方向スイッチング回路 90を構成するスイッチング素 子には、正方向及び逆方向の大きな耐圧と、高速な動作が求められる。
[0234] 双方向スイッチング回路 90を構成する第 3のスイッチング素子 86及び第 4のスイツ チング素子 87に例えば、図 3に示す第 1の実施形態の半導体装置を用いることによ り、大電流のノ ルスを双方向に制御できるスィッチを容易に実現することができる。第 1の実施形態の半導体装置は、十分な逆耐圧特性を有しているため、従来は必要で あった逆耐圧特性を向上するためのダイオードが不要となるという効果も得られる。
[0235] 第 1の実施形態の半導体装置は、オン抵抗が小さいため、スイッチング時間を短縮 すると共に、スイッチング素子の電力損失を小さくでき、ジャンクション温度の制約を ほとんど受けることがなくなる。また、第 1の実施形態の半導体装置は、第 1の窒化物 半導体層及び第 2の窒化物半導体層にホウ素等の不純物を注入することにより素子 分離領域を形成すれば、 1つの基板の上に 2つの半導体装置を容易に形成すること ができる。このようにして、第 3のスイッチング素子 86と第 4のスイッチング素子 87とを 1チップ化すれば、スイッチング素子間に生じる特性のばらつき及び配線のインピー ダンス差による電流集中の問題もなくなり、スイッチング素子の電力能力を効率的に /J、さくできる。
[0236] なお、第 3のスイッチング素子 86及び第 4のスイッチング素子 87には、他の実施形 態に示した半導体素子を用いてもよい。また、双方向スイッチング回路 90とゲート駆 動回路 83とを第 5〜第 13の実施形態の実施形態において示した双方向スィッチ装 置に置き換えてもよい。
[0237] 第 1のスイッチング素子 84及び第 2のスイッチング素子 85には、第 2のコントロール 層 19Bを設けて!/、な!/ゾーマリオフ型の窒化物半導体を用いた半導体装置を用いる こと力 Sでさる。
[0238] 各実施形態及びその変形例において、デュアルゲート半導体素子を窒化物半導 体により形成する例を示した力 基板の主面と平行に電子が走行する半導体素子で あればよぐ炭化珪素（SiC)等からなる半導体により形成されていてもよい。第 1のゲ ート電極及び第 2のゲート電極の材料に Pdと Auとを用いた力 p型半導体とォーミツ ク接合を形成すれば、これらに代えて Ni等を用いてもよい。また、基板 11は、 Siに代 えて GaN、サファイア、 SiC、 ZnO、 GaAs、 GaP、 InP、 LiGaO若しくは LiAlO又は これらの混晶等であってもよレ、。
[0239] 第 1の電極及び第 2の電極がォーミック接合したォーミック電極である例を示したが 、制御すべき電流が流れれば必ずしもォーミック電極である必要はなレ、。
[0240] 保護膜は SiNである例を示した力 絶縁性が確保できればば特に限定はなぐ窒 化アルミニウム（A1N)、酸化シリコン（SiO )、酸化ハフニウム（HfO )、アルミナ（A1 O )又は酸化タンタル (Ta O )等を用いてもよい。
[0241] また、各実施形態及び変形例において示した半導体素子は、 AlGaN層や GaN層 の主面が、 c面（（0001)面）である例を示している。しかし、 c面ではなぐ窒素と III族 元素を同数含む無極性面であってもよい。例えば、 A面（11 20)上に形成されて いてもよい。このような構成にすることで、二次元電子ガス層によるチャネルに発生し ていた分極に起因するキャリアをなくし、閾値電圧をより正の方向に上昇させることが できるため、ゲート直下に凹部構造を形成したり、 AlGaN層を薄膜化することなぐ容 易にノーマリーオフ動作が可能となる。
[0242] また、第 2の半導体層 15は、いずれの実施形態及び変形例においても、アンド一 プとしてあ n型としてあよい。
[0243] なお、第 8〜第 13の実施形態において、第 1の電極を接地している場合について 説明したが、接地されていなくともよい。
[0244] また、第 8〜第 13の実施形態において、第 2の電源には第 1の電極の電位から絶 縁されたバッテリ又は絶縁型電圧コンバータ（DC— DCコンバータ）等を用いればよ い。また、第 1の電源は、非絶縁型電源でよぐコストがより安い非絶縁型 DC— DCコ ンバータ等を用いてもよい。
[0245] また、第 10及び第 11の実施形態における HVICを駆動するための電源は、周辺 回路の電源と共用してもよい。
[0246] また、第 8〜第 11の実施形態において、交流電源を用いた負荷回路を用いたが、 交流電源ではなぐノ ルス波形を出力する回路などでもよぐ特に限定はない。
[0247] 第 8〜第 13の実施形態において、制御部の具体例を示した力 他の構成の制御部 を用いてもよい。この場合、第 2のゲート電極を駆動する第 2の駆動回路は、基準電 位が接地電位等の回路共通の基準電位とは異なる制御信号出力するものであれば よい。
[0248] 各実施形態及び変形例において、凸部又は凹部と表現した構造は、その角が丸み を帯びていてもよい。
産業上の利用可能性
[0249] 本発明の半導体装置及びその駆動方法は、優れた逆耐圧特性を有し、一素子だ けで双方向スィッチ本体となり且つ高いゲート電圧が印加可能な半導体装置及びそ の駆動方法を実現でき、特に電力制御に用いる双方向スィッチ動作を行う半導体装 置及びその駆動方法等として有用である。

Claims

請求の範囲
[1] 基板の上に形成され、チャネル領域を有する半導体層積層体と、
前記半導体層積層体の上に互いに間隔をおいて形成された第 1の電極及び第 2の 電極と、
前記第 1の電極と前記第 2の電極との間に形成された第 1のゲート電極及び該第 1 のゲート電極と前記第 2の電極との間に形成された第 2のゲート電極と、
前記半導体層積層体と前記第 1のゲート電極との間に形成され、 p型の導電性を有 する第 1のコントロール層とを備えている半導体装置。
[2] 前記第 1の電極の電位を基準として前記第 1のゲート電極に正の電圧を印加するこ とにより、前記チャネル領域に正孔が注入される動作モードを有している請求項 1に 記載の半導体装置。
[3] 前記第 1のゲート電極の閾値電圧と、前記第 2のゲート電極の閾値電圧とは互いに 異なって!/、る請求項 1に記載の半導体装置。
[4] 前記第 2のゲート電極は、前記半導体層積層体とショットキー接合している請求項 1 に記載の半導体装置。
[5] 前記半導体層積層体は凹部を有し、
前記第 2のゲート電極は、前記凹部の底面と接して!/、る請求項 1に記載の半導体 装置。
[6] 前記半導体層積層体と前記第 2のゲート電極との間に形成され、 p型の導電性を有 する第 2のコントロール層をさらに備えている請求項 1に記載の半導体装置。
[7] 前記半導体層積層体の最上層は、第 1の部分と、該第 1の部分よりも膜厚が薄い第 2の部分とを有し、
前記第 1のコントロール層及び前記第 2のコントロール層は、前記第 1の部分の上に 形成されている請求項 6に記載の半導体装置。
[8] 前記第 1の部分は、膜厚が前記第 2の部分以下である第 3の部分を囲み、
前記第 1のコントロール層及び前記第 2のコントロール層は、前記第 1の部分及び 前記第 3の部分の上に形成されている請求項 7に記載の半導体装置。
[9] 前記半導体層積層体は、下側から順次形成された第 1の半導体層と、該第 1の半 導体層と比べてバンドギャップが大きい第 2の半導体層と、該第 2の半導体層と比べ てバンドギャップが小さいエッチング吸収層とを含み、
前記エッチング吸収層は、前記半導体層積層体の最上層である請求項 7に記載の 半導体装置。
[10] 前記第 1のコントロール層及び前記第 2のコントロール層は、凸部を有している請求 項 7に記載の半導体装置。
[11] 前記半導体層積層体の上における、前記第 1のコントロール層と前記第 2のコント口 ール層との間の領域に形成され、前記第 1のコントロール層及び前記第 2のコント口 ール層よりも高抵抗である高抵抗層をさらに備えている請求項 6に記載の半導体装 置。
[12] 前記高抵抗層は、酸化ガリウムからなる請求項 11に記載の半導体装置。
[13] 前記高抵抗層は、ホウ素イオンを含む層である請求項 11に記載の半導体装置。
[14] 前記半導体層積層体の上に形成されたアンドープの半導体層をさらに備え、 前記第 1のコントロール層及び第 2のコントロール層は、前記アンドープの半導体層 に選択的に形成された p型不純物の拡散領域である請求項 6に記載の半導体装置。
[15] 前記半導体層積層体の上に形成された開口部を有する酸化膜層をさらに備え、 前記第 1のコントロール層及び前記第 2のコントロール層は、前記開口部から露出し た前記半導体層積層体と接するように形成されている請求項 6に記載の半導体装置
[16] 前記第 1のゲート電極と前記第 2のゲート電極との間隔は、
前記第 1の電極と前記第 1のゲート電極との間隔よりも大きく且つ前記第 2の電極と 前記第 2のゲート電極との間隔よりも大きい請求項 1に記載の半導体装置。
[17] 前記第 1のコントロール層と前記半導体層積層体とにより形成される pn接合のビル トインポテンシャル以上の電圧が、前記第 1のゲート電極と前記第 1の電極との間に 印加される動作モードを有して!/、る請求項 1に記載の半導体装置。
[18] 前記第 1のゲート電極の閾値電圧以上の電位を前記第 1の電極の電位を基準とし て前記第 1のゲート電極に印加し、前記第 2のゲート電極の閾値電圧以下の電位を 前記第 2の電極の電位を基準として前記第 2のゲート電極に印加することにより、前 記第 2の電極から前記第 1の電極へは電流が流れ、前記第 1の電極から前記第 2の 電極へは電流が流れない逆阻止状態となり、
前記第 1のゲート電極の閾値電圧以下の電位を前記第 1の電極の電位を基準とし て前記第 1のゲート電極に印加し、前記第 2のゲート電極の閾値電圧以下の電位を 前記第 2の電極の電位を基準として前記第 2のゲート電極に印加することにより、前 記第 1の電極と前記第 2の電極との間にどちらの方向にも電流が流れない遮断状態 となる請求項 17に記載の半導体装置。
[19] 前記第 2の電極と前記第 2のゲート電極とは電気的に短絡されている請求項 18に 記載の半導体装置。
[20] 前記第 1のゲート電極の閾値電圧以上の電位を前記第 1の電極の電位を基準とし て前記第 1のゲート電極に印加し、前記第 2のゲート電極の閾値電圧以上の電位を 前記第 2の電極の電位を基準として前記第 2のゲート電極に印加することにより、前 記第 1の電極と前記第 2の電極との間に双方向に電流が流れる導電状態となり、 前記第 1のゲート電極の閾値電圧以下の電位を前記第 1の電極の電位を基準とし て前記第 1のゲート電極に印加し、前記第 2のゲート電極の閾値電圧以下の電位を 前記第 2の電極の電位を基準として前記第 2のゲート電極に印加することにより、前 記第 1の電極と前記第 2の電極との間にどちらの方向にも電流が流れない遮断状態 となる請求項 18に記載の半導体装置。
[21] 前記半導体層積層体の上に、前記第 1のコントロール層と間隔をおいて形成され、 p型の導電性を有する第 3のコントロール層をさらに備え、
前記第 2のゲート電極及び前記第 2の電極は、前記第 3のコントロール層の上に一 体に形成されて!/、る請求項 1に記載の半導体装置。
[22] 前記半導体層積層体は、前記基板側から順次積層された第 1の半導体層及び第 2 の半導体層を有し、
前記第 2の半導体層は、前記第 1の半導体層と比べてバンドギャップが大きぐ 前記チャネル領域は、前記第 1の半導体層と前記第 2の半導体層との界面領域で ある請求項 1に記載の半導体装置。
[23] 前記半導体層積層体は、窒化物半導体又は炭化珪素からなる半導体により構成さ れている請求項 22に記載の半導体装置。
[24] 前記窒化物半導体は、窒化ガリウム及び窒化アルミニウムガリウムの少なくとも一方 を含む請求項 23に記載の半導体装置。
[25] 前記第 1のゲート電極及び第 2のゲート電極に印加する電圧を制御する制御部をさ らに備え、
前記制御部は、
前記第 1の電極と前記第 2の電極との間に双方向に電流が流れる導通状態におい ては、前記第 1のゲート電極に前記第 1の電極の電位を基準として前記第 1のゲート 電極の閾^ I電圧よりも高い電圧を印加し、前記第 2のゲート電極に前記第 2の電極の 電位を基準として前記第 2のゲート電極の閾値電圧よりも高い電圧を印加し、 前記第 1の電極と前記第 2の電極との間にどちらの方向にも電流が流れない遮断 状態においては、前記第 1のゲート電極に前記第 1の電極の電位を基準として前記 第 1のゲート電極の閾値電圧以下の電圧を印加し、前記第 2のゲート電極に前記第 2 の電極の電位を基準として前記第 2のゲート電極の閾値電圧以下の電圧を印加する 請求項 1に記載の半導体装置。
[26] 前記制御部は、
前記第 1の電極と前記第 1のゲート電極との間に電圧を印加する第 1の電源と、 前記第 2の電極と前記第 2のゲート電極との間に電圧を印加する第 2の電源とを有 している請求項 25に記載の半導体装置。
[27] 前記第 1の電源の出力電圧と、前記第 2の電源の出力電圧とは互いに等しい請求 項 26に記載の半導体装置。
[28] 前記第 1の電源及び第 2の電源は、出力電圧を変化させることができる可変電源で ある請求項 26に記載の半導体装置。
[29] 前記制御部は、
前記第 1のゲート電極に印加する電圧を制御する第 1の制御信号が入力される第 1 の制御端子と、
前記第 2のゲート電極に印加する電圧を制御する第 2の制御信号が入力される第 2 の制御端子と、 前記第 1の制御信号により駆動され、前記第 1の電極と前記第 1のゲート電極との 間に前記第 1のゲート電極の閾値電圧よりも高い電圧が印加された第 1の状態と、前 記第 1の電極と前記ゲート電極との間に前記第 1のゲート電極の閾値電圧以下の電 圧が印加された第 2の状態とを切り換える第 1のゲート駆動回路と、
前記第 2の制御信号により駆動され、前記第 2の電極と前記第 2のゲート電極との 間に前記第 2のゲート電極の閾値電圧よりも高い電圧が印加された第 3の状態と、前 記第 2の電極と前記第 2のゲート電極との間に前記第 2のゲート電極の閾値電圧以 下の電圧が印加された第 4の状態とを切り換える第 2のゲート駆動回路とを有し、 前記導通状態においては、前記第 1のゲート駆動回路を前記第 1の状態とすると共 に、前記第 2のゲート駆動回路を前記第 3の状態とし、
前記遮断状態においては、前記第 1のゲート駆動回路を前記第 2の状態とすると共 に、前記第 2のゲート駆動回路を前記第 4の状態とする請求項 25に記載の半導体装 m
前記第 1のゲート駆動回路と前記第 2のゲート駆動回路とは、基準電位が互いに異 なる制御信号により制御される請求項 29に記載の半導体装置。
前記半導体素子はノーマリオフ型であり、
前記制御部は、
前記第 1の電極と前記第 1のゲート電極との間に前記第 1のゲート電極の閾値電圧 よりも高い電圧を印加する第 1の電源と、
前記第 2の電極と前記第 2のゲート電極との間に前記第 2のゲート電極の閾値電圧 よりも高レ、電圧を印加する第 2の電源とを有し、
前記第 1のゲート駆動回路は、前記第 1の状態において、前記第 1の電極と前記第 1のゲート電極との間に前記第 1の電源を接続し、前記第 2の状態において、前記第 1の電極と前記第 1のゲート電極とを短絡し、
前記第 2のゲート駆動回路は、前記第 3の状態において、前記第 2の電極と前記第 2のゲート電極との間に前記第 2の電源を接続し、前記第 4の状態において、前記第 2の電極と前記第 2のゲート電極とを短絡する請求項 29に記載の半導体装置。 前記半導体素子はノーマリオン型であり、 前記制御部は、
前記第 1の電極と前記第 1のゲート電極との間に前記第 1のゲート電極の閾値電圧 以下の電圧を印加する第 3の電源と、
前記第 2の電極と前記第 2のゲート電極との間に前記第 2のゲート電極の閾値電圧 以下の電圧を印加する第 4の電源とを有し、
前記第 1のゲート駆動回路は、前記第 1の状態において、前記第 1の電極と前記第 1のゲート電極とを短絡し、前記第 2の状態において、前記第 1の電極と前記第 1のゲ ート電極との間に前記第 3の電源を接続し、
前記第 2のゲート駆動回路は、前記第 3の状態において、前記第 2の電極と前記第 2のゲート電極とを短絡し、前記第 4の状態において、前記第 4の電極と前記第 2のゲ ート電極との間に前記第 3の電源を接続する請求項 29に記載の半導体装置。
前記制御部は、
前記第 1の電極と前記第 1のゲート電極との間に前記第 1のゲート電極の閾値電圧 よりも高い電圧を印加する第 1の電源と、
前記第 2の電極と前記第 2のゲート電極との間に前記第 2のゲート電極の閾値電圧 よりも高!/、電圧を印加する第 2の電源と、
前記第 1の電極と前記第 1のゲート電極との間に前記第 1のゲート電極の閾値電圧 以下の電圧を印加する第 3の電源と、
前記第 2の電極と前記第 2のゲート電極との間に前記第 2のゲート電極の閾値電圧 以下の電圧を印加する第 4の電源とを有し、
前記第 1のゲート駆動回路は、前記第 1の状態において、前記第 1の電極と前記第 1のゲート電極との間に前記第 1の電源を接続し、前記第 2の状態において、前記第 1の電極と前記第 1のゲート電極との間に前記第 3の電源を接続し、
前記第 2のゲート駆動回路は、前記第 3の状態において、前記第 2の電極と前記第 2のゲート電極との間に前記第 2の電源を接続し、前記第 4の状態において、前記第 2の電極と前記第 2のゲート電極との間に前記第 4の電源を接続する請求項 29に記 載の半導体装置。
前記制御部は、 前記第 1のゲート駆動回路に電力を供給する駆動電源と、
前記第 2のゲート駆動回路に電力を供給するコンデンサと、
前記コンデンサを充電する充電回路とを有し、
前記充電回路は、前記駆動電源と前記コンデンサとの間に接続され、前記駆動電 源により前記コンデンサを充電する充電スィッチ回路を含む請求項 29に記載の半導 体装置。
[35] 前記充電スィッチ回路は、半導体スィッチと該半導体スィッチと直列に接続された ダイオードとを含む請求項 34に記載の半導体装置。
[36] 前記半導体スィッチは pチャネル MOSFET、 pチヤネノレ IGBT又は PNPトランジス タである請求項 35に記載の半導体装置。
[37] 前記充電回路は、前記第 2の電極と前記第 1の電極との間に電流が流れる際に、 前記コンデンサを充電する請求項 34に記載の半導体装置。
[38] 前記制御部は、
前記第 1のゲート駆動回路と前記第 1のゲート電極との間に接続された第 1の降圧 回路と、
前記第 2のゲート駆動回路と前記第 2のゲート電極との間に接続された第 2の降圧 回路とを有している請求項 34に記載の半導体装置。
[39] 前記第 1の降圧回路及び前記第 2の降圧回路は、抵抗素子とツエナーダイオードと を含む請求項 38に記載の半導体装置。
[40] 前記第 2のゲート駆動回路は、前記第 2の制御信号を前記第 2の電極の電位から 電気的に絶縁するフォトカップラを有している請求項 29に記載の半導体装置。
[41] 前記第 2のゲート駆動回路は、前記第 2の制御信号の信号レベルを変換するレべ ルシフト回路を有している請求項 29に記載の半導体装置。
[42] 前記制御部は、前記第 1の制御信号を遅延させて前記第 1の制御端子に入力する 遅延回路を有し、
前記遅延回路の遅延時間は、前記レベルシフト回路の遅延時間と等しい請求項 4 1に記載の半導体装置。
[43] 前記第 2のゲート駆動回路は、一次側が前記第 1の電極と前記第 2の電極との間に 接続され、二次側が前記第 2のゲート電極と前記第 2の制御端子との間に接続され、 前記二次側からの出力の電圧及び位相が前記一次側への入力の電圧及び位相と 等し!/、トランスを有して!/、る請求項 29に記載の半導体装置。
[44] 前記第 2のゲート駆動回路は、一次側が前記第 1の電極と前記第 2の電極との間に 接続され、二次側が前記第 2のゲート電極と前記第 2の制御端子との間に接続され、 前記二次側からの出力の電圧が前記一次側への入力の電圧と等しく且つ前記二次 側からの出力の位相が前記一次側への入力の位相とずれたトランスと、
前記一次側と前記二次側との位相のずれを補償する位相補償回路とを有している 請求項 29に記載の半導体装置。
[45] 前記位相補償回路は、コンデンサからなる請求項 44に記載の半導体装置。
[46] 前記第 2のゲート駆動回路は、一次側に前記第 2の制御信号が入力され、二次側 が前記第 2の電極と前記第 2のゲート電極とに接続されたトランスを有している請求項
29に記載の半導体装置。
[47] 前記第 2のゲート駆動回路は、
前記トランスの一次側に接続され、パルス状の電流を発生するパルス電流発生部 を有し、
前記第 2の制御信号は、前記ノ レス電流発生部を介して前記トランスに入力される 請求項 46に記載の半導体装置。
[48] 前記第 1のゲート駆動回路は、前記第 1の電極と前記第 1のゲート電極との間に、 前記第 1の制御信号を直接印加する請求項 43に記載の半導体装置。
[49] 前記第 1の制御信号と前記第 2の制御信号とは同一の信号である請求項 29に記載 の半導体装置。
[50] 基板の上に形成された半導体層積層体の上に、互いに間隔をおレ、て順に形成さ れた第 1の電極、第 1のゲート電極、第 2のゲート電極及び第 2の電極を有する半導 体素子を備えた半導体装置の駆動方法であって、
前記第 1の電極と前記第 1のゲート電極との間に前記第 1のゲート電極の閾値電圧 よりも高い電圧を印加すると共に、前記第 2の電極と前記第 2のゲート電極との間に 前記第 2のゲート電極の閾値電圧よりも高い電圧を印加することにより、前記第 1の電 極と前記第 2の電極との間に双方向に電流が流れる導通状態とするステップと、 前記第 1の電極と前記第 1のゲート電極との間に前記第 1のゲート電極の閾値電圧 以下の電圧を印加し、前記第 2の電極と前記第 2のゲート電極との間に前記第 2のゲ ート電極の閾値電圧以下の電圧を印加することにより前記第 1の電極と前記第 2の電 極との間が遮断された遮断状態とするステップとを備えている半導体装置の駆動方 法。
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