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JP6646363B2 - 半導体装置 - Google Patents

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  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、ノーマリーオフ型の電界効果トランジスタに関する。
従来より、ノーマリーオフ型およびノーマリーオン型の電界効果トランジスタが知られている。
ノーマリーオフ型の電界効果トランジスタにおいては、電圧閾値が０Ｖまたは正であり、ゲート電圧が０Ｖの場合、ドレイン電流が流れない（オフ状態）。このようなノーマリーオフ型の電界効果トランジスタは、電源投入前や電源喪失時に外部回路を保護するためには好適である。
一方、ノーマリーオン型の電界効果トランジスタにおいては、電圧閾値が負であり、ゲート電圧が０Ｖの場合、ドレイン電流が流れる（オン状態）。ノーマリーオン型の電界効果トランジスタは、ノーマリーオフ型の電界効果トランジスタに比べて、高耐圧および低オン抵抗などの良好な特性を有している。
そこで、ノーマリーオフ型であるＥ（エンハンスメント）モードの電界効果トランジスタと、ノーマリーオン型であるＤ（ディプレッション）モードの電界効果トランジスタを組み合わせた電界効果トランジスタが知られている（特許文献１、２、３および４を参照）。このような組み合わせの電界効果トランジスタは、全体としてはノーマリーオフ型であるが、高耐圧および低オン抵抗を実現するものである。
例えば、特許文献１のFig.3Aおよび第３コラム、５−１０行を参照すると、Vth,2＜０V（電圧閾値が負であり、ノーマリーオン型である）および|Vth,2|＜Vbk,1（電圧閾値Vbk,1が正であり、ノーマリーオフ型である）を組み合わせた電界効果トランジスタが知られている。
例えば、特許文献２の図１および[0020]、[0022]を参照すると、第２リセス部４はノーマリーオン型である一方で、第１リセス部８はノーマリーオフ型である
第２リセス部４については、特許文献２の[0022]の「第２リセス部の深さは、ゲート部５が浮遊の状態で２次元電子ガス層が形成されるように調整されている。」および「ゲート部５にオフ電圧が印加されている場合でも、ドレイン電極１８に高電圧が印加されていない場合には２次元電子ガス層が形成される。」を参照されたい。第２リセス部の近傍においては、ゲート部５にオフ電圧が印加または浮遊している状態で、２次元電子ガス層が形成される（すなわち、電流が流れる）ので、ノーマリーオン型である。
第１リセス部８については、特許文献２の[0020]の「第１リセス部８に対応する範囲Ｃ１では、半導体層１６がヘテロ接合面を有していない。そのため、範囲Ｃ１では、半導体層１６にバンドギャップの相違による２次元電子ガス層が形成されない。…ゲート部５にオン電圧が印加されていないときは、ゲート部５の電圧は接地電圧となり、第１チャネル部Ｃ１に蓄積層が形成されず、第１チャネル部Ｃ１を電子が移動することができない。」を参照されたい。第１リセス部８の近傍（範囲Ｃ１）においては、ゲート部５にオン電圧が印加されていない状態で、電子が移動することができない（すなわち、電流が流れない）ので、ノーマリーオフ型である。
例えば、特許文献３の図１および[0065]を参照すると、「このように、第１ゲート電極１０と第２ゲート電極２０とをノーマリオン型で動作させることにより、構造が単純になり、作製が容易になる。…ただし、実施形態はこれに限らず、第２ゲート電極２０は、ノーマリオフ型で動作しても良い。」とあるように、第１ゲート電極１０をノーマリーオン型で動作させながら、第２ゲート電極２０をノーマリーオフ型で動作させることが開示されている。
なお、特許文献４には、ノーマリーオフ型とノーマリーオン型との組み合わせが開示されている（例えば、要約を参照）。
なお、上記のように、ノーマリーオフ型とノーマリーオン型とを組み合わせた電界効果トランジスタにおいては、ノーマリーオフ型の電界効果トランジスタに印加されるドレイン−ソース間の電圧は、おおむねノーマリーオフ型の電圧閾値（０Ｖまたは正の値）とノーマリーオン型の電圧閾値（負の値）との差となる。
米国特許第８５８７０３１号明細書 特開２０１２−１５６１６４号公報 特開２０１２−１９５５０６号公報 米国特許第４６６３５４７号明細書
しかしながら、上記の従来技術のように、ノーマリーオフ型とノーマリーオン型とを組み合わせた電界効果トランジスタにおいては、ノーマリーオフ型の電界効果トランジスタに印加されるドレイン−ソース間の電圧が大きすぎる傾向がある。
そこで、本発明は、ノーマリーオフ型の電界効果トランジスタを含みながらも、それに印加されるドレイン−ソース間の電圧を小さくすることを課題とする。
本発明にかかる半導体装置は、半導体層と、前記半導体層に設けられたソース電極と、前記半導体層に設けられ、前記ソース電極と離れて配置されたドレイン電極と、前記ソース電極と前記ドレイン電極との間に設けられた第１ゲート電極と、前記ソース電極と前記ドレイン電極との間に設けられ、少なくとも一部分が前記第１ゲート電極よりも前記ドレイン電極に近い第２ゲート電極とを備え、前記半導体層は、前記第１ゲート電極に対向する部分である第１対向部分と、前記第２ゲート電極に対向する部分である第２対向部分と、を有し、前記ソース電極と前記第１ゲート電極との間の電位差である第１ゲート電圧が０V以下のときに、前記第１対向部分は導通せず、前記第１対向部分および前記第２対向部分の間の部分と前記第２ゲート電極との間の電位差である第２ゲート電圧が０V以下のときに、前記第２対向部分は導通せず、前記第１対向部分が導通し始める際の前記第１ゲート電圧が、前記第２対向部分が導通し始める際の前記第２ゲート電圧よりも大きいように構成される。
上記のように構成された半導体装置によれば、ソース電極が、半導体層に設けられている。ドレイン電極が、前記半導体層に設けられ、前記ソース電極と離れて配置されている。第１ゲート電極が、前記ソース電極と前記ドレイン電極との間に設けられている。第２ゲート電極が、前記ソース電極と前記ドレイン電極との間に設けられ、少なくとも一部分が前記第１ゲート電極よりも前記ドレイン電極に近い。前記半導体層が、前記第１ゲート電極に対向する部分である第１対向部分と、前記第２ゲート電極に対向する部分である第２対向部分とを有する。前記ソース電極と前記第１ゲート電極との間の電位差である第１ゲート電圧が０V以下のときに、前記第１対向部分は導通しない。前記第１対向部分および前記第２対向部分の間の部分と前記第２ゲート電極との間の電位差である第２ゲート電圧が０V以下のときに、前記第２対向部分は導通しない。前記第１対向部分が導通し始める際の前記第１ゲート電圧が、前記第２対向部分が導通し始める際の前記第２ゲート電圧よりも大きい。
なお、本発明にかかる半導体装置は、前記第１対向部分と前記第１ゲート電極との間および前記第２対向部分と前記第２ゲート電極との間の一方または双方にフッ素イオンがドープされているようにしてもよい。
なお、本発明にかかる半導体装置は、前記第１ゲート電極および前記第２ゲート電極の一方または双方が、Ｐ型ゲートであるようにしてもよい。
なお、本発明にかかる半導体装置は、前記半導体層が凹部を有し、前記第１ゲート電極および前記第２ゲート電極の一方または双方が、前記凹部に形成されているようにしてもよい。
なお、本発明にかかる半導体装置は、前記第１ゲート電極のゲート長が、前記第２ゲート電極のゲート長よりも短いようにしてもよい。
なお、本発明にかかる半導体装置は、前記第１対向部分が、前記第２対向部分よりも、深いようにしてもよい。
なお、本発明にかかる半導体装置は、前記半導体層が、電子走行層と、該電子走行層上に配置された電子供給層とを有し、前記第１ゲート電極が形成されている前記凹部が、前記電子供給層を貫通し、前記第２ゲート電極が形成されている前記凹部が、前記電子供給層を貫通せず、前記電子供給層に形成されているようにしてもよい。
なお、本発明にかかる半導体装置は、前記第１対向部分が、前記第２対向部分の内側に配置されているようにしてもよい。
なお、本発明にかかる半導体装置は、前記第１ゲート電極および前記第２ゲート電極が一体であるようにしてもよい。
第一の実施形態にかかる電界効果トランジスタ（半導体装置）１の断面図である。 第一の実施形態にかかる電界効果トランジスタ１の等価回路を示す図である。 図２に示す等価回路のゲート電圧−ドレイン電流特性を示す図である。 比較例であるノーマリーオフ型とノーマリーオン型とを組み合わせた電界効果トランジスタのゲート電圧−ドレイン電流特性を示す図である。 第二の実施形態にかかる電界効果トランジスタ（半導体装置）１の断面図である。 第三の実施形態にかかる電界効果トランジスタ（半導体装置）１の断面図である。 第三の実施形態の変形例にかかる電界効果トランジスタ（半導体装置）１の断面図である。 電子走行層１４および電子供給層１６が形成されたエピ基板の断面図（図８（ａ））と、図８（ａ）のエピ基板にソース電極用リセス１６２およびドレイン電極用リセス１６４を形成した製造途中の製品の断面図（図８（ｂ））である。 図８（ｂ）に示す製造途中の製品にフッ素イオンをドープした製造途中の製品の断面図である。 図９に示す製造途中の製品にソース電極２２およびドレイン電極２４を形成した製造途中の製品の断面図（図１０（ａ））と、図１０（ａ）の製造途中の製品に第１ゲート電極３２および第２ゲート電極３４を形成した電界効果トランジスタ１（完成品）の断面図（図１０（ｂ））である。 図８（ｂ）に示す製造途中の製品にソース電極２２およびドレイン電極２４を形成した製造途中の製品の断面図である。 図１１に示す製造途中の製品にＰ型半導体３２ｂ、３４ｂを形成した製造途中の製品の断面図（図１２（ａ））と、図１２（ａ）の製造途中の製品に第１電極部３２ａおよび第２電極部３４ａを形成した電界効果トランジスタ１（完成品）の断面図（図１２（ｂ））である。 図８（ｂ）に示す製造途中の製品に凹部１６０ａ、１６０ｂを形成した製造途中の製品の断面図（図１３（ａ））、図１３（ａ）に示す製造途中の製品に絶縁膜１７を形成した製造途中の製品の断面図（図１３（ｂ））、図１３（ｂ）に示す製造途中の製品からソース電極用リセス１６２およびドレイン電極用リセス１６４の上の絶縁膜１７を除去した製造途中の製品の断面図（図１３（ｃ））である。 図１３に示す製造途中の製品にソース電極２２およびドレイン電極２４を形成した製造途中の製品の断面図（図１４（ａ））と、図１４（ａ）の製造途中の製品に第１ゲート電極３２および第２ゲート電極３４を形成した電界効果トランジスタ１（完成品）の断面図（図１４（ｂ））である。 ニー電圧が高い場合のドレイン電圧−ドレイン電流特性（図１５（ａ））、ニー電圧が低い場合のドレイン電圧−ドレイン電流特性（図１５（ｂ））である。 第四の実施形態にかかる電界効果トランジスタ（半導体装置）１の断面図である。
以下、本発明の実施形態を図面を参照しながら説明する。
第一の実施形態
図１は、第一の実施形態にかかる電界効果トランジスタ（半導体装置）１の断面図である。第一の実施形態にかかる電界効果トランジスタ（半導体装置）１は、基板１２、半導体層１４、１６、ソース電極２２、ドレイン電極２４、第１ゲート電極３２、第２ゲート電極３４を備える。
基板１２は、例えばSiC基板である。
半導体層１４、１６は、基板１２上に配置された電子走行層１４と、電子走行層１４の上に配置された電子供給層１６とを有する。電子走行層１４の材質は、例えばGaNである。電子供給層１６の材質は、例えばAlGaNである。電子走行層１４と電子供給層１６の界面の電子走行層１４側には、二次元電子ガス（2DEG）が生じている。ただし、第１ゲート電圧および第２ゲート電圧が０V以下の場合、後述する第１対向部分１４ａおよび第２対向部分１４ｂには、二次元電子ガス（2DEG）が生じていない。
ソース電極２２およびドレイン電極２４が、電子供給層１６に設けられている。ドレイン電極２４は、ソース電極２２と離れて配置されている。例えば、ソース電極２２が電子供給層１６の左端に、ドレイン電極２４が電子供給層１６の右端に配置されている。
第１ゲート電極３２および第２ゲート電極３４は、電子供給層１６の上に配置されており、ソース電極２２とドレイン電極２４との間に設けられている。なお、第２ゲート電極３４は、第１ゲート電極３２よりもドレイン電極２４に近い。
電子走行層１４は、第１対向部分１４ａおよび第２対向部分１４ｂを有する。第１対向部分１４ａは、電子走行層１４のうちの第１ゲート電極３２に対向する部分である。第２対向部分１４ｂは、電子走行層１４のうちの第２ゲート電極３４に対向する部分である。
フッ素イオンドープ部１６ａは、第１対向部分１４ａと第１ゲート電極３２との間にあり、フッ素イオンがドープされている。フッ素イオンドープ部１６ｂは、第２対向部分１４ｂと第２ゲート電極３４との間にあり、フッ素イオンがドープされている。
ここで、ソース電極２２と第１ゲート電極３２との間の電位差を、第１ゲート電圧VGS（図２参照）という。また、第１対向部分１４ａおよび第２対向部分１４ｂの間の部分と、第２ゲート電極３４との間の電位差を、第２ゲート電圧VGX（図２参照）という。
フッ素イオンドープ部１６ａの影響により、第１ゲート電圧が負のときには、第１対向部分１４ａは導通しない。フッ素イオンドープ部１６ｂの影響により、第２ゲート電圧が負のときには、第２対向部分１４ｂは導通しない。
また、第１対向部分１４ａが導通し始める際の第１ゲート電圧（電圧閾値）Vth1が、第２対向部分１４ｂが導通し始める際の第２ゲート電圧（電圧閾値）Vth2よりも大きい。
次に、第一の実施形態にかかる電界効果トランジスタ（半導体装置）１の動作を説明する。
図２は、第一の実施形態にかかる電界効果トランジスタ１の等価回路を示す図である。第一の実施形態にかかる電界効果トランジスタ１は、２つの電界効果トランジスタ（第１FETおよび第２FET）がカスコード接続されたものと等価である。
第１FETは、ゲートが第１ゲート電極３２、ソースがソース電極２２、ドレインが第１対向部分１４ａおよび第２対向部分１４ｂの間の部分である。第２FETは、ゲートが第２ゲート電極３４、ソースが第１対向部分１４ａおよび第２対向部分１４ｂの間の部分、ドレインがドレイン電極２４である。第１FETのドレインが、第２FETのソースに接続されている。第１FETのドレイン電流は、第２FETのドレイン電流と等しくIDSである。
また、ソース電極２２の電位をVs0、第１ゲート電極３２および第２ゲート電極３４の電位をVG0、ドレイン電極２４の電位をVD0、第１対向部分１４ａおよび第２対向部分１４ｂの間の部分の電位をVX0という。
ここで、第一の実施形態にかかる電界効果トランジスタ１がオン状態のときの動作を説明する。ただし、電界効果トランジスタ１は飽和領域で動作しているものとする。
すると、第２FETのソースおよびゲートの電位に関して、下記の式（１）が成立する。また、第１FETのソースおよびゲートの電位に関して、下記の式（２）が成立する。式（１）の左辺と、式（２）の左辺とは共にVG0であることから、式（１）の右辺と式（２）の右辺とが等しいので、下記の式（３）が成立する。
Figure 0006646363
ここで、各電極の電位の基準（０V）の取り方は任意であるが、Vs0を０V（基準）とすることが一般的である。よって、式（３）にVs0＝０Vを代入し、VX0について解くことにより、下記の式（４）を得る。
Figure 0006646363
図３は、図２に示す等価回路のゲート電圧−ドレイン電流特性を示す図である。なお、図３においては、説明を簡略にするため、第１FETおよび第２FETのトランスコンダクタンスが同一であるものとしている。すると、第１FETのゲート電圧が電圧閾値Vth1を超えた領域における第１FETのゲート電圧−ドレイン電流特性の傾きと、第２FETのゲート電圧が電圧閾値Vth2を超えた領域における第２FETのゲート電圧−ドレイン電流特性の傾きとは等しい。
また、図３に図示したとおり、第１FETおよび第２FETのドレイン電流がIDSであるときのゲート電圧が、それぞれ、第１ゲート電圧VGS、第２ゲート電圧VGXである。よって、VX0は、図３に図示したとおり、第１FETおよび第２FETのゲート電圧−ドレイン電流特性における、Y座標（縦軸の座標）IDSに対応するX座標（横軸の座標）の差となる。
よって、VX0は、第１FETおよび第２FETのゲート電圧−ドレイン電流特性における、Y座標（縦軸の座標）０に対応するX座標（横軸の座標）の差Vth1−Vth2と等しく、以下の式（５）が成立する。
Figure 0006646363
図４は、比較例であるノーマリーオフ型とノーマリーオン型とを組み合わせた電界効果トランジスタのゲート電圧−ドレイン電流特性を示す図である。ただし、この比較例においては、第２FETの電圧閾値Vth2´をVth2´＜０V（ノーマリーオン型）としている点が、第一の実施形態と異なる。
この比較例においては、Vth1＞０V（ノーマリーオフ型）の第１FETと、Vth2´＜０V（ノーマリーオン型）の第２FETとを組み合わせており、特許文献１〜４と同様なものである。すると、比較例における第１対向部分１４ａおよび第２対向部分１４ｂの間の部分の電位をVX0´とすれば、第一の実施形態と同様に、VX0´はVth1−Vth2´となる。Vth2＞Vth2´なので、VX0´はVX0よりも大きい（式（６））。
Figure 0006646363
上記のとおりVs0を０Vとすることが一般的である。すると、第一の実施形態において第１FETに印加されるドレイン−ソース間の電圧はVX0であり、比較例において第１FETに印加されるドレイン−ソース間の電圧はVX0´である。
第一の実施形態によれば、ノーマリーオフ型の電界効果トランジスタ（第１FET）を含みながらも、それに印加されるドレイン−ソース間の電圧VX0を（図２、図３参照）、ノーマリーオフ型とノーマリーオン型とを組み合わせた電界効果トランジスタ（比較例：図４参照）（特許文献１〜４と同様）におけるノーマリーオフ型の電界効果トランジスタに印加されるドレイン−ソース間の電圧VX0´よりも小さくすることができる。
なお、第一の実施形態にかかる第１FETに印加されるドレイン−ソース間の電圧VX0はドレイン電圧が大きくなっても、Vth1−Vth2で一定である。比較例においても、第１FETに印加されるドレイン−ソース間の電圧VX0´はVth1−Vth2´で一定ではある。しかし、VX0はVX0´よりも小さいので、大きいドレイン電圧に対しても、第一の実施形態の方が比較例よりも耐えることができる。例えば、比較例において、Vth1が2Ｖ、Vth2´が−5Vである場合、VX0´が7Vとなり、第１FETに印加されるドレイン電圧としては高すぎる。第一の実施形態においては、VX0が2Ｖ未満となり、第１FETに印加されるドレイン電圧を低くできる。
また、第一の実施形態によれば、ニー(knee)電圧およびオン抵抗を、ノーマリーオフ型とノーマリーオン型とを組み合わせた電界効果トランジスタ（特許文献１〜４と同様）よりも低くすることができる。
ニー電圧は、電界効果トランジスタが飽和領域に達するときのドレイン−ソース間の電圧である。電界効果トランジスタは飽和領域で使用するため、ドレイン−ソース間の電圧が低くても飽和領域に達することが好ましい。よって、ニー電圧は低いことが好ましい。
オン抵抗は、電界効果トランジスタがオン状態のときの抵抗である。電界効果トランジスタをスイッチとして使用することを考えた場合、スイッチの抵抗は低い方が良いことは明らかである。よって、オン抵抗は低いことが好ましい。
図１５は、ニー電圧が高い場合のドレイン電圧−ドレイン電流特性（図１５（ａ））、ニー電圧が低い場合のドレイン電圧−ドレイン電流特性（図１５（ｂ））である。ただし、図１５（ａ）におけるゲート電圧は、図１５（ｂ）におけるゲート電圧と等しいものとする。
図１５を参照して、ドレイン電圧−ドレイン電流特性の原点付近の接線の傾きが、オン抵抗の逆数である。ところで、ニー電圧が低いほど、ドレイン電圧−ドレイン電流特性の原点付近の接線の傾きが大きくなるので、逆に、オン抵抗は低くなる。
ここで、第一の実施形態にかかる電界効果トランジスタ１が飽和領域に達するときは、図２を参照して、ドレイン電流IDSが流れていることは当然であるため、VD0＞VX0でなければならない。比較例においても同様にVD0＞VX0´でなければならない。VX0´はVX0よりも大きい（式（６）参照）ため、第一の実施形態にかかる電界効果トランジスタ１が飽和領域に達するときのドレイン電圧VD0（ニー電圧）は、比較例（ノーマリーオフ型とノーマリーオン型とを組み合わせた電界効果トランジスタ）が飽和領域に達するときのドレイン電圧VD0（ニー電圧）よりも小さい。すると、電界効果トランジスタ１のオン抵抗は、比較例のオン抵抗よりも低くなる。なお、オン抵抗を低くするためには、第２FETの単位ゲート長あたりの抵抗を低くすることが好ましい。
また、第一の実施形態によれば、VG0が０Vのときの電界効果トランジスタ１の容量COFFを比較例よりも小さくすることができる。例えば低RON・COFF積（RONはオン抵抗）が要求される広帯域スイッチ等にはCOFFが小さいことを必要とするため、COFFが小さいことは有益である。
比較例は、ノーマリーオン型を含むため、VG0が０Vであっても、第２対向部分１４ｂにチャネルが存在し、容量成分が発生する。しかも、比較例においては、第２FETを高ドレイン耐圧化するためにゲート長を長くしてあるのでこの容量成分はかなり大きい。
しかし、第一の実施形態においては、第１FETも第２FETもノーマリーオフ型であるため、VG0が０Vのときは容量成分がほとんど発生しない。よって、COFFを比較例よりも小さくすることができる。
次に、第一の実施形態にかかる電界効果トランジスタ（半導体装置）１の製造方法を説明する。
図８は、電子走行層１４および電子供給層１６が形成されたエピ基板の断面図（図８（ａ））と、図８（ａ）のエピ基板にソース電極用リセス１６２およびドレイン電極用リセス１６４を形成した製造途中の製品の断面図（図８（ｂ））である。
まず、図８（ａ）に示すように、基板１２上に電子走行層１４および電子供給層１６を形成する。次に、図８（ｂ）に示すように、エピ基板の左端にソース電極用リセス１６２を、エピ基板の右端にドレイン電極用リセス１６４を形成する。ソース電極用リセス１６２およびドレイン電極用リセス１６４の形成は、例えば、電子供給層１６をオーミックリセスエッチングすることにより行う。
図９は、図８（ｂ）に示す製造途中の製品にフッ素イオンをドープした製造途中の製品の断面図である。なお、ここでいう「製品」とは、電界効果トランジスタ１の略称である。
図９に示すように、図８（ｂ）に示す製造途中の製品の電子供給層１６にフッ素イオンをドープすることにより、フッ素イオンドープ部１６ａおよびフッ素イオンドープ部１６ｂを形成する。
図１０は、図９に示す製造途中の製品にソース電極２２およびドレイン電極２４を形成した製造途中の製品の断面図（図１０（ａ））と、図１０（ａ）の製造途中の製品に第１ゲート電極３２および第２ゲート電極３４を形成した電界効果トランジスタ１（完成品）の断面図（図１０（ｂ））である。
図１０（ａ）に示すように、図９に示す製造途中の製品のソース電極用リセス１６２にソース電極２２を、ドレイン電極用リセス１６４にドレイン電極２４を形成する。最後に、図１０（ｂ）に示すように、第１ゲート電極３２をフッ素イオンドープ部１６ａの真上に、かつ第２ゲート電極３４をフッ素イオンドープ部１６ｂの真上に形成する。なお、電子供給層１６、第１ゲート電極３２および第２ゲート電極３４の上に表面保護膜（図示省略）を形成するようにしてもよい。
第二の実施形態
第二の実施形態にかかる電界効果トランジスタ（半導体装置）１は、第１ゲート電極および第２ゲート電極がＰ型ゲートである点が、第一の実施形態と異なる。
図５は、第二の実施形態にかかる電界効果トランジスタ（半導体装置）１の断面図である。第二の実施形態にかかる電界効果トランジスタ（半導体装置）１は、基板１２、半導体層１４、１６、ソース電極２２、ドレイン電極２４、第１ゲート電極（第１電極部３２ａおよびＰ型半導体３２ｂ）、第２ゲート電極（第２電極部３４ａおよびＰ型半導体３４ｂ）を備える。以下、第一の実施形態と同様な部分は同一の符号を付して説明を省略する。
基板１２、半導体層１４、１６、ソース電極２２およびドレイン電極２４は第一の実施形態と同様であり説明を省略する。
第１電極部３２ａおよびＰ型半導体３２ｂが第１ゲート電極を構成する。第１ゲート電極はＰ型ゲートである。Ｐ型半導体３２ｂは、例えば、GaN、AlGaNまたはInGaNである。Ｐ型半導体３２ｂは電子供給層１６上に形成され、第１電極部３２ａはＰ型半導体３２ｂ上に形成される。
第２電極部３４ａおよびＰ型半導体３４ｂが第２ゲート電極を構成する。第２ゲート電極はＰ型ゲートである。Ｐ型半導体３４ｂは、例えば、GaN、AlGaNまたはInGaNである。Ｐ型半導体３４ｂは電子供給層１６上に形成され、第２電極部３４ａはＰ型半導体３４ｂ上に形成される。
第二の実施形態にかかる電界効果トランジスタ１の動作は、第一の実施形態と同様であり説明を省略する。また、第二の実施形態によっても、第一の実施形態と同様の効果を奏する。
次に、第二の実施形態にかかる電界効果トランジスタ（半導体装置）１の製造方法を説明する。
エピ基板にソース電極用リセス１６２およびドレイン電極用リセス１６４を形成する工程までは、第一の実施形態と同様なので、説明を省略する（図８参照）。
図１１は、図８（ｂ）に示す製造途中の製品にソース電極２２およびドレイン電極２４を形成した製造途中の製品の断面図である。
図１１に示すように、図８（ｂ）に示す製造途中の製品のソース電極用リセス１６２にソース電極２２を、ドレイン電極用リセス１６４にドレイン電極２４を形成する。
図１２は、図１１に示す製造途中の製品にＰ型半導体３２ｂ、３４ｂを形成した製造途中の製品の断面図（図１２（ａ））と、図１２（ａ）の製造途中の製品に第１電極部３２ａおよび第２電極部３４ａを形成した電界効果トランジスタ１（完成品）の断面図（図１２（ｂ））である。
図１２（ａ）に示すように、図１１に示す製造途中の製品の電子供給層１６上にＰ型半導体３２ｂ、３４ｂを形成する。最後に、図１２（ｂ）に示すように、図１２（ａ）に示す製造途中の製品のＰ型半導体３２ｂ、３４ｂ上に、第１電極部３２ａおよび第２電極部３４ａを形成する。なお、電子供給層１６、第１電極部３２ａおよび第２電極部３４ａの上に表面保護膜（図示省略）を形成するようにしてもよい。
第三の実施形態
第二の実施形態にかかる電界効果トランジスタ（半導体装置）１は、第１ゲート電極３２および第２ゲート電極３４が、凹部１６０ａ、１６０ｂに形成されている点が、第一の実施形態と異なる。
図６は、第三の実施形態にかかる電界効果トランジスタ（半導体装置）１の断面図である。第三の実施形態にかかる電界効果トランジスタ（半導体装置）１は、基板１２、半導体層１４、１６、ソース電極２２、ドレイン電極２４、第１ゲート電極３２、第２ゲート電極３４を備える。以下、第一の実施形態と同様な部分は同一の符号を付して説明を省略する。
基板１２、半導体層１４、１６、ソース電極２２およびドレイン電極２４は第一の実施形態と同様であり説明を省略する。
半導体層１４、１６は、凹部１６０ａ、１６０ｂ（図１３、図１４も参照）を有する。
第１ゲート電極３２は、凹部１６０ａに形成されている。第２ゲート電極３４は、凹部１６０ｂに形成されている。なお、第１ゲート電極３２のゲート長LG1は、第２ゲート電極３４のゲート長LG2よりも短い。
第１対向部分１４ａが、第２対向部分１４ｂよりも、深い部位に位置している。
なお、凹部１６０ａは、電子供給層１６を貫通している。凹部１６０ａの底は、電子走行層１４に位置している。また、凹部１６０ｂは、電子供給層１６を貫通せず、電子供給層１６に形成されている。
第三の実施形態にかかる電界効果トランジスタ１の動作は、第一の実施形態と同様であり説明を省略する。また、第三の実施形態によっても、第一の実施形態と同様の効果を奏する。
次に、第三の実施形態にかかる電界効果トランジスタ（半導体装置）１の製造方法を説明する。
エピ基板にソース電極用リセス１６２およびドレイン電極用リセス１６４を形成する工程までは、第一の実施形態と同様なので、説明を省略する（図８参照）。
図１３は、図８（ｂ）に示す製造途中の製品に凹部１６０ａ、１６０ｂを形成した製造途中の製品の断面図（図１３（ａ））、図１３（ａ）に示す製造途中の製品に絶縁膜１７を形成した製造途中の製品の断面図（図１３（ｂ））、図１３（ｂ）に示す製造途中の製品からソース電極用リセス１６２およびドレイン電極用リセス１６４の上の絶縁膜１７を除去した製造途中の製品の断面図（図１３（ｃ））である。
図１３（ａ）に示すように、図８（ｂ）に示す製造途中の製品の電子走行層１４および電子供給層１６に凹部１６０ａを形成し、電子供給層１６に凹部１６０ｂを形成する。凹部１６０ａ、１６０ｂの形成は、例えば、電子走行層１４および電子供給層１６をリセスエッチングすることにより行う。
さらに、図１３（ｂ）に示すように、図１３（ａ）に示す製造途中の製品の上に、絶縁膜１７を形成する。絶縁膜１７は、例えば、Al2O3である。
さらに、図１３（ｃ）に示すように、図１３（ｂ）に示す製造途中の製品のソース電極用リセス１６２およびドレイン電極用リセス１６４の上に形成された絶縁膜１７を除去する。
図１４は、図１３に示す製造途中の製品にソース電極２２およびドレイン電極２４を形成した製造途中の製品の断面図（図１４（ａ））と、図１４（ａ）の製造途中の製品に第１ゲート電極３２および第２ゲート電極３４を形成した電界効果トランジスタ１（完成品）の断面図（図１４（ｂ））である。
図１４（ａ）に示すように、図１３（ｃ）に示す製造途中の製品のソース電極用リセス１６２にソース電極２２を、ドレイン電極用リセス１６４にドレイン電極２４を形成する。最後に、図１４（ｂ）に示すように、第１ゲート電極３２を凹部１６０ａに、かつ第２ゲート電極３４を凹部１６０ｂに形成する。なお、電子供給層１６、第１ゲート電極３２および第２ゲート電極３４の上に表面保護膜（図示省略）を形成するようにしてもよい。
なお、第三の実施形態においては、第１ゲート電極３２および第２ゲート電極３４が別々であるが、第１ゲート電極３２および第２ゲート電極３４を一体にすることも可能である。
図７は、第三の実施形態の変形例にかかる電界効果トランジスタ（半導体装置）１の断面図である。第三の実施形態の変形例においては、第１ゲート電極３２および第２ゲート電極３４が一体である。より具体的には、第１ゲート電極３２の左側および右側に、第１ゲート電極３２に接して第２ゲート電極３４が形成されている。第２ゲート電極３４の一部分（第１ゲート電極３２の右側の部分）は、第１ゲート電極３２よりもドレイン電極２４に近い。
第１ゲート電極３２および第２ゲート電極３４が一体となったものの長さをLとし、第１ゲート電極３２のゲート長をLG1とすると、第２ゲート電極３４のゲート長LG2はL−LG1となる。なお、LG1＜LG2であることは、第三の実施形態と同様である。
なお、第１対向部分１４ａが、第２対向部分１４ｂの内側に配置されている。また、凹部１６０ｃが半導体層１４、１６に設けられている。
第四の実施形態
第一〜第三の実施形態においては、第１FETと第２FETとの双方に、（１）フッ素イオンがドープされているもの（第一の実施形態）、（２）Ｐ型ゲートが実装されているもの（第二の実施形態）、（３）凹部が形成されているもの（第三の実施形態）を説明してきた。すなわち、第１FETと第２FETとを同じ手法で実装するものを、第一〜第三の実施形態において説明してきた。
しかし、第四の実施形態では、第１FETと第２FETとが異なった手法（例えば、第１FETに凹部が形成されており（第三の実施形態と同様）、第２FETにフッ素イオンがドープされているもの（第一の実施形態と同様））で実装されている点が、第一〜第三の実施形態と異なる。
図１６は、第四の実施形態にかかる電界効果トランジスタ（半導体装置）１の断面図である。第三の実施形態にかかる電界効果トランジスタ（半導体装置）１は、基板１２、半導体層１４、１６、ソース電極２２、ドレイン電極２４、第１ゲート電極３２、第２ゲート電極３４を備える。以下、第一および第三の実施形態と同様な部分は同一の符号を付して説明を省略する。
第２ゲート電極３４およびフッ素イオンドープ部１６ｂは、第一の実施形態と同様であり説明を省略する（図１参照）。
第１ゲート電極３２および凹部１６０ａは、第三の実施形態と同様であり説明を省略する（図６参照）。
第四の実施形態によれば、第一の実施形態と同様な効果を奏する。
なお、（４）第１FETに凹部が形成されており、第２FETにフッ素イオンがドープされているもの、を説明してきたが、第１FETと第２FETとが異なった手法で形成されているものは、他にも考えられる。
すなわち、
（５）第１FETに凹部が形成されており（第三の実施形態と同様）、第２FETにＰ型ゲートが実装されているもの（第二の実施形態と同様）、
（６）第１FETにフッ素イオンがドープされており（第一の実施形態と同様）、第２FETに凹部が形成されているもの（第三の実施形態と同様）、
（７）第１FETにフッ素イオンがドープされており（第一の実施形態と同様）、第２FETにＰ型ゲートが実装されているもの（第二の実施形態と同様）、
（８）第１FETにＰ型ゲートが実装されており（第二の実施形態と同様）、第２FETにフッ素イオンがドープされているもの（第一の実施形態と同様）、
（９）第１FETにＰ型ゲートが実装されており（第二の実施形態と同様）、第２FETに凹部が形成されているもの（第三の実施形態と同様）、
が考えられる。
１ 電界効果トランジスタ（半導体装置）
１２ 基板
１４、１６ 半導体層
１４ 電子走行層
１４ａ 第１対向部分
１４ｂ 第２対向部分
１６ 電子供給層
１６ａ、１６ｂ フッ素イオンドープ部
２２ ソース電極
２４ ドレイン電極
３２ 第１ゲート電極
３２ａ 第１電極部
３２ｂ Ｐ型半導体
３４ 第２ゲート電極
３４ａ 第２電極部
３４ｂ Ｐ型半導体
１６０ａ、１６０ｂ、１６０ｃ 凹部
１６２ ソース電極用リセス
１６４ ドレイン電極用リセス
LG1、LG2 ゲート長
VGS 第１ゲート電圧
VGX 第２ゲート電圧
Vth1 第１ゲート電圧（電圧閾値）
Vth2 第２ゲート電圧（電圧閾値）

Claims (9)

  1. 半導体層と、
    前記半導体層に設けられたソース電極と、
    前記半導体層に設けられ、前記ソース電極と離れて配置されたドレイン電極と、
    前記ソース電極と前記ドレイン電極との間に設けられた第１ゲート電極と、
    前記ソース電極と前記ドレイン電極との間に設けられ、少なくとも一部分が前記第１ゲート電極よりも前記ドレイン電極に近い第２ゲート電極と、
    を備え、
    前記半導体層は、
    前記第１ゲート電極に対向する部分である第１対向部分と、
    前記第２ゲート電極に対向する部分である第２対向部分と、
    を有し、
    前記ソース電極と前記第１ゲート電極との間の電位差である第１ゲート電圧が０V以下のときに、前記第１対向部分は導通せず、
    前記第１対向部分および前記第２対向部分の間の部分と前記第２ゲート電極との間の電位差である第２ゲート電圧が０V以下のときに、前記第２対向部分は導通せず、
    前記第１対向部分が導通し始める際の前記第１ゲート電圧が、前記第２対向部分が導通し始める際の前記第２ゲート電圧よりも大きい、
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第１対向部分と前記第１ゲート電極との間および前記第２対向部分と前記第２ゲート電極との間の一方または双方に、フッ素イオンがドープされている、
    半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記第１ゲート電極および前記第２ゲート電極の一方または双方が、Ｐ型ゲートである、
    半導体装置。
  4. 請求項１に記載の半導体装置であって、
    前記半導体層が凹部を有し、
    前記第１ゲート電極および前記第２ゲート電極の一方または双方が、前記凹部に形成されている、
    半導体装置。
  5. 請求項４に記載の半導体装置であって、
    前記第１ゲート電極のゲート長が、前記第２ゲート電極のゲート長よりも短い、
    半導体装置。
  6. 請求項５に記載の半導体装置であって、
    前記第１対向部分が、前記第２対向部分よりも、深い、
    半導体装置。
  7. 請求項６に記載の半導体装置であって、
    前記半導体層が、電子走行層と、該電子走行層上に配置された電子供給層とを有し、
    前記第１ゲート電極が形成されている前記凹部が、前記電子供給層を貫通し、
    前記第２ゲート電極が形成されている前記凹部が、前記電子供給層を貫通せず、前記電子供給層に形成されている、
    半導体装置。
  8. 請求項７に記載の半導体装置であって、
    前記第１対向部分が、前記第２対向部分の内側に配置されている、
    半導体装置。
  9. 請求項７に記載の半導体装置であって、
    前記第１ゲート電極および前記第２ゲート電極が一体である、
    半導体装置。
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