JP4230370B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 83
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 150000001875 compounds Chemical class 0.000 claims description 55
- 239000000758 substrate Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 19
- 230000015556 catabolic process Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 5
- 230000004888 barrier function Effects 0.000 description 14
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 102100031699 Choline transporter-like protein 1 Human genes 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 2
- 101000940912 Homo sapiens Choline transporter-like protein 1 Proteins 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000005406 washing Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 101100060390 Arabidopsis thaliana CLT3 gene Proteins 0.000 description 1
- 102100035954 Choline transporter-like protein 2 Human genes 0.000 description 1
- 101100113686 Clitocybe nebularis clt4 gene Proteins 0.000 description 1
- 101000948115 Homo sapiens Choline transporter-like protein 2 Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 241001125929 Trisopterus luscus Species 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
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- General Physics & Mathematics (AREA)
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Description
本発明は半導体装置及びその製造方法に関し、特に、電界効果型半導体装置及びその製造方法に関する。より詳細には、本発明はエンハンスメント・モード（以下、Ｅモード）ＦＥＴ及びデプレッション・モード（以下、Ｄモード）ＦＥＴを含む化合物半導体装置及びその製造方法に関する。更に特定すれば、本発明は、携帯電話機などのように数百ＭＨｚ以上の信号を扱う高周波（ＲＦ）機器内に搭載される半導体装置に関する。
従来から、エピタキシャル成長させた１つの化合物半導体基板上に、Ｅモード領域とＤモード領域を形成することが行われている。ＥモードのＦＥＴ（電界効果トランジスタ）はノーマリ・オフの特性を持ち、Ｄモードのトランジスタ（ＦＥＴ）はノーマリ・オンの特性を持つ。つまり、Ｅモードはドレイン電流が流れ始める時のしきい値電圧Vthが正であり、Ｄモードでは反対にしきい値電圧が負になる。このような異なるモードのトランジスタを１つの化合物半導体基板上で実現することで、高周波回路の小型化及び特性の改善が可能になる。例えば、スイッチとこのスイッチを制御する論理回路とを１チップで構成したスイッチ装置を実現することができる。この場合、ＥモードＦＥＴは論理回路の形成に用いられ、ＤモードＦＥＴはスイッチの形成に用いられる。
図１は、非特許文献１に記載の化合物半導体装置のゲート電極とＰ型拡散層形成の断面図である。この化合物半導体は、ＨＥＭＴ（High Electron Mobility Transistor）である。図１左側のゲート電極１４は、GaAs層１２上にAu/Pt/Ti/Ptを蒸着して形成する。図１右側のＰ型拡散層１６は、ゲート電極１４下のGaAs層１２にPtを拡散させて形成する。このＰ型拡散層の厚さｂ１を制御することにより、Ｅモード領域、Ｄモード領域を同一化合物半導体基板上に形成するものである。
図２は、特許文献１に記載の化合物半導体装置に相当する断面図である。この化合物半導体装置はＨＥＭＴであって、ゲートのショットキー界面からチャネル層までの距離を変化させることで、Ｅモード領域とＤモード領域とを同一化合物半導体基板に実現するものである。エピタキシャル成長で化合物半導体基板上に形成した化合物半導体層２０は、n+-AlGaAsの供給層２１、i-InGaAsのチャネル層２２、n+-AlGaAsの供給層２３、i-AlGaAsの障壁層２４、i-GaAsの埋込層２５、n+-AlGaAsのエッチングストッパ層２６、及びn+-GaAsのキャップ層２７を含む。ゲート電極２８と２９はリセス構造を有し、化合物半導体層２４、２５内に埋め込まれている。Ｅ型トランジスタのゲート電極２８のショットキー界面からチャネル層２２までの距離Ｄ１は、Ｄモード領域のゲート電極２９のショットキー界面からチャネル層２２までの距離Ｄ２よりも短い（Ｄ１＜Ｄ２）。
H. Tosaka, et al., "An antenna Switch MMIC using E/D mode p-HEMT for GSM/DCS/PCS/WCDMA Bands Application", 2003 IEEE MTT-S Digest, IFTU-50, pp. 5-8 特開平５−１３４６４号公報
H. Tosaka, et al., "An antenna Switch MMIC using E/D mode p-HEMT for GSM/DCS/PCS/WCDMA Bands Application", 2003 IEEE MTT-S Digest, IFTU-50, pp. 5-8
しかしながら、図１及び図２に示す従来技術は次の問題点を有する。
図１に示す従来技術は、Ｅモードのトランジスタのしきい値電圧Vth(E)の制御性に問題がある。このしきい値電圧Vth（E）はｐ型拡散層１６の厚さｂ１で決まる。ところが、PtやZnなどのｐ型不純物は拡散係数が大きく、プロセス途中の熱履歴によって厚みｂ１が変動する。厚みｂ１が変動するので、しきい値電圧Vth(E)を一定値に制御することは極めて困難である。また、ｐ型拡散層１６の厚みｂ１は、ゲート電極１４の最下層Ptの蒸着膜厚ａ１で決まる。非特許文献１によれば、僅かな膜厚ａ１のばらつきが、しきい値電圧Vth(E)の大きなばらつきになる。このように、しきい値電圧Vth（E）の制御性が悪いので、Vth(D)=-0.2V、Vth(E)=+0.2VのようなVth(D)が浅く、しかもVthの差の小さいトランジスタを単一の化合物半導体基板上に作り分けるのは困難である。
また、図２に示す従来技術においてＥモードを実現するためには、障壁層２４の厚さと供給層２３の厚さの和に相当する距離Ｄ１を薄くする必要がある。しかしながら、Ｄ１がある値以下になると、ゲート電極２８の順方向ショットキーダイオード特性が急激に悪化する。この問題点を図３に示す。図３の横軸は障壁層２４の厚みを示し、左側の縦軸はＥモードＦＥＴのしきい値Vth[V]を示し、右側の縦軸は順方向電圧降下Vf[V]を示す。なお、ゲート電極２８のゲート長LgはLg=0.4μmである。図３の実験結果から、障壁層２４の厚みを薄くするとしきい値電圧が大きくなりＥモードを実現できるが、障壁層２４の厚みが9nm以下になると順方向電圧降下Vfが急激に下がってしまうことが分かる。また、Ｄモード特性を維持するためには供給層２３の厚みが11[nm]必要であるとすると、障壁層２４の厚みを6[nm]にしないとVth=0.2[V]のＥモードを実現することができない。しかしながら、6[nm]の厚みでは良好な順方向ショットキーダイオード特性を得ることができない。更に、障壁層２４の厚みをエッチングで精度良く制御することは困難であるという問題点もある。
従って、本発明は上記従来技術の問題点を解決し、１つの化合物半導体基板上にＥモードのしきい値電圧とＤモードのしきい値電圧とを実現できる新たな構造の化合物半導体装置及びその製造方法を提供することを目的とする。
本発明は、化合物半導体基板と、前記化合物半導体基板上に形成されたチャネル層と、前記チャネル層上に形成された埋込層と、Ｅモード領域の前記埋込層およびＤモード領域に形成された第１のリセスと、前記Ｅモード領域および前記Ｄモード領域の前記第１のリセス内の前記埋込層にそれぞれ形成された第２のリセスと、前記Ｅモード領域および前記Ｄモード領域の前記第２のリセスにそれぞれ形成されたゲート電極とを有する半導体装置において、前記Ｅモード領域の前記第１のリセス底面と前記第２のリセス底面との距離は、前記Ｄモード領域の前記第１のリセス底面と前記第２のリセス底面との距離よりも小さく、前記Ｅモード領域および前記Ｄモード領域における前記第２のリセス底面と前記チャネル層との距離とは等しいことを特徴とする半導体装置である。この構成により、１つの化合物半導体基板上に、異なるＤモード領域のしきい値電圧とＥモード領域のしきい値電圧とを形成することができる。
上記半導体装置において、前記Ｅモード領域の前記第１のリセスは、前記Ｄモード領域の前記第１のリセスよりも深い構成とすることが好ましい。
上記半導体装置において、更に、前記チャネル層に２次元電子ガスを形成する供給層を有する構成とすることが好ましい。
上記半導体装置は、前記Ｄモード領域のＦＥＴを用いたＲＦスイッチ回路と、前記Ｅモード領域のＦＥＴを含むロジック回路とを有する構成とすることができる。
前記半導体装置は、前記Ｄモード領域のＦＥＴを用いたＲＦスイッチ回路と、前記Ｅモード領域のＦＥＴを用いたパワーアンプ回路とを有する構成とすることができる。
前記半導体装置において、前記Ｅモード領域のＦＥＴは、前記Ｄモード領域のＦＥＴよりもゲート・ドレイン間耐圧が高い構成であることが好ましい。
前記半導体装置の前記Ｄモード領域において、前記埋込層上に形成されたキャップ層を有し、前記Ｄモード領域の前記第１リセスは、前記キャップ層の少なくとも一部をエッチングして形成されている構成とすることが好ましい。
本発明はまた、化合物半導体基板上にチャネル層を形成する工程と、前記チャネル層上に埋込層を形成する工程と、前記埋込層をエッチングして第１のリセスを形成する工程と、前記第１のリセス内に第２のリセスを形成する工程と、前記第２のリセス内にゲート電極を形成する工程とを有して、Ｅモード領域となる前記第１のリセス底面と前記第２のリセス底面との距離は、Ｄモード領域となる前記第１のリセス底面と前記第２のリセス底面との距離よりも小さく、前記Ｅモード領域および前記Ｄモード領域における前記第２のリセス底面と前記チャネル層との距離とは等しいことを特徴とする半導体装置の製造方法である。
この製造方法において、前記チャネル層に２次元電子ガスを形成する供給層を前記チャネル層直上に形成する工程とを有することが好ましい。
１つの化合物半導体基板上にＥモードのしきい値電圧とＤモードのしきい値電圧とを実現できる新たな構造の化合物半導体装置及びその製造方法を提供することができる。
以下、本発明の実施例を添付図面を参照して詳細に説明する。
図４は、本発明の実施例１に係る化合物半導体装置の断面図である。この化合物半導体装置は、ＥモードとＤモードとを単一の化合物半導体基板上で実現したＨＥＭＴである。エピタキシャル成長で形成した化合物半導体層３０は、n+-AlGaAsの供給層３１、i-InGaAsのチャネル層３２、n+-AlGaAsの供給層３３、i-AlGaAsの障壁層３４、i-GaAsの埋込層３５、n+-AlGaAsのエッチングストッパ層３６、及びn+-GaAsのキャップ層３７を含む。供給層３１とキャップ層３７の不純物は例えばSiである。供給層３１と３３は、チャネル層に２次元電子ガスを供給する。なお、図示を省略してあるが、化合物半導体層３０は、i-GaAsの化合物半導体基板４１上に形成されたバッファ層４２上に形成されている。従って、供給層３１はバッファ層４２上にエピタキシャル成長させた層である。
ゲート電極３８はＥモード領域内にあり、ゲート電極３９はＤモード領域内にある。ゲート電極３８と３９はリセス構造を有する。つまり、ゲート電極３８はリセス４３内に形成され、ゲート電極３９はリセス４４内に形成されている。リセス４３は、第１のリセス４３1及び第２のリセス４３2からなる。Ｅモード領域にある第１のリセスは４３1、キャップ層３７とエッチングストッパ層３６に形成されている。また、第２のリセス４３2は、第１のリセス４３1内に位置し、埋込層３５内に形成されている。第１のリセス４３1は、キャップ層３７とエッチングストッパ層３６と埋込層３５とに形成されている。第２のリセス４３2は、第１のリセス４３1内に位置し、埋込層３５内に形成されている。Ｄモード領域にある第１のリセスは４４1、キャップ層３７とエッチングストッパ層３６に形成されている。また、第２のリセス４４2は、第１のリセス４４1内に位置し、埋込層３５内に形成されている。ゲート電極３８と３９は、以下の通り化合物半導体層３０内に埋め込まれている。ゲート電極３８のショットキー界面（ゲート電極３８の底面と障壁層３４との界面）からチャネルまで（チャネル層３２の表面まで）の距離Ｄと、ゲート電極３９のショットキー界面からチャネルまでの距離Ｄとは同一である。換言すれば、第２のリセス４３2、４４2の底面とチャネル層３２との距離は、リセス４３とリセス４４とで等しい。リセス４３下の埋込層３５の表面から障壁層３４までの距離Ｄ３は、リセス４４下の埋込層３５の表面から障壁層３４までの距離Ｄ４よりも短い（Ｄ３＜Ｄ４）。つまり、Ｅモード領域にあるリセス４３を構成する第１のリセス４３1の底面（埋込層３５の表面）と第２のリセス４３2の底面（埋込層３５の表面）との距離Ｄ３は、Ｄモード領域にあるリセス４４を構成する第１のリセス４４1の底面と第２のリセス４４2の底面との距離Ｄ４よりも短い。換言すれば、リセス４３を構成する第１のリセス４３1の深さｃ１は、リセス４４を構成する第１のリセス４４1の深さｄ１よりも深い。また、Ｄ３やＤ４はそれぞれリセス４３、４４における埋込層３５の厚みに相当する。このように、ショットキー界面からチャネルまでの距離はモードによらず同一とし、Ｄモード領域とＥモード領域での第１のリセス４３1、４４1の底面と第２のリセス４４1、４４2の底面との距離を変えて、Ｄモードのしきい値電圧Vth(D)（例えばVth(D)=-0.2[V]）とＥモードのしきい値電圧Vth(E)（例えばVth(E)=+0.2V[V]）を実現している。
後で詳述するが、エッチングストッパ層３６までをドライエッチングすることで、Ｄモード領域にある第１のリセス４４1を形成する。また、Ｅモード領域にある第１のリセス４３1は、上記ドライエッチングに加え、埋込層３５をウェットエッチングすることで形成される。表１は、埋込層３５のウェットエッチングに関するデータであって、エッチング時間、エッチング量、埋込層３５の厚み（Ｄ３）及びＤモードのしきい値電圧Vth(D)に対するシフト量ΔVthとの関係を示す。また、図５（Ａ）は、ウェットエッチングのエッチング量としきい値電圧シフト量ΔVthとの関係を示すグラフである。なお、エッチングレートは70nm/minである。
ここで、図４に示すＨＥＭＴの仕様の一例を表２に示す。
また、図５（Ｂ）及び図５（Ｃ）に、図４に示すＨＥＭＴの特性を示す。図５（Ｂ）はゲート・ソース間電圧Vgs[V]に対するドレイン・ソース電流Ids[mA/mm]と相互コンダクタンスGm[mS/mm]との関係を示すグラフである。また、図５（Ｃ）は、ゲート長Lg[μm]としきい値電圧Vth[V]との関係を示すグラフである。これらの図から、ＤモードＦＥＴ及びＥモードＦＥＴとも、１つの化合物半導体基板上に形成しているにもかかわらず、Vth(E)=+0.2[V]、Vth(D)=-0.2[V]の条件を含む他の要求される条件を安定して実現できることがわかる。
次に、図６（Ａ）〜図６（Ｇ）及び図７（Ｈ）〜図７（Ｋ）を参照して、実施例１のＨＥＭＴの製造方法を説明する。
まず、図６（Ａ）に示すように、化合物半導体層３０にパターニングされたフォトレジスト層５１を形成し、これをマスクとしてイオン（例えば、B+やO+イオン）を注入して、ＦＥＴに分離する素子間分離領域５２を形成する。化合物半導体層３０は、化合物半導体基板上にエピタキシャル成長を用いてチャネル層を形成する工程と、チャネル層上に埋込層を形成する工程等を含むプロセスにより形成されるものである。
次に、図６（Ｂ）に示すように、化合物半導体層３０の全面にフォトレジスト層５３を設け、Ｅモード領域の第１のリセス４３1（図４）を形成するための窓５４を形成する。
次に、図６（Ｃ）に示すように、フォトレジスト層５３をマスクとして、キャップ層３７をドライエッチングする。水洗処理により、エッチングストッパ層３６は除去され、キャップ層３７に形成された開口から埋込層３５の表面が露出する。
次に、図６（Ｄ）に示すように、同じフォトレジスト層５３をマスクとして、埋込層３５をウェットエッチングする。この処理で、埋込層３５にはキャップ層３７に連続する開口（第１のリセス４３1）が形成され、埋込層３５の厚みはＤ３となる。同じマスクでドライエッチングとウェットエッチングを行うので、リセス４３を精度良く形成することができる。
次に、図６（Ｅ）に示すように、化合物半導体層３０の全面にフォトレジスト層５５を設け、Ｄモード領域の第１のリセス４４1（図４）を形成するための窓５６を形成する。
次に、図６（Ｆ）に示すように、フォトレジスト層５５をマスクとして、キャップ層３７をドライエッチングする。水洗処理により、エッチングストッパ層３６は除去され、リセス４４の第１のリセス４４1に対応する開口がキャップ層３７に形成される。
次に、図６（Ｇ）に示すように、化合物半導体層３０の全面に絶縁膜（例えば、SiO2）５７を付着させる。
次に、図７（Ａ）に示すように、ゲート電極形成用のフォトレジスト層５８を化合物半導体層３０の全面に塗布し、ゲート電極３８、３９（図４）に対応する位置に窓を形成する。
次に、図７（Ｂ）に示すように、フォトレジスト層５８をマスクとして、埋込層３５をドライエッチングする。これにより、第２のリセス４３2、４４2が形成される。
次に、図７（Ｃ）に示すように、フォトレジスト層５８を除去した後、ゲート電極３８、３９を形成する。ゲート電極３８、３９は熱拡散を防止するために、高耐熱金属で形成することが好ましい。高耐熱金属はWSi（タングステン・シリサイド）の他、TiW、WN、TiWN、WSiNなどでもよい。
最後に、図７（Ｄ）に示すように、絶縁膜５７をエッチングして窓を開け、この窓を介してオーミック電極６１〜６４をキャップ層３７上に形成する。オーミック電極６１と６２はＥモードＦＥＴのソース電極及びドレイン電極であり、オーミック電極６３と６４はＤモードＦＥＴのソース電極とドレイン電極である。
上記製造方法の変形例として、図６（Ｃ）のステップの後に図６（Ｆ）のステップを行い、その後に図６（Ｄ）のステップを行うこともできるが、リセス４３は２つのマスクを用いて形成するので、精度の点で不利である。
図８は、本発明の実施例２に係る半導体装置を示すブロック図である。図示する半導体装置は、携帯端末機器に使用されるＲＦアンテナスイッチモジュール（以下、ＲＦモジュール）である。このＲＦモジュールは、アンテナＡＮＴと複数のＲＦ信号系とを切り替える機能を持つ。図８のＲＦモジュール７０は、半導体チップ７１とＬＰＦ７２、７３とを含む。半導体チップ７１は、本発明の化合物半導体装置で実現されたもので、前述の実施例１の構成を備える。半導体チップ７１は、ＲＦスイッチ７４とデコーダ７５とを含む。ＲＦスイッチ７４はいわゆるＳＰ６Ｔ（入力（出力）端子が１つ、出力（入力）端子が６つ）の機能を備える。図示するＲＦスイッチ７４は、ＧＳＭ８５０−Ｒｘ、ＧＳＭ９００−Ｒｘ、ＤＣＳ１８００−Ｒｘ、ＰＣＳ１９００−Ｒｘ、ＤＣＳ−Ｔｘ、ＧＳＭ−Ｔｘの６つのＲＦ信号系を選択的にアンテナＡＮＴに接続する。ＤＣＳ−ＴｘとＧＳＭ−ＴｘにはそれぞれＬＰＦ７２、７３が設けられている。デコーダ７５は、外部からの制御信号ＣＴＬ１〜ＣＬＴ３に従い、ＲＦスイッチ７４の切り替えを制御する。チップ７１には電源電圧Ｖｄｄが与えられる。
ここで、ＧＳＭは35[dBm]レベルのＲＦ信号を取り扱うため、ＳＰ６ＴのＲＦスイッチ７４は高いハンドリングパワー（取り扱える最大電力）Pmaxを持つことが要求される。以下、ハンドリングパワーPmaxについて説明する。
図９は、ＲＦスイッチの基本構成を示す回路図である。このＲＦスイッチはＳＰＤＴの機能を持つ。以下の説明では便宜上、ＦＥＴ−１がオフ状態、ＦＥＴ−２がオン状態にあるとする。ＦＥＴ−１とＦＥＴ−２との接続ノードはアンテナに接続されるとともに、抵抗Ｒを介して接地されている。オフ側のＦＥＴ−１のゲートには、抵抗Rggを介して制御電圧Vcont（例えばVcont=-2.6[V]）が与えられる。オン側のＦＥＴ−２は、制御電圧Vcontと抵抗Rggで決まる電流Igがゲートに印加されてオン状態となる。ＦＥＴ−１とＦＥＴ−２のバイアス状態を図１０に示す。図中、Vgsはゲート・ソース間電圧、Vdsはドレイン・ソース間電圧、Idsはドレイン電流を示す。オフ側のＲＦ信号はコントロール電圧Vcont（例えば-2.6[V]）を中心に振幅する。オン側のＲＦ信号はVds=0[V]を中心に振幅する。携帯電話の低電圧動作の要求から、コントロール電圧Vcontは世代毎に小さくなる傾向がある。
ハンドリングパワーPmaxの設定は、オフ側のＦＥＴ−１の動作を考慮する必要がある。プラス側の振幅は、しきい値電圧Vthとコントロール電圧Vthの差で決まる。ＲＦ信号の最大振幅がVthを越えるとオフ側のＦＥＴ−１がＯＮしてしまい、オン側のＦＥＴ−２の波形が歪むことを考慮すると、VthとVcontとの差は大きいことが好ましい。マイナス側の振幅は、ゲート逆リーク電流で決まる。振幅が大きくなったとき、逆リーク電流Igが流れるとオン側の波形が歪むことを考慮すれば、ＦＥＴを複数段に分割して、１段当たりにかかる逆バイアスを分圧することが好ましい。
図１１に、各信号経路のＦＥＴをｎ個のトランジスタに分割してｎ段スタック構成（ｎ個のＦＥＴを直列に接続する構成）とすることで、オフ側のＦＥＴ１段当たりに印加される逆バイアスを１／ｎにし、もってＲＦスイッチを高耐圧化することを示す。この場合、ハンドリングパワーPmaxは次の式で表される。
図１２に、ハンドリングパワーPmaxのしきい値電圧Vth依存性を示す。分割数ｎが増えるにつれて、ハンドリングパワーPmaxも大きくなる。また、しきい値電圧Vthが浅くなる（0[V]に近くなる）につれて、ハンドリングパワーPmaxは高くなる。前述したように、低電圧動作の要求から、ＲＦスイッチ７４のコントロール電圧Vcontは小さくなる傾向なので、しきい値電圧Vthを浅くするとPmaxが大きくなるので有利である。また、Ｅモードだとオン抵抗Ronが大きくなるため、ＲＦスイッチを構成するＦＥＴはＤモードである方が挿入損失の点で有利である。これらを総合的に考慮すると、分割数ｎは４で、ＦＥＴのしきい値電圧Vthは-0.2[V]であることが望まれる。なお、ＦＥＴの挿入損失Lossは以下の式で求められる。
デコーダ７５で用いるＦＥＴは、ゲートバイアス電圧Vgが0[V]時に完全にオフになることが求められるので、ＥモードＦＥＴをＤモードＦＥＴとともに用いる。また、消費電力を抑えるためにＤＣＦＬ（Direct Coupling FET Logic）を用いてデコーダ７５を構成する。ＤＣＦＬにもＥモードＦＥＴを用いる。ショットキー接合ゲートではＥモードの順方向電圧降下Vfは0.7[V]程度なので、ＤＣＦＬ動作を実現するためには、Vth(E)=+0.2[V]程度が必要である。
前述したように、実施例１の化合物半導体装置はVth(D)=-0.2[V],Vth(E)=+0.2[V]を精度良く実現できるので、図８に示すように、ＲＦスイッチ７４とデコーダ７５とを１つのチップで実現することができる。このため、ＲＦモジュールを小型化することができる。また、従来は、ＲＦスイッチ７４とデコーダ７５を別々のチップで形成して各々をワイヤーボンディングで繋いでいたが、１つのチップにすることで、ＲＦスイッチ７４とデコーダ７５をワイヤーボンディングで繋ぐ必要がなくなり、ワイヤー起因のＲＦ特性の劣化を改善することができる。
表４にＲＦモジュールの送信側特性を示し、表５に受信側特性を示す。
図１３は、本発明の実施例３に係るパワーアンプモジュール（以下、ＰＡモジュール）を示す図である。ＰＡモジュール８０は、１つの化合物半導体基板上に形成されたパワーアンプ（ＰＡ）回路８１、８２とＲＦスイッチ８３、８４とを有する。パワーアンプ回路８１、８２は携帯電話機の低コスト及び小型化の要求から単一電源（Vdd）での動作が望ましく、ＥモードＦＥＴで構成することが要求される。ＲＦスイッチ８３、８４は、前述した図８に示すＲＦスイッチ７４と同様にＤモードＦＥＴで構成することが要求される。また、他の要求事項として、パワーアンプが高い電力を出力するためには、高いゲート・ドレイン間耐圧（歪みを発生させることなく信号を伝送できる入力電圧）Vgdoが必要であり、これを実現するためには、障壁層３４（図４）は厚いことが望まれる。他方、ＲＦスイッチはパワーアンプほどのゲート・ドレイン間耐圧Vgdoは必要ないが、低いオン抵抗Ronが必要であり、これを実現するためには、障壁層３４を薄くする必要がある。図４に示す化合物半導体装置をＰＡモジュール８０に適用することで、上記要求事項を高い信頼性で容易に実現することができる。
図４に示す構造において、ＥモードＦＥＴのゲート・ドレイン間耐圧VgdoがＤモードＦＥＴのVgdoよりも高いことを図１４（Ａ）、（Ｂ）に示す。図１４（Ａ）はＤモード領域を示し、図１４（Ｂ）はＥモード領域を示す。Ｄモード領域にあるように、リセス深さが浅い場合（埋込層３５が厚い場合）には、本来のショットキー接合面を介したリーク電流（リーク経路１）に加え、埋込層３５に埋め込まれたゲート電極３９の側壁部分を介したリーク電流（リーク経路２）がある。これに対し、リセスを深くする（埋込層３５を薄くする）ことで、リセス表面から伸びる表面空乏層によって側壁を介するリーク経路が塞がれ、しきい値電圧Vthが浅くなるとともに、ゲート・ドレイン間耐圧Vgdoが向上すると考えられる。
ＰＡモジュール８０は、低出力時と高出力時でＦＥＴの段数を調節して、低出力時の効率を改善する。具体的には、低出力時にはスイッチ８３と８４の作用によりパワーアンプ回路８２をスルーする接続となる。低電力時、ＰＡモジュール８０は入力電力Pinをパワーアンプ回路８１のみで増幅し、出力電力Poutを出力する。高出力時、ＰＡモジュール８０は入力電力Ｐｉｎをパワーアンプ回路８１と８２で増幅する。スイッチ８４、８４はコントロール信号CTL1とCTL2で制御される。
本実施例では、ＤモードではVgdo=-11[V]に抑えてRon=1.8[Ωmm]が得られ、ＥモードではVgdo=-17[V]を達成できており、パワーアンプの効率に影響するRonも2.1[Ωmm](Vg=0.8[V])と良好な値が得られた。また、１チップのＰＡモジュール８０とともに、整合回路を形成するための受動素子にスパイラルインダクタ、ＭＩＭキャパシタを用いてＭＭＩＣ化することで、従来個々の部品で構成していたＰＡモジュールを１チップで実現することができる。
以上、本発明の実施例を説明した。本発明はこれらの実施例に限定されるものではなく、他の実施例や変形例などを含むものである。
２０、３０ 化合物半導体層（エピタキシャル層）
２１、３１ 供給層 ２２、３２ チャネル層
２３、３３ 供給層 ２４、３４ 障壁層
２５、３５ 埋込層 ２６、３６ エッチングストッパ層
２７、３７ キャップ層 ２８、３８ ゲート電極
２９、３９ ゲート電極 ４３、４４ リセス
４３1、４４1 第１のリセス ４３2、４４2 第２のリセス
４１ 化合物半導体基板 ４２ バッファ層
５１ フォトレジスト ５２ 素子間分離領域
５３ フォトレジスト ５４、５６ 窓
５７ 絶縁膜 ６１、６２、６３、６４ 電極
７０ ＲＦアンテナスイッチモジュール ７１ デコーダ
７２、７３ ローパスフィルタ ７４ ＲＦスイッチ
７５ デコーダ ８０ パワーアンプモジュール
８１、８２ パワーアンプ回路、 ８３、８４ ＲＦスイッチ
２１、３１ 供給層 ２２、３２ チャネル層
２３、３３ 供給層 ２４、３４ 障壁層
２５、３５ 埋込層 ２６、３６ エッチングストッパ層
２７、３７ キャップ層 ２８、３８ ゲート電極
２９、３９ ゲート電極 ４３、４４ リセス
４３1、４４1 第１のリセス ４３2、４４2 第２のリセス
４１ 化合物半導体基板 ４２ バッファ層
５１ フォトレジスト ５２ 素子間分離領域
５３ フォトレジスト ５４、５６ 窓
５７ 絶縁膜 ６１、６２、６３、６４ 電極
７０ ＲＦアンテナスイッチモジュール ７１ デコーダ
７２、７３ ローパスフィルタ ７４ ＲＦスイッチ
７５ デコーダ ８０ パワーアンプモジュール
８１、８２ パワーアンプ回路、 ８３、８４ ＲＦスイッチ
Claims (9)
- 化合物半導体基板と、
前記化合物半導体基板上に形成されたチャネル層と、
前記チャネル層上に形成された埋込層と、
Ｅモード領域の前記埋込層およびＤモード領域に形成された第１のリセスと、
前記Ｅモード領域および前記Ｄモード領域の前記第１のリセス内の前記埋込層にそれぞれ形成された第２のリセスと、
前記Ｅモード領域および前記Ｄモード領域の前記第２のリセスにそれぞれ形成されたゲート電極とを有する半導体装置において、
前記Ｅモード領域の前記第１のリセス底面と前記第２のリセス底面との距離は、前記Ｄモード領域の前記第１のリセス底面と前記第２のリセス底面との距離よりも小さく、
前記Ｅモード領域および前記Ｄモード領域における前記第２のリセス底面と前記チャネル層との距離とは等しいことを特徴とする半導体装置。 - 前記Ｅモード領域の前記第１のリセスは、前記Ｄモード領域の前記第１のリセスよりも深いことを特徴とする請求項１記載の半導体装置。
- 前記チャネル層直上には、前記チャネル層に２次元電子ガスを形成する供給層を有することを特徴とする請求項1記載の半導体装置。
- 前記半導体装置は、前記Ｄモード領域のＦＥＴを用いたＲＦスイッチ回路と、前記Ｅモード領域のＦＥＴを含むロジック回路とを有することを特徴とする請求項1記載の半導体装置。
- 前記半導体装置は、前記Ｄモード領域のＦＥＴを用いたＲＦスイッチ回路と、前記Ｅモード領域のＦＥＴを用いたパワーアンプ回路とを有することを特徴とする請求項1記載の半導体装置。
- 前記Ｅモード領域のＦＥＴは、前記Ｄモード領域のＦＥＴよりもゲート・ドレイン間耐圧が高いことを特徴とする請求項１記載の半導体装置。
- 前記Ｄモード領域において、前記埋込層上に形成されたキャップ層を有し、
前記Ｄモード領域の前記第１リセスは、前記キャップ層の少なくとも一部をエッチングして形成されていることを特徴する請求項１記載の半導体装置。 - 化合物半導体基板上にチャネル層を形成する工程と、
前記チャネル層上に埋込層を形成する工程と、
前記埋込層をエッチングして第１のリセスを形成する工程と、
前記第１のリセス内に第２のリセスを形成する工程と、
前記第２のリセス内にゲート電極を形成する工程とを有して、Ｅモード領域となる前記第１のリセス底面と前記第２のリセス底面との距離は、Ｄモード領域となる前記第１のリセス底面と前記第２のリセス底面との距離よりも小さく、
前記Ｅモード領域および前記Ｄモード領域における前記第２のリセス底面と前記チャネル層との距離とは等しいことを特徴とする半導体装置の製造方法。 - 前記チャネル層に２次元電子ガスを形成する供給層を前記チャネル層直上に形成する工程とを有することを特徴とする請求項９記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004009877A JP4230370B2 (ja) | 2004-01-16 | 2004-01-16 | 半導体装置及びその製造方法 |
| US11/034,920 US7087957B2 (en) | 2004-01-16 | 2005-01-14 | Semiconductor device and manufacturing method of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004009877A JP4230370B2 (ja) | 2004-01-16 | 2004-01-16 | 半導体装置及びその製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2005203642A JP2005203642A (ja) | 2005-07-28 |
| JP2005203642A5 JP2005203642A5 (ja) | 2005-09-08 |
| JP4230370B2 true JP4230370B2 (ja) | 2009-02-25 |
Family
ID=34822771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004009877A Expired - Fee Related JP4230370B2 (ja) | 2004-01-16 | 2004-01-16 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7087957B2 (ja) |
| JP (1) | JP4230370B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011216889A (ja) * | 2010-03-31 | 2011-10-27 | Triquint Semiconductor Inc | 凹部バリア層を備えた高電子移動度トランジスタ |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340549A (ja) * | 2004-05-28 | 2005-12-08 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US8183595B2 (en) * | 2005-07-29 | 2012-05-22 | International Rectifier Corporation | Normally off III-nitride semiconductor device having a programmable gate |
| WO2008062800A1 (fr) * | 2006-11-20 | 2008-05-29 | Panasonic Corporation | Dispositif à semi-conducteur et son procédé d'entraînement |
| KR100849923B1 (ko) | 2006-12-06 | 2008-08-04 | 한국전자통신연구원 | 화합물 반도체소자의 제작방법 |
| JP5291309B2 (ja) * | 2007-08-13 | 2013-09-18 | 株式会社アドバンテスト | 高電子移動度トランジスタおよび電子デバイス |
| KR101522400B1 (ko) * | 2008-11-10 | 2015-05-21 | 삼성전자주식회사 | 인버터 및 그를 포함하는 논리소자 |
| TWI509774B (zh) | 2009-05-19 | 2015-11-21 | Murata Manufacturing Co | A semiconductor switching device, and a method of manufacturing a semiconductor switching device |
| JP2011165749A (ja) * | 2010-02-05 | 2011-08-25 | Panasonic Corp | 半導体装置 |
| US9202906B2 (en) * | 2013-03-14 | 2015-12-01 | Northrop Grumman Systems Corporation | Superlattice crenelated gate field effect transistor |
| TWI615977B (zh) * | 2013-07-30 | 2018-02-21 | 高效電源轉換公司 | 具有匹配臨界電壓之積體電路及其製造方法 |
| US9406673B2 (en) * | 2013-12-23 | 2016-08-02 | Infineon Technologies Austria Ag | Semiconductor component with transistor |
| US10224426B2 (en) * | 2016-12-02 | 2019-03-05 | Vishay-Siliconix | High-electron-mobility transistor devices |
| US11309412B1 (en) * | 2017-05-17 | 2022-04-19 | Northrop Grumman Systems Corporation | Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168677A (ja) * | 1983-03-14 | 1984-09-22 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JPH02148740A (ja) * | 1988-11-29 | 1990-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP3044396B2 (ja) | 1991-01-10 | 2000-05-22 | 富士通株式会社 | Ｅ／ｄ型電界効果半導体装置の製造方法 |
-
2004
- 2004-01-16 JP JP2004009877A patent/JP4230370B2/ja not_active Expired - Fee Related
-
2005
- 2005-01-14 US US11/034,920 patent/US7087957B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011216889A (ja) * | 2010-03-31 | 2011-10-27 | Triquint Semiconductor Inc | 凹部バリア層を備えた高電子移動度トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005203642A (ja) | 2005-07-28 |
| US7087957B2 (en) | 2006-08-08 |
| US20050189584A1 (en) | 2005-09-01 |
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Legal Events
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|
| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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