JP2004055788A

JP2004055788A - 半導体装置

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Publication number: JP2004055788A
Application number: JP2002210597A
Authority: JP
Inventors: Ichiro Hase; 長谷　伊知郎
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-07-19
Filing date: 2002-07-19
Publication date: 2004-02-19
Also published as: CN1669131A; GB2406970A; US20060220165A1; WO2004010488A1; TW200410342A; TWI261322B; GB2406970B; GB0501132D0

Abstract

【課題】完全エンハンスメント動作が可能で、低歪み高効率特性に優れたパワートランジスタを実現する。
【解決手段】単結晶ＧａＡｓよりなる基板１の一面に、バッファ層２を介して、ＡｌＧａＡｓよりなる第２の障壁層３、ＩｎＧａＡｓよりなるチャネル層４、ＩｎＧａＰよりなる第３の障壁層１２、およびＡｌＧａＡｓよりなる第１の障壁層１１が順次積層される。第１の障壁層１１と第３の障壁層１２との間には、第１の障壁層１１の電子親和力をχ_１、バンドギャップをＥｇ_１、第３の障壁層１２の電子親和力をχ_３、バンドギャップをＥｇ_３としたとき、χ_１−χ_３≦０．５＊（Ｅｇ_３−Ｅｇ_１）の関係が成立する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、パワーアンプ等に適用される半導体装置に関する。
【０００２】
【従来の技術】
移動体通信用携帯端末の送信用パワーアンプに対する最近の要求事項に、低歪高効率動作と単一正電源動作がある。ここで、高効率動作というのは、出力電力Ｐ_ｏｕｔと入力電力Ｐ_ｉｎの差と直流投入電力Ｐ_ｄｃの比で定義される電力付加効率（Ｐｏｗｅｒ　Ａｄｄｅｄ　Ｅｆｆｉｃｉｅｎｃｙ；以下ＰＡＥという。）を高めた動作を意味する。ＰＡＥが大きいほど携帯端末の消費電力が少なくなるので、ＰＡＥは重要な性能指標となっている。また、最近のＣＤＭＡ（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ）やＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ　ＣＤＭＡ）などディジタル無線通信方式を利用した携帯端末では、パワーアンプの歪に対しても厳しい規格が課されているため低歪化も重要になる。ただし、歪と効率は一般にトレードオフの関係にあり、一定低歪条件のもとでＰＡＥを大きくする必要がある。これが低歪高効率動作の意味である。
【０００３】
一方、単一正電源動作のほうは、従来のディプリーション型（Ｄｅｐｌｅｔｉｏｎ　Ｍｏｄｅ）ＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）によってパワーアンプを構成した場合に必要であった負電源発生回路、ドレインスイッチを不要にして、端末の小型化、低コスト化に寄与する。
【０００４】
これらの要求を満たすことができるパワーアンプ用デバイスとしてＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）が良く知られている。しかし、ＨＢＴにおいて、パワーアンプ特性を向上させるためには電流密度を高くしなければならないが、発熱によってパワーアンプ特性の向上が制限されたり、信頼性確保のために高度な放熱設計が必要になるなど問題も生じる。そこで、ＨＦＥＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）による単一正電源動作も注目されている。ここでＨＦＥＴは、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）やＨＩＧＦＥＴ（Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ　Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ　ＦＥＴ）など、ヘテロ接合を利用したＦＥＴの総称である。ＨＦＥＴでは高性能スイッチの実現も可能で、パワーアンプとスイッチの一体化が可能になるというメリットも生じる。
【０００５】
ところで、ＨＦＥＴで単一正電源動作を実現し、負電源発生回路、ドレインスイッチを不要とするには、完全エンハンスメント型（Ｅｎｈａｎｃｅｍｅｎｔ　ｍｏｄｅ）のＨＦＥＴを実現する必要がある。ここで、完全エンハンスメントというのは、オフ時のドレインリークが充分に小さい、つまりゲート・ソース間の電圧を０に保ったまま、ソース・ドレイン間に電圧を印加した場合に、ソース・ドレイン間を流れる電流が充分に小さいため、ドレインスイッチを不要にできるレベルのエンハンスメント型動作を意味し、一般に０．５Ｖ程度以上の高いしきい値電圧Ｖ_ｔｈが必要になる。
【０００６】
このようなエンハンスメント型のＨＦＥＴを従来のリセスゲート構造を有するショットキー接合ゲート型ＨＦＥＴで実現した場合、問題となるのは、第１に表面空乏化の影響でソース抵抗、オン抵抗Ｒ_ｏｎが増大すること、第２にＶ_ｔｈが高くなる結果、ゲート・ソース間の順方向電流立ち上がり電圧ＶｆとＶ_ｔｈの差が縮小することであり、結局、低歪高効率特性を得ることが非常に困難となる。
【０００７】
完全エンハンスメント型動作を実現しやすいＨＦＥＴとしては、例えば、特願平１０−２５８９８９号公報に開示されているようなＪＰＨＥＭＴ（Ｊｕｎｃｔｉｏｎ　Ｐｓｅｕｄｏｍｏｒｐｈｉｃ　ＨＥＭＴ）構造がある。
【０００８】
図７は、このような従来型ＪＰＨＥＭＴの一構成例である。この半導体装置は、例えば、半絶縁性の単結晶ＧａＡｓよりなる基板１の一面に、例えば不純物を意図的には添加しないｕ−ＧａＡｓ（ｕ−は不純物を意図的には添加していないことを表す；以下同じ）よりなるバッファ層２を介して、Ａｌ組成比２０％程度のＡｌＧａＡｓよりなる第２の障壁層３、Ｉｎ組成比２０％程度のＩｎＧａＡｓよりなるチャネル層４およびＡｌ組成比２０％程度のＡｌＧａＡｓよりなる第１の障壁層５が順次積層されている。
【０００９】
第１の障壁層５は、ｎ型不純物が高濃度に添加された領域５ａ、不純物が意図的には添加されていない領域５ｂと、高濃度のｐ型不純物を含みゲート電極９に対応して設けられたｐ型導電領域５ｃとを有している。第２の障壁層３は、ｎ型不純物が高濃度に添加された領域３ａと、不純物が意図的には添加されていない領域３ｂとを有している。ｐ型導電領域５ｃは、一般にはＺｎの拡散によって形成される。
【００１０】
第１の障壁層５の基板１と反対側の面には絶縁膜６が形成されている。この絶縁膜６には複数の開口が設けられており、これらの開口における第１の障壁層５上にはソース電極７、ドレイン電極８、ゲート電極９が形成されている。ソース電極７、ドレイン電極８の下部には、例えば、これらの電極と下地の半導体層の合金化によって生じる低抵抗層１０が存在し、ソース電極７、ドレイン電極８と第１の障壁層５とはｎ型のオーミック接触を形成している。また、ゲート電極９は第１の障壁層５とｐ型のオーミック接触を形成している。チャネル層４は、ソース電極７とドレイン電極８の間の電流通路となっている。なお、図７では示さなかったが、ソース電極７やドレイン電極８と第１の障壁層５の間にｎ型不純物が高濃度に添加されたキャップ層が介在する場合もある。
【００１１】
図７に示したようなＪＰＨＥＭＴ構造では、ｐｎ接合ゲートを用いているため、ビルトイン電圧を稼ぐことができ、通常のショットキーゲート型ＨＦＥＴに比べて、より高い電圧をゲートに印加することができる。つまりゲート・ソース間の順方向立ち上がり電圧Ｖｆを高くできる。以下、Ｖｆはゲート・ソース間の順方向電流が所定の値を示す電圧として定義されるものとする。
【００１２】
さらに、上記ＪＰＨＥＭＴでは、高濃度のｐ型不純物を含むｐ型導電領域５ｃが第１の障壁層５に埋め込まれた形になっているので、Ｖ_ｔｈがプラスのエンハンスメント型においても表面空乏化によるソース抵抗の増大が生じにくく都合がよい。
【００１３】
【発明が解決しようとする課題】
このように、図７に示すＪＰＨＥＭＴは、エンハンスメント型動作を行わせるには非常に有利な構造を有しているが、先に述べた完全エンハンスメント型動作を実現するにはまだ不充分なところがある。すなわち、図７のＪＰＨＥＭＴは、Ｖｆが１．２Ｖ程度と、通常のショットキー型ＨＦＥＴやＪＦＥＴよりも大きな値であり、エンハンスメント型動作を行わせるだけであれば問題はないが、完全エンハンスメント型動作となると、０．５Ｖ程度以上のＶ_ｔｈが必要になり、さらに製造バラツキも考慮して考えると、さらに高いＶ_ｔｈでも満足な特性が得られなければならない。しかし、このようにＶ_ｔｈが大きくなってくると、ｐｎ接合ゲートといえどもＶ_ｔｈとＶｆの差が縮小してくるため、低歪条件下でのＰＡＥ特性が劣化してくる。
【００１４】
本発明は、このような問題点に鑑みてなされたものであり、パワートランジスタとして完全エンハンスメント型動作が可能で、かつ低歪み高効率特性に優れた半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
すなわち、請求項１の発明は、ソース電極と、ドレイン電極と、ソース電極とドレイン電極の間に設けられたゲート電極と、ソース電極とドレイン電極の間の電流通路となる半導体からなるチャネル層とを有する半導体装置において、ゲート電極に対応して高濃度のｐ型不純物が添加されたｐ型導電領域を有する半導体からなる第１の障壁層と、チャネル層を挟んで第１の障壁層と反対側に設けられ、チャネル層よりも電子親和力が小さい半導体からなる第２の障壁層と、第１の障壁層とチャネル層の間に設けられ、チャネル層よりも電子親和力が小さい半導体からなる第３の障壁層とを備え、第１の障壁層の電子親和力をχ_１、バンドギャップをＥｇ_１、前記第３の障壁層の電子親和力をχ_３、バンドギャップをＥｇ_３としたとき、次式
χ_１−χ_３≦０．５＊（Ｅｇ_３−Ｅｇ_１）　……（１）
が成り立つことを特徴とする。
【００１６】
請求項１の発明においては、第１の障壁層に対して上記式（１）の関係を満たす第３の障壁層を第１の障壁層とチャネル層の間に設けることにより、ゲート順方向電流の立ち上がり電圧Ｖｆに関連するホールに対する障壁高さφｈが大きくなり、Ｖｆを高くすることが可能となる。これにより、完全エンハンスメント動作が容易になり、パワーアンプを構成する際に負電源発生回路やドレインスイッチが不要になり、パワーアンプを小型化、低価格化することが可能となる。また、ソース抵抗をあまり増大させることなくＶｆを高くできる結果、一定低歪条件の下での電力付加効率を高めることが可能となる。
【００１７】
請求項１の構成において、第１の障壁層１１と第３の障壁層１２の半導体材料としては、例えば、ＩＩＩ族元素としてＧａ、Ａｌ、Ｉｎのうち少なくともひとつを含み、Ｖ族元素としてＡｓ、Ｐのうち少なくともひとつを含むＩＩＩ−Ｖ族化合物半導体を用いたさまざまな組み合わせのものを用いることができる。例えば第１の障壁層１１にはＧａＡｓまたはＡｌ組成比５０％以下のＡｌＧａＡｓまたはＩｎＧａＰを用いることができる。また、第３の障壁層１２にはＩｎＧａＰやＡｌ組成比が５０％以上のＡｌＧａＡｓの他、ＡｌＩｎＧａＰやＧａＩｎＡｓＰなど４元化合物を用いることもできる。また、チャネル層にはＩｎＧａＡｓまたはＧａＡｓが用いられる。そして、第３の障壁層の厚さは、エンハンスメント型動作に対応した所望のしきい値電圧Ｖ_ｔｈを得るために、２０ｎｍ以下が好ましい。また、特に第１の障壁層内のｐ型導電領域をｐ型不純物の拡散によって形成する場合、拡散の制御性の観点からｐ型不純物が第３の障壁層内にできるだけ侵入しないことが望ましい。それを保障するため、第１の障壁層内の第３の障壁層寄りの部分に、ｐ型導電領域中の最大不純物濃度の十分の一以下の不純物しか含まれていない半導体層が例えば５ｎｍ以上の厚みで存在することが好ましい。
【００１８】
請求項７の発明は、請求項１の半導体装置において、第３の障壁層とチャネル層の間に、チャネル層よりも電子親和力が小さい半導体からなる第４の障壁層を備えたことを特徴とする。
【００１９】
請求項７の発明においては、第１の障壁層と式（１）の関係を有する第３の障壁層がチャネル層と良好な界面を形成できない場合でも、第４の障壁層にチャネル層と良好な界面を形成できる半導体材料を用いることで、この問題は回避される。
【００２０】
請求項７の構成において、第４の障壁層の半導体材料としては、例えば、ＡｌＧａＡｓまたはＧａＡｓを用いることができる。また、Ｖ_ｔｈの関係から、第４の障壁層は第３の障壁層との厚さの和が２０ｎｍ以下となるように形成することが好ましい。
【００２１】
請求項１０の発明は、請求項１の半導体装置において、第１の障壁層とゲート電極の間に、第１の障壁層よりもバンドギャップが小さく、高濃度のｐ型不純物が添加されたｐ型導電領域を有する半導体からなる第５の障壁層を備えたことを特徴とする。
【００２２】
請求項１０の発明においては、ゲート金属とゲート金属が接する半導体の間のショットキー障壁の高さが減少し、オーミックコンタクト抵抗の低減が可能となる。
【００２３】
請求項１０の構成において、第５の障壁層の半導体材料としては、例えば、ＧａＡｓを用いることができる。
【００２４】
請求項１３の発明は、請求項１の半導体装置において、第１の障壁層と第３の障壁層の間に、Ｚｎの拡散速度が第１の障壁層よりも遅い半導体からなる第６の障壁層を備えたことを特徴とする。
【００２５】
請求項１３の発明においては、第１の障壁層のｐ型導電領域をＺｎの拡散によって形成する場合に、第１の障壁層に添加されたＺｎの拡散を第６の障壁層で止めることが可能となり、Ｚｎ拡散の制御が容易となる。
【００２６】
請求項１３の構成において、第６の障壁層の半導体材料としては、例えば、ＧａＡｓまたはＡｌＧａＡｓを用いることができる。また、Ｖ_ｔｈの関係から、第６の障壁層は第３の障壁層との厚さの和が２５ｎｍ以下となるように形成することが好ましい。
【００２７】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
【００２８】
（第１の実施の形態）
図７に示した従来型ＪＰＨＥＭＴの課題を解決するために、まずゲートリークのメカニズムについて要因分析を行った。図８は、図７のη軸に沿ったバンド図であり、ゲートに電圧を印加していない状態を示している。Ｅｃは伝導帯の底のエネルギー、Ｅｖは価電子帯の頂上のエネルギー、Ｅｆはフェルミ準位、φｅは電子に対する障壁高さ、φｈはホールに対する障壁高さである。図８は、ある特定パラメータに対する計算結果に基づいたものであり、異なったパラメータに対しては異なったバンド図となるが、下記の定性的な傾向を掴むには充分である。
【００２９】
まず、この図から、φｅは第１の障壁層５のバンドギャップＥｇ_１にほぼ等しい（φｅ〜Ｅｇ_１）。一方、φｈは、Ｅｇ_１に比べてかなり小さい。その主たる原因は、ＡｌＧａＡｓ層（第１の障壁層５）とＩｎＧａＡｓ層（チャネル層４）の伝導帯端エネルギー差ΔＥｃがかなり大きく、φｈ＜Ｅｇ_１−ΔＥｃとなるからである。先に図７で説明したような、Ａｌ組成比２０％程度、Ｉｎ組成比２０％程度の場合、ΔＥｃは３６０ｍｅＶ程度となる。Ｅｇ_１は、１．７ｅＶ程度であるので、結局、φｅはおおよそ１．７ｅＶ、φｈはおおよそ１．３ｅＶとなる。つまりφｈ＜φｅとなるので、ゲートの順方向電流はホール注入が支配することがわかる。従って、ゲート順方向の立ち上がり電圧Ｖｆを高くするには、まずφｈを大きくしなければならない。
【００３０】
φｈを大きくするためのひとつの方法として、第１の障壁層のＡｌ組成比を増やしてバンドギャップを大きくすることが考えられる。しかしながら、例えばＡｌ組成比を２０％程度から３０〜４０％程度に大きくした場合、電子親和力が小さくなる分、一般にソースコンタクト抵抗が高くなる。また、Ａｌ組成を増やしていった場合、Ｚｎの拡散速度が速くなることから、拡散の制御性にも問題が生じてくる。
【００３１】
そこで上記のような問題を生じることなくφｈを大きくできる構造として、図１に示す第１の実施の形態が考えられる。図１のη軸に沿ったバンド図を図２に示す。図７、図８との違いは、ｐ型導電領域１１ｃを含む半導体よりなる第１の障壁層１１とチャネル層４の間に、半導体よりなる第３の障壁層１２を挿入したことであり、図２に示すように、この第３の障壁層１２は第１の障壁層１１よりもバンドギャップが大きく、第１の障壁層１１と第３の障壁層１２の伝導帯端エネルギー差ΔＥｃ_１３よりも価電子帯端エネルギー差ΔＥｖ_１３のほうが大きい。従って、φｈが大きくなる結果、Ｖｆも大きくできるが、第３の障壁層１２の電子親和力はそれほど小さくならず、また第１と第３の障壁層の伝導帯端エネルギー差ΔＥｃ_１３もそれほど大きくはならないため、ソースのオーミックコンタクト抵抗増大を防ぐことができる。また、この構造では、ｐ型導電領域１１ｃのＺｎの拡散層が第３の障壁層１２まで達しないような構造にできるので、Ｚｎの拡散速度が問題になることはなくなる。
【００３２】
上記、第１の障壁層１１と第３の障壁層１２の関係は、第１の障壁層１１の電子親和力をχ_１、バンドギャップをＥｇ_１、第３の障壁層１２の電子親和力をχ_３、バンドギャップをＥｇ_３とした場合、次式で表される。
χ_１−χ_３≦０．５＊（Ｅｇ_３−Ｅｇ_１）　……（１）
【００３３】
以下、図１に基づいて、本発明の半導体装置の第１の実施の形態を具体例を挙げて詳細に説明する。図１に示す半導体装置は、例えば、半絶縁性の単結晶ＧａＡｓよりなる基板１の一面に、例えば不純物を意図的には添加しないｕ−ＧａＡｓ、ｕ−ＡｌＧａＡｓあるいはそれらの多層膜よりなるバッファ層２を介して、Ａｌ組成比２０％程度のＡｌＧａＡｓよりなる第２の障壁層３、Ｉｎ組成比２０％程度のＩｎＧａＡｓよりなるチャネル層４、ＩｎＧａＰよりなる第３の障壁層１２、およびＡｌ組成比２０％程度のＡｌＧａＡｓよりなる第１の障壁層１１が順次積層されている。
【００３４】
なお、ここでは、第１の障壁層１１にＡｌ組成比が２０％程度のＡｌＧａＡｓを、第３の障壁層１２にはＩｎＧａＰを用いたが、式（１）のような関係を満たす材料の組み合わせとしては、第１の障壁層１１と第３の障壁層１２に、ＩＩＩ族元素としてＧａ、Ａｌ、Ｉｎのうち少なくともひとつを含み、Ｖ族元素としてＡｓ、Ｐのうち少なくともひとつを含むＩＩＩ−Ｖ族化合物半導体を用いたさまざまな組み合わせが考えられる。例えば第１の障壁層１１にはＧａＡｓまたはＡｌ組成比５０％以下のＡｌＧａＡｓまたはＩｎＧａＰを用いることができる。また、第３の障壁層１２にはＩｎＧａＰやＡｌ組成比が５０％以上のＡｌＧａＡｓの他、ＡｌＩｎＧａＰやＧａＩｎＡｓＰなど４元化合物を用いることもできる。Ａｌ組成比が５０％以上のＡｌＧａＡｓでは、伝導帯のＸバンドに対する電子親和力が大きくなってくるために、式（１）の関係を満たしやすくなる。また、チャネル層には、ＩｎＧａＡｓ以外にもＧａＡｓが用いられる。
【００３５】
第１の障壁層１１は、高濃度のｐ型不純物を含みゲート電極９に対応して設けられたｐ型導電領域１１ｃを有し、それ以外の領域は、低不純物濃度領域１１ｂとなっている。ここでは、ｐ型不純物としてＺｎが用いられ、Ｚｎの拡散によってｐ型導電領域１１ｃが形成されている。また、第１の障壁層１１の厚さは１００ｎｍとしている。これ以上厚くても薄くてもかまわないが、厚すぎるとソースコンタクト抵抗を低減しにくくなり、また薄すぎるとＺｎ拡散の制御が困難になるので、７０〜１００ｎｍ程度が好ましい。このうち、ｐ型導電領域１１ｃの厚さは、ｐ型不純物の添加をＺｎ拡散によって行う場合、正確に定義するのが困難となるが、低不純物濃度領域１１ｂの不純物濃度をｐ型導電領域１１ｃに含まれるｐ型不純物の最大濃度の十分の一以下とすれば、ここでは９０ｎｍ程度である。この場合、第３の障壁層１２とｐ型導電領域１１ｃの間には低不純物濃度領域１１ｂが１０ｎｍ程度存在することになる。この低不純物濃度領域１１ｂと第３の障壁層１２の厚さの和がＶ_ｔｈを決めることになるので、所望のＶ_ｔｈに応じてｐ型導電領域１１ｃの厚さを適切に調整しなければならないが、低不純物濃度領域１１ｂの厚さを５ｎｍ以上とすることが好ましい。
【００３６】
第３の障壁層１２は、例えばＳｉよりなるｎ型不純物が高濃度に添加されたｎ型不純物高濃度添加領域１２ａと、不純物が意図的には添加されていない低不純物濃度領域１２ｂとからなる。ここでは、ｎ型不純物高濃度添加領域１２ａの厚さを４ｎｍ、ｎ型不純物高濃度添加領域１２ａと第１の障壁層１１の間に存在する低不純物濃度領域１２ｂの厚さを３ｎｍ、ｎ型不純物高濃度添加領域１２ａとチャネル層４の間に存在する低不純物濃度領域１２ｂの厚さを３ｎｍとし、第３の障壁層１２の厚さを合計で１０ｎｍとしている。第３の障壁層１２は、もう少し厚くすることも、また薄くすることもできるが、厚くしすぎた場合、エンハンスメント型動作に対応した所望のＶ_ｔｈを得るために、ｐ型導電領域を第３の障壁層１２内にも作る必要が生じ、拡散の制御が困難となる可能性があるので、２０ｎｍ程度以下が望ましい。ｎ型不純物高濃度添加領域１２ａの厚さは、ｎ型不純物のシート濃度として所望の値が得られ、かつ再現性など製造上の困難が伴わない範囲でできるだけ少ないことが望ましい。従って、数ｎｍ以下が望ましく、１原子層でも良い。それは、ソース・ゲート間のチャネル層にあっては、移動度とキャリア濃度の積を最大化できるのでソース抵抗を低減でき、ゲート領域においては、移動度を劣化させることなく、障壁層をキャリアが流れるパラレル伝導をも抑制できるからである。チャネル層４側にある低不純物濃度領域１２ｂの厚さは２ｎｍ以上あることが望ましい。それは、チャネル層４の電子移動度の劣化を抑制するためである。
【００３７】
ｎ型不純物高濃度添加領域１２ａのシート不純物濃度は、ここでは２×１０^１２ｃｍ^−２とした。少なすぎるとソース抵抗が高くなるので、１０^１２ｃｍ^−２台が望ましい。
【００３８】
第２の障壁層３も、例えばＳｉよりなるｎ型不純物が高濃度に添加されたｎ型不純物高濃度添加領域３ａと不純物が意図的には添加されていない低不純物濃度領域３ｂとからなる。ｎ型不純物高濃度添加領域３ａのシート不純物濃度は、ここでは１×１０^１２ｃｍ^−２とした。
【００３９】
チャネル層４の膜厚は、Ｉｎ組成比２０％程度のＩｎＧａＡｓに対して１５ｎｍ程度としたが、膜厚を臨界膜厚以下にするという条件で、Ｉｎ組成比、膜厚は自由に変えることができる。
【００４０】
絶縁膜６、ソース電極７、ドレイン電極８、ゲート電極９に関しては、図７に示す構造と同様に形成される。絶縁膜６には例えばＳｉ_３Ｎ_４を用いることができる。ソース電極７、ドレイン電極８、ゲート電極９には、例えばＴｉ／Ｐｔ／Ａｕを用いることができる。
【００４１】
上記ＪＰＨＥＭＴ構造を有する第１の実施の形態では、図７に示す従来型ＪＰＨＥＭＴが有するメリットに加えて、Ｖｆをさらに高くできるため、完全エンハンスメント動作が容易になり、パワーアンプを構成する際に負電源発生回路やドレインスイッチが不要になり、パワーアンプを小型化、低価格化することができる。また、Ｖｆを高くできる結果、一定低歪条件の下での電力付加効率を高めることができる。
【００４２】
なお、第１の実施の形態は本発明による基本形であり、第３の障壁層とチャネル層の間、第１の障壁層とゲート電極９の間、第１の障壁層と第３の障壁層の間には、別の層を挿入することができ、それによって新たな効果を付加させることもできる。
【００４３】
例えば、第１の実施の形態では、第３の障壁層１２にｎ型不純物が高濃度に添加されているｎ型不純物高濃度添加領域１２ａを有するが、第３の障壁層１２に使用される材料の種類によっては、ｎ型不純物が高濃度に添加できない場合や、第３の障壁層１２とチャネル層４の間に良好な界面が形成しにくい場合もある。そのような場合、第３の障壁層とチャネル層４の間に第４の障壁層を挿入すると都合がいい。図３は第３の障壁層にｎ型不純物が高濃度に添加された場合（第２の実施の形態）を示し、図４は第４の障壁層にｎ型不純物が高濃度に添加された場合（第３の実施の形態）を示す。第３の障壁層にｎ型不純物を高濃度に添加しにくい場合は、図４のようにする必要があり、第３の障壁層とチャネル層４の界面だけが問題になる場合、図３、図４のどちらの形態でもよい。
【００４４】
（第２の実施の形態）
図３に基づいて、本発明の半導体装置の第２の実施の形態を説明する。この実施の形態では、第１の実施の形態と比較して、第３の障壁層１３とチャネル層４との間に、不純物が意図的には添加されていない第４の障壁層１４が設けられている。
【００４５】
第３の障壁層１３は、第１の実施の形態の第３の障壁層１２と同様に、第１の障壁層１１と式（１）のような関係を満たす材料が用いられ、例えばＳｉよりなるｎ型不純物が高濃度に添加されたｎ型不純物高濃度添加領域１３ａと、不純物が意図的には添加されていない低不純物濃度領域１３ｂとで構成される。
【００４６】
第４の障壁層１４は、チャネル層４と良好な界面を形成することができる材料が用いられ、不純物が意図的に添加されない、例えばＡｌ組成比が２０％程度またはそれ以下のＡｌＧａＡｓまたはＧａＡｓを用いることができる。この場合、ｎ型不純物高濃度添加領域１３ａがチャネル層４から離れすぎると、ソース・ゲート間のチャネル層４にあっては、キャリア濃度が減少してソース抵抗が高くなり、ゲート領域においては、障壁層をキャリアが流れるパラレル伝導が生じやすくなるなど問題が生じるので、第４の障壁層１４の厚さは５ｎｍ程度かそれ以下であることが望ましい。また、第３の障壁層１３と第４の障壁層１４の厚さの和は２０ｎｍ程度以下であることが望ましい。上記以外の部分については、第１の実施の形態と同様に形成される。
【００４７】
上記したように、第２の実施の形態では、第３の障壁層１３とチャネル層４の間に良好な界面を形成しにくい場合でも、第４の障壁層１４を設けることにより、その問題を解消することができる。
【００４８】
（第３の実施の形態）
図４に基づいて、本発明の半導体装置の第３の実施の形態を説明する。この実施の形態では、第１の実施の形態と比較して、第３の障壁層１５にｎ型不純物を高濃度に添加された領域がなく、この第３の壁障層１５とチャネル層４との間に、ｎ型不純物高濃度添加領域１６ａを有する第４の障壁層１６が設けられている。
【００４９】
第３の障壁層１５は、第１の実施の形態の第３の障壁層１２と同様に第１の障壁層１１と式（１）の関係を満たす材料が用いられるが、これにはｎ型不純物が意図的には添加されない。
【００５０】
一方、第４の障壁層１６には、第２の実施の形態の場合と同様に、チャネル層４と良好な界面を形成することができる材料が用いられ、例えばＡｌ組成比が２０％程度またはそれ以下のＡｌＧａＡｓまたはＧａＡｓを用いることができるが、ｎ型不純物、例えばＳｉが高濃度に添加されたｎ型不純物高濃度添加領域１６ａと、不純物が意図的には添加されていない低不純物濃度領域１６ｂとで構成される。ｎ型不純物高濃度添加領域１６ａの厚さ、ｎ型不純物のシート濃度、チャネル層４側の低不純物濃度領域１６ｂの厚さに関しては、第１の実施の形態の第３の障壁層１２と同様の説明が当てはまるが、第３の障壁層１５と第４の障壁層１６の和は２０ｎｍ程度以下であることが望ましい。上記以外の部分については、第１の実施の形態と同様に形成される。
【００５１】
上記したように、第３の実施の形態では、第４の障壁層１６を設けることにより、第３の障壁層１５として、第１の障壁層１１と式（１）の関係を満たす半導体材料であれば、チャネル層４との間に良好な界面を形成しにくい材料でも、またｎ型不純物の高濃度の添加が困難な材料でも適用することが可能となる。
【００５２】
（第４の実施の形態）
また、第１の実施の形態において、第１の障壁層１１とゲート電極９との間のオーミックコンタクト抵抗が問題になることがある。そのような場合、図５に示すように、ゲート電極９側に電子親和力とバンドギャップの和が第１の障壁層１７よりも小さい半導体からなる第５の障壁層１８を設ければよい。
【００５３】
図５に基づいて、本発明の半導体装置の第４の実施の形態を説明する。この実施の形態では、第１の実施の形態と比較して、第１の障壁層１１が第１の障壁層１７と第５の障壁層１８の２層構成に変更され、第１の障壁層１７とゲート電極９の間に、電子親和力とバンドギャップの和が第１の障壁層１７よりも小さい半導体からなる第５の障壁層１８が設けられている。
【００５４】
第５の障壁層１８としては、例えばＧａＡｓを用いることができ、第１の障壁層１７と同様に、ゲート電極９に対応してｐ型不純物（ここではＺｎ）が高濃度に添加されたｐ型導電領域１８ａを有し、それ以外の領域はｐ型不純物が意図的には添加されない低不純物濃度領域１８ｂとなっている。第５の障壁層１８としての厚さは例えば５０ｎｍ程度とすることができる。他の部分については第１の実施の形態と同様である。
【００５５】
上記したように、第４の実施の形態では、ゲート電極と第１の障壁層との間に、第１の障壁層よりも電子親和力とバンドギャップの和が小さい第５の障壁層を設けることにより、ゲート金属とゲート金属が接する半導体の間のショットキー障壁高さを減少させることができ、オーミックコンタクト抵抗の低減を図ることができる。
【００５６】
（第５の実施の形態）
図６に基づいて、本発明の半導体装置の第５の実施の形態について説明する。この実施の形態では、第１の実施の形態と比較して、Ｚｎ拡散の制御性を高めるため第１の障壁層１１が第６の障壁層１９と第１の障壁層２０の２層構成に変更され、第１の障壁層２０と第３の障壁層１２との間に、Ｚｎの拡散速度が第１の障壁層２０よりも遅い半導体からなる第６の障壁層１９が設けられている。
【００５７】
この構成では、例えば、第１の障壁層２０にＡｌＧａＡｓまたはＩｎＧａＰを、第６の障壁層１９にはＧａＡｓまたはＡｌＧａＡｓを用いることができる。なお、Ｖ_ｔｈを高くする目的から、第６の障壁層１９と第３の障壁層１２の厚さの和は２５ｎｍ程度以下であることが望ましい。また、Ｚｎが第６の障壁層１９を突き破らないように第６の障壁層は５ｎｍ程度以上あることが望ましい。他の部分については第１の実施の形態と同様である。
【００５８】
上記したように、第５の実施の形態では、ゲート電極９に対応して設けられる第１の障壁層２０のｐ型導電領域２０ｃをＺｎの拡散によって形成する場合に、第１の障壁層２０に添加されたＺｎの拡散を第６の障壁層１９で止めることができ、Ｚｎ拡散層の厚さを容易に制御することができる。
【００５９】
本発明の半導体装置は、上記実施の形態に限定されることはなく、上記実施の形態をミックスしたさまざまな構成が考えられる。例えば、第４〜第６の障壁層は、このうちのひとつだけが存在してもいいし、このうちの二つが存在してもいいし、すべてが存在してもよい。
【００６０】
【発明の効果】
上述したように、請求項１の発明によれば、第１の障壁層とチャネル層との間に、式（１）の関係を有する第３の障壁層を設けることにより、ゲート順方向の立ち上がり電圧Ｖｆを効果的に高くすることができ、完全エンハンスメント型動作が可能で、かつ低歪み高効率特性に優れたパワートランジスタを実現することができる。結果として、このトランジスタを用いて構成されるパワーアンプは負電源回路やドレインスイッチを必要としないため、小型、低価格となり、また低歪み高効率特性にも優れたものとなる。
【００６１】
請求項７の発明によれば、第３の障壁層とチャネル層の間に第４の障壁層を設けることにより、チャネル層との界面を考慮することなく第３の障壁層の材料を選択することができる。
【００６２】
請求項１０の発明によれば、第１の障壁層とゲート電極の間に、第１の障壁層よりもバンドギャップの小さい第５の障壁層を設けることにより、オーミックコンタクト抵抗の低減を図ることができる。
【００６３】
請求項１３の発明によれば、第１の障壁層と第３の障壁層の間に、Ｚｎの拡散速度が第１の障壁層よりも遅い第６の障壁層を設けることにより、ｐ型導電領域を形成するＺｎ拡散の制御性を高めることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１の実施の形態を示す断面図である。
【図２】図１のη軸に沿ったバンド図である。
【図３】本発明の半導体装置の第２の実施の形態を示す断面図である。
【図４】本発明の半導体装置の第３の実施の形態を示す断面図である。
【図５】本発明の半導体装置の第４の実施の形態を示す断面図である。
【図６】本発明の半導体装置の第５の実施の形態を示す断面図である。
【図７】従来技術の半導体装置である従来型ＪＰＨＥＭＴを示す断面図である。
【図８】図７のη軸に沿ったバンド図である。
【符号の説明】
１……基板、２……バッファ層、３……第２の障壁層、４……チャネル層、５、１１、１７、２０……第１の障壁層、６……絶縁膜、７……ソース電極、８……ドレイン電極、９……ゲート電極、１０……低抵抗領域、１２、１３、１５……第３の障壁層、１４、１６……第４の障壁層、１８……第５の障壁層、１９……第６の障壁層、３ａ、５ａ、１２ａ、１３ａ、１６ａ……ｎ型不純物高濃度添加領域、３ｂ、５ｂ、１１ｂ、１２ｂ、１３ｂ、１６ｂ、１７ｂ、１８ｂ、２０ｂ……低不純物濃度領域、５ｃ、１１ｃ、１７ｃ、１８ｃ、２０ｃ……ｐ型導電領域

Claims

ソース電極と、ドレイン電極と、ソース電極とドレイン電極の間に設けられたゲート電極と、ソース電極とドレイン電極の間の電流通路となる半導体からなるチャネル層とを有する半導体装置において、
前記ゲート電極に対応して高濃度のｐ型不純物が添加されたｐ型導電領域を有する半導体からなる第１の障壁層と、
前記チャネル層を挟んで前記第１の障壁層と反対側に設けられ、前記チャネル層よりも電子親和力が小さい半導体からなる第２の障壁層と、
前記第１の障壁層と前記チャネル層の間に設けられ、前記チャネル層よりも電子親和力が小さい半導体からなる第３の障壁層とを備え、
前記第１の障壁層の電子親和力をχ_１、バンドギャップをＥｇ_１、前記第３の障壁層の電子親和力をχ_３、バンドギャップをＥｇ_３としたとき、次式
χ_１−χ_３≦０．５＊（Ｅｇ_３−Ｅｇ_１）　……（１）
が成り立つことを特徴とする半導体装置。
前記第３の障壁層を形成する半導体がＩＩＩ族元素としてＧａ、Ａｌ及びＩｎのうち少なくともひとつを含み、Ｖ族元素としてＡｓ及びＰのうち少なくともひとつを含むＩＩＩ−Ｖ族化合物半導体よりなることを特徴とする請求項１記載の半導体装置。
前記第３の障壁層を形成する半導体がＩｎＧａＰまたはＡｌＧａＩｎＰまたはＩｎＧａＡｓＰであることを特徴とする請求項１記載の半導体装置。
前記第３の障壁層を形成する半導体がＡｌ組成比５０％以上のＡｌＧａＡｓまたはＡｌＧａＡｓＰまたはＡｌＧａＩｎＡｓであることを特徴とする請求項１記載の半導体装置。
前記第３の障壁層の厚さが２０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
前記第１の障壁層を形成する半導体が、ＡｌＧａＡｓまたはＧａＡｓまたはＩｎＧａＰであることを特徴とする請求項１記載の半導体装置。
前記第３の障壁層と前記チャネル層の間に、前記チャネル層よりも電子親和力が小さい半導体からなる第４の障壁層を備えたことを特徴とする請求項１記載の半導体装置。
前記第４の障壁層を形成する半導体が、ＡｌＧａＡｓまたはＧａＡｓであることを特徴とする請求項７記載の半導体装置。
前記第３の障壁層と前記第４の障壁層の厚さの和が２０ｎｍ以下であることを特徴とする請求項７記載の半導体装置。
前記第１の障壁層と前記ゲート電極の間に、前記第１の障壁層よりもバンドギャップが小さく、高濃度のｐ型不純物が添加されたｐ型導電領域を有する半導体からなる第５の障壁層を備えたことを特徴とする請求項１記載の半導体装置。
前記第５の障壁層を形成する半導体がＧａＡｓであることを特徴とする請求項１０記載の半導体装置。
前記第１の障壁層に添加されているｐ型不純物がＺｎであることを特徴とする請求項１記載の半導体装置。
前記第１の障壁層と前記第３の障壁層の間に、Ｚｎの拡散速度が第１の障壁層よりも遅い半導体からなる第６の障壁層を備えたことを特徴とする請求項１記載の半導体装置。
前記第６の障壁層を形成する半導体が、ＧａＡｓまたはＡｌＧａＡｓであることを特徴とする請求項１３記載の半導体装置。
前記第３の障壁層と前記第６の障壁層の厚さの和が２５ｎｍ以下であることを特徴とする請求項１３記載の半導体装置。
前記第３の障壁層に接するゲート電極側半導体層において、前記第１の障壁層に含まれるｐ型不純物の最大濃度の十分の一以下の不純物しか含まれていない半導体層が５ｎｍ以上の厚みで存在することを特徴とする請求項１記載の半導体装置。
前記第１の障壁層、第３の障壁層、第４の障壁層および第６の障壁層のいずれか少なくともひとつの層に高濃度のｎ型不純物が添加されていることを特徴とする請求項１記載の半導体装置。
前記チャネル層を形成する半導体が、ＩｎＧａＡｓまたはＧａＡｓであることを特徴とする請求項１記載の半導体装置。