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JP6679036B1 - ダイオード、ダイオードの製造方法および電気機器 - Google Patents

ダイオード、ダイオードの製造方法および電気機器 Download PDF

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Abstract

【課題】従来のＧａＮ系ショットキーダイオードに比べてオン電圧が低い高耐圧のダイオードを提供する。【解決手段】ダイオードはダブルゲートＰＳＪ−ＧａＮ系ＦＥＴにより構成される。このＦＥＴは、ＧａＮ層１１、ＡｌxＧａ1-xＮ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４を有する。ＡｌxＧａ1-xＮ層１２上にソース電極１９およびドレイン電極２０が、ｐ型ＧａＮ層１４上に第１のゲート電極１５が、ソース電極１９とアンドープＧａＮ層１３との間の部分のＡｌxＧａ1-xＮ層１２に設けられた溝１６の内部に設けられたゲート絶縁膜１７上に第２のゲート電極１８が、それぞれ設けられている。ソース電極１９と第１のゲート電極１５と第２のゲート電極１８とが互いに接続され、または、ソース電極１９と第２のゲート電極１８とが互いに接続され、かつ第１のゲート電極１５にソース電極１９および第２のゲート電極１８に対して正の電圧が印加される。【選択図】図１

Description

この発明は、ダイオード、ダイオードの製造方法および電気機器に関し、特に、窒化ガリウム（ＧａＮ）系半導体を用いたダブルゲートの分極超接合（Polarization Super Junction;ＰＳＪ）電界効果トランジスタにより構成されたダイオードおよびその製造方法ならびにこのダイオードを用いた電気機器に関する。
従来、高耐圧パワーダイオードとしてＰＳＪ−ＧａＮ系ダイオードが知られている（特許文献１、２参照）。このＰＳＪ−ＧａＮ系ダイオードは、３端子のＰＳＪ−ＧａＮ系電界効果トランジスタ（ＦＥＴ）により構成される。このＰＳＪ−ＧａＮ系ＦＥＴは、典型的には、順次積層されたアンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層およびアンドープＧａＮ層を含むＰＳＪ領域と、このＰＳＪ領域に隣接して設けられた、順次積層されたアンドープＧａＮ層、Ａｌx Ｇａ1-x Ｎ層、アンドープＧａＮ層およびｐ型ＧａＮ層からなるコンタクト領域とを有する。そして、コンタクト領域のｐ型ＧａＮ層上にゲート電極が設けられ、ＰＳＪ領域およびコンタクト領域を挟んでその両側の部分のＡｌx Ｇａ1-x Ｎ層上にソース電極およびドレイン電極が設けられ、ソース電極とゲート電極とが互いに結線される。このＰＳＪ−ＧａＮ系ＦＥＴにより構成されるＰＳＪ−ＧａＮ系ダイオードでは、ソース電極およびゲート電極がアノード電極を構成し、ドレイン電極がカソード電極を構成する。
特許第５８２８４３５号明細書（特に段落００６９、図２３参照） 特許第５６６９１１９号明細書（特に段落０１１７、図３４参照）
しかしながら、上述の従来のＰＳＪ−ＧａＮ系ダイオードは、大電力のスイッチングを高速で行うことができるものの、オン電圧が従来の一般的なＧａＮ系ショットキーダイオードと同等以上であるため、エネルギー損失の点で改善の余地があった。
そこで、この発明が解決しようとする課題は、大電力のスイッチングを高速で行うことができる高耐圧パワーダイオードとして用いることができ、しかも従来のＧａＮ系ショットキーダイオードに比べてオン電圧を低くすることができ、エネルギー損失の低減を図ることができるダイオードおよびその製造方法を提供することである。
この発明が解決しようとする他の課題は、上記のダイオードを用いた高性能の電気機器を提供することである。
上記課題を解決するために、この発明は、
ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成され、
前記ダブルゲート分極超接合ＧａＮ系電界効果トランジスタが、
第１のＧａＮ層と、
前記第１のＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記Ａｌx Ｇａ1-x Ｎ層上の、第１の島状の形状を有するアンドープの第２のＧａＮ層と、
前記第２のＧａＮ層上の、第２の島状の形状を有するｐ型ＧａＮ層と、
前記第２のＧａＮ層を挟むように前記Ａｌx Ｇａ1-x Ｎ層上に設けられたソース電極およびドレイン電極と、
前記ｐ型ＧａＮ層に電気的に接続された第１のゲート電極と、
前記ソース電極と前記第２のＧａＮ層との間の部分における前記Ａｌx Ｇａ1-x Ｎ層に設けられた溝の内部に設けられたゲート絶縁膜上に設けられた第２のゲート電極とを有し、
前記第２のゲート電極の閾値電圧が０Ｖ以上であり、
前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とが互いに電気的に接続され、または、前記ソース電極と前記第２のゲート電極とが互いに電気的に接続され、かつ前記第１のゲート電極に前記ソース電極および前記第２のゲート電極に対して正の電圧が印加され、
前記ソース電極、前記第１のゲート電極および前記第２のゲート電極または前記ソース電極および前記第２のゲート電極によりアノード電極が構成され、前記ドレイン電極によりカソード電極が構成されているダイオードである。
このダイオードにおいて、分極超接合領域を構成する第１のＧａＮ層、Ａｌx Ｇａ1-x Ｎ層および第２のＧａＮ層の厚さ、導電型、組成などは、例えば、特許文献１、２に記載されたものに準拠して決められる。例えば、第１のＧａＮ層およびＡｌx Ｇａ1-x Ｎ層は、典型的にはアンドープであるが、必要に応じて、ｐ型不純物またはｎ型不純物が低濃度にドープされていてもよい。Ａｌx Ｇａ1-x Ｎ層のＡｌ組成ｘも、例えば、特許文献１、２に記載されたものに準拠して決められる。ｐ型ＧａＮ層に電気的に接続される第１のゲート電極は、典型的には、ｐ型ＧａＮ層上に設けられる。この場合、第１のゲート電極がコンタクトするｐ型ＧａＮ層の表面のｐ型不純物濃度は、コンタクト抵抗低減のために、好適には高濃度に設定される。
このダイオードにおいては、非動作時において、Ａｌx Ｇａ1-x Ｎ層と第２のＧａＮ層との間のヘテロ界面の近傍の部分における第２のＧａＮ層に２次元正孔ガス（２ＤＨＧ）が形成され、かつ、第１のＧａＮ層とＡｌx Ｇａ1-x Ｎ層との間のヘテロ界面の近傍の部分における第１のＧａＮ層に２次元電子ガス（２ＤＥＧ）が形成される。このダイオードにおいて、第１のゲート電極による制御はノーマリーオン型、第２のゲート電極による制御はノーマリーオフ型である。すなわち、第１のゲート電極による制御がノーマリーオン型、第２のゲート電極による制御がノーマリーオフ型であることにより、第２のゲート電極に閾値電圧Ｖth以上の電圧が印加されない状態では、第２のゲート電極の直下の２ＤＥＧが途絶することによりダイオードはオフであるが、第２のゲート電極に閾値電圧Ｖth以上の電圧が印加されると、ソース電極とドレイン電極とを接続するように２ＤＥＧからなるチャネルが形成され、ダイオードはオンとなる。
ソース電極と第１のゲート電極と第２のゲート電極とを互いに電気的に接続するためには、典型的には、ソース電極と第１のゲート電極と第２のゲート電極とを覆うように電極が設けられる。また、ソース電極と第２のゲート電極とを互いに電気的に接続するためには、典型的には、ソース電極と第２のゲート電極とを覆うように電極が設けられる。
ソース電極と第２のＧａＮ層との間の部分におけるＡｌx Ｇａ1-x Ｎ層に設けられた溝の部分のＡｌx Ｇａ1-x Ｎ層の厚さは、一般的には３ｎｍ以上１００ｎｍ以下、典型的には３ｎｍ以上３０ｎｍ以下である。
ゲート絶縁膜はｐ型半導体または絶縁体からなる。このｐ型半導体は、例えば、ｐ型ＧａＮ、ｐ型ＩｎＧａＮ、ＮｉＯx などであるが、これに限定されるものではない。このｐ型半導体は薄膜であるため空乏化しているので絶縁体とみなせるが、ｐライクであることはチャネルの電子障壁を高める効果があり、リーク電流が少なくなると考えられるので有効である。絶縁体は、例えば、無機酸化物、無機窒化物、無機酸窒化物などであり、具体的には、例えば、Ａｌ2 Ｏ3 、ＳｉＯ2 、ＡｌＮ、ＳｉＮx 、ＳｉＯＮなどが挙げられるが、これに限定されるものではない。
上記のダイオードは種々の方法によって製造することができるが、好適には、次のような方法によって製造することができる。
すなわち、この発明は、
ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成され、
前記ダブルゲート分極超接合ＧａＮ系電界効果トランジスタが、
第１のＧａＮ層と、
前記第１のＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記Ａｌx Ｇａ1-x Ｎ層上の、第１の島状の形状を有するアンドープの第２のＧａＮ層と、
前記第２のＧａＮ層上の、第２の島状の形状を有するｐ型ＧａＮ層と、
前記第２のＧａＮ層を挟むように前記Ａｌx Ｇａ1-x Ｎ層上に設けられたソース電極およびドレイン電極と、
前記ｐ型ＧａＮ層に電気的に接続された第１のゲート電極と、
前記ソース電極と前記第２のＧａＮ層との間の部分における前記Ａｌx Ｇａ1-x Ｎ層に設けられた溝の内部に設けられたゲート絶縁膜上に設けられた第２のゲート電極とを有し、
前記第２のゲート電極の閾値電圧が０Ｖ以上であり、
前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とが互いに電気的に接続され、または、前記ソース電極と前記第２のゲート電極とが互いに電気的に接続され、かつ前記第１のゲート電極に前記ソース電極および前記第２のゲート電極に対して正の電圧が印加され、
前記ソース電極、前記第１のゲート電極および前記第２のゲート電極または前記ソース電極および前記第２のゲート電極によりアノード電極が構成され、前記ドレイン電極によりカソード電極が構成されているダイオードの製造方法であって、
ベース基板の全面に前記第１のＧａＮ層、前記Ａｌx Ｇａ1-x Ｎ層、前記第２のＧａＮ層および前記ｐ型ＧａＮ層を順次成長させる工程と、
前記溝の形成領域に対応する部分の前記ｐ型ＧａＮ層、前記第２のＧａＮ層および前記前記Ａｌx Ｇａ1-x Ｎ層を前記Ａｌx Ｇａ1-x Ｎ層の途中の深さまでエッチングすることにより前記溝を形成する工程と、
前記溝を埋めるように前記ｐ型ＧａＮ層上にゲート絶縁膜形成用ｐ型ＧａＮ層を成長させる工程と、
前記ゲート絶縁膜形成用ｐ型ＧａＮ層および前記ｐ型ＧａＮ層をエッチングによりパターニングして前記第２の島状の形状を形成するとともに前記ゲート絶縁膜を形成する工程と、
前記Ａｌx Ｇａ1-x Ｎ層上に前記ソース電極および前記ドレイン電極を形成する工程と、
前記第２の島状の形状に形成された前記ゲート絶縁膜形成用ｐ型ＧａＮ層および前記ゲート絶縁膜上にそれぞれ前記第１のゲート電極および前記第２のゲート電極を形成する工程と、
前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とを覆う電極または前記ソース電極と前記第２のゲート電極とを覆う電極を形成する工程と、
を有することを特徴とするダイオードの製造方法である。
また、この発明は、
ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成され、
前記ダブルゲート分極超接合ＧａＮ系電界効果トランジスタが、
第１のＧａＮ層と、
前記第１のＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記Ａｌx Ｇａ1-x Ｎ層上の、第１の島状の形状を有するアンドープの第２のＧａＮ層と、
前記第２のＧａＮ層上の、第２の島状の形状を有するｐ型ＧａＮ層と、
前記第２のＧａＮ層を挟むように前記Ａｌx Ｇａ1-x Ｎ層上に設けられたソース電極およびドレイン電極と、
前記ｐ型ＧａＮ層に電気的に接続された第１のゲート電極と、
前記ソース電極と前記第２のＧａＮ層との間の部分における前記Ａｌx Ｇａ1-x Ｎ層に設けられた溝の内部に設けられたゲート絶縁膜上に設けられた第２のゲート電極とを有し、
前記第２のゲート電極の閾値電圧が０Ｖ以上であり、
前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とが互いに電気的に接続され、または、前記ソース電極と前記第２のゲート電極とが互いに電気的に接続され、かつ前記第１のゲート電極に前記ソース電極および前記第２のゲート電極に対して正の電圧が印加され、
前記ソース電極、前記第１のゲート電極および前記第２のゲート電極または前記ソース電極および前記第２のゲート電極によりアノード電極が構成され、前記ドレイン電極によりカソード電極が構成されているダイオードの製造方法であって、
ベース基板の全面に前記第１のＧａＮ層、前記Ａｌx Ｇａ1-x Ｎ層、前記第２のＧａＮ層および前記ｐ型ＧａＮ層を順次成長させる工程と、
前記ｐ型ＧａＮ層および前記第２のＧａＮ層をエッチングによりそれぞれ第２の島状の形状および前記第１の島状の形状にパターニングする工程と、
前記Ａｌx Ｇａ1-x Ｎ層上に前記ソース電極および前記ドレイン電極を形成する工程と、
前記溝の形成領域に対応する部分の前記Ａｌx Ｇａ1-x Ｎ層をその途中の深さまでエッチングすることにより前記溝を形成する工程と、
前記溝の内部に前記ゲート絶縁膜を形成する工程と、
前記ｐ型ＧａＮ層および前記ゲート絶縁膜上にそれぞれ前記第１のゲート電極および前記第２のゲート電極を形成する工程と、
前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とを覆う電極または前記ソース電極と前記第２のゲート電極とを覆う電極を形成する工程と、
を有することを特徴とするダイオードの製造方法である。
また、この発明は、
ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成され、
前記ダブルゲート分極超接合ＧａＮ系電界効果トランジスタが、
第１のＧａＮ層と、
前記第１のＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記Ａｌx Ｇａ1-x Ｎ層上の、第１の島状の形状を有するアンドープの第２のＧａＮ層と、
前記第２のＧａＮ層上の、第２の島状の形状を有するｐ型ＧａＮ層と、
前記第２のＧａＮ層を挟むように前記Ａｌx Ｇａ1-x Ｎ層上に設けられたソース電極およびドレイン電極と、
前記ｐ型ＧａＮ層に電気的に接続された第１のゲート電極と、
前記ソース電極と前記第２のＧａＮ層との間の部分における前記Ａｌx Ｇａ1-x Ｎ層に設けられた溝の内部に設けられたゲート絶縁膜上に設けられた第２のゲート電極とを有し、
前記第２のゲート電極の閾値電圧が０Ｖ以上であり、
前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とが互いに電気的に接続され、または、前記ソース電極と前記第２のゲート電極とが互いに電気的に接続され、かつ前記第１のゲート電極に前記ソース電極および前記第２のゲート電極に対して正の電圧が印加され、
前記ソース電極、前記第１のゲート電極および前記第２のゲート電極または前記ソース電極および前記第２のゲート電極によりアノード電極が構成され、前記ドレイン電極によりカソード電極が構成されているダイオードの製造方法であって、
ベース基板の全面に前記第１のＧａＮ層、第１のＡｌx Ｇａ1-x Ｎ層およびゲート絶縁膜形成用ｐ型ＧａＮ層を順次成長させる工程と、
前記ゲート絶縁膜形成用ｐ型ＧａＮ層上に前記溝と同一形状を有する無機絶縁体からなる第１のマスクを形成する工程と、
前記第１のマスクをエッチングマスクに用いて前記ゲート絶縁膜形成用ｐ型ＧａＮ層をエッチングによりパターニングして前記ゲート絶縁膜を形成する工程と、
前記第１のマスクを成長マスクに用いて前記第１のＡｌx Ｇａ1-x Ｎ層上に第２のＡｌx Ｇａ1-x Ｎ層、前記第２のＧａＮ層および前記ｐ型ＧａＮ層を順次成長させる工程と、
前記ｐ型ＧａＮ層上に前記第２の島状の形状と同一形状を有する無機絶縁体からなる第２のマスクを形成する工程と、
前記第２のマスクをエッチングマスクに用いて前記ｐ型ＧａＮ層をエッチングによりパターニングする工程と、
前記第２のマスクを覆うように前記第１の島状の形状と同一形状を有する無機絶縁体からなる第３のマスクを形成する工程と、
前記第３のマスクをエッチングマスクに用いて前記第２のＧａＮ層をエッチングによりパターニングする工程と、
前記第２のＡｌx Ｇａ1-x Ｎ層上に前記ソース電極および前記ドレイン電極を形成する工程と、
前記ｐ型ＧａＮ層および前記ゲート絶縁膜上にそれぞれ前記第１のゲート電極および前記第２のゲート電極を形成する工程と、
前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とを覆う電極または前記ソース電極と前記第２のゲート電極とを覆う電極を形成する工程と、
を有することを特徴とするダイオードの製造方法である。
また、この発明は、
少なくとも一つのダイオードを有し、
前記ダイオードが、
ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成され、
前記ダブルゲート分極超接合ＧａＮ系電界効果トランジスタが、
第１のＧａＮ層と、
前記第１のＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
前記Ａｌx Ｇａ1-x Ｎ層上の、第１の島状の形状を有するアンドープの第２のＧａＮ層と、
前記第２のＧａＮ層上の、第２の島状の形状を有するｐ型ＧａＮ層と、
前記第２のＧａＮ層を挟むように前記Ａｌx Ｇａ1-x Ｎ層上に設けられたソース電極およびドレイン電極と、
前記ｐ型ＧａＮ層に電気的に接続された第１のゲート電極と、
前記ソース電極と前記第２のＧａＮ層との間の部分における前記Ａｌx Ｇａ1-x Ｎ層に設けられた溝の内部に設けられたゲート絶縁膜上に設けられた第２のゲート電極とを有し、
前記第２のゲート電極の閾値電圧が０Ｖ以上であり、
前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とが互いに電気的に接続され、または、前記ソース電極と前記第２のゲート電極とが互いに電気的に接続され、かつ前記第１のゲート電極に前記ソース電極および前記第２のゲート電極に対して正の電圧が印加され、
前記ソース電極、前記第１のゲート電極および前記第２のゲート電極または前記ソース電極および前記第２のゲート電極によりアノード電極が構成され、前記ドレイン電極によりカソード電極が構成されているダイオードである電気機器である。
ここで、電気機器は、およそ電気を用いるもの全てを含み、用途、機能、大きさなどを問わないが、例えば、電子機器、移動体、動力装置、建設機械、工作機械などである。電子機器は、ロボット、コンピュータ、ゲーム機器、車載機器、家庭電気製品（エアコンディショナーなど）、工業製品、携帯電話、モバイル機器、ＩＴ機器（サーバーなど）、太陽光発電システムで使用するパワーコンディショナー、送電システムなどである。移動体は、鉄道車両、自動車（電動車両など）、二輪車、航空機、ロケット、宇宙船などである。
この電気機器の発明においては、上記以外のことは、上記のダイオードの発明に関連して説明したことが成立する。
この発明によれば、ダブルゲート分極超接合ＧａＮ系電界効果トランジスタによりダイオードが構成されていることにより、大電力のスイッチングを高速で行うことができる高耐圧パワーダイオードとして用いることができ、しかもダイオードのオン電圧である第２のゲート電極の閾値電圧Ｖthは従来のＧａＮ系ショットキーダイオードに比べて容易に低くすることができ、従ってエネルギー損失の低減を図ることができる。そして、この優れたダイオードを用いて高性能の電気機器を実現することができる。
この発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードを示す断面図である。 この発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードの電極間の一つの結線方式を示す略線図である。 この発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードの電極間のもう一つの結線方式を示す略線図である。 図２に示す結線方式を用いたこの発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードを示す断面図である。 図３に示す結線方式を用いたこの発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードを示す断面図である。 この発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードの電流−電圧特性を示す略線図である。 この発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードの動作原理を説明するための略線図である。 この発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードの動作原理を説明するための略線図である。 この発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードの動作原理を説明するための略線図である。 この発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードの動作原理を説明するための略線図である。 この発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードの動作原理を説明するための略線図である。 この発明の一実施の形態によるＰＳＪ−ＧａＮ系ダイオードの動作原理を説明するための略線図である。 実施例１によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例１によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例１によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例１によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例１によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例１によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例１によるＰＳＪ−ＧａＮ系ダイオードを構成するダブルゲートＰＳＪ−ＧａＮ系ＦＥＴを示す略線図である。 実施例１によるＰＳＪ−ＧａＮ系ダイオードを構成するダブルゲートＰＳＪ−ＧａＮ系ＦＥＴのＩD −ＶD 特性を示す略線図である。 実施例１によるＰＳＪ−ＧａＮ系ダイオードを構成するダブルゲートＰＳＪ−ＧａＮ系ＦＥＴのＩD −ＶD 特性を示す略線図である。 実施例１の変形例によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例１の変形例によるＰＳＪ−ＧａＮ系ダイオードを構成するダブルゲートＰＳＪ−ＧａＮ系ＦＥＴを示す略線図である。 実施例１の変形例によるＰＳＪ−ＧａＮ系ダイオードの電流−電圧特性を示す略線図である。 実施例２によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例２によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例２によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例２によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例３によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例３によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例３によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例３によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例３によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例３によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例３によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。 実施例３によるＰＳＪ−ＧａＮ系ダイオードの製造方法を示す断面図である。
以下、発明を実施するための形態（以下、実施の形態と言う。）について説明する。
〈一実施の形態〉
［ＰＳＪ−ＧａＮ系ダイオード］
第１の実施の形態によるＰＳＪ−ＧａＮ系ダイオードについて説明する。このＰＳＪ−ＧａＮ系ダイオードの基本構造を図１に示す。このＰＳＪ−ＧａＮ系ダイオードは、ダブルゲートＰＳＪ−ＧａＮ系ＦＥＴにより構成されたものである。
図１に示すように、このＰＳＪ−ＧａＮ系ダイオードにおいては、ＧａＮ層１１、アンドープＡｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびＭｇがドープされたｐ型ＧａＮ層１４が順次積層されている。ＧａＮ層１１は、アンドープであっても、ｐ型もしくはｎ型の不純物が低濃度にドープされていてもよい。アンドープＡｌx Ｇａ1-x Ｎ層１２のＡｌ組成ｘは例えば０．１７≦ｘ≦０．３５であるが、これに限定されるものではない。アンドープＧａＮ層１３は所定の島状の平面形状を有する。ｐ型ＧａＮ層１４はアンドープＧａＮ層１３より小さい島状の平面形状を有する。図示は省略するが、ｐ型ＧａＮ層１４の表面にはこのｐ型ＧａＮ層１４よりＭｇが高濃度にドープされたｐ+ 型ＧａＮ層が設けられている。以下においては、ｐ+ 型ＧａＮ層はｐ型ＧａＮ層１４に含まれるものとする。これらのＧａＮ層１１、アンドープＡｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４は、例えば、特許文献１、２に記載されたＰＳＪ−ＧａＮ系ＦＥＴと同様である。
ｐ型ＧａＮ層１４上には第１のゲート電極１５がｐ型ＧａＮ層１４とオーミック接触して設けられている。第１のゲート電極１５は、ｐ型ＧａＮ層１４とオーミック接触するものであれば基本的にはどのようなものであってもよいが、例えば、Ｎｉ膜やＮｉ／Ａｕ積層膜などからなる。アンドープＧａＮ層１３の片側の部分のアンドープＡｌx Ｇａ1-x Ｎ層１２には溝１６が設けられ、この溝１６の内部にｐ型半導体または絶縁体からなるゲート絶縁膜１７が埋め込まれ、このゲート絶縁膜１７上に第２のゲート電極１８が設けられている。第２のゲート電極１８は、例えば、Ｔｉ、Ｎｉ、Ａｕ、Ｐｔ、Ｐｄ、ＭｏおよびＷからなる群より選ばれた少なくとも一種の金属からなる膜からなる。溝１６の部分のアンドープＡｌx Ｇａ1-x Ｎ層１２の厚さは、一般的には３ｎｍ以上１００ｎｍ以下、典型的には３ｎｍ以上３０ｎｍ以下である。また、ゲート絶縁膜１７の厚さは、一般的には３ｎｍ以上１００ｎｍ以下、典型的には３ｎｍ以上３０ｎｍ以下である。アンドープＧａＮ層１３を挟むようにアンドープＡｌx Ｇａ1-x Ｎ層１２上にソース電極１９およびドレイン電極２０が設けられている。ソース電極１９は第２のゲート電極１８に関してアンドープＧａＮ層１３と反対側の部分に設けられている。
このＰＳＪ−ＧａＮ系ダイオードにおいては、アンドープＧａＮ層１３のうちｐ型ＧａＮ層１４のドレイン電極２０側の端部からアンドープＧａＮ層１３のドレイン電極２０側の端部までの間の部分とその直下のＧａＮ層１１およびアンドープＡｌx Ｇａ1-x Ｎ層１２とがＰＳＪ領域を構成し、ｐ型ＧａＮ層１４とその直下のＧａＮ層１１、アンドープＡｌx Ｇａ1-x Ｎ層１２およびアンドープＧａＮ層１３とがゲート電極コンタクト領域を構成する。
このＰＳＪ−ＧａＮ系ダイオードにおいては、非動作時（熱平衡時）において、ピエゾ分極および自発分極により、アンドープＡｌx Ｇａ1-x Ｎ層１２とアンドープＧａＮ層１３との間のヘテロ界面の近傍の部分におけるアンドープＧａＮ層１３に２ＤＨＧが形成され、かつ、ＧａＮ層１１とアンドープＡｌx Ｇａ1-x Ｎ層１２との間のヘテロ界面の近傍の部分におけるＧａＮ層１１に２ＤＥＧが形成されている。
このＰＳＪ−ＧａＮ系ダイオードにおいては、第１のゲート電極１５による制御はノーマリーオン型、第２のゲート電極１８による制御はノーマリーオフ型となっている。第２のゲート電極１８の閾値電圧は典型的には０Ｖ以上０．９Ｖである。
このＰＳＪ−ＧａＮ系ダイオードにおけるソース電極１９、第１のゲート電極１５および第２のゲート電極１８の結線の方式は二通りある。図２は一つの結線方式を示し、ソース電極１９、第１のゲート電極１５および第２のゲート電極１８を互いに電気的に接続する方式である。図３はもう一つの結線方式を示し、ソース電極１９および第２のゲート電極１８を互いに電気的に接続し、これらのソース電極１９および第２のゲート電極１８に対して第１のゲート電極１５に正の一定電圧を印加する方式である。図３に示す結線方式では、第１のゲート電極１５に正の一定電圧が印加されることにより、２ＤＥＧチャネルのキャリア数が増加し、チャネル伝導度が増加する利点がある。
このＰＳＪ−ＧａＮ系ダイオードにおいては、図２に示す結線方式では、ソース電極１９、第１のゲート電極１５および第２のゲート電極１８がアノード電極を構成し、ドレイン電極２０がカソード電極を構成し、図３に示す結線方式では、ソース電極１９および第２のゲート電極１８がアノード電極を構成し、ドレイン電極２０がカソード電極を構成する。このＰＳＪ−ＧａＮ系ダイオードは、アノード電極を構成するソース電極１９、第１のゲート電極１５および第２のゲート電極１８あるいはソース電極１９および第２のゲート電極１８とカソード電極を構成するドレイン電極２０との間に電圧を印加することによりダイオードとして動作させることができる。
図２に示す結線を行うためには、図４に示すようにソース電極１９、第１のゲート電極１５および第２のゲート電極１８を覆うようにＡｕなどからなる電極２１を形成する。図３に示す結線を行うためには、図５に示すようにソース電極１９および第２のゲート電極１８を覆うようにＡｕなどからなる電極２２を形成する。
［ＰＳＪ−ＧａＮ系ダイオードの動作］
ダブルゲートＰＳＪ−ＧａＮ系ＦＥＴにより構成されたＰＳＪ−ＧａＮ系ダイオードの動作について説明する。
ダブルゲートＰＳＪ−ＧａＮ系ＦＥＴにより構成されたＰＳＪ−ＧａＮ系ダイオードの電流−電圧特性を図６に示す。図６に示すように、立ち上がり電圧、すなわちオン電圧は第２のゲート電極１８の閾値電圧Ｖthである。図６には、比較のために、通常のＧａＮ系ショットキーダイオードの電流−電圧特性を併せて示す。通常のＧａＮ系ショットキーダイオードの閾値電圧は約０．９Ｖであるのに対し、以下に説明する理由によりこのＰＳＪ−ＧａＮ系ダイオードの閾値電圧Ｖthは少なくともそれ以下、典型的にはそれよりずっと低くすることができる。
図７にＭＥＳＦＥＴ型の一般的な３端子ＦＥＴを模式的に示す。図７に示すように、チャネル層１０１上にゲート電極１０２、ソース電極１０３およびドレイン電極１０４が設けられている。ゲート電極１０２にはゲート電圧Ｖg が印加され、ドレイン電極１０４にはドレイン電圧Ｖd が印加される。ソース電極１０３は接地される。この３端子ＦＥＴの閾値電圧をＶthとする。この３端子ＦＥＴにおいてドレイン電圧Ｖd を０Ｖから正の側に変化させたときのドレイン電流（Ｉd ）−ドレイン電圧（Ｖd ）特性は、良く知られているように図８の第１象限に示すようになる。ここで、Ｖg ＞ＶthのときにＩd が流れる。Ｖd を負側に変化させたときには、Ｖd ＜０であるので、電流はドレイン電極１０４側に流れ、このときＩd −Ｖd 特性は図８の第３象限に現れる。さて、ソース電極１０３とドレイン電極１０４との間に電流が流れるためにはＶd −Ｖg ＞Ｖthでなければならない。さらに、Ｖg ＝０Ｖのときには、Ｖd ＜−Ｖthのときに電流が流れる。Ｖg ＝０Ｖというのは、図９に示すように、ソース電極１０３とゲート電極１０２との電圧が等しい場合である。図８からＶg ＝０ＶのＩd −Ｖd 特性だけを取り出すと図１０に示すようになる。図１０を見ると、このＩd −Ｖd 特性は、オン電圧＝Ｖthのダイオード特性であることが分かる。言い換えると、図９に示すＦＥＴは、図１１に示すダイオード特性を有する、立ち上がり電圧Ｖthの図１２に示すダイオードと等価である。その結果、このＰＳＪ−ＧａＮ系ダイオードは図６に示すような特性を有する。
［ＰＳＪ−ＧａＮ系ダイオードの製造方法］
ＰＳＪ−ＧａＮ系ダイオードの製造方法の一例を説明する。
ベース基板（図示せず）の全面に、従来公知のＭＯＣＶＤ（有機金属気相成長）法などにより、アンドープまたは低濃度にドープされたＧａＮ層１１、アンドープＡｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４を順次成長させる。ベース基板としては、ＧａＮ層の成長に従来より用いられている一般的な基板、例えばＣ面サファイア基板、Ｓｉ基板、ＳｉＣ基板などを用いることができる。次に、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４のパターニング、アンドープＡｌx Ｇａ1-x Ｎ層１２への溝１６の形成、溝１６へのゲート絶縁膜１７の埋め込み、第１のゲート電極１５、第２のゲート電極１８、ソース電極１９およびドレイン電極２０の形成を行って図１に示すＰＳＪ−ＧａＮ系ダイオードを製造する。なお、アンドープＡｌx Ｇａ1-x Ｎ層１２にエッチングにより溝１６を形成する場合は、必要に応じて、アンドープＡｌx Ｇａ1-x Ｎ層１２の厚さ方向の途中の深さに、例えばＩｎ（Ａｌ）ＧａＮなどからなるエッチングストップ層を挿入する。図２に示す結線方式を用いる場合には、図４に示すようにソース電極１９、第１のゲート電極１５および第２のゲート電極１８を接続する電極２１を形成する。図３に示す結線方式を用いる場合には、図５に示すようにソース電極１９および第２のゲート電極１８を接続する電極２２を形成する。
［実施例１］
次のようにしてＰＳＪ−ＧａＮ系ダイオードを製造した。
まず、図１３に示すように、ベース基板１０の全面に、ＭＯＣＶＤ法により、Ｇａ原料としてＴＭＧ（トリメチルガリウム）、Ａｌ原料としてＴＭＡ（トリメチルアルミニウム）、窒素原料としてＮＨ3 （アンモニア）、キャリアガスとしてＮ2 ガスおよびＨ2 ガスを用いて、低温成長（５３０℃）ＧａＮバッファ層（図示せず）を厚さ３０ｎｍ積層した後、成長温度を１１００℃に上昇させ、ＧａＮ層１１、アンドープＡｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４を順次成長させた。ベース基板１０としてはＣ面サファイア基板を用いた。ＧａＮ層１１の厚さは１．０μｍ、アンドープＡｌx Ｇａ1-x Ｎ層１２は厚さが４０ｎｍ、ｘ＝０．２５、アンドープＧａＮ層１３の厚さは６０ｎｍ、ｐ型ＧａＮ層１４の厚さは６０ｎｍ、Ｍｇ濃度は５×１０18ｃｍ-3、ｐ型ＧａＮ層１４の表面のｐ+ 型ＧａＮ層の厚さは３ｎｍ、Ｍｇ濃度は５×１０19ｃｍ-3である。
次に、図１４に示すように、従来公知のフォトリソグラフィー技術およびＣｌ系ガスによるＩＣＰ（誘導結合プラズマ）エッチング技術により、アンドープＡｌx Ｇａ1-x Ｎ層１２に溝１６を形成した。すなわち、ｐ型ＧａＮ層１４上に溝１６を形成する領域に対応する部分に開口を有するレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとしてｐ型ＧａＮ層１４、アンドープＧａＮ層１３およびアンドープＡｌx Ｇａ1-x Ｎ層１２をアンドープＡｌx Ｇａ1-x Ｎ層１２の厚さ方向の途中の深さまでエッチングして溝１６を形成した。このとき、溝１６の部分のアンドープＡｌx Ｇａ1-x Ｎ層１２の厚さは約１０ｎｍとした。次に、ＭＯＣＶＤ法により全面に厚さ約３０ｎｍのｐ型ＧａＮ層２３を成長させた。ｐ型ＧａＮ層２３はゲート絶縁膜１７となるものである。
次に、素子分離領域（図示せず）に対応する部分のＧａＮ層１１、アンドープＡｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４をＧａＮ層１１の厚さ方向の途中の深さまでエッチングする。次に、図１５に示すように、第２のゲート電極１８、ＰＳＪ領域および第１のゲート電極１５を形成する領域の表面を所定形状のレジストパターン（図示せず）でマスクしてｐ型ＧａＮ層２３およびｐ型ＧａＮ層１４を順次エッチングすることによりアンドープＧａＮ層１３の表面を露出させた。次に、ソース電極１９およびドレイン電極２０を形成する領域の表面を所定形状のレジストパターン（図示せず）でマスクしてアンドープＧａＮ層１３をエッチングすることによりアンドープＡｌx Ｇａ1-x Ｎ層１２の表面を露出させた。
次に、ソース電極１９およびドレイン電極２０を形成する領域に対応する部分に開口を有するレジストパターン（図示せず）を形成し、続いて基板全面に真空蒸着法によりＴｉ膜（５ｎｍ）、Ａｌ膜（５０ｎｍ）、Ｎｉ膜（１０ｎｍ）およびＡｕ膜（１５０ｎｍ）を順次形成した後、レジストパターンをその上に形成されたＴｉ／Ａｌ／Ｎｉ／Ａｕ積層膜とともに除去し（リフトオフ）、図１６に示すように、アンドープＡｌx Ｇａ1-x Ｎ層１２上にソース電極１９およびドレイン電極２０を形成した。この後、窒素（Ｎ2 ）ガス雰囲気中で８００℃、６０秒の急速熱処理（Rapid Thermal Annealing;ＲＴＡ）を行い、ソース電極１９およびドレイン電極２０をアンドープＡｌx Ｇａ1-x Ｎ層１２にオーミック接触させた。
次に、図１７に示すように、第１のゲート電極１５および第２のゲート電極１８を形成する領域に対応する部分に開口を有するレジストパターン（図示せず）を形成し、続いて基板全面に真空蒸着法によりＮｉ膜（３０ｎｍ）およびＡｕ膜（２００ｎｍ）を順次形成した後、レジストパターンをその上に形成されたＮｉ／Ａｕ積層膜とともに除去し、第１のゲート電極１５および第２のゲート電極１８を形成した。この後、Ｎ2 ガス雰囲気中で５００℃、３分の熱処理を行い、第１のゲート電極１５および第２のゲート電極１８をそれぞれｐ型ＧａＮ層１４、２３にオーミック接触させた。
次に、図１８に示すように、第２のゲート電極１８と第１のゲート電極１５とを跨ぐ領域に対応する部分に開口を有するレジストパターン（図示せず）を形成し、続いて基板全面に真空蒸着法によりＡｕ膜（３００ｎｍ）を形成した後、レジストパターンをその上に形成されたＡｕ膜とともに除去し、第２のゲート電極１８と第１のゲート電極１５とを電気的に接続する電極２４を形成した。
以上により、目的とするＰＳＪ−ＧａＮ系ダイオードを製造した。
以上のようにして製造されたＰＳＪ−ＧａＮ系ダイオードを構成するダブルゲートＰＳＪ−ＧａＮ系ＦＥＴの等価回路を図１９に示す。図１９中、Ｓ、Ｄ、Ｇ１、Ｇ２はそれぞれソース電極１９、ドレイン電極２０、第１のゲート電極１５、第２のゲート電極１８を示し、ＧはＧ１、Ｇ２をまとめたものを示す。この３端子ＦＥＴとしてのダブルゲートＰＳＪ−ＧａＮ系ＦＥＴのＩD −ＶD 特性を測定した結果を図２０に示す。測定は、ＶD ＝−５Ｖ〜＋１０Ｖまで、Ｖg ＝−１Ｖから＋２Ｖまで行った。図２０から分かるように、Ｖthは概ね０Ｖであった。
図２０からＶg ＝０ＶのＩD −ＶD 特性のみを取り出したものを図２１に示す。Ｖg ＝０Ｖであるから、このときのＩD −ＶD 特性は、図１９中のＧとＳとを接続した２端子素子の特性である。図２１から分かるように、立ち上がり電圧、すなわちオン電圧Ｖon＝約０．３Ｖのダイオード特性が得られた。
なお、図２１に示すダイオード特性は、ソース電極１９と第１のゲート電極１５および第２のゲート電極１８とを素子の外部で接続することにより２端子素子としてＩD −ＶD 特性を測定することにより得られたが、図２２に示すように、ソース電極１９、第１のゲート電極１５および第２のゲート電極１８を覆うように電極２１を形成することによりソース電極１９と第１のゲート電極１５および第２のゲート電極１８とを素子内部で接続することができる。図２３に示すように、このときのソース電極１９（Ｓ）、第１のゲート電極１５（Ｇ１）および第２のゲート電極１８（Ｇ２）をアノード電極、ドレイン電極２０（Ｄ）をカソード電極とする。図２４に示すように、このとき、アノード電圧ＶA を＋軸に取ると、電流の極性が図２１に示すものから反転して通常のダイオード表現となる。
［実施例２］
次のようにしてＰＳＪ−ＧａＮ系ダイオードを製造した。
まず、実施例１と同様に、ベース基板１０の全面にＧａＮ層１１、アンドープＡｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４を順次成長させた。
次に、素子分離領域（図示せず）に対応する部分のＧａＮ層１１、アンドープＡｌx Ｇａ1-x Ｎ層１２、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４をＧａＮ層１１の厚さ方向の途中の深さまでエッチングした。次に、図２５に示すように、ｐ型ＧａＮ層１４をエッチングにより所定形状にパターニングしてアンドープＧａＮ層１３を露出させた後、アンドープＧａＮ層１３をエッチングにより所定形状にパターニングしてアンドープＡｌx Ｇａ1-x Ｎ層１２を露出させた。
次に、図２６に示すように、実施例１と同様にして、アンドープＡｌx Ｇａ1-x Ｎ層１２上にソース電極１９およびドレイン電極２０を形成した後、Ｎ2 ガス雰囲気中で８００℃、６０秒のＲＴＡを行い、ソース電極１９およびドレイン電極２０をアンドープＡｌx Ｇａ1-x Ｎ層１２にオーミック接触させた。
次に、図２７に示すように、第２のゲート電極１８を形成する領域に対応する部分に開口を有するレジストパターン（図示せず）を形成した後、このレジストパターンをマスクとしてアンドープＡｌx Ｇａ1-x Ｎ層１２をエッチングすることにより溝１６を形成した。このとき、溝１６の部分のアンドープＡｌx Ｇａ1-x Ｎ層１２の厚さは約１０ｎｍとした。次に、レジストパターンをそのままにして、基板全面にスパッタリング法によりＮｉＯ膜（２０ｎｍ）およびＴｉＮ膜（１０ｎｍ）を順次形成した後、レジストパターンをその上に形成されたＮｉＯ／ＴｉＮ積層膜とともに除去した。ＮｉＯ膜およびＴｉＮ膜の合計の厚さは溝１６の深さとほぼ同一である。こうして、溝１６の部分にゲート絶縁膜１７に対応するＮｉＯ膜２５およびその上のＴｉＮ膜２６を形成した後、ＮｉＯ膜２５の安定化のためにＮ2 ガス雰囲気中で熱処理を行った。ここで、ＴｉＮ膜２６は熱処理時にＮｉＯ膜２５から酸素（Ｏ）が抜けるのを防止するためのキャップ層である。
次に、図２８に示すように、第１のゲート電極１５および第２のゲート電極１８を形成する領域に対応する部分に開口を有するレジストパターン（図示せず）を形成し、続いて基板全面に真空蒸着法によりＮｉ膜（５０ｎｍ）およびＡｕ膜（１５０ｎｍ）を順次形成した後、レジストパターンをその上に形成されたＮｉ／Ａｕ積層膜とともに除去し、第１のゲート電極１５および第２のゲート電極１８を形成した。この後、Ｎ2 ガス雰囲気中で５００℃、１分の熱処理を行い、第１のゲート電極１５および第２のゲート電極１８をそれぞれｐ型ＧａＮ層１４およびＮｉＯ膜２５にオーミック接触させた。この後、電極２２を形成する領域に対応する部分に開口を有するレジストパターン（図示せず）を形成し、続いて基板全面に真空蒸着法によりＡｕ膜（２００ｎｍ）を形成した後、レジストパターンをその上に形成されたＡｕ膜とともに除去し、ソース電極１９および第２のゲート電極１８を覆う電極２２を形成した。
以上により、目的とするＰＳＪ−ＧａＮ系ダイオードを製造した。
［実施例３］
次のようにしてＰＳＪ−ＧａＮ系ダイオードを製造した。
まず、図２９に示すように、ベース基板１０の全面にＭＯＣＶＤ法によりＧａＮ層１１、アンドープＡｌx Ｇａ1-x Ｎ層１２およびｐ型ＧａＮ層２３を順次成長させた。ＧａＮ層１１の厚さは１．０μｍ、アンドープＡｌx Ｇａ1-x Ｎ層１２は厚さが１０ｎｍ、ｘ＝０．２５、アンドープＧａＮ層１３の厚さは６０ｎｍ、ｐ型ＧａＮ層１４の厚さは６０ｎｍ、Ｍｇ濃度は５×１０18ｃｍ-3、ｐ型ＧａＮ層１４の表面のｐ+ 型ＧａＮ層の厚さは３ｎｍ、Ｍｇ濃度は５×１０19ｃｍ-3である。ｐ型ＧａＮ層２３は最終的にゲート絶縁膜１７となるものである。次に、ｐ型ＧａＮ層２３上に真空蒸着法により厚さ０．３５μｍのＳｉＯ2 膜２７を形成した後、このＳｉＯ2 膜２７をエッチングによりゲート絶縁膜１７に対応する所定形状にパターニングした。
次に、図３０に示すように、こうしてパターニングされたＳｉＯ2 膜２７をマスクとしてｐ型ＧａＮ層２３をアンドープＡｌx Ｇａ1-x Ｎ層１２が露出するまでエッチングしてパターニングする。
次に、図３１に示すように、ＭＯＣＶＤ法により全面にアンドープＡｌx Ｇａ1-x Ｎ層２８、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４を順次成長させた。アンドープＡｌx Ｇａ1-x Ｎ層２８は厚さが３０ｎｍ、ｘ＝０．２５、アンドープＧａＮ層１３の厚さは６５ｎｍ、ｐ型ＧａＮ層１４の厚さは６５ｎｍ、Ｍｇ濃度は５×１０18ｃｍ-3、ｐ型ＧａＮ層１４の表面のｐ+ 型ＧａＮ層の厚さは３ｎｍ、Ｍｇ濃度は５×１０19ｃｍ-3である。この際、これらのアンドープＡｌx Ｇａ1-x Ｎ層２８、アンドープＧａＮ層１３およびｐ型ＧａＮ層１４はＳｉＯ2 膜２７上には成長しない。この場合、アンドープＡｌx Ｇａ1-x Ｎ層１２とその上のアンドープＡｌx Ｇａ1-x Ｎ層２８との全体が図１に示すアンドープＡｌx Ｇａ1-x Ｎ層１２に対応する。
次に、図３２に示すように、ＳｉＯ2 膜２７を残したまま、全面に厚さ０．２μｍのＳｉＯ2 膜２８を形成した後、このＳｉＯ2 膜２８を最終的に形成するｐ型ＧａＮ層１４に対応する形状にパターニングし、こうしてパターニングされたＳｉＯ2 膜２８をマスクとしてｐ型ＧａＮ層１４をアンドープＧａＮ層１３が露出するまでエッチングしてパターニングする。
次に、図３３に示すように、ＳｉＯ2 膜２７、２８を残したまま、さらに全面に厚さ０．２μｍのＳｉＯ2 膜２９を形成した後、このＳｉＯ2 膜２９を最終的に形成するアンドープＧａＮ層１３に対応する形状にパターニングし、こうしてパターニングされたＳｉＯ2 膜２９をマスクとしてアンドープＧａＮ層１３をアンドープＡｌx Ｇａ1-x Ｎ層２８が露出するまでエッチングしてパターニングした。
次に、図３４に示すように、実施例１と同様にしてアンドープＡｌx Ｇａ1-x Ｎ層２８上にソース電極１９およびドレイン電極２０を形成し、Ｎ2 ガス雰囲気中で８００℃、６０秒のＲＴＡを行うことにより、ソース電極１９およびドレイン電極２０をアンドープＡｌx Ｇａ1-x Ｎ層２８にオーミック接触させた。
次に、図３５に示すように、ＳｉＯ2 膜２７、２８、２９をエッチングにより除去した後、実施例２と同様にして、第１のゲート電極１５および第２のゲート電極１８をそれぞれｐ型ＧａＮ層１４およびｐ型ＧａＮ層２３上に形成し、オーミック接触させた。
次に、図３６に示すように、ソース電極１９と第２のゲート電極１８とを跨ぐ領域に対応する部分に開口を有するレジストパターン（図示せず）を形成し、続いて基板全面に真空蒸着法によりＴｉ膜（５ｎｍ）およびＡｕ膜（２００ｎｍ）を順次形成した後、レジストパターンをその上に形成されたＴｉ／Ａｕ積層膜とともに除去し、ソース電極１９と第２のゲート電極１８とを電気的に接続する電極２２を形成した。
以上により、目的とするＰＳＪ−ＧａＮ系ダイオードを製造した。
以上のように、この一実施の形態によれば、ＰＳＪ−ＧａＮ系ダイオードは、ダブルゲートＰＳＪ−ＧａＮ系ＦＥＴにより構成されていることにより、大電力のスイッチングを高速で行うことができる高耐圧パワーダイオードとして用いることができ、しかもダイオードのオン電圧である第２のゲート電極１８の閾値電圧Ｖthを０Ｖ以上０．９Ｖ以下、例えば０．３Ｖと従来のＧａＮ系ショットキーダイオードに比べて低くすることができ、従ってエネルギー損失の低減を図ることができる。こうしてエネルギー損失の低減を図ることができることにより、低消費電力および低発熱のＰＳＪ−ＧａＮ系ダイオードを得ることができ、それによってＰＳＪ−ＧａＮ系ダイオードの小型化を図ることができる。そして、この優れたＰＳＪ−ＧａＮ系ダイオードを用いて高性能の電気機器を実現することができる。
以上、この発明の一実施の形態および実施例について具体的に説明したが、この発明は、上述の実施の形態および実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施の形態および実施例において挙げた数値、構造、形状、材料などはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料などを用いてもよい。
１０…ベース基板、１１…ＧａＮ層、１２…アンドープＡｌx Ｇａ1-x Ｎ層、１３…アンドープＧａＮ層、１４…ｐ型ＧａＮ層、１５…第１のゲート電極、１６…溝、１７…ゲート絶縁膜、１８…第２のゲート電極、１９…ソース電極、２０…ドレイン電極

Claims (14)

  1. ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成され、
    前記ダブルゲート分極超接合ＧａＮ系電界効果トランジスタが、
    第１のＧａＮ層と、
    前記第１のＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    前記Ａｌx Ｇａ1-x Ｎ層上の、第１の島状の形状を有するアンドープの第２のＧａＮ層と、
    前記第２のＧａＮ層上の、第２の島状の形状を有するｐ型ＧａＮ層と、
    前記第２のＧａＮ層を挟むように前記Ａｌx Ｇａ1-x Ｎ層上に設けられたソース電極およびドレイン電極と、
    前記ｐ型ＧａＮ層に電気的に接続された第１のゲート電極と、
    前記ソース電極と前記第２のＧａＮ層との間の部分における前記Ａｌx Ｇａ1-x Ｎ層に設けられた溝の内部に設けられたゲート絶縁膜上に設けられた第２のゲート電極とを有し、
    前記第２のゲート電極の閾値電圧が０Ｖ以上であり、
    前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とが互いに電気的に接続され、または、前記ソース電極と前記第２のゲート電極とが互いに電気的に接続され、かつ前記第１のゲート電極に前記ソース電極および前記第２のゲート電極に対して正の電圧が印加され、
    前記ソース電極、前記第１のゲート電極および前記第２のゲート電極または前記ソース電極および前記第２のゲート電極によりアノード電極が構成され、前記ドレイン電極によりカソード電極が構成されているダイオード。
  2. 前記第１のゲート電極による制御はノーマリーオン型、前記第２のゲート電極による制御はノーマリーオフ型である請求項１記載のダイオード。
  3. 前記第２のゲート電極の閾値電圧が０Ｖ以上０．９Ｖ以下である請求項１または２記載のダイオード。
  4. 前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とを覆うように電極が設けられていることにより前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とが互いに電気的に接続されている請求項１記載のダイオード。
  5. 前記ソース電極と前記第２のゲート電極とを覆うように電極が設けられていることにより前記ソース電極と前記第２のゲート電極とが互いに電気的に接続されている請求項１記載のダイオード。
  6. 前記溝の部分の前記Ａｌx Ｇａ1-x Ｎ層の厚さは３ｎｍ以上１００ｎｍ以下である請求項１〜４のいずれか一項記載のダイオード。
  7. 前記ゲート絶縁膜はｐ型半導体または絶縁体からなる請求項１〜６のいずれか一項記載のダイオード。
  8. 前記ｐ型半導体はｐ型ＧａＮ、ｐ型ＩｎＧａＮまたはＮｉＯx である請求項７記載のダイオード。
  9. 前記絶縁体は無機酸化物、無機窒化物または無機酸窒化物である請求項７記載のダイオード。
  10. 前記絶縁体はＡｌ2 Ｏ3 、ＳｉＯ2 、ＡｌＮ、ＳｉＮx またはＳｉＯＮである請求項７記載のダイオード。
  11. ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成され、
    前記ダブルゲート分極超接合ＧａＮ系電界効果トランジスタが、
    第１のＧａＮ層と、
    前記第１のＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    前記Ａｌx Ｇａ1-x Ｎ層上の、第１の島状の形状を有するアンドープの第２のＧａＮ層と、
    前記第２のＧａＮ層上の、第２の島状の形状を有するｐ型ＧａＮ層と、
    前記第２のＧａＮ層を挟むように前記Ａｌx Ｇａ1-x Ｎ層上に設けられたソース電極およびドレイン電極と、
    前記ｐ型ＧａＮ層に電気的に接続された第１のゲート電極と、
    前記ソース電極と前記第２のＧａＮ層との間の部分における前記Ａｌx Ｇａ1-x Ｎ層に設けられた溝の内部に設けられたゲート絶縁膜上に設けられた第２のゲート電極とを有し、
    前記第２のゲート電極の閾値電圧が０Ｖ以上であり、
    前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とが互いに電気的に接続され、または、前記ソース電極と前記第２のゲート電極とが互いに電気的に接続され、かつ前記第１のゲート電極に前記ソース電極および前記第２のゲート電極に対して正の電圧が印加され、
    前記ソース電極、前記第１のゲート電極および前記第２のゲート電極または前記ソース電極および前記第２のゲート電極によりアノード電極が構成され、前記ドレイン電極によりカソード電極が構成されているダイオードの製造方法であって、
    ベース基板の全面に前記第１のＧａＮ層、前記Ａｌx Ｇａ1-x Ｎ層、前記第２のＧａＮ層および前記ｐ型ＧａＮ層を順次成長させる工程と、
    前記溝の形成領域に対応する部分の前記ｐ型ＧａＮ層、前記第２のＧａＮ層および前記Ａｌx Ｇａ1-x Ｎ層を前記Ａｌx Ｇａ1-x Ｎ層の途中の深さまでエッチングすることにより前記溝を形成する工程と、
    前記溝を埋めるように前記ｐ型ＧａＮ層上にゲート絶縁膜形成用ｐ型ＧａＮ層を成長させる工程と、
    前記ゲート絶縁膜形成用ｐ型ＧａＮ層および前記ｐ型ＧａＮ層をエッチングによりパターニングして前記第２の島状の形状を形成するとともに前記ゲート絶縁膜を形成する工程と、
    前記Ａｌx Ｇａ1-x Ｎ層上に前記ソース電極および前記ドレイン電極を形成する工程と、
    前記第２の島状の形状に形成された前記ゲート絶縁膜形成用ｐ型ＧａＮ層および前記ゲート絶縁膜上にそれぞれ前記第１のゲート電極および前記第２のゲート電極を形成する工程と、
    前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とを覆う電極または前記ソース電極と前記第２のゲート電極とを覆う電極を形成する工程と、
    を有することを特徴とするダイオードの製造方法。
  12. ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成され、
    前記ダブルゲート分極超接合ＧａＮ系電界効果トランジスタが、
    第１のＧａＮ層と、
    前記第１のＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    前記Ａｌx Ｇａ1-x Ｎ層上の、第１の島状の形状を有するアンドープの第２のＧａＮ層と、
    前記第２のＧａＮ層上の、第２の島状の形状を有するｐ型ＧａＮ層と、
    前記第２のＧａＮ層を挟むように前記Ａｌx Ｇａ1-x Ｎ層上に設けられたソース電極およびドレイン電極と、
    前記ｐ型ＧａＮ層に電気的に接続された第１のゲート電極と、
    前記ソース電極と前記第２のＧａＮ層との間の部分における前記Ａｌx Ｇａ1-x Ｎ層に設けられた溝の内部に設けられたゲート絶縁膜上に設けられた第２のゲート電極とを有し、
    前記第２のゲート電極の閾値電圧が０Ｖ以上であり、
    前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とが互いに電気的に接続され、または、前記ソース電極と前記第２のゲート電極とが互いに電気的に接続され、かつ前記第１のゲート電極に前記ソース電極および前記第２のゲート電極に対して正の電圧が印加され、
    前記ソース電極、前記第１のゲート電極および前記第２のゲート電極または前記ソース電極および前記第２のゲート電極によりアノード電極が構成され、前記ドレイン電極によりカソード電極が構成されているダイオードの製造方法であって、
    ベース基板の全面に前記第１のＧａＮ層、前記Ａｌx Ｇａ1-x Ｎ層、前記第２のＧａＮ層および前記ｐ型ＧａＮ層を順次成長させる工程と、
    前記ｐ型ＧａＮ層および前記第２のＧａＮ層をエッチングによりそれぞれ第２の島状の形状および前記第１の島状の形状にパターニングする工程と、
    前記Ａｌx Ｇａ1-x Ｎ層上に前記ソース電極および前記ドレイン電極を形成する工程と、
    前記溝の形成領域に対応する部分の前記Ａｌx Ｇａ1-x Ｎ層をその途中の深さまでエッチングすることにより前記溝を形成する工程と、
    前記溝の内部に前記ゲート絶縁膜を形成する工程と、
    前記ｐ型ＧａＮ層および前記ゲート絶縁膜上にそれぞれ前記第１のゲート電極および前記第２のゲート電極を形成する工程と、
    前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とを覆う電極または前記ソース電極と前記第２のゲート電極とを覆う電極を形成する工程と、
    を有することを特徴とするダイオードの製造方法。
  13. ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成され、
    前記ダブルゲート分極超接合ＧａＮ系電界効果トランジスタが、
    第１のＧａＮ層と、
    前記第１のＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    前記Ａｌx Ｇａ1-x Ｎ層上の、第１の島状の形状を有するアンドープの第２のＧａＮ層と、
    前記第２のＧａＮ層上の、第２の島状の形状を有するｐ型ＧａＮ層と、
    前記第２のＧａＮ層を挟むように前記Ａｌx Ｇａ1-x Ｎ層上に設けられたソース電極およびドレイン電極と、
    前記ｐ型ＧａＮ層に電気的に接続された第１のゲート電極と、
    前記ソース電極と前記第２のＧａＮ層との間の部分における前記Ａｌx Ｇａ1-x Ｎ層に設けられた溝の内部に設けられたゲート絶縁膜上に設けられた第２のゲート電極とを有し、
    前記第２のゲート電極の閾値電圧が０Ｖ以上であり、
    前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とが互いに電気的に接続され、または、前記ソース電極と前記第２のゲート電極とが互いに電気的に接続され、かつ前記第１のゲート電極に前記ソース電極および前記第２のゲート電極に対して正の電圧が印加され、
    前記ソース電極、前記第１のゲート電極および前記第２のゲート電極または前記ソース電極および前記第２のゲート電極によりアノード電極が構成され、前記ドレイン電極によりカソード電極が構成されているダイオードの製造方法であって、
    ベース基板の全面に前記第１のＧａＮ層、第１のＡｌx Ｇａ1-x Ｎ層およびゲート絶縁膜形成用ｐ型ＧａＮ層を順次成長させる工程と、
    前記ゲート絶縁膜形成用ｐ型ＧａＮ層上に前記溝と同一形状を有する無機絶縁体からなる第１のマスクを形成する工程と、
    前記第１のマスクをエッチングマスクに用いて前記ゲート絶縁膜形成用ｐ型ＧａＮ層をエッチングによりパターニングして前記ゲート絶縁膜を形成する工程と、
    前記第１のマスクを成長マスクに用いて前記第１のＡｌx Ｇａ1-x Ｎ層上に第２のＡｌx Ｇａ1-x Ｎ層、前記第２のＧａＮ層および前記ｐ型ＧａＮ層を順次成長させる工程と、
    前記ｐ型ＧａＮ層上に前記第２の島状の形状と同一形状を有する無機絶縁体からなる第２のマスクを形成する工程と、
    前記第２のマスクをエッチングマスクに用いて前記ｐ型ＧａＮ層をエッチングによりパターニングする工程と、
    前記第２のマスクを覆うように前記第１の島状の形状と同一形状を有する無機絶縁体からなる第３のマスクを形成する工程と、
    前記第３のマスクをエッチングマスクに用いて前記第２のＧａＮ層をエッチングによりパターニングする工程と、
    前記第２のＡｌx Ｇａ1-x Ｎ層上に前記ソース電極および前記ドレイン電極を形成する工程と、
    前記ｐ型ＧａＮ層および前記ゲート絶縁膜上にそれぞれ前記第１のゲート電極および前記第２のゲート電極を形成する工程と、
    前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とを覆う電極または前記ソース電極と前記第２のゲート電極とを覆う電極を形成する工程と、
    を有することを特徴とするダイオードの製造方法。
  14. 少なくとも一つのダイオードを有し、
    前記ダイオードが、
    ダブルゲート分極超接合ＧａＮ系電界効果トランジスタにより構成され、
    前記ダブルゲート分極超接合ＧａＮ系電界効果トランジスタが、
    第１のＧａＮ層と、
    前記第１のＧａＮ層上のＡｌx Ｇａ1-x Ｎ層（０＜ｘ＜１）と、
    前記Ａｌx Ｇａ1-x Ｎ層上の、第１の島状の形状を有するアンドープの第２のＧａＮ層と、
    前記第２のＧａＮ層上の、第２の島状の形状を有するｐ型ＧａＮ層と、
    前記第２のＧａＮ層を挟むように前記Ａｌx Ｇａ1-x Ｎ層上に設けられたソース電極およびドレイン電極と、
    前記ｐ型ＧａＮ層に電気的に接続された第１のゲート電極と、
    前記ソース電極と前記第２のＧａＮ層との間の部分における前記Ａｌx Ｇａ1-x Ｎ層に設けられた溝の内部に設けられたゲート絶縁膜上に設けられた第２のゲート電極とを有し、
    前記第２のゲート電極の閾値電圧が０Ｖ以上であり、
    前記ソース電極と前記第１のゲート電極と前記第２のゲート電極とが互いに電気的に接続され、または、前記ソース電極と前記第２のゲート電極とが互いに電気的に接続され、かつ前記第１のゲート電極に前記ソース電極および前記第２のゲート電極に対して正の電圧が印加され、
    前記ソース電極、前記第１のゲート電極および前記第２のゲート電極または前記ソース電極および前記第２のゲート電極によりアノード電極が構成され、前記ドレイン電極によりカソード電極が構成されているダイオードである電気機器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022138818A (ja) * 2021-03-11 2022-09-26 株式会社パウデック ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよび電気機器

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04363060A (ja) * 1991-01-08 1992-12-15 Toshiba Corp 電圧制御回路
WO2008062800A1 (fr) * 2006-11-20 2008-05-29 Panasonic Corporation Dispositif à semi-conducteur et son procédé d'entraînement
US7875907B2 (en) * 2007-09-12 2011-01-25 Transphorm Inc. III-nitride bidirectional switches
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
US7999288B2 (en) * 2007-11-26 2011-08-16 International Rectifier Corporation High voltage durability III-nitride semiconductor device
WO2011100304A1 (en) * 2010-02-09 2011-08-18 Massachusetts Institute Of Technology Dual-gate normally-off nitride transistors
KR101821642B1 (ko) * 2010-06-24 2018-01-24 더 유니버시티 오브 셰필드 반도체 소자
GB2482308A (en) * 2010-07-28 2012-02-01 Univ Sheffield Super junction silicon devices
JP5343100B2 (ja) * 2011-03-17 2013-11-13 株式会社東芝 窒化物半導体装置
JP2013041986A (ja) * 2011-08-16 2013-02-28 Advanced Power Device Research Association ＧａＮ系半導体装置
JP6017125B2 (ja) * 2011-09-16 2016-10-26 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9070756B2 (en) * 2011-11-18 2015-06-30 Suzhou Institute Of Nano-Tech And Nano-Bionics Of Chinese Academy Of Sciences Group III nitride high electron mobility transistor (HEMT) device
US8723227B2 (en) * 2012-09-24 2014-05-13 Analog Devices, Inc. Heterojunction compound semiconductor protection clamps and methods of forming the same
KR101927411B1 (ko) * 2012-09-28 2018-12-10 삼성전자주식회사 2ｄｅｇ와 2ｄｈｇ를 이용한 반도체 소자 및 제조방법
KR102065113B1 (ko) * 2013-05-01 2020-01-10 삼성전자주식회사 고전자이동도 트랜지스터 및 그 제조 방법
JP5669119B1 (ja) * 2014-04-18 2015-02-12 株式会社パウデック 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体
US10276712B2 (en) * 2014-05-29 2019-04-30 Hrl Laboratories, Llc III-nitride field-effect transistor with dual gates
US10573647B2 (en) * 2014-11-18 2020-02-25 Intel Corporation CMOS circuits using n-channel and p-channel gallium nitride transistors
JP6646363B2 (ja) * 2015-06-02 2020-02-14 株式会社アドバンテスト 半導体装置
JP6304155B2 (ja) * 2015-07-14 2018-04-04 株式会社デンソー 窒化物半導体装置
JP6614116B2 (ja) * 2016-05-24 2019-12-04 株式会社デンソー 半導体装置
CN106981513A (zh) * 2017-04-24 2017-07-25 苏州能屋电子科技有限公司 基于高阻盖帽层的ⅲ族氮化物极化超结hemt器件及其制法
US10224924B1 (en) * 2017-08-22 2019-03-05 Infineon Technologies Austria Ag Bidirectional switch with passive electrical network for substrate potential stabilization
GB2565805B (en) * 2017-08-23 2020-05-13 X Fab Semiconductor Foundries Gmbh Noff III-nitride high electron mobility transistor
JP2019145703A (ja) * 2018-02-22 2019-08-29 株式会社デンソー 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022138818A (ja) * 2021-03-11 2022-09-26 株式会社パウデック ノーマリーオフ型分極超接合ＧａＮ系電界効果トランジスタおよび電気機器

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