WO2006059414A1

WO2006059414A1 - フィルタ調整回路

Info

Publication number: WO2006059414A1
Application number: PCT/JP2005/016119
Authority: WO
Inventors: Kouji Okamoto; Takashi Morie; Shiro Dosho; Hirokuni Fujiyama
Original assignee: Matsushita Electric Industrial Co., Ltd.
Priority date: 2004-12-03
Filing date: 2005-09-02
Publication date: 2006-06-08
Also published as: CN101069345A; JPWO2006059414A1; US20080169948A1; US7477099B2; JP4245633B2

Abstract

　Ｇｍ－Ｃフィルタ等のアナログフィルタ回路のフィルタ調整回路において、参照信号生成回路１からの入力信号ＩＳはＧｍ－Ｃフィルタ２に入力され、フィルタ処理された後に変換回路３により２値の信号に変換される。参照信号生成回路１からの参照信号ＲＳは変換回路４により２値の信号に変換される。各変換された両信号は、保持回路５で時系列に保持される。タイミング生成回路６は、保持回路５からの参照時系列信号ｒｅｆに基づいて更新タイミング信号ｅｎを生成する。制御信号生成回路７は、保持回路５からの参照時系列信号ｒｅｆ及びフィルタ出力時系列信号ｔｇｔに基づいて制御信号ＣＳを生成する。この制御信号ＣＳは、前記更新タイミング信号ｅｎに応じてＧｍ－Ｃフィルタ２に入力されて、Ｇｍ－Ｃフィルタ２でのゲインが調整される。従って、Ｇｍ－Ｃフィルタ２の応答特性のばらつきが簡易な回路構成でもって高精度に調整される。

Description

明細書

フィルタ調整回路

技術分野

[0001] 本発明は、製造ばらつき等に起因するアナログフィルタ回路の応答特性の変動を自動補正するためのフィルタ調整回路に関するものである。

背景技術

[0002] 近年では、 CMOS技術の進展に伴、、 GHz帯での無線通信 LSIの開発、製造が可能となってきた。 Bluetoothや無線 LANなどの無線通信 LSIの CMOS化は、システムの低価格化、低消費電力化及び高速ィ匕に寄与して、る。

[0003] このようなシステムでは、アナログフィルタ回路としてトランスコンダクタンスアンプ（G mアンプ)等のアナログ増幅器を用いた連続時間フィルタが用いられる。このようなァナログフィルタ回路を特に CMOS集積ィ匕した場合には、トランジスタの特性ばらつきに起因してトランスコンダクタンス Gm値が変動し、アナログフィルタ回路の時定数が大きく変動するため、アナログフィルタ回路の遮断周波数等が周波数軸上でシフトする。

[0004] そこで、従来、製造ばらつきに起因するアナログフィルタ回路の特性変動を調整するために、ダミーフィルタを使用したり、アナログフィルタ回路の構成要素である Gmァンプを用いたダミー発振器を使用したりして、フィルタ調整する方法が提案されている。

[0005] ところで、前記のフィルタ調整方法では、回路面積の増加や、半導体素子間のミスマッチ、開発工数の増加などの課題が残っており、これ等の課題を解決すベぐ例えば特許文献 1には、アナログフィルタ回路の入出力信号間の位相差を検出して、ァナログフィルタ回路のバイアス量を調整する構成が記載されている。

[0006] 以下、位相差の検出による従来のフィルタ調整回路を図 24を用いて説明する。同図において、 201はセレクタ、 202はアナログフィルタ回路である Gm—Cフィルタ、 2 03は乗算器、 204はフィルタ回路、 205は 2値化回路、 206はアップ/ダウンカウンタ、 207はデジタル量をアナログ量に変換してバイアス値を生成する DA変換回路である。

[0007] 以下、従来のフィルタ調整回路の動作を説明する。尚、 Gm— Cフィルタ 202は 4次のバンドパス特性を有するバターワース型 Gm—Cフィルタであるとして説明する。

[0008] Gm—Cフィルタ 202の調整を行う際、セレクタ 201は参照信号が Gm—Cフィルタ 2 02に入力されるように設定される。この参照信号としては、 Gm—Cフィルタ 202の中心周波数を持つ信号が採用される。従って、 4次のバターワース型 Gm— Cフィルタ 2 02では、中心周波数における入出力信号間の位相回転が 180° であるため、 G m— Cフィルタの入出力信号間の位相差を 180° に調整すれば、中心周波数への合わせ込みが容易に可能である。

[0009] 次に、 Gm—Cフィルタ 202の入出力信号は、乗算器 203へ入力されて、位相誤差の検出が行われる。乗算器 203の出力はフィルタ回路 204によって平滑ィ匕された後、 2値ィ匕回路 205によって 2値情報に変換される。アップ/ダウンカウンタ 206は、その 2値情報を用いて位相遅れ Z位相進みに応じたカウンタ値を計数し、その出力を DA変換回路 207によりアナログ量に変換して、 Gm—Cフィルタ 202のバイアス値を調整する。トランスコンダクタンス Gmの制御量が定常になった時、 Gm—Cフィルタ 2 02の入出力信号間の位相差は、丁度— 180° となる。

特許文献 1 :特開平 10— 303699号公報 (第 1—3頁、第 1図）

発明の開示

発明が解決しょうとする課題

[0010] し力しながら、前記従来のフィルタ調整回路では、乗算器を用いた構成であるため、回路規模が大きぐし力も、参照信号の周波数とフィルタのカットオフ周波数との間に高い精度が要求されるため、複雑且つ高精度な回路構成が要求されるという欠点がある。

[0011] し力も、前記従来のフィルタ調整回路では、乗算器を用いるため、アナログフィルタ回路の入出力信号の位相差が ± 180° 又はそれを基準とした値になるような制御にしか対応できず、アナログフィルタ回路の型や種類が制限されて、汎用性が低いという欠点ちある。

[0012] 本発明は、前記の欠点を解決するものであり、その第 1の目的は、乗算器を用いず、また参照信号の周波数とアナログフィルタ回路のカットオフ周波数との間に高い精度を要求することなぐ簡易な回路構成でもって高精度にフィルタ調整が可能なフィルタ調整回路を提供することにある。

[0013] また、本発明の第 2の目的は、前記第 1の目的に加えて、アナログフィルタ回路の入出力信号間の位相差が ± 180° のものに限定されず、種々の位相差となるアナログフィルタ回路であっても簡易にフィルタ調整可能なフィルタ調整回路を提供することにある。

課題を解決するための手段

[0014] 前記第 1の目的を達成するために、本発明では、アナログフィルタの出力信号と参照信号とを各々 2値又は多値化し、且つ時系列に保持して、その両信号の状態の変化が時間的に所定の位相関係になるように、アナログフィルタ回路のゲインを調整する。

[0015] すなわち、本発明のフィルタ調整回路は、制御端子に入力される制御信号値に応じてゲインを可変に調整できるアナログ増幅器を有するアナログフィルタ回路の応答特性を調整するフィルタ調整回路であって、前記アナログフィルタ回路に入力される入力信号及び比較対象となる参照信号を生成して出力する参照信号生成手段と、前記入力信号を受けて動作した前記アナログフィルタ回路からの出力信号、及び前記参照信号生成手段からの参照信号を、各々、振幅値に応じた信号に変換する変換手段と、前記変換手段からの 2つの出力信号を時系列に保持する保持手段と、前記保持手段に保持されたフィルタ出力時系列信号の状態遷移、又は前記保持手段に保持された参照時系列信号の状態遷移に基づ!ヽて、前記アナログフィルタ回路の前記制御端子に入力される制御信号の更新タイミングを示す更新タイミング信号を生成するタイミング生成手段と、前記保持手段に保持されたフィルタ出力時系列信号及び参照時系列信号と、前記タイミング生成手段の更新タイミング信号とを受け、前記受けたフィルタ出力時系列信号及び参照時系列信号の状態に基づいて前記アナログフィルタ回路の制御端子に入力すべき制御信号を生成し、この制御信号を前記更新タイミング信号の受信タイミングに応じて前記アナログフィルタ回路に出力する制御信号生成手段とを備えたことを特徴とする。 [0016] 本発明は、前記フィルタ調整回路において、前記参照信号生成手段は、所定の基準信号を受け、前記基準信号を分周して、前記アナログフィルタ回路への入力信号及び比較対象の参照信号を生成する分周回路を備えることを特徴とする。

[0017] また、前記第 2の目的を達成するために、本発明は、前記のフィルタ調整回路において、前記参照信号生成手段は、前記アナログフィルタ回路への入力信号と前記比較対象の参照信号との何れか一方に配置されて、その入力信号又は参照信号を所定位相遅延させる遅延回路を備えることを特徴とする。

[0018] 本発明は、前記フィルタ調整回路において、前記参照信号生成手段は、所定の基準信号を受け、前記基準信号を所定時間間欠して、前記アナログフィルタ回路への間欠した入力信号、及び間欠した比較対象の参照信号を生成する間欠回路を備えたことを特徴とする。

[0019] 本発明は、前記フィルタ調整回路において、前記参照信号生成手段は、所定の基準信号を受け、基準信号の変化を鈍らせて、前記アナログフィルタ回路への変化の鈍った入力信号、及び変化の鈍った比較対象の参照信号を生成する波形整形回路を備えたことを特徴とする。

[0020] 本発明は、前記フィルタ調整回路において、前記参照信号生成手段は、前記アナログフィルタ回路への入力信号と比較対象の参照信号とを同一信号として生成することを特徴とする。

[0021] 本発明は、前記フィルタ調整回路において、前記参照信号生成手段は、前記分周回路、前記遅延回路、前記間欠回路、前記波形整形回路の少なくとも 2つを備えることを特徴とする。

[0022] 本発明は、前記フィルタ調整回路において、前記アナログフィルタ回路は、その応答特性の調整の際に、所定の一部分のフィルタ部のみが使用されることを特徴とする

[0023] 本発明は、前記フィルタ調整回路において、前記変換手段は、前記アナログフィルタ回路の出力信号と前記参照信号とを各々 2値化して出力することを特徴とする。

[0024] 本発明は、前記フィルタ調整回路において、前記変換手段は、前記アナログフィルタ回路の出力信号と前記参照信号とを各々量子化し、多値信号に変換して出力することを特徴とする。

[0025] 本発明は、前記フィルタ調整回路において、前記保持手段は、前記変換手段により保持されたアナログフィルタ回路力の出力信号の振幅値に応じた時系列の信号、及び参照信号生成手段からの参照信号の振幅値に応じた時系列の信号を、各々、

2ポイント以上保持することを特徴とする。

[0026] 本発明は、前記フィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持された参照時系列信号の立上りエッジを検出し、この検出時に前記更新タイミング信号を生成することを特徴とする。

[0027] 本発明は、前記フィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持された参照時系列信号の立下りエッジを検出し、この検出時に前記更新タイミング信号を生成することを特徴とする。

[0028] 本発明は、前記フィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持された参照時系列信号の立上りエッジ及び立下りエッジを検出し、この両検出時に前記更新タイミング信号を生成することを特徴とする。

[0029] 本発明は、前記フィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持されたフィルタ出力時系列信号の立上りエッジを検出し、この検出時に前記更新タイミング信号を生成することを特徴とする。

[0030] 本発明は、前記フィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持されたフィルタ出力時系列信号の立下りエッジを検出し、この検出時に前記更新タイミング信号を生成することを特徴とする。

[0031] 本発明は、前記フィルタ調整回路において、前記タイミング生成手段は、前記保持手段に保持されたフィルタ出力時系列信号の立上りエッジ及び立下りエッジを検出し

、この両検出時に前記更新タイミング信号を生成することを特徴とする。

[0032] 本発明は、前記フィルタ調整回路において、前記タイミング生成手段は、前記更新タイミング信号の生成周期を任意の所定周期に設定する生成周期設定手段を備えることを特徴とする。

[0033] 本発明は、前記フィルタ調整回路において、前記制御信号生成手段は、前記タイミング生成手段力の更新タイミング信号の受信タイミング毎に、前記アナログフィルタ回路の制御端子に入力すべき制御信号を更新することを特徴とする。

[0034] 本発明は、前記フィルタ調整回路において、前記制御信号生成手段は、前記タイミング生成手段力の更新タイミング信号の出力回数に応じて、生成する制御信号のゲインを変更することを特徴とする。

[0035] 本発明は、前記フィルタ調整回路において、前記制御信号生成手段は、前記保持手段力受けた前記 2つの時系列信号のうち、少なくとも一方の時系列信号において、前記タイミング生成手段力の更新タイミング信号の受信時を含む所定時間幅を不感帯とし、この不感帯に含まれる時系列信号値を前記制御信号の生成の判断対象から除外することを特徴とする。

[0036] 本発明は、前記フィルタ調整回路において、前記変換手段、前記保持手段、前記タイミング生成手段及び前記制御信号生成手段の全て又は何れかはクロック信号に応じて動作し、前記クロック信号の周波数は、低雑音性を確保するように前記アナ口グフィルタ回路の出力信号の周波数よりも十分高いことを特徴とする。

[0037] 本発明は、前記フィルタ調整回路において、前記変換手段、前記保持手段、前記タイミング生成手段及び前記制御信号生成手段の全て又は何れかはクロック信号に応じて動作し、前記クロック信号の周波数は、前記アナログフィルタ回路の出力信号の周波数に応じて設定されることを特徴とする。

[0038] 本発明は、前記フィルタ調整回路において、前記変換手段は、前記参照信号生成手段が生成した参照信号を受けるのに代えて、前記アナログフィルタ回路の所定内部ノードから取り出した信号を参照信号として受けることを特徴とする。

[0039] 以上により、本発明では、アナログフィルタ回路力の出力信号と、この出力信号の比較対象である参照信号とが、各々、変換手段により振幅値に応じた信号に変換された後、保持手段によって各々時系列に保持される。そして、保持手段に保持された例えば参照時系列信号の状態遷移に基づ!/、て、例えば参照信号の位相が負値力正値に変化した時点で、タイミング生成手段が更新タイミング信号を生成すると、この時点の参照時系列信号に対するフィルタ出力時系列信号の状態に基づいて、アナログフィルタ回路力もの出力信号と参照信号との間の位相関係を把握して、この両信号の位相関係が 180° などの所定関係になるように制御信号生成手段が制御信号を生成するので、この制御信号を受けたアナログフィルタ回路は、その制御信号が示す制御量に応じてゲインを増加又は減少方向に変更する。その結果、アナ口グフィルタの出力信号の位相は参照信号に対して 180° などの所定の位相関係に近づき、以上の動作の繰り返しにより最終的には所定の位相関係となる。

[0040] ここに、参照時系列信号とフィルタ出力時系列信号とに基づいて、アナログフィルタ回路力の出力信号と参照信号との間の位相関係を把握するので、従来のように参照信号の周波数とアナログフィルタのカットオフ周波数との間に高い精度を要求する必要がない。し力も、従来のように乗算器を使用しない。よって、本フィルタ調整回路は、簡易な回路構成となって、回路規模を小規模としながら、アナログフィルタ回路の特性を所望特性に高精度に調整することが可能である。

[0041] 特に、本発明では、アナログフィルタ回路への入力信号及び参照信号の何れか一方の信号を所定位相遅延させる遅延回路が設けられて、るので、ターゲット周波数の信号を入力したアナログフィルタ回路の入出力信号間の位相差が所定位相差 α である場合には、遅延回路で位相を（180° α )だけ遅延させれば、そのアナログフィルタ回路の特性を所望特性に高精度に調整できる。従って、従来のように乗算器を用いて入出力信号間の位相差が ± 180° のアナログフィルタ回路に対してだけでなぐ多くの種類のアナログフィルタ回路に対して広く適用可能である。

[0042] また、本発明では、アナログフィルタ回路への入力信号と参照信号とを各々所定時間間欠して、それら入力信号及び参照信号の位相関係を予め明確にしたので、ターゲット周波数の信号を入力したアナログフィルタ回路の入出力信号間の位相差が 360° 以上となる高次数のアナログフィルタ回路であっても、そのフィルタ回路の特性を所望特性に調整可能である。

[0043] 更に、本発明では、タイミング生成手段において、更新タイミング信号の生成周期が生成周期設定手段により任意の所定周期に設定されるので、アナログフィルタ回路のゲインが変更された直後でアナログフィルタ回路の出力信号に変動が生じても、この変動が消失した定常後に更新タイミング信号が生成されるようにその生成周期を設定すれば、フィルタ調整回路の誤動作を確実に防止できる。

[0044] 力！]えて、本発明では、制御信号生成手段が更新タイミング信号の出力回数に応じて、生成する制御信号のゲインを変更するので、例えば当初は制御信号の持つ制御量を大きく設定し、更新タイミング信号の出力回数が多くなるほど制御信号の制御量を小さく設定すると、調整対象のアナログフィルタ回路の特性を早期に所望特性近傍に調整しつつ、所望特性近傍になった後は精度良くその所望特性に調整することが可能である。

[0045] また、本発明では、制御信号生成手段による制御信号の生成に際しては、更新タイミング信号の出力時、即ち、例えば参照信号の位相の負値力正値への変化時には

、フィルタ出力時系列信号にノイズが混入し易い状況である力この状況でのフィルタ出力時系列信号に不感帯が設けられていて、その不感帯を除く周囲のフィルタ出力時系列信号に基づいて制御信号が生成されるので、ノイズの影響を抑制して、ァナログフィルタ回路の特性を所望特性に精度良く調整することが可能である。発明の効果

[0046] 以上説明したように、本発明のフィルタ調整回路によれば、乗算器を用いず、また参照信号の周波数とアナログフィルタのカットオフ周波数との間に高い精度を要求することなぐ簡易な回路構成の小規模回路でもって高精度なフィルタ調整が可能である。

[0047] 特に、本発明では、入出力信号間の位相差が ± 180° のアナログフィルタ回路に対してだけでなぐ多くの種類のアナログフィルタ回路に対して広く適用可能である。図面の簡単な説明

[0048] [図 1]図 1は本発明の実施形態 1におけるフィルタ調整回路の全体構成図である。

[図 2]図 2は同フィルタ調整回路の調整対象である Gm— Cフィルタの理想的な周波数特性を示す図である。

[図 3]図 3は同 Gm—Cフィルタにばらつきがある場合の周波数特性を示し、同図（a) はカットオフ周波数 fcが周波数軸上で +方向にシフトした場合を、同図（b)は一方向にシフトした場合を各々示す図である。

[図 4]図 4は同 Gm— Cフイノレタの人出カ特'性を示し、同図（a)は理想特'性を、同図（b )は— 180° に対して進みの位相ずれ αが発生してる場合を、同図（c)は遅れの位相ずれ βが発生してる場合を各々示す。圆 5]図 5は同フィルタ調整回路に備える保持回路の構成図である。

[図 6]図 6は同フィルタ調整回路の各部の動作タイミングチャートを示す図である。圆 7]図 7は同フィルタ調整回路に備えるタイミング生成回路の構成図である。

[図 8]図 8は同タイミング生成回路の動作タイミングチャートを示す図である。

圆 9]図 9は同フィルタ調整回路に備える制御信号生成回路の構成図である。

[図 10]図 10は同制御信号生成回路の動作タイミングチャートを示す図である。圆 11]図 11は本発明の実施形態 2のフィルタ調整回路に備える参照信号生成回路及び Gm— Cフィルタの構成図である。

圆 12]図 12は本発明の実施形態 3のフィルタ調整回路の全体構成図である。

圆 13]図 13は同フィルタ調整回路に備える参照信号生成回路の構成図である。

[図 14]図 14は同フィルタ調整回路に備える参照信号生成回路及び Gm—Cフィルタの動作タイミングチャートを示す図である。

圆 15]図 15は同フィルタ調整回路に備える制御信号生成回路の構成図である。圆 16]図 16は本発明の実施形態 4のフィルタ調整回路に備える参照信号生成回路の構成図である。

圆 17]図 17は本発明の実施形態 5のフィルタ調整回路に備えるタイミング生成回路の構成図である。

[図 18]図 18は同フィルタ調整回路の動作タイミングチャートを示す図である。

圆 19]図 19は本発明の実施形態 6のフィルタ調整回路に備える制御信号生成回路の構成図である。

圆 20]図 20は本発明の実施形態 7のフィルタ調整回路に備える保持回路の構成図である。

圆 21]図 21は同フィルタ調整回路に備える制御信号生成回路において制御信号の生成の判断対象となる 2つの時系列信号及び不感帯を示す図である。

[図 22]図 22は本発明の実施形態 9のフィルタ調整回路の調整対象である Gm—Cフィルタの構成図である。

圆 23]図 23は本発明の実施形態 10のフィルタ調整回路の全体構成図である。

[図 24]図 24は従来のフィルタ調整回路の一例を示す構成図である。符号の説明

1、 11、 12、 13 参照信号生成回路 (参照信号生成手段)

2、 21〜26 Gm—Cフィルタ（アナログフィルタ回路）

3、 4、 205 変換回路 (変換手段）

5 保持回路 (保持手段）

6、 16 タイミング生成回路 (タイミング生成手段）

7、 17、 117 制御信号生成回路 (制御信号生成手段)

8、 72、 73、 201 セレクタ

25 変成部

51〜59、 151〜 155 レジスタ

61、 171 エッジ検出回路

62 エッジ選択回路

63 エッジカウント回路 (生成周期設定手段)

71 増減方向決定回路

74 加算器

75 制御量保持ブロック

76、 207 DA変換回路

78 減算器

79、 173 カウンタ

111 基準信号発生回路

112 分周回路

113 遅延回路

114 開閉回路 (間欠回路）

115、 204 フィルタ回路（波形整形回路）

172 ゲイン調整部

ref 参照時系列信号

tgt フィルタ出力時系列信号

発明を実施するための最良の形態 [0050] 以下、本発明の実施形態のフィルタ調整回路について図面を参照しながら説明する。尚、ここで示す実施形態は本発明の一例であり、本発明は必ずしもこれらの実施形態に限定されるものではな、。

[0051] (実施形態 1)

図 1は本発明の第 1の実施形態におけるフィルタ調整回路の構成を示すものである

[0052] 同図において、 1は参照信号生成回路、 2はフィルタ調整の対象となる Gm— Cフィルタ (アナログフィルタ回路)である。前記参照信号生成回路 (参照信号生成手段） 1 は、初期学習期間中に Gm— Cフィルタ 2に入力される入力信号 ISと、比較対象となる参照信号 RSとを生成して出力する。前記 Gm—Cフィルタ 2は、その内部構成を図示しないが、 1個、又は相互に接続された複数個の Gmアンプ (アナログ増幅器)を含む。 8はセレクタであって、初期学習期間中では前記参照信号生成回路 1からの入力信号 ISを選択し、初期学習の終了後は通常動作での実信号を選択する。

[0053] また、 3は前記 Gm—Cフィルタ 2の出力信号 OSを 2値ィ匕して出力する変換回路 (変換手段)、 4は前記参照信号生成回路 1からの参照信号 RSを 2値ィ匕して出力する変換回路 (変換手段)、 5は前記 2個の変換回路 3、 4の 2値化信号を時系列に保持する保持回路 (保持手段)である。

[0054] 更に、 6は前記保持回路 5に保持された 2値ィ匕後の参照信号 RSの時系列の信号（以下、参照時系列信号という） refの遷移状態に基づいて、前記 Gm— Cフィルタ 2の制御量を更新する更新タイミング信号 enを生成して出力するタイミング生成回路 (タイミング生成手段)である。

[0055] 力！]えて、 7は制御信号生成回路 (制御信号生成手段)であって、前記タイミング生成回路 6からの更新タイミング信号 enを受けると共に、前記保持回路 5からの参照時系列信号 ref及び前記保持回路 5に保持された 2値ィ匕後のフィルタ出力信号 OSの時系列の信号 (以下、フィルタ出力時系列信号という) tgtを受け、これらの参照時系列信号 ref及びフィルタ出力時系列信号 tgtの状態遷移に基づ、て、前記 Gm— Cフィルタ 2のトランスコンダクタンス Gm値 (ゲイン)を調整するための制御信号 CSを生成し、この制御信号 CSを前記更新タイミング信号 enの受信タイミングに応じて前記 Gm— Cフィルタ 2の制御端子 2aに出力する。 Gm—Cフィルタ 2は、その制御端子 2aに入力された制御信号 CSの持つ制御量 (Gm値）に応じてゲインを調整する。

[0056] 次に、本実施形態のフィルタ調整回路の詳細な構成を、その動作説明をしながら更に詳述する。以下、説明の容易化のために、 Gm— Cフィルタ 2は 4次のバターヮース型ローパスフィルタであるとする。このバターワース型の構成では、カットオフ周波数 fcを持つ信号を入力した場合の入出力信号間の位相回転は— 180° である。

[0057] 図 2に、本実施形態での理想的な Gm—Cフィルタ 2の応答特性 (ゲイン特性及び位相特性）を示す。一般的に、 Gm—Cフィルタ 2では、そのカットオフ周波数 fcはトランスコンダクタンス Gmに比例し、内部に持つ容量の容量値 Cに反比例する。理想的には、図 2に示す応答特性を示しても、実際は製造プロセスばらつき等の影響を受けるために、図 3 (a)及び (b)に示すように、カットオフ周波数 fcの値は周波数軸上でシフトする。カットオフ周波数 fcの値はトランスコンダクタンス Gmに比例するので、図 3 ( a)の +方向のシフトの場合にはトランスコンダクタンス Gmの値を減少させ、図 3 (b) の一方向のシフトの場合にはトランスコンダクタンス Gmの値を増加させる調整が必要である。

[0058] そこで、 Gm—Cフィルタ 2の入力信号 ISの周波数がカットオフ周波数 fcである場合に、その入出力信号間の位相差が— 180° になるという特性を利用して、 Gm—Cフィルタ 2のトランスコンダクタンス Gm値の調整を行う。

[0059] 先ず、初期学習期間では、セレクタ 8を参照信号生成回路 1側に切換えて、 Gm— Cフィルタ 2の入力信号として参照信号生成回路 1が生成した入力信号 ISが選択されるように設定する。ここで、参照信号生成回路 1は、システム内外にある基準クロック信号を適宜分周して、カットオフ周波数 fcを持つ入力信号 ISを生成する。また、参照信号生成回路 1は、前記生成するカットオフ周波数 fcの入力信号 ISと同一の信号を参照信号 RSとして出力する。

[0060] 図 3 (a)及び (b)に示したように、 Gm— Cフィルタ 2のカットオフ周波数 fcが設計値に対してばらついた場合、カットオフ周波数 fcの入力信号 ISを Gm—Cフィルタ 2に入力すると、 Gm—Cフィルタ 2の入出力特性には、図 4 (a)に示す理想的な場合、即ち、フィルタ係数（トランスコンダクタンス Gm値）が適切な場合に対して、同図（b)に示すように— 180° に対して《° だけ位相進みが発生したり、同図（c)に示すように— 180° に対して。だけ位相遅れが発生する。この位相のずれ状態を検知するには、 Gm— Cフィルタ 2の出力信号 OSと比較対照の参照信号 RSとを各々 2値情報に変換して、デジタル領域で比較することが効果的である。本実施形態では、変換回路 3 、 4が 2値ィ匕回路として使用される。この 2値ィ匕回路は、コンパレータゃスライサなどで実現される。

[0061] 前記変換回路 3、 4の各出力信号を時系列的に保持する保持回路 5としては、図 5 に示すシフトレジスタが使用される。同図の保持回路 5において、 51〜54は 1ビットのレジスタであり、変換回路 3で 2値ィ匕された Gm— Cフィルタ 2の出力信号と参照信号とを各々 2ビットのシフトレジスタ（51、 52)、（53、 54)に格納する。これ等のシフトレジスタ 51〜54で得られた参照時系列信号 ref及びフィルタ出力時系列信号 tgt〖こより、 Gm—Cフィルタ 2の出力信号 OSと参照信号 RSとの負値力正値への両遷移状態を検知する。

[0062] 尚、変換回路 3、 4以降のデジタル回路をドライブするクロック信号の周波数は、低雑音性を確保するように、 Gm— Cフィルタ 2の出力信号 OSのカットオフ周波数 fcよりも十分に高い周波数に設定される。今、 Gm— Cフィルタ 2の出力信号 OSの位相が製造ばらつきのために理想値に対して進んで、る状態を考えると、図 6に示すように、 2個のシフトレジスタ 51、 53の状態遷移に基づいて、参照信号 RSの状態遷移と G m—Cフィルタ 2の出力信号 OSの状態遷移とを知ることが可能である。

[0063] 図 1のタイミング生成回路 6は、図 5に示したシフトレジスタ 51、 52に格納された参照時系列信号 ref [1 : 0]を基準として、 Gm— Cフィルタ 2の制御端子 2aに与える制御信号 CSの更新タイミング信号 enを生成する。このタイミング生成回路 6のブロック図を図 7に示す。同図のタイミング生成回路 6において、 61は参照時系列信号 refのエッジを検出するエッジ検出回路、 62は参照時系列信号 ref信の立上り、立下り又はその両エッジの 3つのうち何れを使用するかを選択するエッジ選択回路である。例えば、参照時系列信号 refの両エッジでタイミング生成回路 6を動作させた場合には、図 8に示すタイミングチャートに示すように、更新タイミング信号 enは参照時系列信号 refの L力 Hレベルへの状態遷移時と H力 Lレベルへの状態遷移時との双方で発生する。

[0064] また、図 1の制御信号生成回路 7は、前記タイミング生成回路 6が出力する更新タイミング信号 enの受信タイミングで、保持回路 5のシフトレジスタ 51〜54の状態からトランスコンダクタンス Gm値を制御する制御量を生成する。この制御信号生成回路 7のブロック図を図 9に示す。同図の制御信号生成回路 7において、 71は前記保持回路 5からの参照時系列信号 ref及びフィルタ出力時系列信号 tgtに基づいてトランスコンダクタンス Gm値の制御量の増減方向を決定する増減方向決定回路、 72は前記増減方向決定回路 71の出力に基づいて Gm—Cフィルタ 2の制御量の更新値「 + 1」、「—1」及び「0」のうち何れかを選択する第 1のセレクタ、 73は前記タイミング生成回路 6からの更新タイミング信号 enを受けて、前記第 1のセレクタ 72の出力と「0」との何れかを選択する第 2のセレクタ、 74はカロ算器、 75は Gm—Cフィルタ 2の制御量のデジタル値を格納する制御量保持ブロックであって、この制御量保持ブロック 75で保持された制御量は前記加算器 73で次回の更新値と加算される。 76は前記制御量保持ブロック 75で保持されたデジタル値の制御量をアナログ量に変換し、 Gm—Cフィルタ 2の制御量として出力する DA変換回路であって、この DA変換回路 76の出力は制御信号 CSとして Gm—Cフィルタ 2の制御端子 2aに入力される。更に、 77はホールド信号生成部であって、更新タイミング信号 enを受けると共に、前記第 2のセレクタ 73 の選択出力を受け、このセレクタ 73の出力値力「0」値であることが所定の複数回継続すると、学習完了と判断して、ホールド信号を生成して制御量保持ブロック 75に出力して、制御量を固定させるものである。

[0065] 前記図 9の制御信号生成回路 7において、前記増減方向決定回路 71は、保持回路 5から参照時系列信号 (2ビット系列) ref [1 : 0]とフィルタ出力時系列信号 (2ビット系列） tgt[l： 0]とにぉ、て、 ref [1： 0] = {H、 L}の場合には参照信号 RSの立上りェッジを指し、 {L、 H}の場合は立下りエッジを示す。この参照信号 RSの立上りエッジの時に ₈1;[1 : 0] = {レ L}ならば、 Gm—Cフィルタ 2の出力信号 OSの位相が設計値 — 180° に対して進んでいる状況であるので、トランスコンダクタンス Gm値を小さくして位相を遅らせる処理が必要である。逆に、 tgt[l : 0] = {H、 H}ならば、 Gm—Cフィルタ 22の出力信号 OSの位相が設計値— 180° に対して遅れている状況であるので、トランスコンダクタンス Gm値を大きくして位相を進める処理を行う。同様に、参照信号1^の立下りェッジの時に ₈1;[1 : 0] = {レ L}ならば、 Gm— Cフィルタ 2の出力信号 OSの位相が設計値 180° に対して遅れている状況であるので、トランスコンダクタンス Gm値を大きくして位相を進める処理が必要である。逆に、 tgt[l : 0]= {H、 H}ならば、 Gm—Cフィルタ 2の出力信号 OSの位相が設計値 180° に対して進んで、る状況であるので、トランスコンダクタンス Gm値を小さくして位相を遅らせる処理を行う。

[0066] 即ち、増減方向決定回路 71は、図 9に示すように、参照時系列信号 ref [1 : 0]とフィルタ出力時系列信号 tgt[l : 0]との組合せ力 {H、 L、 L、 L}ならばトランスコンダクタンス Gm値を小に、 {H、 L、 H、 H}ならば Gm値を大に、 {L、 H、 L、 L}ならば Gm値を大に、 {L、H、H、H}ならば Gm値を小に各々制御するよう、「 + 1」又は「ー1」を選択し、前記の組合せ以外の場合には「0」を選択するよう、第 1のセレクタ 72を制御する。従って、増減方向決定回路 71は、図 10のタイミングチャートに示すように、第 1に保持回路 5からの参照時系列信号 ref [1 : 0]の状態力参照信号 RSのエッジ情報を検出し、第 2にそのエッジ情報を検出した際のフィルタ出力時系列信号 tgt[l : 0]の状態からトランスコンダクタンス Gmの制御方向を検出し、その後、第 3にセレクタ 72を用いて更新量「 + 1」、「― 1」又は「0」を選択し、この更新量を前回の制御量に加算器 74で加算して、制御量を更新し、第 4にこの制御量を示す制御信号 CSを Gm—C フィルタ 2の制御端子 2aに出力して、 Gm—Cフィルタ 2のトランスコンダクタンス Gm 値を更新する構成となって、る。

[0067] 以上力判るように、本実施形態では、従来のように乗算器を使用しな、ので、回路規模を小規模にできる。更に、保持回路 5からの参照時系列信号 ref[l : 0]とフィルタ出力時系列信号 tgt [ 1： 0]とに基づ、て、アナログフィルタ回路からの出力信号と参照信号との間の位相関係を把握して、制御量の増減方向を決定するので、従来のように参照信号の周波数とアナログフィルタのカットオフ周波数との間に高い精度を要求する必要がない。

[0068] また、本実施形態では、制御量の学習完了時には、ホールド信号生成部 77が制御量を固定させるので、制御量の増減変動がない。この点、図 24に示した従来の技術では、 Gm—Cフィルタ 202の入出力信号間の位相差が定常状態に収束した際であつても、乗算器 203の出力信号が 1周期で平均的に 0となるため、アップ Zダウンカウンタ 206は 1周期の間で常に増減動作を繰り返す欠点があり、し力も、この増減変動を防止するように自動調整を強制終了しても、その終了タイミングが正確でなければアップ Zダウンカウンタ 206には誤差が残留する欠点がある。

[0069] 尚、本実施形態において、タイミング生成回路 6は、参照信号 RSの両エッジを基に更新タイミング信号 enを生成した力参照信号 RSの立上りエッジのみ又は立下りェッジのみを用いても良ぐ更には、 Gm—Cフィルタ 2の出力信号 OSの立上りエッジのみ、立下りエッジのみ、又はその両エッジを基に更新タイミング信号 enを生成しても、同様の機能を実現することが可能である。

[0070] また、本実施形態において、変換回路 3、 4は 2値ィ匕回路で構成し、保持回路 5は 1 ビットのシフトレジスタ 51〜54を複数個備えて構成したが、変換回路 3、 4を AD変換器で構成したり、保持回路 5をその AD変換器のビット幅に合わせたシフトレジスタで構成しても、同様の機能を実現することが可能である。

[0071] (実施形態 2)

次に、本発明の第 2の実施形態を説明する。

[0072] 前記図 1に示した実施形態 1では、 Gm— Cフィルタ 2のカットオフ周波数 fcの信号を Gm—Cフィルタ 2に入力した際に、 Gm—Cフィルタ 2の入出力信号間の位相差が — 180° となる場合について説明した。この実施形態 1では、参照信号 RSと Gm—C フィルタ 2の入力信号 ISとは全く同一として、参照信号 RSと Gm—Cフィルタ 2の出力信号 OSとの位相差が— 180° になるように、制御量を更新した。しかし、この更新制御は、 4次のバターワース型のフィルタに限って可能である。従って、カットオフ周波数の信号を入力した際の入出力信号間の位相差が 180° 以外となる Gm—Cフィルタには実施形態 1は適用できない。更に、 Gm—Cフィルタの入力としてカットオフ周波数 fc以外の周波数の信号し力入力できない状況も想定される。

[0073] 本実施形態では、入出力信号間の位相差が 180° 以外となる Gm—Cフィルタに対しても適用可能なフィルタ調整回路を例示するものである。

[0074] 図 11は、本実施形態 2のフィルタ調整回路の要部を示し、参照信号生成回路 11及び Gm—Cフィルタ 21の構成が異なる。他の構成は図 1と同様であるので、それ等の説明は省略する。

[0075] 図 11において、 21は Gm—Cフィルタ、 11は参照信号生成回路、 8はセレクタである。前記参照信号生成回路 11において、 111は基準信号を発生する基準信号発生回路、 112は前記基準信号を分周する分周回路、 113は前記分周回路 112の出力信号を所定時間遅延させる遅延回路である。前記遅延回路 113は、 DLL回路等により構成されていて、入力信号に対して任意の遅延量を設定することが可能である。

[0076] 本実施形態では、カットオフ周波数 fcの信号を Gm—Cフィルタ 21に入力した際の Gm—Cフィルタ 21の入出力信号間の位相差力設計値では例えば一 135° となる場合を想定して説明する。前記実施形態 1では、 Gm— Cフィルタ 2の出力信号 OSと比較対象となる参照信号 RSとの位相差が 180° となるように制御量を調整する構成であった。そこで、本実施形態では、分周回路 112にて基準信号をカットオフ周波数 fcを持つ信号に分周した後、この信号を遅延回路 113にて— 45° (— 180° — ( — 135° ；) )の遅延時間だけ遅延し、その遅延後の信号を入力信号 ISとして Gm—C フィルタ 21に入力する構成として、る。

[0077] 従って、本実施形態では、前記実施形態 1と同様に、 Gm— Cフィルタ 21の出力信号 OSと参照信号 RSとの位相差が 180° となるように制御量を制御するのみで、 G m—Cフィルタ 21自体が有する位相差（ 180° 以外の位相差）に依存しないフィルタ調整を行うことが可能である。

[0078] 尚、本実施形態では、遅延回路 113を Gm—Cフィルタ 21の入力信号 ISを生成するパスに配置した力参照信号 RSを生成するパスに配置しても、同様の効果を得ることが可能であるのは、勿論である。

[0079] (実施形態 3)

続いて、本発明の第 3の実施形態のフィルタ調整回路を説明する。

[0080] 前記実施形態 1及び 2に示したフィルタ調整回路は、何れも、 Gm— Cフィルタ 2、 2 1の出力信号 OSと参照信号 RSとの間の位相差が— 180° となる。 Gm—Cフィルタの次数が高次になると、 360° 以上の位相回転が発生するため、実施形態 1及び 2では調整を正しく行うことが困難になる。本実施形態では、—360° 以上の位相回転が発生する Gm— Cフィルタに対しても、良好にフィルタ調整を可能にする実施形態を例示する。

[0081] 図 12は、本実施形態のフィルタ調整回路の構成を示す。同図では、参照信号生成回路 12、 Gm—Cフィルタ 22及び制御信号生成回路 17の内部構成が異なる。。前記 Gm— Cフィルタ 22は、高次数のフィルタで構成されていて、例えばカットオフ周波数 fcでの位相特性として— 360° の位相回転が発生するものである。

[0082] 前記参照信号生成回路 12の内部構成を図 13に示す。同図の参照信号生成回路 12において、 111は基準信号発生回路、 112は基準信号を分周する分周回路、 11 4は前記分周回路 112で分周された信号を所定時間間欠する開閉回路 (間欠回路）である。前記開閉回路 114は、図 14に示すように、分周回路 112からの出力信号を 3周期毎に閉じてその出力を許可し、 3周期毎に Hレベルとなる信号を生成し、この間欠性を持つ信号を入力信号 ISとして Gm— Cフィルタ 22に出力すると共に参照信号 RSとして出力する。従って、 Gm—Cフィルタ 22の入出力信号間の位相差が— 36 0° であっても、図 14に示すように、 Gm— Cフィルタ 22の出力信号 OSが入力信号 I Sに対して一 360° の位相差を有することが簡易に認識することが可能である。

[0083] 次に、前記制御信号生成回路 17の回路構成を図 15に示す。同図の制御信号生成回路 17では、タイミング生成回路 6からの更新タイミング信号 enと、保持回路 5からのフィルタ出力時系列信号 tgtのみが入力される。この制御信号生成回路 17において、 171はエッジ検出回路であって、前記保持回路 5からのフィルタ出力時系列信号 tgtの所定の立上り又は立下りエッジを検出して stop信号 stを出力する。 79はカウンタであって、タイミング生成回路 6が生成した更新タイミング信号 enをリセット信号 rst として受けて「0」にリセットされてカウントを再開した後、前記エッジ検出回路 171から stop信号 stを受けた際にはそのカウント値をホールドする。即ち、カウンタ 79は、参照信号 RSと Gm—Cフィルタ 22の出力信号 OSとの間のエッジ間隔を検出する。 77 は参照信号 RSと Gm— Cフィルタ 22の出力信号 OSとの間のエッジ間隔の理想値（ 360° )に相当する基準値、 78は減算器であって、前記基準値 77から前記カウンタ 79のカウント値を減算する。 72は第 1のセレクタであって、前記減算器 78の減算結果に基づいて、カウンタ 79のカウント値が基準値 77に近づくように制御量の更新値「 + 1」、「一 1」及び「0」の何れかを選択する。 73は第 2のセレクタであって、前記エツジ検出回路 171からの stop信号 stを受けて、前記第 1のセレクタ 72の出力と更新値「 0」との何れかを選択する。 74、 75及び 76は、前記図 9で説明したと同様の加算器、制御量保持ブロック及び DA変換回路である。

[0084] 従って、本実施形態では、カウンタ 79のカウント値により、参照信号 RSと Gm— Cフィルタ 22の出力信号 OSとの間の現在の位相差を把握して、その位相差が理想値（ — 360° )に一致するようにトランスコンダクタンス Gm値の制御量を更新するので、カットオフ周波数 fcにおける位相特性が一 360° 以上であったとしても、フィルタ調整を高精度に行うことが可能である。

[0085] (実施形態 4)

次に、本発明の実施形態 4のフィルタ調整回路を説明する。

[0086] 図 16は、本実施形態 4のフィルタ調整回路に備える参照信号生成回路 13の内部構成を示す。他の構成は図 1と同様であるので、その説明は省略する。

[0087] 図 16の参照信号生成回路 13では、基準信号生成回路 111の基準信号を分周する分周回路 112の後段に、フィルタ回路 (波形整形回路） 115が配置される。このフィルタ回路 115は、例えば RC型ローパスフィルタで構成されていて、前記分周回路 11 2からの分周信号が矩形波であるとすると、その分周信号の周波数に応じてフィルタ回路 115の RC時定数が決定されていて、その分周信号の波形を鈍らせるものである。この鈍らせた信号が Gm—Cフィルタ 2への入力信号 IS及び参照信号 RSとなる。

[0088] 従って、本実施形態では、 Gm— Cフィルタ 2への入力信号 IS及び参照信号 RSの変化が緩やかであるので、変換回路 3、 4での Gm—Cフィルタ 2からの出力信号の 2 値ィ匕及び参照信号 RSの 2値ィ匕に際して、その 2値ィ匕を正しく行うことができ、 2値ィ匕への変換ミスマッチを軽減することができる。

[0089] (実施形態 5)

続いて、本発明の実施形態 5のフィルタ調整回路について説明する。

[0090] 本実施形態は、 Gm—Cフィルタのトランスコンダクタンス Gmの値を更新した後に、 Gm— Cフィルタの出力信号 OSにその更新に伴う波形歪が発生した場合の対策に関する。 [0091] 本実施形態のフィルタ調整回路の全体構成は図 1と同様である。本実施形態では、図 1のタイミング生成回路 6を変形する。本実施形態のタイミング生成回路を図 17 に示す。同図のタイミング生成回路 16では、図 7に示したタイミング生成回路 6の内部構成に対して、更に、エッジカウント回路 63が追加される。このエッジカウント回路 63は、参照時系列信号 refに基づいてエッジ検出回路 61が出力する参照信号 RSの立上りエッジ及び立下りの数をカウントし、予め設定された回数 (例えば 2回)カウントした後のエッジ検出タイミングで更新タイミング信号 enを生成して出力する。前記設定回数（2回）は、トランスコンダクタンス Gmの値の更新後からその更新に起因する G m— Cフィルタの出力信号 OSの波形歪みが消失するまでの時間に相当するエッジカウント数である。

[0092] 従って、本実施形態では、図 18に示すように、トランスコンダクタンス Gm値の更新結果が反映された後に、同図に斜線で示す時間幅で Gm— Cフィルタ 2の出力信号 OSが変動するが、この変動が収束して定常となるまでのウェイト期間をエッジカウント回路 (更新タイミング信号 enの生成周期を任意に設定する生成周期設定手段) 63のエッジカウント数により設定することが可能であるので、フィルタ調整回路の誤動作を回避することが可能である。

[0093] (実施形態 6)

更に、本発明の実施形態 6のフィルタの調整回路について説明する。

[0094] 図 19は、本実施形態のフィルタの調整回路に備える制御信号生成回路 117の内部構成を示す。全体構成は図 1と同様であるので、その説明を省略する。

[0095] 図 19の制御信号生成回路 117では、図 9に示した制御信号生成回路 7に対して、更にゲイン調整部 172と、カウンタ 173とが追加される。尚、図 19では、図 9に示したホールド信号生成部 77は省略して、る。

[0096] 前記カウンタ 173は、タイミング生成回路 6からの更新タイミング信号 enの出力回数をカウントする。また、ゲイン調整部 172は、前記カウンタ 173のカウント値に応じてゲインを調整し、カウンタ 173のカウント値が小さい際にはゲインを大きぐカウント値が大きくなるに従いゲインを小さく設定する。例えば、制御量保持ブロック 75が 4ビット構成である場合に、カウント値力「0」値の場合にはゲインを「8」に、「1」値の場合には「4」に、「2」値の場合には「2」に、「3」値の場合には「1」に設定する。

[0097] 従って、本実施形態では、タイミング生成回路 6からの更新タイミング信号 enの出力回数に応じて、当初では大きなゲインでトランスコンダクタンス Gmの値を更新でき、フィルタ調整が進行すると、小さなゲインで精度良くトランスコンダクタンス Gmの値を更新できるので、フィルタ調整を短時間で精度良く行うことが可能である。

[0098] (実施形態 7)

次に、本発明の実施形態 7のフィルタ調整回路を説明する。

[0099] 図 20は、本実施形態のフィルタ調整回路に備える保持回路 15の内部構成を示す。全体構成は図 1と同様であるので、その説明を省略する。

[0100] 図 20に示した保持回路 15では、変換回路 3、 4からの振幅値に応じた 2つの信号を時系列に保持する場合に、変換回路 4からの参照信号の時系列保持に 1ビットのシフトレジスタ 55〜58を 4段使用し、変換回路 3からのフィルタ出力信号の時系列保持に 1ビットのシフトレジスタ 150〜 155を 6段使用して!/、る。

[0101] そして、制御信号生成回路 7の増減方向決定回路 71 (図 9参照）における制御量の増減方向の決定を、図 21に示すように、参照時系列信号 ref [1 : 0]での振幅値の変化時（同図では Lから Hへの変化時を例示している）、換言すれば、図 8から判るように更新タイミング信号 enの出力時に、この時間幅を不感帯として設け、この期間でのフィルタ出力時系列信号 tgtの振幅値を同図に *印で示すように制御信号 CSの生成の判断対象力除外して、その不感帯を除く振幅値力 Gm—Cフィルタ 2の制御量の増減方向を決定するようにしている。

[0102] 従って、本実施形態では、参照時系列信号 ref [1 : 0]での振幅値の変化時に、フィルタ出力時系列信号 tgtの一部の微妙な振幅変化が正確に 1ビットのシフトレジスタ 1 52、 153に格納できない場合でも、精度良く制御量の増減方向を決定することが可能であり、より柔軟に Gm—Cフィルタ 2のフィルタ調整を行うことができる。

[0103] (実施形態 8)

続いて、本発明の実施形態 8のフィルタ調整回路を説明する。

[0104] 前記実施形態 1では、保持回路 5以降のデジタル回路を駆動するクロック信号の周波数を、 Gm— Cフィルタ 2のカットオフ周波数 fcに対して十分高い周波数に設定した力本実施形態では、 Gm— Cフィルタ 2に入力される入力信号の周波数と、必要とされるフィルタ調整精度とに応じたクロック信号周波数に設定する。このクロック信号は、例えば、図 13に示した基準信号発生回路 111で発生する基準信号を基に生成される。

[0105] これにより、本実施形態では、フィルタ調整回路の最適化を図ることが可能である。

[0106] (実施形態 9)

次に、本発明の実施形態 9のフィルタ調整回路を説明する。

[0107] 以上の説明では、フィルタ調整を行う際とその後の実信号を扱う通常動作の際の G m—Cフィルタの構成は全く同一であるとして説明してきた。本実施形態では、フィルタ調整を行う際と実信号を扱う際とで Gm—Cフィルタの構成を切り替える場合を扱う

[0108] 本実施形態では、 Gm—Cフィルタが複素フィルタである場合を説明する。複素フィルタは、その入出力信号をそれらの実部と虚部とに分けることにより、正及び負の周波数の概念を扱うことができる特徴を持つ。図 22は、本実施形態でのフィルタ調整の対象となる複素フィルタを構成するバンドパスフィルタを示して、る。このバンドパスフィルタは、双対な 2個の Gm—C型のローパスフィルタ 23、 24と、これ等を結合する理想変成器 25とにより構成されていて、 R (実数)入力と 1 (虚数)入力との位相差に応じたバンドパスフィルタを実現して、る。

[0109] 図 22に示した複素フィルタでは、その応答特性を直接的に調整するのは非常に複雑な制御が必要となる。そこで、本実施形態ではフィルタ調整を行う際に、複素フィルタを構成する一方の Gm— C型のローパスフィルタ（一部分のフィルタ部）（例えば 23 )のみが独立するように構成を変更する。そして、この独立した Gm—C型のローパスフィルタ 23のみをフィルタ調整の対象として、図 1に示したフィルタ調整回路でもってフィルタ調整を行う。

[0110] 従って、本実施形態では、図 22に示した複素フィルタの全体に対してフィルタ調整を行う場合に比較して、簡単に且つ効果的にフィルタ調整が可能である。

[0111] (実施形態 10)

続いて、本発明の実施形態 10のフィルタ調整回路を説明する。 [0112] 図 23は本実施形態のフィルタ調整回路の全体構成を示す。同図のフィルタ調整回路では、参照信号生成回路 1が入力信号 ISのみを生成して、参照信号を生成せず、 Gm Cフィルタ 26内の所定内部ノードからの信号を参照信号 RSとして使用して!/ヽる。例えば、 Gm—Cフィルタ 26が 2個の 2次のフィルタを直列に接続した構成である場合には、最初段の 2次フィルタの出力ノード (所定内部ノード)からの信号を参照信号 RSとして使用しても良い。

[0113] 尚、以上の説明では、アナログフィルタ回路として Gm—Cフィルタを例示した力ォぺアンプ等のアナログ増幅器を含むアナログフィルタ回路であれば本発明を適用できるのは、勿論である。

[0114] また、以上の説明では、タイミング生成回路 6は、保持回路 5からの参照時系列信号 refに基づ、て更新タイミング信号 enを生成した力保持回路 5からのフィルタ出力時系列信号 tgtに基づ、て更新タイミング信号 enを生成しても良、のは勿論である。

[0115] 更に、以上の説明では、 2個の変換回路 3、 4は、 Gm—Cフィルタ 2からの出力信号 OS及び参照信号生成回路 1からの参照信号 RSを、各々、 2値ィ匕したが、多値信号に量子化しても良、のは言うまでもな、。

産業上の利用可能性

[0116] 以上説明したように、本発明は、製造プロセスのばらつきに起因するアナログフィルタ回路の応答特性の誤差を比較的簡単な回路構成でもって調整できるので、アナ口グフィルタ回路の応答特性調整回路として有用であり、 Bluetooth等の無線 LSIや DV Dなどの LSIなどのようにアナログフィルタ回路が必要なシステム LSIの全体に適用可能である。

Claims

請求の範囲

[1] 制御端子に入力される制御信号値に応じてゲインを可変に調整できるアナログ増幅器を有するアナログフィルタ回路の応答特性を調整するフィルタ調整回路であって前記アナログフィルタ回路に入力される入力信号及び比較対象となる参照信号を生成して出力する参照信号生成手段と、

前記入力信号を受けて動作した前記アナログフィルタ回路からの出力信号、及び前記参照信号生成手段からの参照信号を、各々、振幅値に応じた信号に変換する変換手段と、

前記変換手段からの 2つの出力信号を時系列に保持する保持手段と、前記保持手段に保持されたフィルタ出力時系列信号の状態遷移、又は前記保持手段に保持された参照時系列信号の状態遷移に基づいて、前記アナログフィルタ回路の前記制御端子に入力される制御信号の更新タイミングを示す更新タイミング信号を生成するタイミング生成手段と、

前記保持手段に保持されたフィルタ出力時系列信号及び参照時系列信号と、前記タイミング生成手段の更新タイミング信号とを受け、前記受けたフィルタ出力時系列信号及び参照時系列信号の状態に基づいて前記アナログフィルタ回路の制御端子に入力すべき制御信号を生成し、この制御信号を前記更新タイミング信号の受信タイミングに応じて前記アナログフィルタ回路に出力する制御信号生成手段と

を備えたことを特徴とするフィルタ調整回路。

[2] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記参照信号生成手段は、

所定の基準信号を受け、前記基準信号を分周して、前記アナログフィルタ回路への入力信号及び比較対象の参照信号を生成する分周回路を備える

ことを特徴とするフィルタ調整回路。

[3] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記参照信号生成手段は、

前記アナログフィルタ回路への入力信号と前記比較対象の参照信号との何れか一方に配置されて、その入力信号又は参照信号を所定位相遅延させる遅延回路を備える

ことを特徴とするフィルタ調整回路。

[4] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記参照信号生成手段は、

所定の基準信号を受け、前記基準信号を所定時間間欠して、前記アナログフィルタ回路への間欠した入力信号、及び間欠した比較対象の参照信号を生成する間欠回路を備えた

ことを特徴とするフィルタ調整回路。

[5] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記参照信号生成手段は、

所定の基準信号を受け、基準信号の変化を鈍らせて、前記アナログフィルタ回路への変化の鈍った入力信号、及び変化の鈍った比較対象の参照信号を生成する波形整形回路を備えた

ことを特徴とするフィルタ調整回路。

[6] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記参照信号生成手段は、

前記アナログフィルタ回路への入力信号と比較対象の参照信号とを同一信号として生成する

ことを特徴とするフィルタ調整回路。

[7] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記参照信号生成手段は、

前記請求項 2の分周回路、前記請求項 3の遅延回路、請求項 4の間欠回路、請求項 5の波形整形回路の少なくとも 2つを備える

ことを特徴とするフィルタ調整回路。

[8] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記アナログフィルタ回路は、

その応答特性の調整の際に、所定の一部分のフィルタ部のみが使用されることを特徴とするフィルタ調整回路。

[9] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記変換手段は、

前記アナログフィルタ回路の出力信号と前記参照信号とを各々 2値化して出力することを特徴とするフィルタ調整回路。

[10] 前記請求項 1記載のフィルタ調整回路において、

前記変換手段は、

前記アナログフィルタ回路の出力信号と前記参照信号とを各々量子化し、多値信号に変換して出力する

ことを特徴とするフィルタ調整回路。

[11] 前記請求項 1記載のフィルタ調整回路において、

前記保持手段は、

前記変換手段により保持されたアナログフィルタ回路力の出力信号の振幅値に応じた時系列の信号、及び参照信号生成手段からの参照信号の振幅値に応じた時系列の信号を、各々、 2ポイント以上保持する

ことを特徴とするフィルタ調整回路。

[12] 前記請求項 1記載のフィルタ調整回路において、

前記タイミング生成手段は、

前記保持手段に保持された参照時系列信号の立上りエッジを検出し、この検出時に前記更新タイミング信号を生成する

ことを特徴とするフィルタ調整回路。

[13] 前記請求項 1記載のフィルタ調整回路において、

前記タイミング生成手段は、

前記保持手段に保持された参照時系列信号の立下りエッジを検出し、この検出時に前記更新タイミング信号を生成する

ことを特徴とするフィルタ調整回路。

[14] 前記請求項 1記載のフィルタ調整回路において、

前記タイミング生成手段は、前記保持手段に保持された参照時系列信号の立上りエッジ及び立下りエッジを検出し、この両検出時に前記更新タイミング信号を生成する

ことを特徴とするフィルタ調整回路。

[15] 前記請求項 1記載のフィルタ調整回路において、

前記タイミング生成手段は、

前記保持手段に保持されたフィルタ出力時系列信号の立上りエッジを検出し、この検出時に前記更新タイミング信号を生成する

ことを特徴とするフィルタ調整回路。

[16] 前記請求項 1記載のフィルタ調整回路において、

前記タイミング生成手段は、

前記保持手段に保持されたフィルタ出力時系列信号の立下りエッジを検出し、この検出時に前記更新タイミング信号を生成する

ことを特徴とするフィルタ調整回路。

[17] 前記請求項 1記載のフィルタ調整回路において、

前記タイミング生成手段は、

前記保持手段に保持されたフィルタ出力時系列信号の立上りエッジ及び立下りェッジを検出し、この両検出時に前記更新タイミング信号を生成する

ことを特徴とするフィルタ調整回路。

[18] 前記請求項 1記載のフィルタ調整回路において、

前記タイミング生成手段は、

前記更新タイミング信号の生成周期を任意の所定周期に設定する生成周期設定手段を備える

ことを特徴とするフィルタ調整回路。

[19] 前記請求項 1記載のフィルタ調整回路において、

前記制御信号生成手段は、

前記タイミング生成手段力の更新タイミング信号の受信タイミング毎に、前記アナログフィルタ回路の制御端子に入力すべき制御信号を更新する

ことを特徴とするフィルタ調整回路。

[20] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記制御信号生成手段は、

前記タイミング生成手段からの更新タイミング信号の出力回数に応じて、生成する制御信号のゲインを変更する

ことを特徴とするフィルタ調整回路。

[21] 前記請求項 1記載のフィルタ調整回路において、

前記制御信号生成手段は、

前記保持手段力受けた前記 2つの時系列信号のうち、少なくとも一方の時系列信号にお 1、て、前記タイミング生成手段からの更新タイミング信号の受信時を含む所定時間幅を不感帯とし、この不感帯に含まれる時系列信号値を前記制御信号の生成の判断対象から除外する

ことを特徴とするフィルタ調整回路。

[22] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記変換手段、前記保持手段、前記タイミング生成手段及び前記制御信号生成手段の全て又は何れかはクロック信号に応じて動作し、

前記クロック信号の周波数は、低雑音性を確保するように前記アナログフィルタ回路の出力信号の周波数よりも十分高!ヽ

ことを特徴とするフィルタ調整回路。

[23] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記クロック信号の周波数は、前記アナログフィルタ回路の出力信号の周波数に応じて設定される

ことを特徴とするフィルタ調整回路。

[24] 前記請求項 1記載のフィルタ調整回路にぉ、て、

前記変換手段は、

前記参照信号生成手段が生成した参照信号を受けるのに代えて、前記アナログフィルタ回路の所定内部ノードから取り出した信号を参照信号として受けることを特徴とするフィルタ調整回路。