JP4578011B2 - 同調回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、インダクタとキャパシタから成る共振回路に負性抵抗回路を付加してそのＱを任意の所定値に増大させることを可能にした同調回路に関する。
【０００２】
【従来の技術】
同調回路のＱを増大させる方法として、負性抵抗回路を用いる方法がある。この方法の１つとして、再生検波（Regenerative Detection）方式があり一時多用されたが、この方法は正帰還回路を発振寸前にして使用するため、同調周波数変更のたびに手動で設定し直す必要があり、その設定値も一定ではなかった。この欠点を改善し、自動設定できる方法として特願２０００−４００９４４の方法がある。この方法は同調回路を負性抵抗を用いて弱発振させた状態で、負性抵抗値を掃引して発振信号振幅を変化させることによって、負性抵抗値と発振信号振幅の関係から演算により同調回路の抵抗成分を求めるものである。この方法では、乗除算を含めて数回の数値演算が必要であるから、極めて煩雑であり、演算結果のホールドも不完全である。またこの欠点を補う方法として特願２００１−１９７４８の方法がある。この方法は回路の可成りの部分をディジタル化できるので、小形化でき、演算結果のホールドも完全である利点はあるが、動作精度を決める基準時刻（発振信号振幅がゼロになる時刻）の検出精度に問題がある。
【０００３】
【発明が解決しようとする課題】
上述のように、特願２００１−１９７４８の方法では基準時刻の正確な検出が困難であるので、この基準時刻の検出が簡単で、正確に求められ、その回路構成も簡単な方法により、安定で高Ｑに設定できる同調回路を提供することが本発明の課題である。
【０００４】
【課題を解決するための手段】
本発明は、上記課題を達成するため、インダクタンスとキャパシタンスから成る共振回路に直列に負性抵抗回路が接続された同調回路において、上記同調回路の実効抵抗値を負になるように上記負性抵抗回路の負性抵抗値を設定して発振させてから該負性抵抗値を正の方向へ変化させる負性抵抗制御手段と、上記共振回路から出力される発振信号の振幅が第１の所定値になった時点での第１の負性抵抗値を保持すると共に上記振幅が第１の所定値の１／２倍の第２の所定値になった時点での第２の負性抵抗値を出力しかつ上記負性抵抗値の変化を停止させる停止保持手段と、上記第１及び第２の負性抵抗値から同調回路の所望のＱを得るための前記負性抵抗回路の負性抵抗値を演算し設定する設定演算手段と、を備え、前記負性抵抗値の変化に対する発振信号の変化の時間遅れに対応する負性抵抗補正値を前記設定演算手段に与えるようにしたことを要旨とする。
【０００５】
また、本発明は、インダクタンスとキャパシタンスから成る共振回路に直列に負性抵抗回路が接続された同調回路において、上記同調回路の実効抵抗値を負になるように上記負性抵抗回路の負性抵抗値を設定して発振させてから該負性抵抗値を正の方向へ変化させる負性抵抗制御手段と、上記共振回路から出力される発振信号の振幅が第１の所定値になった時点での第１の負性抵抗値を保持すると共に上記振幅が第１の所定値の１／２倍の第２の所定値になった時点での第２の負性抵抗値を出力しかつ上記負性抵抗値の変化を停止させる停止保持手段と、上記第１及び第２の負性抵抗値から同調回路の所望のＱを得るための前記負性抵抗回路の負性抵抗値を演算し設定する設定演算手段と、前記同調回路の入出力を切り離す手段とを備えたことを要旨とする。
【０００６】
また本発明において、前記負性抵抗制御手段は、クロック信号をカウントするカウンタを有し、該カウンタのカウント出力に応じて上記負性抵抗値を制御するように構成され、前記停止保持手段は、前記発振信号の振幅が第１及び第２の所定値になったことを検出する第１及び第２の比較器と、前記第２の負性抵抗値を保持するラッチ回路を有するようにしてもよい。この場合、前記第２の比較器からの第２の負性抵抗値は２倍となるように１ビットシフトして前記設定演算手段に加えられるようにしてもよい。
【０００７】
更に本発明において、前記同調回路の入出力を切り離す手段を設けてもよい。
【０００８】
【発明の実施の形態】
本発明の基本的構成は上述した通りで、既存の種々の回路で実現できるが、以下、本発明の実施の形態として上記構成による同調回路の所望のＱの設定原理を説明する。
本発明において、同調回路に負性抵抗を導入して弱発振させるのは従来技術同様である。同調回路のＱを希望の値に設定するための同調回路の実効直列抵抗成分ｒｄは以下のようにして定められる。まず同調回路の有する元々の直列抵抗成分を求めるが、この抵抗値をｒｓとし同調回路に接続される負性抵抗回路の負性抵抗をｒｎ１とすれば、合成抵抗ｒ１はそれらの和でｒ１＝ｒｓ＋ｒｎ１であり、負性抵抗がｒｎ２になればその時の合成抵抗ｒ２はｒ２＝ｒｓ＋ｒｎ２となる。負性抵抗値をＸ軸に、それに対応する発振信号振幅ｅ１、ｅ２をＹ軸にとれば、両者の関係は図１（ａ）のように表わされる。この関係より、同調回路の有する元々の直列抵抗成分ｒｓは
【０００９】
【数１】
で求められるから、負性抵抗回路は同調回路の所望の必要Ｑを得るための直列抵抗成分ｒｄからこの値を引いた値（ｒｄ−ｒｓ）に設定すればよい、というのが従来技術の考えである。したがってこの方法では（１）式のｒｓを得るために乗除算を含めた数回の演算が必要である。
【００１０】
そこで本発明では、発振信号振幅ｅ１、ｅ２にそれぞれ任意の振幅を用いるのではなく、図１（ｂ）に示すように、ｅ１／ｅ２＝２という関係になる特定値のみを使用する。
そうすると式（１）は
【００１１】
【数２】
となり簡単になる。しかもこの式によれば２倍の演算を行う必要があるが、この演算を２進符号で行わせれば２倍は１ビットシフトに相当するから、結局、式（２）の計算は１ビットシフトと減算で済むことになる。また、式（２）を用いれば従来技術で問題であった発振信号振幅がゼロになる時刻の検出はしないですむことになる。
【００１２】
また、同調周波数の設定を早く行うため負性抵抗の掃引を早くすると、その掃引速度と発振振幅検出回路の有するローパスフィルタの応答特性との相対関係により、ローパスフィルタの遅延時間が無視できない場合があってｒｓの演算に誤差ができる。しかしこれについては次のようにすればよい。すなわち、上記遅延時間により図２に示すように図１の実線の関係が点線のようになるから、Ｐ１点が上記遅延時間に対応する抵抗変化分△ｒだけ遅延してＰ'１点に、Ｐ２点は△ｒだけ遅延してＰ'２点に遅延して平行移動する。したがって式（２）のｒｎ１、ｒｎ２をそれぞれ△ｒだけ遅延させ、このときの見かけのｒｓをｒ'ｓとすると
【００１３】
【数３】
となる。これは回路の元々の直列抵抗成分が△ｒだけ小さい値であると誤認識することを示している。したがって、ｒｓにたいし△ｒが無視できないときは、この補正を行う必要がある。なお、以上の説明で分かるように、△ｒのディメンションは時間ではなく抵抗である。
【００１４】
以上のことから、Ｑを所定値に設定するための実効直列抵抗値をｒｄとすると、負性抵抗回路で設定すべき値ｒＮはｒＮ＝ｒｄ−ｒｓである。負性インピーダンス変換器ＮＩＣの変換係数を−１とすると、負性インピーダンス変換器ＮＩＣへは−ｒＮ＝−ｒｄ＋ｒｓを与えればよい。但し上記遅延時間を無視できない場合は、ｒｓは実際にはｒ'ｓとして得られるので、結局
【００１５】
【数４】
を求めればよい。ｒ'ｓは測定の結果得られるので、補正はＲＤの設定値に△ｒを含めて−ｒｄ＋△ｒとすればよい。
【００１６】
このようにして、従来の方法で必要であった煩雑な演算や、発振信号振幅のゼロ点の検出を避けることができるうえ、小形汎用のディジタルＩＣを多用して小形化を図ることができる。
【００１７】
【実施例】
以下、図面を用いて本発明の実施の形態に基づく実施例の構成およびその動作について詳述する。
図３は上記実施例の回路構成図であって、Ａはアンテナ又は前段ＲＦ増幅器等からのＲＦ信号の入力端子、Ｂは信号出力端子、ＳＷ1、ＳＷ2はスイッチ回路、Ｌ、Ｃは同調回路を構成する共振回路ＴＵの同調用インダクタとキャパシタ、Ｖは信号振幅検出回路、ＣＯＭＰ1、ＣＯＭＰ2はアナログコンパレータ、ＬＡＴはラッチ回路、ｅ1は基準電圧、ＤＩＶは電圧分割器、ＣＬＫはクロック信号発生回路、ＣＵＮＴは２進カウンタ、ＡＤ／ＳＢは加減算器、ＲDはＱの設定信号発生器、ＳＥＬはセレクタ、ＣＯＮＴは制御信号発生回路、Ｗ1、Ｗ2はその出力線、ＤＡＣはディジタル−アナログ変換器、ＶＲは電圧−抵抗変換器、ＮＩＣは負性インピーダンス変換器である。
【００１８】
上記実施例の構成において、クロック信号発生回路ＣＬＫ、２進カウンタＣＵＮＴ、セレクタＳＥＬ、ディジタル−アナログ変換器ＤＡＣ、電圧−抵抗変換器ＶＲ及び負性インピーダンス変換器ＮＩＣは前記負性抵抗制御手段を構成する。
また、信号振幅検出回路Ｖ、アナログコンパレータＣＯＭＰ１，ＣＯＭＰ２、ラッチ回路ＬＡＴ及び電圧分割器ＤＩＶは前記停止保持手段を構成する。
更に、Ｑの設定信号発生器ＲＤ及び加減算器ＡＤ／ＳＢは前記設定演算手段を構成する。
【００１９】
上記実施例において、Ｑの設定動作に先立って、まず、キャパシタＣが制御されて所定の同調周波数に設定されるとともに、出力線Ｗ1を通じて制御信号発生回路ＣＯＮＴからの制御信号によりスイッチ回路ＳＷ1、ＳＷ2がオフになり、同調回路が入出力端子Ａ，Ｂから切り離される。これは発振信号がＡ，Ｂに接続される図示していない入出力回路に与える影響を防ぐためである。
【００２０】
次に、制御信号発生回路ＣＯＮＴからの出力線Ｗ2を通じた制御信号により、２進カウンタＣＵＮＴは負性インピーダンス変換器ＮＩＣ出力がｒｎ１を与える値（カウンタ出力はセレクタＳＥＬ、ディジタル−アナログ変換器ＤＡＣ、電圧−抵抗変換器ＶＲおよび負性インピーダンス変換器ＮＩＣを通じて同調回路に負性抵抗を与える）よりも負の方から正抵抗の方へ変化していくようクロック信号発生回路ＣＬＫからのクロック信号のカウントを開始する。カウンタ出力はこのようにセレクタＳＥＬ、ディジタル−アナログ変換器ＤＡＣ、電圧−抵抗変換器ＶＲおよび負性インピーダンス変換器ＮＩＣを介して負性抵抗を与え掃引するが、以下、いちいちこれら途中の回路を介して動作しているという説明は煩雑であるので、カウンタ出力で直接負性抵抗を与えるかのように表現を簡略化して説明する。
【００２１】
同調回路に負性抵抗が与えられることにより、同調回路は弱発振する。発振信号は信号振幅検出回路Ｖで検波され、平滑されてアナログコンパレータＣＯＭＰ1、ＣＯＭＰ2に加えられ、ＣＯＭＰ1では基準電圧ｅ１と、ＣＯＭＰ2ではｅ１／２の基準電圧と較される。最初、負性抵抗は発振信号振幅がｅ１より大きい電圧が出るよう設定されており、カウントアップが進んで（カウントアップさせるかカウントダウンさせるかは、ディジタル−アナログ変換器ＤＡＣ、電圧−抵抗変換器ＶＲおよび負性インピーダンス変換器ＮＩＣの入出力の極性関係によるが、こゝではカウントアップとする）発振信号振幅がｅ１を通過する瞬間、アナログコンパレータＣＯＭＰ1がそれを検出して、そのときのカウント値（負性抵抗値ｒｎ１に相当）をラッチ回路ＬＡＴにラッチする（ＣＯＭＰ1出力の点線接続については後述参照）。さらにカウントアップが進んで、発振信号振幅がｅ１／２を通過する瞬間、アナログコンパレータＣＯＭＰ2がそれを検出してカウンタＣＵＮＴのカウントをストップさせる。このときカウンタＣＵＮＴのカウント値は負性抵抗値ｒｎ２に相当する値になっている。この値は加減算器ＡＤ／ＳＢに加えるとき、２倍するために１ビットシフトされる。
【００２２】
一方、Ｑの設定信号発生器ＲＤより所望のＱにするための直列抵抗値ｒｄに対応する設定信号（前述のローパスフィルタの遅延時間を補正する必要がある場合には△ｒを加えておく）が出されており、この設定信号と上記２つの値ｒｎ１，ｒｎ２が加減算器ＡＤ／ＳＢに加えられて、前述した式（４）によるｒｓが求められる。セレクタＳＥＬはアナログコンパレータＣＯＭＰ2出力により、カウンタ出力から加減算器ＡＤ／ＳＢ側に切り換えられて所望のＱを得るための設定値ｒＮを出力するので、Ｑは所望値に設定され、以後その値を保持する。
【００２３】
制御信号発生回路ＣＯＮＴはＣＯＭＰ2出力によりＱが所望値に設定されたとして、スイッチ回路ＳＷ1およびＳＷ2をオンとするので受信動作が可能となる。
また、カウンタＣＵＮＴの代わりに図４に示すような累積回路としてのメモリーＭＥＭでもよいことは勿論である。
以上が図３に示す回路の詳細動作説明であるが、このような動作は以下のような方法でも行うことができる。
式（２）を変形すれば
【００２４】
【数５】
となるから、式（２）の代わりに式（５）の計算をさせてもよい。これは図１（ｂ）からも明らかなように、ｒｎ１とｒｎ２の差の２倍の値をｒｎ１から減算すれば−ｒｓになる、という意味である。
【００２５】
この動作は図３でＣＯＭＰ1出力の点線部分の接続を追加することで可能となる。すなわち、ｅ１が得られたとき、コンパレータＣＯＭＰ1出力により、カウンタ出力のｒｎ１相当値をラッチ回路ＬＡＴにラッチするとともに、カウンタを一旦リセットしてそこから再びカウントを開始させる。ｅ１／２が得られたときにはカウンタ内容は（ｒｎ１−ｒｎ２）相当値になっているから、このときカウントを停止させるとともに、カウンタ出力を１ビットシフトして加減算器ＡＤ／ＳＢに加えればよい。以上の動作により計算に必要な要素は得られたので、ＲＤからのＱの設定値を合わせて加減算器ＡＤ／ＳＢで加減算することにより、設定すべき値が得られ、以後この値が保持される。
【００２６】
【発明の効果】
以上詳細に説明したように、本発明を用いれば、同調周波数を変えても自動的にＱを任意の高い所望値に設定できるから、常に高選択度で安定に受信することができ、しかもそのための回路も、スイッチ回路と負性インピーダンス変換器、振幅検出用検出回路以外は、その殆どを小形汎用のディジタルＩＣを用いて構成することも可能であるうえ、この回路の利点を活用して小形低Ｑのインダクタを積極的に利用することもできる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明するための特性図である。
【図２】本発明の動作原理を説明するための特性図である。
【図３】本発明の一実施例を説明するための回路構成図である。
【図４】上記実施例においてカウンタに代わる累積回路を用いた回路構成例である。
【符号の説明】
Ａ 信号入力端子
Ｂ 信号出力端子
ＳＷ1、ＳＷ2 スイッチ回路
Ｃ キャパシタ
Ｌ インダクタ
ＣＯＭＰ1、ＣＯＭＰ2 アナログコンパレータ
Ｖ 振幅検出回路
ＬＡＴ ラッチ回路
ｅ１ 基準電圧
ＤＩＶ 電圧分割器
ＣＵＮＴ ２進カウンター
ＣＬＫ クロック信号発生回路
ＡＤ／ＳＢ 減算器
ＲＤ Ｑ設定信号発生器
ＣＯＮＴ 制御信号発生回路
Ｗ1、Ｗ2 制御信号発生回路の出力線
ＤＡＣ ディジタル−アナログ変換器
ＶＲ 電圧−抵抗変換器
ＮＩＣ 負性インピーダンス変換器
ＭＥＭ メモリー
【発明の属する技術分野】
本発明は、インダクタとキャパシタから成る共振回路に負性抵抗回路を付加してそのＱを任意の所定値に増大させることを可能にした同調回路に関する。
【０００２】
【従来の技術】
同調回路のＱを増大させる方法として、負性抵抗回路を用いる方法がある。この方法の１つとして、再生検波（Regenerative Detection）方式があり一時多用されたが、この方法は正帰還回路を発振寸前にして使用するため、同調周波数変更のたびに手動で設定し直す必要があり、その設定値も一定ではなかった。この欠点を改善し、自動設定できる方法として特願２０００−４００９４４の方法がある。この方法は同調回路を負性抵抗を用いて弱発振させた状態で、負性抵抗値を掃引して発振信号振幅を変化させることによって、負性抵抗値と発振信号振幅の関係から演算により同調回路の抵抗成分を求めるものである。この方法では、乗除算を含めて数回の数値演算が必要であるから、極めて煩雑であり、演算結果のホールドも不完全である。またこの欠点を補う方法として特願２００１−１９７４８の方法がある。この方法は回路の可成りの部分をディジタル化できるので、小形化でき、演算結果のホールドも完全である利点はあるが、動作精度を決める基準時刻（発振信号振幅がゼロになる時刻）の検出精度に問題がある。
【０００３】
【発明が解決しようとする課題】
上述のように、特願２００１−１９７４８の方法では基準時刻の正確な検出が困難であるので、この基準時刻の検出が簡単で、正確に求められ、その回路構成も簡単な方法により、安定で高Ｑに設定できる同調回路を提供することが本発明の課題である。
【０００４】
【課題を解決するための手段】
本発明は、上記課題を達成するため、インダクタンスとキャパシタンスから成る共振回路に直列に負性抵抗回路が接続された同調回路において、上記同調回路の実効抵抗値を負になるように上記負性抵抗回路の負性抵抗値を設定して発振させてから該負性抵抗値を正の方向へ変化させる負性抵抗制御手段と、上記共振回路から出力される発振信号の振幅が第１の所定値になった時点での第１の負性抵抗値を保持すると共に上記振幅が第１の所定値の１／２倍の第２の所定値になった時点での第２の負性抵抗値を出力しかつ上記負性抵抗値の変化を停止させる停止保持手段と、上記第１及び第２の負性抵抗値から同調回路の所望のＱを得るための前記負性抵抗回路の負性抵抗値を演算し設定する設定演算手段と、を備え、前記負性抵抗値の変化に対する発振信号の変化の時間遅れに対応する負性抵抗補正値を前記設定演算手段に与えるようにしたことを要旨とする。
【０００５】
また、本発明は、インダクタンスとキャパシタンスから成る共振回路に直列に負性抵抗回路が接続された同調回路において、上記同調回路の実効抵抗値を負になるように上記負性抵抗回路の負性抵抗値を設定して発振させてから該負性抵抗値を正の方向へ変化させる負性抵抗制御手段と、上記共振回路から出力される発振信号の振幅が第１の所定値になった時点での第１の負性抵抗値を保持すると共に上記振幅が第１の所定値の１／２倍の第２の所定値になった時点での第２の負性抵抗値を出力しかつ上記負性抵抗値の変化を停止させる停止保持手段と、上記第１及び第２の負性抵抗値から同調回路の所望のＱを得るための前記負性抵抗回路の負性抵抗値を演算し設定する設定演算手段と、前記同調回路の入出力を切り離す手段とを備えたことを要旨とする。
【０００６】
また本発明において、前記負性抵抗制御手段は、クロック信号をカウントするカウンタを有し、該カウンタのカウント出力に応じて上記負性抵抗値を制御するように構成され、前記停止保持手段は、前記発振信号の振幅が第１及び第２の所定値になったことを検出する第１及び第２の比較器と、前記第２の負性抵抗値を保持するラッチ回路を有するようにしてもよい。この場合、前記第２の比較器からの第２の負性抵抗値は２倍となるように１ビットシフトして前記設定演算手段に加えられるようにしてもよい。
【０００７】
更に本発明において、前記同調回路の入出力を切り離す手段を設けてもよい。
【０００８】
【発明の実施の形態】
本発明の基本的構成は上述した通りで、既存の種々の回路で実現できるが、以下、本発明の実施の形態として上記構成による同調回路の所望のＱの設定原理を説明する。
本発明において、同調回路に負性抵抗を導入して弱発振させるのは従来技術同様である。同調回路のＱを希望の値に設定するための同調回路の実効直列抵抗成分ｒｄは以下のようにして定められる。まず同調回路の有する元々の直列抵抗成分を求めるが、この抵抗値をｒｓとし同調回路に接続される負性抵抗回路の負性抵抗をｒｎ１とすれば、合成抵抗ｒ１はそれらの和でｒ１＝ｒｓ＋ｒｎ１であり、負性抵抗がｒｎ２になればその時の合成抵抗ｒ２はｒ２＝ｒｓ＋ｒｎ２となる。負性抵抗値をＸ軸に、それに対応する発振信号振幅ｅ１、ｅ２をＹ軸にとれば、両者の関係は図１（ａ）のように表わされる。この関係より、同調回路の有する元々の直列抵抗成分ｒｓは
【０００９】
【数１】
【００１０】
そこで本発明では、発振信号振幅ｅ１、ｅ２にそれぞれ任意の振幅を用いるのではなく、図１（ｂ）に示すように、ｅ１／ｅ２＝２という関係になる特定値のみを使用する。
そうすると式（１）は
【００１１】
【数２】
【００１２】
また、同調周波数の設定を早く行うため負性抵抗の掃引を早くすると、その掃引速度と発振振幅検出回路の有するローパスフィルタの応答特性との相対関係により、ローパスフィルタの遅延時間が無視できない場合があってｒｓの演算に誤差ができる。しかしこれについては次のようにすればよい。すなわち、上記遅延時間により図２に示すように図１の実線の関係が点線のようになるから、Ｐ１点が上記遅延時間に対応する抵抗変化分△ｒだけ遅延してＰ'１点に、Ｐ２点は△ｒだけ遅延してＰ'２点に遅延して平行移動する。したがって式（２）のｒｎ１、ｒｎ２をそれぞれ△ｒだけ遅延させ、このときの見かけのｒｓをｒ'ｓとすると
【００１３】
【数３】
【００１４】
以上のことから、Ｑを所定値に設定するための実効直列抵抗値をｒｄとすると、負性抵抗回路で設定すべき値ｒＮはｒＮ＝ｒｄ−ｒｓである。負性インピーダンス変換器ＮＩＣの変換係数を−１とすると、負性インピーダンス変換器ＮＩＣへは−ｒＮ＝−ｒｄ＋ｒｓを与えればよい。但し上記遅延時間を無視できない場合は、ｒｓは実際にはｒ'ｓとして得られるので、結局
【００１５】
【数４】
【００１６】
このようにして、従来の方法で必要であった煩雑な演算や、発振信号振幅のゼロ点の検出を避けることができるうえ、小形汎用のディジタルＩＣを多用して小形化を図ることができる。
【００１７】
【実施例】
以下、図面を用いて本発明の実施の形態に基づく実施例の構成およびその動作について詳述する。
図３は上記実施例の回路構成図であって、Ａはアンテナ又は前段ＲＦ増幅器等からのＲＦ信号の入力端子、Ｂは信号出力端子、ＳＷ1、ＳＷ2はスイッチ回路、Ｌ、Ｃは同調回路を構成する共振回路ＴＵの同調用インダクタとキャパシタ、Ｖは信号振幅検出回路、ＣＯＭＰ1、ＣＯＭＰ2はアナログコンパレータ、ＬＡＴはラッチ回路、ｅ1は基準電圧、ＤＩＶは電圧分割器、ＣＬＫはクロック信号発生回路、ＣＵＮＴは２進カウンタ、ＡＤ／ＳＢは加減算器、ＲDはＱの設定信号発生器、ＳＥＬはセレクタ、ＣＯＮＴは制御信号発生回路、Ｗ1、Ｗ2はその出力線、ＤＡＣはディジタル−アナログ変換器、ＶＲは電圧−抵抗変換器、ＮＩＣは負性インピーダンス変換器である。
【００１８】
上記実施例の構成において、クロック信号発生回路ＣＬＫ、２進カウンタＣＵＮＴ、セレクタＳＥＬ、ディジタル−アナログ変換器ＤＡＣ、電圧−抵抗変換器ＶＲ及び負性インピーダンス変換器ＮＩＣは前記負性抵抗制御手段を構成する。
また、信号振幅検出回路Ｖ、アナログコンパレータＣＯＭＰ１，ＣＯＭＰ２、ラッチ回路ＬＡＴ及び電圧分割器ＤＩＶは前記停止保持手段を構成する。
更に、Ｑの設定信号発生器ＲＤ及び加減算器ＡＤ／ＳＢは前記設定演算手段を構成する。
【００１９】
上記実施例において、Ｑの設定動作に先立って、まず、キャパシタＣが制御されて所定の同調周波数に設定されるとともに、出力線Ｗ1を通じて制御信号発生回路ＣＯＮＴからの制御信号によりスイッチ回路ＳＷ1、ＳＷ2がオフになり、同調回路が入出力端子Ａ，Ｂから切り離される。これは発振信号がＡ，Ｂに接続される図示していない入出力回路に与える影響を防ぐためである。
【００２０】
次に、制御信号発生回路ＣＯＮＴからの出力線Ｗ2を通じた制御信号により、２進カウンタＣＵＮＴは負性インピーダンス変換器ＮＩＣ出力がｒｎ１を与える値（カウンタ出力はセレクタＳＥＬ、ディジタル−アナログ変換器ＤＡＣ、電圧−抵抗変換器ＶＲおよび負性インピーダンス変換器ＮＩＣを通じて同調回路に負性抵抗を与える）よりも負の方から正抵抗の方へ変化していくようクロック信号発生回路ＣＬＫからのクロック信号のカウントを開始する。カウンタ出力はこのようにセレクタＳＥＬ、ディジタル−アナログ変換器ＤＡＣ、電圧−抵抗変換器ＶＲおよび負性インピーダンス変換器ＮＩＣを介して負性抵抗を与え掃引するが、以下、いちいちこれら途中の回路を介して動作しているという説明は煩雑であるので、カウンタ出力で直接負性抵抗を与えるかのように表現を簡略化して説明する。
【００２１】
同調回路に負性抵抗が与えられることにより、同調回路は弱発振する。発振信号は信号振幅検出回路Ｖで検波され、平滑されてアナログコンパレータＣＯＭＰ1、ＣＯＭＰ2に加えられ、ＣＯＭＰ1では基準電圧ｅ１と、ＣＯＭＰ2ではｅ１／２の基準電圧と較される。最初、負性抵抗は発振信号振幅がｅ１より大きい電圧が出るよう設定されており、カウントアップが進んで（カウントアップさせるかカウントダウンさせるかは、ディジタル−アナログ変換器ＤＡＣ、電圧−抵抗変換器ＶＲおよび負性インピーダンス変換器ＮＩＣの入出力の極性関係によるが、こゝではカウントアップとする）発振信号振幅がｅ１を通過する瞬間、アナログコンパレータＣＯＭＰ1がそれを検出して、そのときのカウント値（負性抵抗値ｒｎ１に相当）をラッチ回路ＬＡＴにラッチする（ＣＯＭＰ1出力の点線接続については後述参照）。さらにカウントアップが進んで、発振信号振幅がｅ１／２を通過する瞬間、アナログコンパレータＣＯＭＰ2がそれを検出してカウンタＣＵＮＴのカウントをストップさせる。このときカウンタＣＵＮＴのカウント値は負性抵抗値ｒｎ２に相当する値になっている。この値は加減算器ＡＤ／ＳＢに加えるとき、２倍するために１ビットシフトされる。
【００２２】
一方、Ｑの設定信号発生器ＲＤより所望のＱにするための直列抵抗値ｒｄに対応する設定信号（前述のローパスフィルタの遅延時間を補正する必要がある場合には△ｒを加えておく）が出されており、この設定信号と上記２つの値ｒｎ１，ｒｎ２が加減算器ＡＤ／ＳＢに加えられて、前述した式（４）によるｒｓが求められる。セレクタＳＥＬはアナログコンパレータＣＯＭＰ2出力により、カウンタ出力から加減算器ＡＤ／ＳＢ側に切り換えられて所望のＱを得るための設定値ｒＮを出力するので、Ｑは所望値に設定され、以後その値を保持する。
【００２３】
制御信号発生回路ＣＯＮＴはＣＯＭＰ2出力によりＱが所望値に設定されたとして、スイッチ回路ＳＷ1およびＳＷ2をオンとするので受信動作が可能となる。
また、カウンタＣＵＮＴの代わりに図４に示すような累積回路としてのメモリーＭＥＭでもよいことは勿論である。
以上が図３に示す回路の詳細動作説明であるが、このような動作は以下のような方法でも行うことができる。
式（２）を変形すれば
【００２４】
【数５】
【００２５】
この動作は図３でＣＯＭＰ1出力の点線部分の接続を追加することで可能となる。すなわち、ｅ１が得られたとき、コンパレータＣＯＭＰ1出力により、カウンタ出力のｒｎ１相当値をラッチ回路ＬＡＴにラッチするとともに、カウンタを一旦リセットしてそこから再びカウントを開始させる。ｅ１／２が得られたときにはカウンタ内容は（ｒｎ１−ｒｎ２）相当値になっているから、このときカウントを停止させるとともに、カウンタ出力を１ビットシフトして加減算器ＡＤ／ＳＢに加えればよい。以上の動作により計算に必要な要素は得られたので、ＲＤからのＱの設定値を合わせて加減算器ＡＤ／ＳＢで加減算することにより、設定すべき値が得られ、以後この値が保持される。
【００２６】
【発明の効果】
以上詳細に説明したように、本発明を用いれば、同調周波数を変えても自動的にＱを任意の高い所望値に設定できるから、常に高選択度で安定に受信することができ、しかもそのための回路も、スイッチ回路と負性インピーダンス変換器、振幅検出用検出回路以外は、その殆どを小形汎用のディジタルＩＣを用いて構成することも可能であるうえ、この回路の利点を活用して小形低Ｑのインダクタを積極的に利用することもできる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明するための特性図である。
【図２】本発明の動作原理を説明するための特性図である。
【図３】本発明の一実施例を説明するための回路構成図である。
【図４】上記実施例においてカウンタに代わる累積回路を用いた回路構成例である。
【符号の説明】
Ａ 信号入力端子
Ｂ 信号出力端子
ＳＷ1、ＳＷ2 スイッチ回路
Ｃ キャパシタ
Ｌ インダクタ
ＣＯＭＰ1、ＣＯＭＰ2 アナログコンパレータ
Ｖ 振幅検出回路
ＬＡＴ ラッチ回路
ｅ１ 基準電圧
ＤＩＶ 電圧分割器
ＣＵＮＴ ２進カウンター
ＣＬＫ クロック信号発生回路
ＡＤ／ＳＢ 減算器
ＲＤ Ｑ設定信号発生器
ＣＯＮＴ 制御信号発生回路
Ｗ1、Ｗ2 制御信号発生回路の出力線
ＤＡＣ ディジタル−アナログ変換器
ＶＲ 電圧−抵抗変換器
ＮＩＣ 負性インピーダンス変換器
ＭＥＭ メモリー
Claims (5)
- インダクタンスとキャパシタンスから成る共振回路に直列に負性抵抗回路が接続された同調回路において、上記同調回路の実効抵抗値を負になるように上記負性抵抗回路の負性抵抗値を設定して発振させてから該負性抵抗値を正の方向へ変化させる負性抵抗制御手段と、上記共振回路から出力される発振信号の振幅が第１の所定値になった時点での第１の負性抵抗値を保持すると共に上記振幅が第１の所定値の１／２倍の第２の所定値になった時点での第２の負性抵抗値を出力しかつ上記負性抵抗値の変化を停止させる停止保持手段と、上記第１及び第２の負性抵抗値から同調回路の所望のＱを得るための前記負性抵抗回路の負性抵抗値を演算し設定する設定演算手段と、を備え、前記負性抵抗値の変化に対する発振信号の変化の時間遅れに対応する負性抵抗補正値を前記設定演算手段に与えるようにしたことを特徴とする同調回路。
- インダクタンスとキャパシタンスから成る共振回路に直列に負性抵抗回路が接続された同調回路において、上記同調回路の実効抵抗値を負になるように上記負性抵抗回路の負性抵抗値を設定して発振させてから該負性抵抗値を正の方向へ変化させる負性抵抗制御手段と、上記共振回路から出力される発振信号の振幅が第１の所定値になった時点での第１の負性抵抗値を保持すると共に上記振幅が第１の所定値の１／２倍の第２の所定値になった時点での第２の負性抵抗値を出力しかつ上記負性抵抗値の変化を停止させる停止保持手段と、上記第１及び第２の負性抵抗値から同調回路の所望のＱを得るための前記負性抵抗回路の負性抵抗値を演算し設定する設定演算手段と、前記同調回路の入出力を切り離す手段とを備えたことを特徴とする同調回路。
- 前記負性抵抗制御手段は、クロック信号をカウントするカウンタを有し、該カウンタのカウント出力に応じて上記負性抵抗値を制御するように構成され、前記停止保持手段は、前記発振信号の振幅が第１及び第２の所定値になったことを検出する第１及び第２の比較器と、前記第２の負性抵抗値を保持するラッチ回路を有することを特徴とする請求項１または請求項２記載の同調回路。
- 前記第２の比較器からの第２の負性抵抗値は２倍となるように１ビットシフトして前記設定演算手段に加えられるようになっていることを特徴とする請求項３記載の同調回路。
- 前記同調回路の入出力を切り離す手段を設けたことを特徴とする請求項１記載の同調回路。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121738A (en) * | 1979-03-12 | 1980-09-19 | Pioneer Electronic Corp | Tuning device |
| JPS61196625A (ja) * | 1985-02-26 | 1986-08-30 | Sony Corp | オ−トダイン受信機 |
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| US5451915A (en) * | 1993-05-26 | 1995-09-19 | Hittite Microwave Corporation | Active filter resonator and system and negative resistance generator usable therein |
| US5539761A (en) * | 1994-05-24 | 1996-07-23 | Yissum Research Development Company Of The Hebrew University Of Jerusalem | Resonant tunneling oscillators |
| US6239664B1 (en) * | 1999-03-05 | 2001-05-29 | Rf Monolithics, Inc. | Low phase noise, wide tuning range oscillator utilizing a one port saw resonator and method of operation |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121738A (en) * | 1979-03-12 | 1980-09-19 | Pioneer Electronic Corp | Tuning device |
| JPS61196625A (ja) * | 1985-02-26 | 1986-08-30 | Sony Corp | オ−トダイン受信機 |
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