CN104753499B - 占空比校准电路 - Google Patents
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Abstract
本发明公开了一种占空比校准电路，包括：信号选择电路，环形振荡电路以及双向计数电路，其中：信号选择电路，输入第一时钟信号，输出第二时钟信号；环形振荡电路，输入所述第二时钟信号，输出第三时钟信号和第四时钟信号；双向计数电路，输入第二、第三、第四时钟信号，输出控制信号至信号选择电路。本发明的占空比校准电路的占用面积较现有技术小，无需使用电容和积分器，校准时间大大降低。
Description
技术领域
本发明涉及集成电路制造领域，特别涉及一种占空比校准电路。
背景技术
随着集成电路工艺的不断发展，芯片的工作速度持续提高，工作速度的提高意味着更苛刻的时序精度，因此，对系统时钟性能的要求也在不断的提高。时钟的占空比是时钟性能中一个比较重要的性能指标。占空比(Duty Cycle)通常指在一串理想的脉冲周期序列中，正脉冲的持续时间与脉冲周期的比值。如：占空比为50％则意味着高电平时钟周期的宽度等于低电平时钟周期的宽度。就目前而言，50％的占空比对数据的传输较有利，也是系统稳定工作的必要条件之一。例如：对于双倍速率同步动态随机存储器(DDR-SDRAN，DoubleDate Synchronous Dynamic Random Access Memory)而言，其是一个时钟周期内传输两次数据，即在时钟的上升沿和下降沿各传输一次数据，因此，时钟占空比达到50％就显得尤为重要。
在实际应用场合中，由于需要较高的频率和严格的同步，系统时钟一般通过时钟数据恢复电路(CDR，Clock and Date Recovery)，锁相环(PLL，Phase-LockLoop)或延迟锁相环(DLL，Delay-Locked Loop)来产生。由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经倍率、同步后产生的时钟往往不能保证50％的占空比。此外，即使产生的时钟占空比为严格的50％，在之后的时钟信号的传输过程中，由于传输链路中存在的系统及工艺偏差，占空比也会发生失调，且在频率较高的情况下，占空比的失调甚至可以使得时钟信号不能正常翻转，因此导致严重的时序错误。故除了对PLL，DLL产生的系统时钟的占空比进行调整外，也需要对输入时钟的占空比进行调整。
占空比校准电路广泛应用于需要50％占空比的数字模拟电路中，这些电路需要同时用到输入时钟的上升沿和下降沿，例如DDR-SDRAM，Half-rate CDR，DLL和PLL等。通常占空比校准电路分为数字占空比校准和模拟占空比校准两类。数字占空比校准电路存在校准范围小的问题。模拟占空比校准电路通常需要积分器和大电容，存在面积大和校准时间长的问题。
如图1所示，现有的占空比校准电路，CKin为输入信号，Ckout为经过调整后的信号。具体地，现有的占空比校准电路通过环形振荡器RO(Ring OScillator)和电荷泵CP2对电容C2充放电，产生代表50％脉宽的参考电压Vref。输入信号CKin经过脉宽调整电路100后得到调整后的信号CKout，该信号CKout被另一电荷泵CP1与电容C1检测脉宽，并与参考电压Vref比较。如果Ckout的脉宽小于50％，则延长电容C1充电时间，使电容C1一端的电压VC升高至电压VC＞参考电压Vref，从而使电容C3上的控制电压升高，进而调整脉宽调整电路100，使信号CKout的脉宽增加，如此反复检测、反馈、调整直至信号CKout的脉宽为50％，该模拟的方式需要用到三个电容C1、C2、C3，面积较大，且校准需要用到积分器，校准时间较长。
发明内容
本发明提供一种占空比校准电路，以解决现有技术中占空比校准电路面积大、校准时间长的问题。
为解决上述技术问题，本发明提供一种占空比校准电路，包括：信号选择电路，环形振荡电路以及双向计数电路，其中：信号选择电路，输入第一时钟信号，输出第二时钟信号；环形振荡电路，输入所述第二时钟信号，输出第三时钟信号和第四时钟信号；双向计数电路，输入第二、第三、第四时钟信号，输出控制信号至信号选择电路。
作为优选，所述信号选择电路包括多路模拟开关、延时单元和第一与门；其中，所述多路模拟开关，用于选择第一时钟信号的极性，输出占空比大于50％的第一时钟信号；延时单元，输入占空比大于50％的第一时钟信号，输出延迟信号；第一与门，一输入端输入占空比大于50％的第一时钟信号，另一输入端输入延迟信号，输出第二时钟信号。
作为优选，所述延时单元采用可调延时单元。
作为优选，所述信号选择电路还包括累加器，所述累加器的一输入端连接至双向计数电路的输出端，另一输入端输入所述第二时钟信号，所述累加器的输出端连接至延时单元的输入端。
作为优选，所述第一时钟信号分两路，一路直接输入到所述多路模拟开关的输入端，另一路通过反相器反相后输入到所述多路模拟开关的输入端。
作为优选，所述环形振荡电路包括：第一振荡电路和第二振荡电路，其中，第一振荡电路，输入第二时钟信号，输出第三时钟信号；第二振荡电路，输入第二时钟信号，输出第四时钟信号。
作为优选，所述第一振荡电路包括第二与门和与所述第二与门串接的若干反相器，所述第二与门的一输入端输入第二时钟信号，另一输入端与第一振荡电路的输出端连接。
作为优选，所述第二振荡电路包括第三与门和与所述第三与门串接的若干第三反相器，所述第三与门的一输入端反相接收第二时钟信号，另一输入端与第二振荡电路的输出端连接。
作为优选，所述双向计数电路包括：或门和双向计数器，所述或门的输入端接收第三、第四时钟信号，输出第五时钟信号，所述双向计数器接收第五时钟信号和第二时钟信号，输出控制信号。
作为优选，所述第二时钟信号为高电平时，所述双向计数器为加法器；所述第二时钟信号为低电平时，所述双向计数器为减法器。
作为优选，所述占空比校准电路的校准时间＝abs(第一时钟信号占空比-50％)×Tin/(2×Trosc)，其中，Tin是第一时钟信号的时钟周期，Trosc是环形振荡电路的时钟周期。
与现有技术相比，本发明的占空比校准电路，包括：信号选择电路，环形振荡电路以及双向计数电路，其中：信号选择电路，输入第一时钟信号，输出第二时钟信号；环形振荡电路，输入所述第二时钟信号，输出第三时钟信号和第四时钟信号；双向计数电路，输入第二、第三、第四时钟信号，输出控制信号至信号选择电路。本发明的占空比校准电路基于环形振荡电路和双向计数电路，无需使用电容，占用面积较现有的占空比校准电路小，无需使用积分器，校准时间大大降低。
附图说明
图1为现有的占空比校准电路图；
图2为本发明一具体实施方式中占空比校准电路图；
图3为本发明一具体实施方式中占空比校准电路的一种工作时序图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图2所示，本发明提供一种占空比校准电路，包括：信号选择电路1，环形振荡电路2以及双向计数电路3。
其中：所述信号选择电路1的输出端与所述环形振荡电路2的输入端连接，用于输入第一时钟信号CKin，输出第二时钟信号CKout；所述环形振荡电路2，输入所述第二时钟信号CKout，输出第三时钟信号B和第四时钟信号C；双向计数电路3，输入第二、第三、第四时钟信号CKout、B、C，输出控制信号D至信号选择电路1。
具体地，所述信号选择电路1包括多路模拟开关(MUX)11、延时单元12、第一与门13以及累加器(ACC)14。
所述多路模拟开关11用于选择第一时钟信号CKin的极性，输出占空比大于50％的第一时钟信号CKin。具体地，所述第一时钟信号CKin分两路，一路直接输入到所述多路模拟开关11的输入端，另一路通过第一反相器4反相后输入到所述多路模拟开关11的输入端。
所述延时单元12采用可调延时单元(DL)，输入端与多路模拟开关11的输出端连接，延时单元12的输出端连接至第一与门13的一输入端。具体地，延时单元12输入占空比大于50％的第一时钟信号CKin，输出延迟信号A。
所述第一与门13的一输入端输入占空比大于50％的第一时钟信号CKin，另一输入端输入延迟信号A，输出第二时钟信号CKout，该第一与门13的输出端与环形振荡电路2的输入端连接。
所述累加器14的一输入端连接至双向计数电路3的输出端，另一输入端输入第二时钟信号CKout，所述累加器14的输出端连接至延时单元12的输入端。
继续参照图2，所述环形振荡电路2包括：第一振荡电路210和第二振荡电路220，其中，第一振荡电路210输入第二时钟信号CKout，输出第三时钟信号B；所述第二振荡电路220输入第二时钟信号CKout，输出第四时钟信号C。
作为优选，所述第一振荡电路210包括第二与门211和与所述第二与门211串接的若干第二反相器212，所述第二与门211的一输入端输入第二时钟信号CKout，另一输入端与第一振荡电路210的输出端连接。所述第二振荡电路220包括第三与门221和与第三与门221串接的若干第三反相器222，所述第三与门221的一输入端反相接收第二时钟信号CKout，另一输入端与第二振荡电路220的输出端连接。也就是说，所述第一、第二振荡电路210、220之间的区别在于，第二振荡电路220的其中一个输入端输入的信号与第一振荡电路210反相；换句话说，第一振荡电路210在第二时钟信号CKout为高电平时工作，而第二振荡电路220在第二时钟信号CKout为低电平时工作。
请继续参照图2，作为优选，所述双向计数电路3包括：或门31和双向计数器(UP/DOWN COUNTER)32，所述或门31的一输入端与第一振荡电路210的输出端连接，用于接收第三时钟信号B；另一输入端与所述第二振荡电路220的输出端连接，用于接收第四时钟信号C，所述双向计数电路3输出第五时钟信号，所述双向计数器32的输入端接收第五时钟信号和第二时钟信号CKout，输出控制信号D至所述累加器14。
作为优选，所述第二时钟信号CKout为高电平时，第一振荡电路210的输出端的第三时钟信号B为振荡输出时钟信号，此时，所述双向计数器32为加法器。当所述第二时钟信号CKout为低电平时，第二振荡电路220的输出端的第四时钟信号C为振荡输出时钟信号，所述双向计数器32为减法器。
请参照图2和图3，本发明的占空比校准电路的校准过程为：
第一时钟信号CKin和其反相信号通入多路模拟开关11中，由多路模拟开关11选择极性，输出占空比大于50％的第一时钟信号CKin，该占空比大于50％的第一时钟信号CKin分两路，一路信号通过延迟单元13形成延迟信号A通入第一与门13的输入端，另一路信号通入第一与门13的另一输入端，延迟信号A与第一时钟信号CKin经过第一与门13合成占空比大于或等于50％的第二时钟信号CKout。
接着，重点参照图3，所述第二时钟信号CKout的具体校准过程如下：
当第二时钟信号CKout为上升沿时，第一振荡电路210的输出端(B点所在位置)为所述环形振荡电路2的振荡输出时钟，即此时第三时钟信号B为脉冲信号，第四时钟信号C为低电平信号。
当第二时钟信号CKout为下降沿时，第三时钟信号B为低电平信号，第二振荡电路220的输出端(C点所在位置)是所述环形振荡电路2的振荡输出时钟，即此时第四时钟信号C为脉冲信号。
第三时钟信号B和第四时钟信号C经过或门31输入到所述双向计数器32，由于第二时钟信号CKout为高电平时，双向计数器32为加法器，第二时钟信号CKout为低电平时的双向计数器32为减法器。因此，经过一个时钟周期的双向计数，由于最初选择的是占空比大于50％的第一时钟信号CKin，所以第三时钟信号B的脉冲数大于第四时钟信号C的脉冲数，则双向计数器32的输出的控制信号为高电平，该控制信号送到累加器14(ACC)中，在第二时钟信号CKout的上升沿时，累加器14内的数值与该高电平的控制信号累加一次，则累加器14的输出+1，从而使可调延时单元增加一个单位延迟时间，进而降低第二时钟信号CKout的占空比。重复上述过程，几次之后当第二时钟信号CKout的占空比到达50％时，此时，第三时钟信号B和第四时钟信号C的脉冲数相等，则双向计数器32的输出为0，累加器14输入一直为0，整个电路稳定下来。进一步的，可以将所述可调延时单元的一个单位延迟时间设计成略小于环形振荡电路2的一个时钟周期，则最终的校准精度可以达到小于一个环形振荡电路2的时钟周期。
进一步的，本发明的占空比校准电路的校准时间＝abs(第一时钟信号CKin占空比-50％)×Tin/(2×Trosc)，其中，Tin是所述第一时钟信号CKin的时钟周期，Trosc是环形振荡电路2的时钟周期。
综上所述，本发明的占空比校准电路，包括：信号选择电路1，环形振荡电路2以及双向计数电路3，其中：信号选择电路1，输入第一时钟信号CKin，输出第二时钟信号CKout；环形振荡电路2，输入所述第二时钟信号CKout，输出第三时钟信号B和第四时钟信号C；双向计数电路3，输入第二、第三、第四时钟信号CKout、B、C，输出控制信号至信号选择电路1。本发明的占空比校准电路基于环形振荡电路2和双向计数电路3，无需使用电容，占用面积较现有的占空比校准电路小，无需使用积分器，校准时间大大降低。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
Claims (10)
1.一种占空比校准电路，其特征在于，包括：信号选择电路，环形振荡电路以及双向计数电路，其中：
信号选择电路，输入第一时钟信号，输出第二时钟信号；
环形振荡电路，输入所述第二时钟信号，输出第三时钟信号和第四时钟信号；
双向计数电路，输入第二、第三、第四时钟信号，输出控制信号至信号选择电路；
所述双向计数电路包括：或门和双向计数器，所述或门的输入端接收第三、第四时钟信号，输出第五时钟信号，所述双向计数器接收第五时钟信号和第二时钟信号，输出控制信号。
2.如权利要求1所述的占空比校准电路，其特征在于，所述信号选择电路包括多路模拟开关、延时单元和第一与门；其中，
所述多路模拟开关，用于选择第一时钟信号的极性，输出占空比大于50％的第一时钟信号；
延时单元，输入占空比大于50％的第一时钟信号，输出延迟信号；
第一与门，一输入端输入占空比大于50％的第一时钟信号，另一输入端输入延迟信号，输出第二时钟信号。
3.如权利要求2所述的占空比校准电路，其特征在于，所述延时单元采用可调延时单元。
4.如权利要求2所述的占空比校准电路，其特征在于，所述信号选择电路还包括累加器，所述累加器的一输入端连接至双向计数电路的输出端，另一输入端输入所述第二时钟信号，所述累加器的输出端连接至延时单元的输入端。
5.如权利要求2所述的占空比校准电路，其特征在于，所述第一时钟信号分两路，一路直接输入到所述多路模拟开关的输入端，另一路通过第一反相器反相后输入到所述多路模拟开关的输入端。
6.如权利要求1所述的占空比校准电路，其特征在于，所述环形振荡电路包括：第一振荡电路和第二振荡电路，其中，
第一振荡电路，输入第二时钟信号，输出第三时钟信号；
第二振荡电路，输入第二时钟信号，输出第四时钟信号。
7.如权利要求6所述的占空比校准电路，其特征在于，所述第一振荡电路包括第二与门和与所述第二与门串接的若干第二反相器，所述第二与门的一输入端输入第二时钟信号，另一输入端与第一振荡电路的输出端连接。
8.如权利要求6所述的占空比校准电路，其特征在于，所述第二振荡电路包括第三与门和与所述第三与门串接的若干第三反相器，所述第三与门的一输入端反相接收第二时钟信号，另一输入端与第二振荡电路的输出端连接。
9.如权利要求1所述的占空比校准电路，其特征在于，所述第二时钟信号为高电平时，所述双向计数器为加法器；所述第二时钟信号为低电平时，所述双向计数器为减法器。
10.如权利要求1所述的占空比校准电路，其特征在于，所述占空比校准电路的校准时间＝abs(第一时钟信号占空比-50％)×Tin/(2×Trosc)，其中，Tin是第一时钟信号的时钟周期，Trosc是环形振荡电路的时钟周期。
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|---|---|---|---|---|
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| CN116614114B (zh) * | 2023-04-13 | 2023-12-19 | 浙江力积存储科技有限公司 | 延迟锁相环路时钟信号占空比检测方法、占空比检测器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000236267A (ja) * | 1999-02-15 | 2000-08-29 | Matsushita Electric Ind Co Ltd | リモコンキャリア発生回路 |
| CN102158208A (zh) * | 2011-04-02 | 2011-08-17 | 东南大学 | 基于振荡环电路的全程可调数字脉宽调制器 |
| CN202340188U (zh) * | 2011-11-21 | 2012-07-18 | 浙江商业职业技术学院 | 频率抖动装置及其开关电源 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000236267A (ja) * | 1999-02-15 | 2000-08-29 | Matsushita Electric Ind Co Ltd | リモコンキャリア発生回路 |
| CN102804604A (zh) * | 2009-06-26 | 2012-11-28 | 高通股份有限公司 | 预定占空比信号发生器 |
| CN102158208A (zh) * | 2011-04-02 | 2011-08-17 | 东南大学 | 基于振荡环电路的全程可调数字脉宽调制器 |
| CN202340188U (zh) * | 2011-11-21 | 2012-07-18 | 浙江商业职业技术学院 | 频率抖动装置及其开关电源 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |