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TWI805929B - 用於形成具有背面源極觸點的三維記憶體元件的方法 - Google Patents

用於形成具有背面源極觸點的三維記憶體元件的方法 Download PDF

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TWI805929B
TWI805929B TW109119772A TW109119772A TWI805929B TW I805929 B TWI805929 B TW I805929B TW 109119772 A TW109119772 A TW 109119772A TW 109119772 A TW109119772 A TW 109119772A TW I805929 B TWI805929 B TW I805929B
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TW
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layer
semiconductor layer
contact
forming
substrate
Prior art date
Application number
TW109119772A
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Inventor
張坤
吳林春
文犀 周
夏志良
霍宗亮
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大陸商長江存儲科技有限責任公司
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Abstract

公開了3D記憶體元件及其形成方法的實施例。在一個示例中，公開了一種用於形成3D記憶體元件的方法。依次在基底的第一側的第二半導體層上方形成犧牲層並在該犧牲層上形成介電堆疊層。形成穿過介電堆疊層和犧牲層垂直延伸到第二半導體層中的溝道結構。用與第二半導體層接觸的第一半導體層代替犧牲層。用記憶體堆疊層代替介電堆疊層，使得溝道結構穿過記憶體堆疊層和第一半導體層垂直延伸到第二半導體層中。源極觸點形成在基底的與第一側相對的第二側，以與第二半導體層接觸。

Description

用於形成具有背面源極觸點的三維記憶體元件的方法
本揭露的實施例涉及三維(3D)記憶體元件及其製造方法。
通過改善製程技術、電路設計、程式設計演算法和製造技術，將平面儲存單元縮放到較小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面技術和製作技術變得具有挑戰性且成本高昂。結果，用於平面儲存單元的儲存密度接近上限。
三維(3D)記憶體結構可以解決平面儲存單元中的密度限制。3D儲存架構包括儲存陣列和用於控制朝向和來自儲存陣列的信號的週邊元件。
本文公開了3D記憶體元件及其形成方法的實施例。
在一個示例中，公開了一種用於形成3D記憶體元件的方法。依次在基底的第一側的第二半導體層上方形成犧牲層並在該犧牲層上形成介電堆疊層。形成穿過介電堆疊層和犧牲層垂直延伸到第二半導體層中的溝道結構。用與第二半導體層接觸的第一半導體層代替犧牲層。用記憶體堆疊層代替介電堆疊層，使得溝道結構穿過記憶體堆疊層和第一半導體層垂直延伸到第二半導體 層中。源極觸點形成在基底的與第一側相對的第二側，以與第二半導體層接觸。
在另一個示例中，公開了一種用於形成3D記憶體元件的方法。形成溝道結構，該溝道結構穿過記憶體堆疊層垂直延伸到基底的第一側的N型摻雜的半導體層中。記憶體堆疊層包括交錯的堆疊導電層和堆疊介電層。在垂直延伸穿過記憶體堆疊層的開口中形成絕緣結構。源極觸點形成在基底的與第一側相對的第二側，以與N型摻雜的半導體層接觸並且與絕緣結構對準。
在又一示例中，公開了一種用於形成3D記憶體元件的方法。週邊電路形成在第一基底上。形成穿過記憶體堆疊層和第一半導體層垂直延伸到第二基底上的第二半導體層的溝道結構。第一基底和第二基底以面對面的方式鍵合，使得記憶體堆疊層在週邊電路上方。使第二基底減薄以暴露第二半導體層。源極觸點形成在記憶體堆疊層上方並與第二半導體層接觸。
100:記憶體元件
101:基底
102:第一半導體結構
104:第二半導體結構
106:鍵合介面
108:週邊電路
110、112:鍵合層
111、113:鍵合觸點
114:記憶體堆疊層
116:導電層
118:介電層
120:第一半導體層
122:第二半導體層
124:溝道結構
126:記憶體膜
128:半導體溝道
129:溝道插塞
130:絕緣結構
132:背面源極觸點
133:BEOL互連層
134:ILD層
136:重新分佈層
138:鈍化層
140:接觸連接墊
142、144:觸點
146、148:週邊觸點
150:溝道局部觸點
152:字元線局部觸點
200:記憶體元件
202:塊
204:中央階梯區
206、206A、206B:核心陣列區
208:絕緣結構
209:背面源極線
210:溝道結構
211:拾取觸點
212:閘切口
213:連接墊引出觸點
214:區域
215:背面源極觸點
302:矽基底
304:半導體層
305:連接墊氧化物層
306:犧牲層
308:介電堆疊層
310:堆疊介電層
312:堆疊犧牲層
314:溝道結構
316:記憶體膜
318:半導體溝道
320:縫隙
322:空腔
324:間隔體
326:半導體層
328:堆疊導電層
330:記憶體堆疊層
332:閘極介電層
334:介電覆蓋層
336:絕緣結構
338:週邊觸點
340:週邊觸點
342:字元線局部觸點
344:溝道局部觸點
346:鍵合層
348:鍵合層
350:矽基底
352:週邊電路
354:鍵合介面
356:ILD層
358:源極觸點開口
360:觸點開口
361:觸點開口
362:間隔體
364:源極觸點
366、368:觸點
370:重新分佈層
372:鈍化層
374:接觸連接墊
376:互連層
400:方法
402、404、406、408、410、412、414、416、418、420、422、424:操作
併入本文中並構成說明書的一部分的附圖示出了本揭露的實施例，並且與說明書一起進一步用於解釋本揭露的原理並使所屬領域的技術人員能夠製造並使用本揭露。
圖1示出了根據本揭露的一些實施例的具有背面源極觸點的示例性3D記憶體元件的橫截面的側視圖。
圖2A示出了根據本揭露的一些實施例的具有背面源極觸點的示例性3D記憶體元件的橫截面的平面圖。
圖2B示出了根據本揭露的一些實施例的具有背面源極觸點的示例性3D記憶體元件的橫截面的另一平面圖。
圖3A-圖3M示出了根據本揭露的一些實施例的用於形成具有背面源極觸點 的示例性3D記憶體元件的製造方法。
圖4A和圖4B示出了根據本揭露的一些實施例的用於形成具有背面源極觸點的示例性3D記憶體元件的方法的流程圖。
將參考附圖描述本揭露的實施例。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於例示性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本揭露的精神和範圍。對相關領域的技術人員顯而易見的是，本揭露還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。另外，術語“基於”可以被理解為不一定旨在傳達一組排他的因素，並且同樣至少部分地取決於上下文，術語“基於”反而可以允許存在不一定必須明確描述的附加因素。
應當容易理解，本揭露中的“在...上”、“在...上方”和“在...之上”的含 義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在...上方”或“在...之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如“在...下”、“在...下方”、“下部”、“在...上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在附圖中所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直及/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或多個層，及/或可以在其上、其上方及/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成互連線及/或垂直互連訪問(過孔)觸點)和一個或多個介電層。
如本文使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於元件或方法操作的特性或參數的期望或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可能是由於製造方法或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文使用的，術語“3D記憶體元件”是指一種半導體元件，其在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中被稱為“記憶體串”，例如NAND記憶體串)，以使得所述記憶體串相對於基底在垂直方向上延伸。如本文使用的，術語“垂直/垂直地”表示標稱地垂直於基底的橫向表面。
在諸如3D NAND記憶體元件的某些3D記憶體元件中，縫隙結構(例如，閘極線縫隙(GLS))用於提供從元件的正面到儲存陣列的源極(例如陣列公共源(ACS))的電連接。然而，通過在字元線和源極觸點之間引入洩漏電流和寄生電容，即使在其間存在間隔體，正面源極觸點也可能影響3D記憶體元件的電性能。間隔體的形成也使製造方法複雜化。除了影響電性能外，縫隙結構通常還包括壁形的多晶矽及/或金屬填充物，它們可能會引入局部應力以引起晶圓彎曲或翹曲，從而降低了產量。
此外，一些3D NAND記憶體元件包括選擇性地生長在溝道結構底部的半導體插塞。然而，隨著3D NAND記憶體元件的層級數量增加，尤其是在多堆疊架構的情況下，底部半導體插塞的製造涉及各種問題，例如重疊控制、磊晶層形成、以及溝道孔底部處的記憶體膜和半導體溝道的蝕刻(也稱為“SONO打孔”)，這進一步使製造方法複雜化並且可能降低成品率。
根據本揭露的各種實施例提供了具有背面源極觸點的3D記憶體元件。通過將源極觸點從正面移動到背面，可以減少每個儲存單元的成本，因為 可以增加有效儲存單元陣列的面積，並且可以跳過形成間隔體的製程。例如，通過避免字元線和源極觸點之間的洩漏電流和寄生電容，並且通過減小由正面縫隙結構(作為源極觸點)引起的局部應力，還可以改善元件性能。在一些實施例中，3D記憶體元件不包括選擇性地生長在溝道結構的底部的半導體插塞，其被包圍溝道結構的側壁的半導體層(例如，N阱)代替，這可以使閘極引起的汲極洩漏(GIDL)輔助的主體偏置用於抹除操作。結果，可以避免與底部半導體插塞相關聯的各種問題，例如重疊控制、磊晶層形成和SONO打孔，從而提高了產量。
圖1示出了根據本揭露的一些實施例的具有背面源極觸點的示例性3D記憶體元件100的橫截面的側視圖。在一些實施例中，3D記憶體元件100是包括第一半導體結構102和堆疊在第一半導體結構102之上的第二半導體結構104的鍵合晶片。根據一些實施例，第一半導體結構102和第二半導體結構104在它們之間的鍵合介面106處接合。如圖1所示，第一半導體結構102可以包括基底101，該基底101可以包括矽(例如，單晶矽，c-Si)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、或其他任何合適的材料。
3D記憶體元件100的第一半導體結構102可以在基底101上包括週邊電路108。要注意的是，圖3中包括x、y和z軸以說明3D記憶體元件100中的部件的空間關係。基底101包括在xy平面中橫向延伸的兩個橫向表面：晶圓正面上的正表面和晶圓的與正面相對的背面上的背表面。x方向和y方向是晶圓平面中的兩個正交方向：x方向是字元線方向，而y方向是位元線方向。z軸垂直於x和y軸。如本文所使用的，當基底(例如，基底101)在z方向(垂直於xy平面的垂直方向)上位於半導體元件(例如3D記憶體元件100)的最低平面中時，在z方向上半導體元件的一個部件(例如，層或器件)是在另一部件(例如，層或器件)“上”、“上方”還是“下方”是相對於半導體元件的基底確定的。在整個本揭露中，應用了 用於描述空間關係的相同概念。
在一些實施例中，週邊電路108被配置為控制和感測3D記憶體元件100。週邊電路108可以是用於促進3D記憶體元件100的操作的任何合適的數位、類比及/或混合信號控制和感測電路，包括但不限於頁面緩衝器、解碼器(例如，行解碼器和列解碼器)、感測放大器、驅動器(例如，字元線驅動器)、電荷泵、電流或電壓基準、或電路的任何主動或被動元件(例如，電晶體、二極體、電阻器或電容器)。週邊電路108可以包括在基底101“上”形成的電晶體，其中，電晶體的全部或部分形成在基底101中(例如，在基底101的頂面下方)及/或直接在基底101上。也可以在基底101中形成隔離區(例如，淺溝槽隔離(STI))和摻雜區(例如，電晶體的源極區和汲極區)。根據一些實施例，電晶體是具有先進邏輯製程(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技術節點)的高速電晶體。應當理解，在一些實施例中，週邊電路108還可以包括與先進邏輯製程相容的任何其他電路，包括諸如處理器和可程式設計邏輯器件(PLD)的邏輯電路、或者諸如靜態隨機存取記憶體(SRAM)的儲存電路。
在一些實施例中，3D記憶體元件100的第一半導體結構102還包括在週邊電路108上方的互連層(未示出)，以向和從週邊電路108傳輸電信號。互連層可以包括多個互連(在本文中也稱為“觸點”)，包括橫向互連線和垂直互連通孔(VIA)觸點。如本文中所使用的，術語“互連”可以廣泛地包括任何合適類型的互連，諸如中段製程(MEOL)互連和後段製程(BEOL)互連。互連層還可以包括可以在其中形成互連線和VIA觸點的一個或多個層間介電(ILD)層(也稱為“金屬間介電(IMD)層”)。即，互連層可以在多個ILD層中包括互連線和VIA觸點。互連層中的互連線和VIA觸點可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或它們的任何組合。互連層中的 ILD層可以包括介電材料，該介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電或其任何組合。
如圖1所示，3D記憶體元件100的第一半導體結構102還可以包括在鍵合介面106處並且在互連層和週邊電路108上方的鍵合層110。鍵合層110可以包括多個鍵合觸點111和電隔離鍵合觸點111的介電。鍵合觸點111可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層110的剩餘區域可以由介電形成，所述介電包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。鍵合層111中的鍵合觸點111和周圍的介電可以用於混合鍵合。
類似地，如圖1所示，3D記憶體元件100的第二半導體結構104還可以包括在鍵合介面106處並且在第一半導體結構102的鍵合層110上方的鍵合層112。鍵合層112可以包括多個鍵合觸點113和電隔離鍵合觸點113的介電。鍵合觸點113可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層112的剩餘區域可以由包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合的介電形成。鍵合層112中的鍵合觸點113和周圍的介電可以用於混合鍵合。根據一些實施例，鍵合觸點113在鍵合介面106處與鍵合觸點111接觸。
如以下詳細描述的，第二半導體結構104可以在鍵合介面106處以面對面的方式鍵合在第一半導體結構102的頂部上。在一些實施例中，作為混合鍵合(也稱為“金屬/介電混合鍵合”)的結果，鍵合介面106設置在鍵合層110與鍵合層112之間，混合鍵合是一種直接鍵合技術(例如，不使用中間層(例如焊料或黏合劑)在表面之間形成鍵合)並可以同時獲得金屬-金屬鍵合和介電-介電鍵合。在一些實施例中，鍵合介面106是鍵合層112和鍵合層110相遇並鍵合的地方。實際上，鍵合介面106可以是具有一定厚度的層，其包括第一半導體結構102的鍵合層110的頂表面和第二半導體結構104的鍵合層112的底表面。
在一些實施例中，3D記憶體元件100的第二半導體結構104還包括在鍵合層112上方的互連層(未示出)以傳輸電信號。互連層可以包括多個互連，例如MEOL互連和BEOL互連。互連層還可以包括一個或多個ILD層，其中可以形成互連線和VIA觸點。互連層中的互連線和VIA觸點可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層中的ILD層可以包括介電材料，該介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。
在一些實施例中，3D記憶體元件100是NAND快閃記憶體記憶體元件，其中以NAND記憶體串的陣列的形式提供儲存單元。如圖1所示，3D記憶體元件100的第二半導體結構104可以包括用作NAND記憶體串的陣列的溝道結構124的陣列。如圖1所示，每個溝道結構124可以垂直延伸穿過多對，每對包括導電層116和介電層118。交錯的導電層116和介電層118是記憶體堆疊層114的部分。記憶體堆疊層114中的導電層116和介電層118對的數量(例如32、64、96、128、160、192、224、256或更多)確定了3D記憶體設備100中的儲存單元的數量。應理解，在一些實施例中，記憶體堆疊層114可以具有多堆疊架構(未示出)，其包括彼此堆疊的多個記憶體堆疊。每個記憶體堆疊中的導電層116和介電層118對的數量可以相同或不同。
記憶體堆疊層114可以包括多個交錯的導電層116和介電層118。記憶體堆疊層114中的導電層116和介電層118可以在垂直方向上交替。換句話說，除了在記憶體堆疊層114的頂部或底部的那些之外，每個導電層116可以在兩側上與兩個介電層118鄰接，並且每個介電層118可以在兩側上與兩個導電層116鄰接。導電層116可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。每個導電層116可以包括由黏合層和閘極介電層包圍的閘極(閘極線)。導電層116的閘極可以作為字元線橫向延伸， 終止於記憶體堆疊層114的一個或多個階梯結構。介電質層118可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、或其任何組合。
如圖1所示，3D記憶體元件100的第二半導體結構104還可以包括在記憶體堆疊層114上方的第一半導體層120和在第一半導體層120上方並與第一半導體層120接觸的第二半導體層122。在一些實施例中，第一半導體層120和第二半導體層122中的每個是N型摻雜的半導體層，例如，摻雜有諸如磷(P)或砷(As)的N型摻雜劑的矽層。在那些情況下，第一半導體層120和第二半導體層122可以共同視為記憶體堆疊層114上方的N型摻雜的半導體層120/122。在一些實施例中，第一半導體層120和第二半導體層122中的每個包括N阱。即，第一半導體層120和第二半導體層122中的每個可以是在P型基底中摻雜有諸如P或As的N型摻雜劑的區域。可以理解，第一半導體層120和第二半導體層122中的摻雜濃度可以相同或不同。根據一些實施例，第一半導體層120包括多晶矽，例如，N型摻雜的多晶矽。如以下詳細描述的，可以通過薄膜沉積及/或磊晶生長在P型矽基底上方形成第一半導體層120。相反，根據一些實施例，第二半導體層122包括單晶矽，例如，N型摻雜的單晶矽。如以下詳細描述的，第二半導體層122可以通過將N型摻雜劑注入具有單晶矽的P型矽基底中來形成。在一些實施例中，第二半導體層122在x方向(例如，字元線方向)上的橫向尺寸大於第一半導體層120在x方向上的橫向尺寸。
在一些實施例中，每個溝道結構124包括填充有半導體層(例如，作為半導體溝道128)和複合介電層(例如，作為記憶體膜126)的溝道孔。在一些實施例中，半導體溝道128包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜126是包括穿隧層、儲存層(也稱為“電荷陷阱層”)和阻擋層的複合層。溝道結構124的剩餘空間可以部分地或全部地被覆蓋層填充，該覆蓋層包括諸如氧化矽的介電材料及/或氣隙。溝道結構124可以具有圓柱形狀(例 如，柱形狀)。根據一些實施例，記憶體膜126的覆蓋層、半導體溝道128、穿隧層、儲存層和阻擋層從柱的中心朝著柱的外表面按此順序徑向地佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高k介電或其任何組合。在一個示例中，記憶體膜126可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。
在一些實施例中，溝道結構124還包括在溝道結構124的底部部分(例如，在下端)中的溝道插塞129。如本文所用，當基底101位於3D記憶體元件100的最低平面中時，部件(例如，溝道結構124)的“上端”是在z方向上更遠離基底101的一端，而部件(例如，溝道結構124)的“下端”是在z方向上更靠近基底101的一端。溝道插塞129可以包括半導體材料(例如多晶矽)。在一些實施例中，溝道插塞129用作NAND記憶體串的汲極。
如圖1所示，每個溝道結構124可以垂直延伸穿過記憶體堆疊層114的交錯的導電層116和介電層118以及第一半導體層120，例如，N型摻雜的多晶矽層。在一些實施例中，第一半導體層120包圍溝道結構124的部分，並與包括多晶矽的半導體溝道128接觸。即，根據一些實施例，記憶體膜126在溝道結構124的鄰接第一半導體層120的部分處斷開，從而暴露半導體溝道128以使其與周圍的第一半導體層120接觸。結果，包圍半導體溝道128並與半導體溝道128接觸的第一半導體層120可以用作溝道結構124的“側壁半導體插塞”，以代替如上所述的“底部半導體插塞”，這可以減輕諸如重疊控制、磊晶層形成、以及SONO打孔的問題。
在一些實施例中，每個溝道結構124可以進一步垂直延伸到第二半導體層122中，例如，延伸到N型摻雜的單晶矽層中。即，根據一些實施例，每個溝道結構124穿過記憶體堆疊層114垂直延伸到N型摻雜的半導體層(包括第一半 導體層120和第二半導體層122)中。如圖1所示，根據一些實施例，溝道結構124的頂部部分(例如，上端)在第二半導體層122中。在一些實施例中，第一半導體層120和第二半導體層122中的每個是N型摻雜的半導體層，例如，N阱，以使GIDL輔助的主體偏置能夠用於抹除操作，這與P阱體抹除操作相反。NAND記憶體串的源極選擇閘周圍的GIDL可以生成進入NAND記憶體串的空穴電流，以提高用於抹除操作的主體電位。
如圖1所示，3D記憶體元件100的第二半導體結構104還可以包括絕緣結構130，每個絕緣結構130垂直延伸穿過記憶體堆疊層114的交錯的導電層116和介電層118。根據一些實施例，與進一步延伸穿過第一半導體層120的溝道結構124不同，絕緣結構130在第一半導體層120處停止，即，不垂直延伸到N型摻雜的半導體層中。即，絕緣結構130的頂表面可以與第一半導體層120的底表面齊平。每個絕緣結構130也可以橫向延伸以將溝道結構124分離成多個塊。即，可以通過絕緣結構130將記憶體堆疊層114劃分為多個記憶體塊，從而可以將溝道結構124的陣列分離成每個記憶體塊。與上述現有3D NAND記憶體元件中包括正面ACS觸點的縫隙結構不同，根據一些實施例，絕緣結構130在其中不包括任何觸點(即，不用作源極觸點)，因此不會與導電層116(包括字元線)引入寄生電容和洩漏電流。在一些實施例中，每個絕緣結構130包括填充有一種或多種介電材料的開口(例如，縫隙)，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一個示例中，每個絕緣結構130可以填充有氧化矽。
代替正面源極觸點，3D記憶體元件100可以包括背面源極觸點132，其在記憶體堆疊層114上方並且與例如N型摻雜的半導體層的第二半導體層122接觸，如圖1所示。源極觸點132和記憶體堆疊層114(以及穿過其的絕緣結構130)可以設置在半導體層122(減薄的基底)的相對側，因此被視為“背面”源極觸點。在一些實施例中，源極觸點132進一步延伸到第二半導體層122中，並且通過第 二半導體層122電連接到第一半導體層120和溝道結構124的半導體溝道128。應理解，源極觸點132延伸到第二半導體層122中的深度可以在不同示例中變化。在第二半導體層122包括N阱的一些實施例中，源極觸點132在本文中也被稱為“N阱拾取”。在一些實施例中，源極觸點132與絕緣結構130對準。源極觸點132可以與絕緣結構130橫向對準，即，在至少一個橫向方向上對準。在一個示例中，源極觸點132和絕緣結構130可以在y方向(例如，位元線方向)上對準。在另一個示例中，源極觸點132和絕緣結構130可以在x方向(例如，字元線方向)上對準。源極觸點132可以包括任何合適類型的觸點。在一些實施例中，源極觸點132包括VIA觸點。在一些實施例中，源極觸點132包括橫向延伸的壁形觸點。源極觸點132可以包括一個或多個導電層，例如金屬層(例如，W、Co、Cu或Al)或被黏合層(例如，氮化鈦(TiN))包圍的矽化物層。
如圖1所示，3D記憶體元件100還可以包括BEOL互連層133，該BEOL互連層133在源極觸點132上方並且與源極觸點132接觸，以用於連接墊引出，例如在3D記憶體元件100與外部電路之間傳輸電信號。在一些實施例中，互連層133包括在第二半導體層122上的一個或多個ILD層134和在ILD層134上的重新分佈層136。根據一些實施例，源極觸點132的上端與ILD層134的頂表面和重新分佈層136的底表面齊平，並且源極觸點132穿過ILD層134垂直延伸到第二半導體層122中。互連層133中的ILD層134可以包括介電材料，該介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。互連層133中的重新分佈層136可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一個示例中，重新分佈層136包括Al。在一些實施例中，互連層133還包括鈍化層138，作為用於3D記憶體元件100的鈍化和保護的最外層。重新分佈層136的部分可以作為接觸連接墊140從鈍化層138暴露。即，3D記憶體元件100的互連層133還可以包括用於線鍵合及/或與插入件鍵合的接觸連接墊140。
在一些實施例中，3D記憶體元件100的第二半導體結構104還包括穿過第二半導體層122的觸點142和觸點144。根據一些實施例，由於第二半導體層122可以是減薄的基底，例如，P型矽基底的N阱，觸點142和觸點144是穿矽觸點(TSC)。在一些實施例中，觸點142延伸穿過第二半導體層122和ILD層134以與重新分佈層136接觸，使得第一半導體層120通過第二半導體層122、源極觸點132和互連層133的重新分佈層136電連接到觸點142。在一些實施例中，觸點144延伸穿過第二半導體層122和ILD層134，以與接觸連接墊140接觸。觸點142和觸點144均可以包括一個或多個導電層，例如金屬層(例如W、Co、Cu或Al)或被黏合層(例如TiN)包圍的矽化物層。在一些實施例中，至少觸點144還包括間隔體(例如，介電層)，以將觸點144與第二半導體層122電絕緣。
在一些實施例中，3D記憶體元件100還包括週邊觸點146和週邊觸點148，每個週邊觸點垂直延伸到記憶體堆疊層114外部的第二半導體層122(例如，P型矽基底的N阱)。每個週邊觸點146或週邊觸點148的深度可以大於記憶體堆疊層114的深度，以在記憶體堆疊層114外部的週邊區中從鍵合層112垂直延伸到第二半導體層122。在一些實施例中，週邊觸點146在觸點142下方並與觸點142接觸，使得第一半導體層120至少通過第二半導體層122、源極觸點132、互連層133、觸點142和週邊觸點146電連接到第一半導體結構102中的週邊電路108。在一些實施例中，週邊觸點148在觸點144下方並與觸點144接觸，使得第一半導體結構102中的週邊電路108至少通過觸點144和週邊觸點148電連接到接觸連接墊140以用於連接墊引出。週邊觸點146和週邊觸點148均可以包括一個或多個導電層，例如金屬層(例如W、Co、Cu或Al)或者被黏合層(例如，TiN)包圍的矽化物層。
如圖1所示，3D記憶體元件100還包括作為互連結構的部分的各種局部觸點(也稱為“C1”)，其與記憶體堆疊層114中的結構直接接觸。在一些實施 例中，局部觸點包括均位於相應的溝道結構124的下端下方並與之接觸的溝道局部觸點150。每個溝道局部觸點150可以電連接到用於位元線扇出的位元線觸點(未示出)。在一些實施例中，局部觸點還包括字元線局部觸點152，其分別在記憶體堆疊層114的階梯結構處的相應的導電層116(包括字元線)下方並與其接觸以用於字元線扇出。諸如溝道局部觸點150和字元線局部觸點152的局部觸點可以至少通過鍵合層112和鍵合層110電連接到第一半導體結構102的週邊電路108。諸如溝道局部觸點150和字元線局部觸點152的局部觸點均可以包括一個或多個導電層，例如金屬層(例如，W、Co、Cu或Al)或被黏合層(例如，TiN)包圍的矽化物層。
圖2A示出了根據本揭露的一些實施例的具有背面源極觸點的示例性3D記憶體元件200的橫截面的平面圖。根據一些實施例，3D記憶體元件200可以是圖1中的3D記憶體元件100的一個示例，並且圖2A可以示出圖1A中的3D記憶體元件100的AA平面中的橫截面的平面圖。即，圖2A示出了3D記憶體元件100的第二半導體結構104的正面的平面圖的一個示例。
如圖2A所示，3D記憶體元件200包括中央階梯區204，該中央階梯區204在x方向(例如，字元線方向)上橫向地將記憶體堆疊層分成兩個部分：第一核心陣列區206A和第二核心陣列區206B，根據一些實施例，其中的每個包括溝道結構210(對應於圖1中的溝道結構124)的陣列。應當理解，階梯區和核心陣列區的佈局不限於圖2A的示例，並且可以包括任何其他合適的佈局，例如在記憶體堆疊層的邊緣處具有側面階梯區。3D記憶體元件200還包括在y方向(例如，位元線方向)上的平行絕緣結構208(對應於圖1中的絕緣結構130)，根據一些實施例，每個絕緣結構208在x方向上橫向延伸以將核心陣列區206A和核心陣列區206以及其中的溝道結構210的陣列分離成塊202。3D記憶體元件200在框202中還可以包括在y方向上的平行汲極選擇閘切口212，以將框202進一步分離 成指狀物。在現有的3D記憶體元件中，正面源極觸點設置在絕緣結構208的對應部分(例如，正面ACS觸點)處，這會中斷某些溝道結構210(例如，在區域214中)的正面位元線扇出，而與現有的3D記憶體元件不同，在沒有正面源極觸點的3D記憶體元件200中，包括區域214中的溝道結構在內的溝道結構210全都可以具有從正面的相應位元線扇出。結果，可以通過將源極觸點移動到3D記憶體元件200的背面來增加核心陣列區206A和核心陣列區206B的有效面積。
圖2B示出了根據本揭露的一些實施例的具有背面源極觸點的示例性3D記憶體元件的橫截面的另一平面圖。根據一些實施例，3D記憶體元件200可以是圖1中的3D記憶體元件100的一個示例，並且圖2B示出了圖1A的3D記憶體元件100的BB平面中的橫截面的平面圖。即，圖2B示出了在3D記憶體元件100的第二半導體結構104的背面的平面圖的一個示例。
如圖2B所示，3D記憶體元件200包括中央階梯區204，該中央階梯區204在x方向(例如，字元線方向)上橫向地將記憶體堆疊層分成兩個部分：第一核心陣列區206A和第二核心陣列區206B。應當理解，階梯區和核心陣列區的佈局不限於圖2B的示例，並且可以包括任何其他合適的佈局，例如在記憶體堆疊層的邊緣處具有側面階梯區。在一些實施例中，3D記憶體元件200在核心陣列區206A和核心陣列區206B中包括背面源極觸點215(例如，以VIA觸點的形式，對應於圖1中的源極觸點132)。例如，源極觸點215可以均勻地分佈在核心陣列區206A或核心陣列區206B中。3D記憶體元件200可以包括電連接多個源極觸點215的背面源極線209(例如，以源極線網格的形式，對應於圖1中的重新分佈層136)。應理解，在一些示例中，多個源極VIA觸點可以被一個或多個源極壁形觸點(即互連線)代替。在一些實施例中，3D記憶體元件200還包括在階梯區204中的連接墊引出觸點213(例如，對應於圖1中的接觸連接墊140、觸點144和週邊觸點148)以用於連接墊引出，並且包括階梯區204和核心陣列區206A和核心 陣列區206B中的N阱拾取觸點211(例如，對應於圖1中的觸點142和週邊觸點146)。還應當理解的是，連接墊引出觸點213和N阱拾取觸點211的佈局不限於圖2B中的示例，並且可以包括任何合適的佈局，這取決於3D記憶體元件的設計，例如電性能的規範(例如，電壓和電阻)。在一個示例中，可以在記憶體堆疊層的外部添加附加的連接墊引出觸點213。
圖3A-圖3M示出了根據本揭露的一些實施例的用於形成具有背面源極觸點的示例性3D記憶體元件的製造方法。圖4A和圖4B示出了根據本揭露的一些實施例的用於形成具有背面源極觸點的示例性3D記憶體元件的方法400的流程圖。圖3A-圖3M、圖4A和圖4B中描繪的3D記憶體元件的示例包括圖1中描繪的3D記憶體元件100。將一起描述圖3A-圖3M、圖4A和圖4B。應當理解，方法400中示出的操作不是窮舉的，並且也可以在任何所示操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以與圖4A和圖4B所示的順序不同的循序執行。
參考圖4A，方法400在操作402處開始，其中在第一基底上形成週邊電路。第一基底可以是矽基底。如圖3I所示，使用包括但不限於微影、蝕刻、薄膜沉積、熱生長、注入、化學機械研磨(CMP)和任何其他合適的方法的多種方法在矽基底350上形成多個電晶體。在一些實施例中，通過離子植入及/或熱擴散在矽基底350中形成摻雜區(未示出)，其例如用作電晶體的源極區及/或汲極區。在一些實施例中，隔離區(例如，STI)也通過濕蝕刻及/或乾蝕刻和薄膜沉積形成在矽基底350中。電晶體可以在矽基底350上形成週邊電路352。
如圖3I所示，在週邊電路352上方形成鍵合層348。鍵合層348包括電連接至週邊電路352的鍵合觸點。為了形成鍵合層348，使用諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或它們的任何組合的一種或多種薄膜沉積方法來沉積ILD層，並使用濕蝕刻及/或乾蝕刻(例如RIE)、 然後通過諸如ALD、CVD、PVD、任何其他合適的方法或其任何組合的一種或多種薄膜沉積方法通過ILD層來形成鍵合觸點。
如圖4A所示，方法400進行到操作404，其中利用N型摻雜劑對第二基底的一部分進行摻雜以形成第二半導體層。第二基底可以是P型矽基底。在一些實施例中，對第二基底的第一側(例如，形成半導體元件的正面)進行摻雜以形成N阱。如圖3A所示，N型摻雜的半導體層304形成在矽基底302上。N型摻雜的半導體層304可以在P型矽基底302中包括N阱並且包括單晶矽。可以通過使用離子植入及/或熱擴散將諸如P或As的N型摻雜劑摻雜到P型矽基底302中來形成N型摻雜的半導體層304。
如圖4A所示，方法400進行到操作406，其中依次形成第二半導體層上方的犧牲層和犧牲層上的介電堆疊層。介電堆疊層可以包括交錯的堆疊犧牲層和堆疊介電層。在一些實施例中，為了依次形成犧牲層和介電堆疊層，在第二半導體層上沉積多晶矽以形成犧牲層，並且在犧牲層上交替沉積堆疊介電層和堆疊犧牲層以形成介電堆疊層。
如圖3A所示，在N型摻雜的半導體層304上形成犧牲層306。可以通過沉積多晶矽或任何其他合適的犧牲材料(例如碳)來形成犧牲層306，隨後可以使用包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積來選擇性地去除該犧牲材料。在一些實施例中，在形成N型摻雜的半導體層304之前，通過在矽基底302上沉積諸如氧化矽的介電材料或通過進行熱氧化，在犧牲層306和N型摻雜的半導體層304之間形成連接墊氧化物層305。
如圖3A所示，包括多對第一介電層(在本文中稱為“堆疊犧牲層”312)和第二介電層(在本文中稱為“堆疊介電層”310，在本文中一起稱為“介電層對”)的介電堆疊層308形成在犧牲層306上。根據一些實施例，介電堆疊層308包括交錯的堆疊犧牲層312和堆疊介電層310。堆疊介電層310和堆疊犧牲層312可以交 替地沉積在矽基底302上方的犧牲層306上以形成介電堆疊層308。在一些實施例中，每個堆疊介電層310包括氧化矽層，並且每個堆疊犧牲層312包括氮化矽層。介電堆疊層308可以通過包括但不限於CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積方法形成。如圖3A所示，可以在介電堆疊層308的邊緣上形成階梯結構。可以通過對介電堆疊層308的介電層對朝向矽基底302執行多個所謂的“修整蝕刻”迴圈來形成階梯結構。由於施加到介電堆疊層308的介電層對的重複的修整蝕刻迴圈，介電堆疊層308可以具有一個或多個傾斜的邊緣，並且頂部介電層對短於底部介電層對，如圖3A所示。
如圖4A所示，方法400進行到操作408，其中形成穿過介電堆疊層和犧牲層垂直延伸到第二半導體層中的溝道結構。在一些實施例中，為了形成溝道結構，形成穿過介電堆疊層和犧牲層垂直延伸到第二半導體層中的溝道孔，隨後在溝道孔的側壁之上形成記憶體膜和半導體溝道，並且在半導體溝道上方形成與半導體溝道接觸的溝道插塞。
如圖3A所示，溝道孔是穿過介電堆疊層308和犧牲層306垂直延伸到N型摻雜的半導體層304中的開口。在一些實施例中，形成多個開口，使得每個開口成為用於在隨後的製程中生長單個溝道結構314的位置。在一些實施例中，用於形成溝道結構314的溝道孔的製造方法包括濕蝕刻及/或乾蝕刻，例如深離子反應蝕刻(DRIE)。在一些實施例中，溝道結構314的溝道孔進一步延伸穿過N型摻雜的半導體層304的頂部。通過介電堆疊層308和犧牲層306的蝕刻方法可以繼續蝕刻N型摻雜的半導體層304的部分。在一些實施例中，在通過介電堆疊層308和犧牲層306進行蝕刻之後，使用單獨的蝕刻方法來蝕刻N型摻雜的半導體層304的部分。
如圖3A所示，隨後沿著溝道孔的側壁和底表面依次形成記憶體膜316(包括阻擋層、儲存層和穿隧層)和半導體溝道318。在一些實施例中，首先沿 著溝道孔的側壁和底表面沉積記憶體膜316，然後在記憶體膜316之上沉積半導體溝道318。隨後可以使用一種或多種薄膜沉積方法(例如ALD、CVD、PVD、任何其他合適的方法或其任何組合)以此順序沉積阻擋層、儲存層和穿隧層，以形成記憶體膜316。然後可以通過使用一種或多種薄膜沉積方法(例如ALD、CVD、PVD、任何其他合適的方法或其任何組合)在記憶體膜316的穿隧層之上沉積半導體材料(例如多晶矽)來形成半導體溝道318。在一些實施例中，依次沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(“SONO”結構)以形成記憶體膜316和半導體溝道318。
如圖3A所示，如圖所示，在溝道孔中和半導體溝道318之上形成覆蓋層，以完全或部分地填充溝道孔(例如，沒有或具有氣隙)。可以通過使用一種或多種薄膜沉積方法(諸如ALD、CVD、PVD、任何其他合適的方法或其任何組合)沉積諸如氧化矽的介電材料來形成覆蓋層。然後可以在溝道孔的頂部部分中形成溝道插塞。在一些實施例中，通過CMP、濕蝕刻及/或乾蝕刻去除在介電堆疊層308的頂表面上的記憶體膜316、半導體溝道318和覆蓋層的部分並使其平坦化。然後可以通過濕蝕刻及/或乾蝕刻半導體溝道318和覆蓋層處於溝道孔的頂部部分中的部分而在溝道孔的頂部部分中形成凹陷。然後可以通過經由一種或多種薄膜沉積方法(例如CVD、PVD、ALD或其任何組合)將諸如多晶矽的半導體材料沉積到凹陷中來形成溝道插塞。由此穿過介電堆疊層308和犧牲層306將溝道結構314形成到N型摻雜的半導體層304中。
如圖4A所示，方法400進行到操作410，其中用N型摻雜的半導體層代替犧牲層以形成第一半導體層。在一些實施例中，為了用第一半導體層代替犧牲層，形成垂直延伸穿過介電堆疊層的開口以暴露犧牲層的部分，通過該開口蝕刻犧牲層以形成空腔，並且通過開口將N型摻雜的多晶矽沉積到空腔中以形成第一半導體層。
如圖3A所示，縫隙320是垂直延伸穿過介電堆疊層308並暴露犧牲層306的部分的開口。在一些實施例中，用於形成縫隙320的製造方法包括濕蝕刻及/或乾蝕刻，例如DRIE。在一些實施例中，縫隙320進一步延伸到犧牲層306的頂部部分中。穿過介電堆疊層308的蝕刻方法可以不停止在犧牲層306的頂表面處，並且可以繼續蝕刻犧牲層306的部分。
如圖3B所示，通過濕蝕刻及/或乾蝕刻去除犧牲層306(圖3A所示)以形成空腔322。在一些實施例中，犧牲層306包括多晶矽，其可以通過施加氫氧化四甲基銨(TMAH)蝕刻劑通過縫320來蝕刻，該蝕刻可以被犧牲層306和N型摻雜的半導體層304之間的連接墊氧化物層305停止。也就是說，根據一些實施例，犧牲層306的去除不影響N型摻雜的半導體層304。在一些實施例中，在去除犧牲層306之前，沿著縫隙320的側壁形成間隔體324。可以通過使用一種或多種薄膜沉積方法(例如CVD、PVD、ALD或其任何組合)將諸如氮化矽、氧化矽和氮化矽的介電材料沉積到縫隙320中來形成間隔體324。
如圖3C所示，去除在空腔322中暴露的溝道結構314的記憶體膜316的部分以暴露鄰接空腔322的溝道結構314的半導體溝道318的部分。在一些實施例中，阻擋層(例如，包括氧化矽)、儲存層(例如，包括氮化矽)和穿隧層(例如，包括氧化矽)的部分通過穿過縫隙320和空腔322施加蝕刻劑來蝕刻，所述蝕刻劑例如是用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸。可以通過溝道結構314的半導體溝道318來停止蝕刻。包括介電材料(在圖3B中示出)的間隔體324還可以保護介電堆疊層308免受記憶體膜316的蝕刻，並且可以在與去除記憶體膜316的部分相同的步驟中被蝕刻劑去除。類似地，也可以通過與去除記憶體膜316的部分相同的步驟來去除N型摻雜的半導體層304上的連接墊氧化物層305(圖3B所示)。
如圖3D所示，在N型摻雜的半導體層304上方形成與N型摻雜的半導 體層304接觸的N型摻雜的半導體層326。在一些實施例中，通過使用一種或多種薄膜沉積方法(例如，CVD、PVD、ALD或其任何組合)通過縫隙320將多晶矽沉積到空腔322(如圖3C所示)中來形成N型摻雜的半導體層326。在一些實施例中，通過用從半導體溝道318的暴露部分(包括多晶矽)磊晶生長的多晶矽選擇性地填充空腔322來形成N型摻雜的半導體層326。用於磊晶生長N型摻雜的半導體層326的製造方法可以包括預清潔空腔322，然後進行例如氣相磊晶(VPE)、液相磊晶(LPE)、分子束磊晶(MPE)、或其任何組合。在一些實施例中，當沉積或磊晶生長多晶矽以形成N型摻雜的多晶矽層作為N型摻雜的半導體層326時，執行諸如P或As的N型摻雜劑的原位摻雜。半導體層326可以填充空腔322以與溝道結構314的半導體溝道318的暴露部分接觸。
如圖4A所示，方法400進行到操作412，其中例如使用所謂的“閘極替換”方法將介電堆疊層替換為記憶體堆疊層，使得溝道結構穿過記憶體堆疊層和第一半導體層垂直延伸到第二半導體層中。在一些實施例中，為了用記憶體堆疊層代替介電堆疊層，通過開口用堆疊導電層替換堆疊犧牲層。在一些實施例中，記憶體堆疊層包括交錯的堆疊導電層和堆疊介電層。
如圖3E所示，將堆疊犧牲層312(圖3A所示)替換為堆疊導電層328，由此形成包括交錯的堆疊導電層328和堆疊介電層310的記憶體堆疊層330，從而替換介電堆疊層308(圖3A所示)。在一些實施例中，首先通過穿過縫隙320去除堆疊犧牲層312來形成橫向凹陷(未示出)。在一些實施例中，通過穿過縫隙320施加蝕刻劑來去除堆疊犧牲層312，從而產生在堆疊介電層310之間交錯的橫向凹陷。蝕刻劑可以包括相對於堆疊介電層310有選擇性地蝕刻堆疊犧牲層312的任何合適的蝕刻劑。如圖3E所示，堆疊導電層328(包括閘極和黏合層)穿過縫隙320沉積到橫向凹陷中。在一些實施例中，閘極介電層332在堆疊導電層328之前被沉積到橫向凹陷中，使得堆疊導電層328沉積在閘極介電層上。可以使用諸 如ALD、CVD、PVD、任何其他合適的方法或其任何組合的一種或多種薄膜沉積方法來沉積諸如金屬層的堆疊導電層328。在一些實施例中，諸如高k介電層的閘極介電層332也沿著縫隙320的側壁和底部形成。
如圖4B所示，方法400進行到操作414，其中形成垂直延伸穿過記憶體堆疊層的絕緣結構。在一些實施例中，為了形成絕緣結構，在形成記憶體堆疊層之後，將一種或多種介電材料沉積到開口中以填充開口。如圖3F所示，形成垂直延伸穿過記憶體堆疊層330的絕緣結構336，該絕緣結構停止在N型摻雜的半導體層326的頂表面上。可以通過使用諸如ALD、CVD、PVD、任何其他合適的方法或其任何組合的一種或多種薄膜沉積方法將一種或多種介電材料(例如氧化矽)沉積到縫隙320中以完全或部分地填充縫隙320(有或沒有氣隙)來形成絕緣結構336。在一些實施例中，絕緣結構336包括閘極介電層332(例如，包括高k介電)和介電覆蓋層334(例如，包括氧化矽)。
如圖3G中所示，在形成絕緣結構336之後，形成包括溝道局部觸點344和字元線局部觸點342的局部觸點以及週邊觸點338和週邊觸點340。可以通過使用諸如CVD、PVD、ALD或其任何組合的一種或多種薄膜沉積方法在記憶體堆疊層330的頂部上沉積諸如氧化矽或氮化矽的介電材料來在記憶體堆疊層330上形成局部介電層。通過使用濕蝕刻及/或乾蝕刻(例如RIE)穿過局部介電層(和任何其他ILD層)蝕刻觸點開口，然後通過使用一種或多種薄膜沉積方法(例如ALD、CVD、PVD、任何其他合適的方法或它們的任何組合)用導電材料填充觸點開口，可以形成溝道局部觸點344、字元線局部觸點342以及週邊觸點338和340。
如圖3H所示，在溝道局部觸點344、字元線局部觸點342和週邊觸點338和340上方形成鍵合層346。鍵合層346包括電連接到溝道局部觸點344、字元線局部觸點342和週邊觸點338和340的鍵合觸點。為形成鍵合層346，使用一種 或多種薄膜沉積方法(例如CVD、PVD、ALD或其任何組合)沉積ILD層，並使用濕蝕刻及/或乾蝕刻(例如RIE)、然後通過一種或多種薄膜沉積方法(例如CVD、PVD、ALD、任何其他合適的方法或其任何組合)穿過ILD層形成鍵合觸點。
如圖4B所示，方法400進行到操作416，其中第一基底和第二基底以面對面的方式鍵合，使得記憶體堆疊層在週邊電路上方。鍵合可以是混合鍵合。如圖3I所示，將矽基底302和其上形成的部件(例如，通過其形成的記憶體堆疊層330和溝道結構314)上下顛倒。根據一些實施例，面朝下的鍵合層346與面朝上的鍵合層348鍵合，即以面對面的方式鍵合，從而在矽基底302和矽基底350之間形成鍵合介面354。在一些實施例中，在鍵合之前，對鍵合表面施加諸如電漿處理、濕法處理及/或熱處理的處理方法。在鍵合之後，鍵合層346中的鍵合觸點和鍵合層348中的鍵合觸點對準並且彼此接觸，使得可以將通過其形成的記憶體堆疊層330和溝道結構314電連接至週邊電路352，並且在週邊電路352上方。
如圖4B所示，方法400進行到操作418，其中減薄第二基底以暴露第二半導體層。從與第二基底的第一側相對的第二側(例如，背面)執行減薄。如圖3J所示，從背面減薄矽基底302(圖3I所示)以暴露N型摻雜的半導體層304。可以使用CMP、研磨、乾蝕刻及/或濕蝕刻來減薄矽基底302。在一些實施例中，執行CMP方法以減薄矽基底302直到到達N型摻雜的半導體層304的頂表面。
如圖4B所示，方法400進行到操作420，其中在記憶體堆疊層上方形成與第二半導體層接觸的源極觸點。在一些實施例中，源極觸點形成在與第二基底的第一側(例如，減薄後的第二半導體層)相對的第二側(例如，背面)。在一些實施例中，源極觸點與絕緣結構對準。
如圖3K所示，在N型摻雜的半導體層304上形成一個或多個ILD層356。可以通過使用一種或多種薄膜沉積方法(例如ALD、CVD、PVD、任何其 他合適的方法或其任何組合)在N型摻雜的半導體層304的頂表面上沉積介電材料來形成ILD層356。如圖3K所示，穿過ILD層356將源極觸點開口358形成到N型摻雜的半導體層304中。在一些實施例中，使用濕蝕刻及/或乾蝕刻(例如RIE)來形成源極觸點開口358。在一些實施例中，源極觸點開口358進一步延伸到N型摻雜的半導體層304的頂部部分中。穿過ILD層356的蝕刻方法可以繼續蝕刻N型摻雜的半導體層304的部分。在一些實施例中，單獨的蝕刻方法用於在蝕刻穿過ILD層356之後蝕刻N型摻雜的半導體層304的部分。在一些實施例中，使用微影對源極觸點開口358進行圖案化，以使其與N型摻雜的半導體層304的相對側的絕緣結構336對準。
如圖3L所示，在N型摻雜的半導體層304的背面的源極觸點開口358(圖3K中所示)中形成源極觸點364。根據一些實施例，源極觸點364在記憶體堆疊層330上方並且與N型摻雜的半導體層304接觸。在一些實施例中，使用一種或多種薄膜沉積方法(例如ALD、CVD、PVD、任何其他合適的方法或其任何組合)將一種或多種導電材料沉積到源極觸點開口358中，以用黏合層(例如，TiN)和導體層(例如，W)填充源極觸點開口358。然後可以執行諸如CMP的平坦化方法以去除多餘的導電材料，使得源極觸點364的頂表面與ILD層356的頂表面齊平。在一些實施例中，當源極觸點開口358與絕緣結構336對準時，背面源極觸點364也與絕緣結構336對準。
如圖4B所示，方法400進行到操作422，其中在源極觸點上方形成與源極觸點接觸的互連層。如圖3M所示，在源極觸點364上方形成與源極觸點364接觸的重新分佈層370。在一些實施例中，通過使用一種或多種薄膜沉積方法(例如ALD、CVD、PVD、任何其他合適的方法或其任何組合)在N型摻雜的半導體層304和源極觸點364的頂表面上沉積諸如Al的導電材料來形成重新分佈層370。如圖3M所示，鈍化層372形成在重新分佈層370上。在一些實施例中，通過 使用一種或多種薄膜沉積方法(例如ALD、CVD、PVD、任何其他合適的方法或其任何組合)沉積諸如氮化矽的介電材料來形成鈍化層372。根據一些實施例，由此形成包括ILD層356、重新分佈層370和鈍化層372的互連層376。
如圖4B所示，方法400進行到操作424，其中通過第二半導體層形成與互連層接觸的觸點，使得第一半導體層通過第二半導體層、源極觸點和互連層電連接到所述觸點。如圖3K所示，形成觸點開口360和觸點開口361，其均延伸穿過ILD層356和N型摻雜的半導體層304。可以使用相同的蝕刻方法形成觸點開口360和觸點開口361以及源極觸點開口358，以減少蝕刻方法的數量。在一些實施例中，通過ILD層356和N型摻雜的半導體層304使用濕蝕刻及/或乾蝕刻(例如RIE)來形成觸點開口360和觸點開口361。在一些實施例中，使用微影來圖案化觸點開口360和觸點開口361，以分別與週邊觸點338和週邊觸點340對準。觸點開口360和觸點開口361的蝕刻可以在週邊觸點338和週邊觸點340的上端處停止，以暴露週邊觸點338和週邊觸點340。如圖3K所示，使用一種或多種薄膜沉積方法(例如，ALD、CVD、PVD、任何其他合適的方法或其任何組合)沿著觸點開口360和觸點開口361的側壁形成間隔體362，以電隔離N型摻雜的半導體層304。
如圖3L所示，分別在N型摻雜的半導體層304的背面的觸點開口360和觸點開口361(如圖3K所示)中形成觸點366和觸點368。根據一些實施例，觸點366和觸點368垂直延伸穿過ILD層356和N型摻雜的半導體層304。可以使用相同的沉積方法來形成觸點366和觸點368以及源極觸點364，以減少沉積方法的數量。在一些實施例中，使用一種或多種薄膜沉積方法(例如，ALD、CVD、PVD、任何其他合適的方法或其任何組合)將一種或多種導電材料沉積到觸點開口360和361中以利用黏合層(例如，TiN)和導體層(例如，W)填充觸點開口360和361。然後可以執行平坦化方法，例如CMP，以去除多餘的導電材料，使得觸點 366和觸點368的頂表面與ILD層356的頂表面齊平。在一些實施例中，由於觸點開口360和觸點開口361分別與週邊觸點338和週邊觸點340對準，觸點366和觸點368也在週邊觸點338和週邊觸點340上方並且分別與週邊觸點338和週邊觸點340接觸。
如圖3M所示，重新分佈層370也形成在觸點366上方並與觸點366接觸。結果，N型摻雜的半導體層326可以通過N型摻雜的半導體層304、源極觸點364、互連層376的重新分佈層370和觸點366電連接到週邊觸點338。在一些實施例中，N型摻雜的半導體層326和半導體層304通過源極觸點364、互連層376、觸點366、週邊觸點338以及鍵合層346和348電連接到週邊電路352。
如圖3M中所示，在觸點368上方形成與觸點368接觸的接觸連接墊374。在一些實施例中，通過濕蝕刻和乾蝕刻去除覆蓋觸點368的鈍化層372的部分，以暴露下方的重新分佈層370的部分以形成接觸連接墊374。結果，可以通過觸點368、週邊觸點340以及鍵合層346和鍵合層348將用於連接墊引出的接觸連接墊374電連接到週邊電路352。
根據本揭露的一個方面，公開了一種用於形成3D記憶體元件的方法。依次在基底的第一側的第二半導體層上方形成犧牲層並在該犧牲層上形成介電堆疊層。形成穿過介電堆疊層和犧牲層垂直延伸到第二半導體層中的溝道結構。用與第二半導體層接觸的第一半導體層代替犧牲層。用記憶體堆疊層代替介電堆疊層，使得溝道結構穿過記憶體堆疊層和第一半導體層垂直延伸到第二半導體層中。源極觸點形成在基底的與第一側相對的第二側，以與第二半導體層接觸。
在一些實施例中，在形成犧牲層之前，在第一側用N型摻雜劑摻雜基底的一部分以形成第二半導體層。
在一些實施例中，為了用第一半導體層代替犧牲層，形成垂直延伸 穿過介電堆疊層的開口以暴露犧牲層的部分，通過該開口蝕刻犧牲層以形成空腔，並且通過開口將N型摻雜的多晶矽沉積到空腔中以形成第一半導體層。
在一些實施例中，為了依次形成犧牲層和介電堆疊層，在第二半導體層上沉積多晶矽以形成犧牲層，並且在犧牲層上交替地沉積堆疊介電層和堆疊犧牲層以形成介電堆疊層。
在一些實施例中，為了用記憶體堆疊層代替介電堆疊層，通過開口用堆疊導電層代替堆疊犧牲層。
在一些實施例中，在形成記憶體堆疊層之後，將一種或多種介電材料沉積到開口中以形成垂直延伸穿過記憶體堆疊層的絕緣結構。
在一些實施例中，源極觸點與絕緣結構對準。
在一些實施例中，在形成源極觸點之前，從第二側面對基底進行減薄以暴露第二半導體層。
在一些實施例中，互連層形成在源極觸點上方並電連接至源極觸點。
在一些實施例中，形成穿過第二半導體層並與互連層接觸的觸點，使得第一半導體層通過第二半導體層、源極觸點和互連層電連接到所述觸點。
根據本揭露的另一方面，公開了一種用於形成3D記憶體元件的方法。形成溝道結構，該溝道結構穿過記憶體堆疊層垂直延伸到基底的第一側的N型摻雜的半導體層中。記憶體堆疊層包括交錯的堆疊導電層和堆疊介電層。在垂直延伸穿過記憶體堆疊層的開口中形成絕緣結構。源極觸點形成在基底的與第一側相對的第二側，以與N型摻雜的半導體層接觸並且與絕緣結構對準。
在一些實施例中，為了形成溝道結構，在第一側用N型摻雜劑摻雜基底的一部分，以形成第二N型摻雜的半導體層，依次形成第二N型摻雜的半導體層上方的犧牲層和犧牲層上的介電堆疊層，介電堆疊層包括交錯的堆疊犧牲層和堆疊介電層，形成穿過介電堆疊層和犧牲層垂直延伸到第二N型摻雜的半導體 層中的溝道結構，並且通過開口用第一N型摻雜的半導體層代替犧牲層。
在一些實施例中，為了形成溝道結構，用堆疊導電層代替堆疊犧牲層以形成記憶體堆疊層。
在一些實施例中，為了形成絕緣結構，在用堆疊導電層代替堆疊犧牲層之後，用一種或多種介電材料填充開口。
在一些實施例中，在形成源極觸點之前，從第二側減薄基底以暴露第二N型摻雜的半導體層。
根據本揭露的又一方面，公開了一種用於形成3D記憶體元件的方法。週邊電路形成在第一基底上。形成穿過記憶體堆疊層和第一半導體層垂直延伸到第二基底上的第二半導體層中的溝道結構。第一基底和第二基底以面對面的方式鍵合，使得記憶體堆疊層在週邊電路上方。使第二基底減薄以暴露第二半導體層。源極觸點形成在記憶體堆疊層上方並與第二半導體層接觸。
在一些實施例中，為了形成溝道結構，第二基底的一部分摻雜有N型摻雜劑以形成第二半導體層，依次形成第二半導體層上方的犧牲層以及犧牲層上的介電堆疊層，形成穿過介電堆疊層和犧牲層垂直延伸到第二半導體層中的溝道結構，並且通過開口用N型摻雜的半導體層代替犧牲層以形成第一半導體層。
在一些實施例中，為了進一步形成溝道結構，用記憶體堆疊層代替介電堆疊層。
在一些實施例中，在鍵合第一基底和第二基底之前，形成垂直延伸穿過記憶體堆疊層的絕緣結構。根據一些實施例，源極觸點與絕緣結構對準。
在一些實施例中，互連層形成在源極觸點上方並與源極觸點接觸。
在一些實施例中，形成穿過第二半導體層並與互連層接觸的觸點，使得第一半導體層通過第二半導體層、源極觸點和互連層電連接到所述觸點。
對特定實施例的上述說明因此將完全揭示本揭露的一般性質，使得他人能夠通過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改及/或調整以用於各種應用，而不需要過度實驗，並且不脫離本揭露的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本揭露的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本揭露的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在通過任何方式限制本揭露和所附申請專利範圍。
本揭露的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下請求項書及其等同物來進行限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:記憶體元件
101:基底
102:第一半導體結構
104:第二半導體結構
106:鍵合介面
108:週邊電路
110、112:鍵合層
111、113:鍵合觸點
114:記憶體堆疊層
116:導電層
118:介電層
120:第一半導體層
122:第二半導體層
124:溝道結構
126:記憶體膜
128:半導體溝道
129:溝道插塞
130:絕緣結構
132:背面源極觸點
133:BEOL互連層
134:ILD層
136:重新分佈層
138:鈍化層
140:接觸連接墊
142、144:觸點
146、148:週邊觸點
150:溝道局部觸點
152:字元線局部觸點

Claims (20)

  1. 一種用於形成三維(3D)記憶體元件的方法，包括：依次在基底的第一側的第二半導體層上方形成犧牲層，並且在所述犧牲層上形成介電堆疊層；形成穿過所述介電堆疊層和所述犧牲層垂直延伸到所述第二半導體層中的溝道結構；用與所述第二半導體層接觸的第一半導體層代替所述犧牲層；用記憶體堆疊層代替所述介電堆疊層，使得所述溝道結構穿過所述記憶體堆疊層和所述第一半導體層垂直延伸到所述第二半導體層中；以及在所述基底的與第一側相對的第二側形成源極觸點，以與所述第二半導體層接觸，其中所述第二半導體層位於所述源極觸點與所述第一半導體層之間。
  2. 根據請求項1所述的方法，還包括在形成所述犧牲層之前，在所述第一側用N型摻雜劑摻雜所述基底的一部分以形成所述第二半導體層。
  3. 根據請求項1所述的方法，其中，用所述第一半導體層代替所述犧牲層包括：形成垂直延伸穿過所述介電堆疊層以暴露所述犧牲層的部分的開口；通過所述開口蝕刻所述犧牲層以形成空腔；並且通過所述開口將N型摻雜的多晶矽沉積到所述空腔中以形成所述第一半導體層。
  4. 根據請求項3所述的方法，其中，依次形成所述犧牲層和所述介電堆疊層包括： 在所述第二半導體層上沉積多晶矽以形成所述犧牲層；以及在所述犧牲層上交替沉積堆疊介電層和堆疊犧牲層以形成所述介電堆疊層。
  5. 根據請求項4所述的方法，其中，用所述記憶體堆疊層代替所述介電堆疊層包括通過所述開口用堆疊導電層代替所述堆疊犧牲層。
  6. 根據請求項3所述的方法，還包括在形成所述記憶體堆疊層之後，將一種或多種介電材料沉積到所述開口中以形成垂直延伸穿過所述記憶體堆疊層的絕緣結構。
  7. 根據請求項6所述的方法，其中，所述源極觸點與所述絕緣結構對準。
  8. 根據請求項1所述的方法，還包括在形成所述源極觸點之前，從所述第二側減薄所述基底以暴露所述第二半導體層。
  9. 根據請求項1所述的方法，還包括在所述源極觸點上方形成電連接至所述源極觸點的互連層。
  10. 根據請求項9所述的方法，還包括形成穿過所述第二半導體層並與所述互連層接觸的觸點，使得所述第一半導體層通過所述第二半導體層、所述源極觸點和所述互連層電連接至所述觸點。
  11. 一種用於形成三維(3D)記憶體元件的方法，包括：形成穿過記憶體堆疊層垂直延伸到基底的第一側的N型摻雜的半導體層中的溝道結構，其中，所述記憶體堆疊層包括交錯的堆疊導電層和堆疊介電層；在垂直延伸穿過所述記憶體堆疊層的開口中形成絕緣結構；以及在所述基底的與所述第一側相對的第二側形成源極觸點，以與所述N型摻雜的半導體層接觸並與所述絕緣結構對準，其中所述基底位於所述源極觸點與所述N型摻雜的半導體層之間。
  12. 根據請求項11所述的方法，其中，形成所述溝道結構包括：在所述第一側用N型摻雜劑摻雜所述基底的一部分以形成第二N型摻雜的半導體層；依次在所述第二N型摻雜的半導體層上方形成犧牲層，並在所述犧牲層上形成介電堆疊層，其中，所述介電層包括交錯的堆疊犧牲層和堆疊介電層；形成穿過所述介電堆疊層和所述犧牲層垂直延伸到所述第二N型摻雜的半導體層中的所述溝道結構；以及通過所述開口用第一N型摻雜的半導體層代替所述犧牲層。
  13. 根據請求項12所述的方法，其中，形成所述溝道結構還包括用所述堆疊導電層代替所述堆疊犧牲層以形成所述記憶體堆疊層。
  14. 根據請求項13所述的方法，其中，形成所述絕緣結構包括在用所述堆疊導電層代替所述堆疊犧牲層之後，用一種或多種介電材料填充所述開口。
  15. 根據請求項12所述的方法，還包括在形成所述源極觸點之前，從 所述第二側減薄所述基底以暴露所述第二N型摻雜的半導體層。
  16. 一種用於形成三維(3D)記憶體元件的方法，包括：在第一基底上形成週邊電路；在第二基底上形成穿過記憶體堆疊層和第一半導體層垂直延伸到第二半導體層中的溝道結構；以面對面的方式鍵合所述第一基底和所述第二基底，使得所述記憶體堆疊層在所述週邊電路上方；減薄所述第二基底以暴露所述第二半導體層；以及在所述記憶體堆疊層上方形成與所述第二半導體層接觸的源極觸點，其中所述第二半導體層位於所述源極觸點與所述第一半導體層之間。
  17. 根據請求項16所述的方法，其中，形成所述溝道結構包括：用N型摻雜劑摻雜所述第二基底的一部分以形成所述第二半導體層；依次在所述第二半導體層上方形成犧牲層，並在所述犧牲層上形成介電堆疊層；形成穿過所述介電堆疊層和所述犧牲層垂直延伸到所述第二半導體層中的所述溝道結構；以及用N型摻雜的半導體層代替所述犧牲層以形成所述第一半導體層。
  18. 根據請求項16所述的方法，還包括：在鍵合所述第一基底和所述第二基底之前，形成垂直延伸穿過所述記憶體堆疊層的絕緣結構，其中，所述源極觸點與所述 絕緣結構對準。
  19. 根據請求項16所述的方法，還包括在所述源極觸點上方形成與所述源極觸點接觸的互連層。
  20. 根據請求項19所述的方法，還包括穿過所述第二半導體層形成與所述互連層接觸的觸點，使得所述第一半導體層通過所述第二半導體層、所述源極觸點和所述互連層電連接至所述觸點。
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