JP2024510769A

JP2024510769A - ３次元ｎａｎｄメモリおよびその製造方法

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Publication number: JP2024510769A
Application number: JP2023557781A
Authority: JP
Inventors: リンチュン・ウ; クン・ジャン; ウェンシ・ジョウ
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2021-03-23
Filing date: 2021-08-26
Publication date: 2024-03-11
Also published as: CN114846604A; KR20230138555A; EP4285414A1; US20220310162A1; EP4285414A4

Abstract

本開示は、３次元（３Ｄ）メモリデバイスを形成するための方法を提供する。方法は、交互誘電体スタックを基板の上に配設することを含み、交互誘電体スタックは基板上に交互に積層された第１の誘電体層および第２の誘電体層を含む。方法は、また、交互誘電体スタックを貫通して基板内に貫入するチャネル構造を形成することを含み、チャネル構造は、メモリフィルムの側壁上に配設されたチャネル層を含む。方法は、チャネル層の一部を露出させるために基板および基板内に貫入するメモリフィルムの一部を除去することと、チャネル層の露出部分上にアレイ共通ソース（ＡＣＳ）を配設することとをさらに含む。

Description

本開示は、一般的に、半導体技術の分野、より具体的には３次元ＮＡＮＤフラッシュメモリおよびその製造方法に関する。

製造コストを削減し、記憶密度を高めるために、メモリデバイスがより小さいダイサイズに縮小されるにつれて、プレーナ型メモリセルのスケーリングがプロセス技術の制限および信頼性の問題に起因する問題に直面する。３次元（３Ｄ）メモリアーキテクチャは、プレーナ型メモリセルにおけるこの密度および性能の限界に対処することができる。

３次元ＮＡＮＤフラッシュメモリでは、メモリセルの多くの層が垂直に積層することができ、それにより単位面積当たりの記憶密度が大幅に高められ得る。垂直方向に積層される層の数を大幅に増やすことができ、それにより記憶容量をさらに高めることができる。しかしながら、高アスペクト比構造は、製造が非常に困難なものとなり得る。たとえば、エッチングにより積層構造を貫通するチャネルホールが形成され、メモリフィルムおよびチャネル層はチャネルホールの側壁上に配設され得る。チャネル層にソースコンタクトを形成するために、チャネルホールの底部にあるメモリフィルムは、除去される必要がある。しかしながら、側壁のチャネル層を損傷することなくチャネルホールの底部からメモリフィルムを除去することには問題がある。チャネル層内のピンホールは、信頼性の問題を引き起こし、製品の歩留まりを低下させ得る。したがって、チャネル層にソースコンタクトを形成するための方法を提供する必要性が存在する。

３次元（３Ｄ）メモリデバイスおよびそれを形成するための方法の実施形態が本開示において説明される。

本開示の一態様は、３次元（３Ｄ）メモリデバイスを形成するための方法を提供する。方法は、基板上に、第１のエッチストップ層、第２のエッチストップ層、および交互誘電体スタック（ａｌｔｅｒｎａｔｉｎｇｄｉｅｌｅｃｔｒｉｃｓｔａｃｋ）を順次形成することと、交互誘電体スタックを貫通して基板内に貫入するチャネルホールを形成することと、チャネルホールの側壁上にメモリフィルム、次いでチャネル層を配設して、チャネル構造を形成することと、基板を除去し、第１のエッチストップ層上で停止して、基板内に貫入するメモリフィルムの部分を露出させることと、第１のエッチストップ層およびメモリフィルムの露出部分を除去し、第２のエッチストップ層上で停止して、基板内に貫入するチャネル層の部分を露出させることと、交互誘電体スタックから遠く離れている第２のエッチストップ層の裏面にアレイ共通ソース（ａｒｒａｙｃｏｍｍｏｎｓｏｕｒｃｅ）（ＡＣＳ）を形成してチャネル層の露出部分を覆うこととを含む。

いくつかの実施形態において、第１のエッチストップ層は酸化ケイ素を含み、第２のエッチストップ層は多結晶シリコンを含む。

いくつかの実施形態において、基板は、ハンドルウェハ、絶縁体層（たとえば、犠牲酸化ケイ素層）、および半導体層（たとえば、犠牲多結晶シリコン層）を含む。

いくつかの実施形態において、基板を除去し第１のエッチストップ層上で停止することは、ウェットエッチングによって基板を除去することを含む。

いくつかの実施形態において、第１のエッチストップ層およびメモリフィルムの露出部分を除去することは、ウェットエッチングによって第１のエッチストップ層およびメモリフィルムの露出部分を除去することを含む。

いくつかの実施形態において、交互誘電体スタックは階段状領域を含み、本方法は、また、階段状領域内にダミーチャネルホールを形成することを含み、ダミーチャネルホールは、交互誘電体スタックの少なくとも一部を貫通し基板内に貫入する。

いくつかの実施形態において、交互誘電体スタックは、交互に積層された第１の誘電体層および第２の誘電体層（すなわち犠牲層）を含む。方法は、また、交互誘電体スタックを貫通して基板内に貫入するスリット開口部を形成することであって、スリット開口部はチャネル構造から離れた位置にある、形成することと、スリット開口部を通して犠牲層を除去し側方トンネルを形成することと、側方トンネルの内側に導電体層を形成することと、スリット開口部の内側に絶縁材料を配設してスリット構造を形成することとを含む。

いくつかの実施形態において、側方トンネルの内側に導電体層を形成することは、側方トンネルおよびスリット開口部の側壁上にゲート誘電体層を配設することと、側方トンネルの内側のゲート誘電体層上にゲート接着層を配設することとを含む。

いくつかの実施形態において、基板は、絶縁層によって覆われた周辺領域をさらに備える。方法は、また、周辺領域内に、前面絶縁層を貫通して基板内に貫入するシリコン貫通電極（ＴＳＶ）を形成することを含む。

いくつかの実施形態において、ＴＳＶを形成することは、ＴＳＶの側壁を覆うＴＳＶ界面層を形成することを含む。

いくつかの実施形態において、方法は、また、ウェットエッチングプロセスを通して、基板および第１のエッチストップ層を順次除去し、基板内に貫入するダミーチャネルホールの部分、基板内に貫入するスリット構造の部分、および基板内に貫入するＴＳＶの部分を露出させることを含む。

いくつかの実施形態において、第２のエッチストップ層の裏面にＡＣＳを形成することは、基板内に貫入するダミーチャネルホールの露出部分、基板内に貫入するスリット構造の露出部分、および基板内に貫入するＴＳＶの露出部分を覆うようにＡＣＳを配設することを含む。

いくつかの実施形態において、ＡＣＳを形成することは、第２のエッチストップ層の裏面に第１の多結晶シリコン層を配設することと、第１の多結晶シリコン層をドーピングしアニールすることと、交互誘電体スタックから遠く離れている第１の多結晶シリコン層の裏面に第２の多結晶シリコン層を配設することと、第２の多結晶シリコン層をドーピングしアニールすることとをさらに含む。

いくつかの実施形態において、方法は、交互誘電体スタックから遠く離れているＡＣＳの裏面に層間誘電体層を形成することをさらに含む。

いくつかの実施形態において、層間誘電体層を形成することは、交互誘電体スタックから遠く離れているＡＣＳの裏面に誘電体誘電層を形成することと、誘電体充填層内に、ＡＣＳを貫通するバックサイドディープトレンチアイソレーション（ＢＤＴＩ）を形成することと、チャネル構造に対応する誘電体充填層の一部を除去し第１のコンタクト開口部を形成してＡＣＳを露出させることと、ＴＳＶに対応する誘電体充填層の一部を除去し第２のコンタクト開口部を形成してＴＳＶを露出させることとを含む。

いくつかの実施形態において、方法は、また、層間誘電体層上に、交互誘電体スタックから遠く離れている裏面相互接続層を形成することも含む。

いくつかの実施形態において、裏面相互接続層を形成することは、第１のコンタクト開口部および第２のコンタクト開口部の内側に導電体材料を配設し、交互誘電体スタックから遠く離れている層間誘電体層の裏面を覆い、第１のコンタクト開口部の内側にＡＣＳコンタクト構造を形成し、第２のコンタクト開口部の内側にＴＳＶコンタクト構造を形成することと、ＡＣＳコンタクト構造とＴＳＶコンタクト構造との間に絶縁間隔を形成することとを含む。

本開示の別の態様は、３次元（３Ｄ）メモリデバイスを提供する。３Ｄメモリデバイスは、アレイ共通ソース（ＡＣＳ）と、ＡＣＳの第１の側上で導電体層および誘電体層が交互に配置されるフィルムスタックと、フィルムスタックを貫通しＡＣＳ内に貫入するチャネル構造とを備える。各チャネル構造は、コア充填フィルムと、コア充填フィルムの側壁を覆うチャネル層と、フィルムスタックを貫通するチャネル層の一部分に配設されたメモリフィルムとを含む。ＡＣＳは、フィルムスタックからＡＣＳ内に貫入するチャネル層の一部分を囲み、それにより、ＡＣＳはフィルムスタックからＡＣＳ内に貫入するチャネル層のその部分に接続する。

いくつかの実施形態において、ＡＣＳは、ｐ型またはｎ型ドープ多結晶シリコン層を含む。

いくつかの実施形態において、導電体層および誘電層が交互に配置されるフィルムスタックは、階段状領域を備える。

いくつかの実施形態において、３Ｄメモリデバイスは、フィルムスタックの少なくとも一部を貫通し、ＡＣＳ内に貫入するダミーチャネルホールも備える。ＡＣＳは、フィルムスタックからＡＣＳ内に貫入するダミーチャネルホールの一部分を囲む。

いくつかの実施形態において、３Ｄメモリデバイスは、フィルムスタックを貫通してＡＣＳ内に貫入するスリット構造（すなわち、ゲート線スリット）も含む。スリット構造は、チャネル構造から離れており、ＡＣＳは、フィルムスタックからＡＣＳ内に貫入するスリット構造の一部を囲む。

いくつかの実施形態において、スリット構造は、スリット構造の側壁上に配設されたゲート誘電体層を含む。

いくつかの実施形態において、フィルムスタックは、導電体層の側壁を覆うゲート誘電体層も含む。フィルムスタックは、ゲート誘電体層と導電体層との間に配設されたゲート接着層も含む。

いくつかの実施形態において、３Ｄメモリデバイスは、絶縁層によって覆われている周辺領域も備える。周辺領域は、フィルムスタックにより近いＡＣＳの前面側にある。３Ｄメモリデバイスは、また、周辺領域内の絶縁層を貫通するシリコン貫通電極（ＴＳＶ）も含む。ＴＳＶはＡＣＳと接触していない。

いくつかの実施形態において、ＴＳＶは、ＴＳＶ界面層を含む。

いくつかの実施形態において、３Ｄメモリデバイスは、フィルムスタックから遠く離れているＡＣＳの裏面にも層間誘電体層を備える。

いくつかの実施形態において、層間誘電体層は、ＴＳＶを有する領域でＡＣＳを貫通するバックサイドディープトレンチアイソレーション（ＢＤＴＩ）を含む。

いくつかの実施形態において、３Ｄメモリデバイスは、また、フィルムスタックから遠く離れている層間誘電体層の裏面上に裏面相互接続層を備える。裏面相互接続層は、ＡＣＳに接続され、チャネル構造に対応するＡＣＳコンタクト構造、ＴＳＶに接続されたＴＳＶコンタクト構造、およびＴＳＶコンタクト構造とＡＣＳコンタクト構造との間に配置された絶縁間隔を含む。

本開示のさらに別の態様は、メモリストレージシステムを提供する。メモリストレージシステムは、３次元（３Ｄ）ＮＡＮＤメモリを備え、３ＤＮＡＮＤメモリは、アレイ共通ソース（ＡＣＳ）と、ＡＣＳの第１の側に交互に積層された導電体層および第１の誘電体層を含む、導電体層および誘電層が交互に配置されたフィルムスタックとを備える。３ＤＮＡＮＤメモリは、また、第１の側とは反対側の、ＡＣＳの第２の側に配設された裏面相互接続層を含み、裏面相互接続層はＡＣＳコンタクト構造を含む。３ＤＮＡＮＤメモリは、フィルムスタックを貫通するメモリストリングをさらに含み、メモリストリングは、メモリフィルムによって覆われた第１の部分と、ＡＣＳに接触し、ＡＣＳコンタクト構造に電気的に接続されている第２の部分とを有するチャネル層を含む。

本開示の他の態様は、当業者であれば、本開示の説明、請求項、および図面に照らして理解できる。

本明細書に組み込まれ、本明細書の一部を成す、添付図面は、本開示の実施形態を例示し、説明と併せて、本開示の原理を説明し、当業者が本開示を作製し、使用することを可能にするのにさらに役立つ。

本開示のいくつかの実施形態による、例示的な３次元（３Ｄ）メモリダイを例示する概略トップダウン図である。本開示のいくつかの実施形態による、３Ｄメモリダイの領域を例示している概略トップダウン図である。本開示のいくつかの実施形態による、例示的な３Ｄメモリアレイ構造の一部を例示する斜視図である。本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための方法を例示する図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、特定のプロセスステップにおける３Ｄメモリ構造を例示する断面図である。本開示のいくつかの実施形態による、１つまたは複数のメモリチップを有するストレージシステムを例示する図である。本開示のいくつかの実施形態による、１つまたは複数のメモリチップを有するストレージシステムを例示する図である。本開示のいくつかの実施形態による、１つまたは複数のメモリチップを有するストレージシステムを例示する図である。本開示のいくつかの実施形態による、３次元（３Ｄ）メモリダイを例示する概略図である。

本発明の特徴および利点は、以下で述べられている詳細な説明から、類似する参照文字が全体を通して対応する要素を識別している図面と併せて読んだときに、より明らかになるであろう。図中、類似の参照番号は、一般的に、同一の、機能的に類似している、および／または構造的に類似している要素を示している。要素が最初に出現する図面は、対応する参照番号の一番左の桁によって示される。

本開示の実施形態は、添付図面を参照しつつ説明される。

特定の構成および配列が説明されているが、これは、例示目的のためだけに説明されていることは理解されるであろう。当業者であれば、本開示の精神および範囲から逸脱することなく、他の構成および配置が使用され得ることを認識するであろう。本開示が、様々な他の用途でも採用され得ることは、当業者には明らかであろう。

「一実施形態」、「実施形態」、「例示的な一実施形態」、「いくつかの実施形態」などの、明細書における参照は、説明されている実施形態が、特定の特徴、構造、または特性を備え得るが、すべての実施形態が、特定の特徴、構造、または特性を必ずしも含み得ないことを示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指さない。さらに、特定の特徴、構造、または特性が一実施形態に関連して説明されているときに、明示的に説明されようとされまいと他の実施形態に関連してそのような特徴、構造、または特性に影響を及ぼすことは当業者の知識の範囲内にあるであろう。

一般に、用語は、少なくとも一部は文脈中での使い方から理解できる。たとえば、少なくとも一部は文脈に応じて、本明細書において使用されているような「１つまたは（もしくは）複数」という言い回しは、単数形の意味で特徴、構造、もしくは特性を記述するために使用され得るか、または複数形の意味で特徴、構造、もしくは特性の組合せを記述するために使用され得る。同様に、ここでもまた、英語原文中の「ａ」、「ａｎ」、または「ｔｈｅ」などの冠詞は、少なくとも一部は文脈に応じて単数形の使用を伝えるか、または複数形の使用を伝えるものとして理解されてよい。それに加えて、「～に基づく」という言い回しは、排他的な一連の要素を伝えることを必ずしも意図されていないと理解できるが、代わりに、ここでもまた少なくとも一部は文脈に応じて、必ずしも明示的に記述されていない追加の要素の存在を許容し得る。

本開示の英語原文における「ｏｎ」、「ａｂｏｖｅ」、および「ｏｖｅｒ」の意味は、「ｏｎ」が何かの「上に直接」を意味するだけでなく、間に中間特徴または層を備える何かの「上に」という意味を含むように、最も広い意味で解釈されるべきであることは容易に理解されるべきである。さらに、英語原文中の「ａｂｏｖｅ」または「ｏｖｅｒ」は、何かより「上」または何かの上に被さる形で「上」を意味するだけでなく、間に中間特徴または層を備えずに何かより「上」または被さる形で「上」にある（すなわち、何かの上に直接ある）という意味を含むこともできる。

英語原文中の「ｂｅｎｅａｔｈ（下）」、「ｂｅｌｏｗ（より下）」、「ｌｏｗｅｒ（下側）」、「ａｂｏｖｅ（より上）」、「ｕｐｐｅｒ（上側）」、および同様の語などの空間的相対語は、図に例示されているように、一方の要素または特徴と他方の要素または特徴との関係を記述する際に記述を容易にするために本明細書で使用され得る。空間的相対語は、図に示されている配向に加えて使用またはプロセス段階におけるデバイスの異なる配向を包含することを意図されている。装置は、他の何らかの方法で配向され（９０度または他の向きに回転され）てよく、本明細書で使用される空間的相対的記述子も、同様に、しかるべく解釈されるものとしてよい。

本明細書で使用されているように、「基板」という語は、その後の材料層が加えられる材料を指す。基板は、「頂」面と「底」面とを備える。基板の頂面は、典型的には、半導体デバイスが形成される場所であり、したがって、半導体デバイスは、断りのない限り基板の頂部側に形成される。底面は、頂面とは反対側にあり、したがって、基板の底部側は、基板の頂部側とは反対側にある。基板それ自体にパターンを形成することができる。基板の上に加えられる材料は、パターニングされ得るか、またはパターンが形成されないままにすることができる。さらに、基板は、ケイ素、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの、広範な半導体材料を含むことができる。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの、電気的に非導電体材料から作ることができる。

本明細書で使用されているように、「層」という語は、厚さを有する領域を含む材料部分を指す。層は、頂部側と底部側とを有し、層の底部は基板に相対的に近く、頂部側は基板から相対的に離れている。層は、下にあるもしくは上にある構造全体にわたって延在し得るか、または下にあるもしくは上にある構造の広がりより小さい広がりを有し得る。さらに、層が、連続構造の厚さより小さい厚さを有する均質または不均質連続構造の一領域であってよい。たとえば、層が、連続構造の頂面と底面との間、または頂面および底面のところの任意の一組の水平面の間に配置され得る。層は、水平、垂直、および／またはテーパー付き表面に沿って延在し得る。基板は層であってよく、１つもしくは複数の層を中に含んでいてもよく、および／またはその上に、それより上に、および／またはそれより下に１つもしくは複数の層を有することができる。層は、複数の層を含むこともできる。たとえば、相互接続層は、１つまたは複数の導電体層およびコンタクト層（接点、相互接続線、および／または垂直相互接続アクセス（ＶＩＡ）が形成される）と１つまたは複数の誘電体層を含むことができる。

本開示において、説明を容易にするために、「ティア」は、垂直方向に沿って実質的に同じ高さの要素を指すために使用される。たとえば、ワード線およびその下のゲート誘電体層は、「ティア」と称され、ワード線およびその下の絶縁層は、まとめて「ティア」と称されてよく、実質的に同じ高さのワード線は、「ワード線のティア」と称されるか、または類似のものであってよく、以下同様であるものとしてよい。

本明細書で使用されているように、「公称的／公称的に」という言い回しは、所望の値より上および／または所望の値より下の値の範囲とともに、製品またはプロセスの設計段階において設定される、コンポーネントまたはプロセス段階に対する特性またはパラメータの所望の値もしくはターゲット値を指す。値の範囲は、製造プロセスまたは製造公差のわずかな変動によるものとしてよい。本明細書において使用されているように、「約」という語は、主題の半導体デバイスに関連付けられている特定の技術ノードに基づき変化し得る所与の量の値を示す。特定の技術ノードに基づき、「約」という語は、たとえば、値の１０～３０％以内（たとえば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を示すことができる。

本開示において、用語「水平の／水平に／横の／外側の／横方向に」は、基板の外側表面に公称的に平行であることを意味し、「垂直の／垂直に」という言い回しは、基板の外側表面に対して公称的に垂直であることを意味する。

本明細書で使用されているように、「３Ｄメモリ」という用語は、メモリストリングが基板に関して垂直方向に延在するように横配向基板上にメモリセルトランジスタの垂直配向ストリング（本明細書ではＮＡＮＤストリングなど「メモリストリング」と称される）を有する３次元（３Ｄ）半導体デバイスを指す。

図１は、本開示のいくつかの実施形態による、例示的な３次元（３Ｄ）メモリデバイス１００の概略トップダウン図を例示している。３ＤＮＡＮＤフラッシュメモリなどの３Ｄメモリデバイス１００は、メモリチップ（パッケージ）、メモリダイ、またはメモリダイの任意の部分とすることができ、１つまたは複数のメモリプレーン１０１を含むことができ、その各々が複数のメモリブロック１０３を含むことができる。同一の同時並行処理が各メモリプレーン１０１において行われ得る。メガバイト（ＭＢ）単位のサイズを有することができるメモリブロック１０３は、消去動作を実行するための最小サイズのものである。図１に示されているように、例示的な３Ｄメモリデバイス１００は、４つのメモリプレーン１０１を備え、各メモリプレーン１０１は６つのメモリブロック１０３を備える。各メモリブロック１０３は、複数のメモリセルを含むことができ、各メモリセルは、ビット線およびワード線などの相互接続を通してアドレス指定され得る。ビット線およびワード線は、垂直に（たとえば、それぞれロウおよびカラムに）に並べられ、金属線のアレイを形成することができる。ビット線およびワード線の方向は、図１において、「ＢＬ」および「ＷＬ」としてラベル付けされている。本開示では、メモリブロック１０３は、「メモリアレイ」または「アレイ」とも称される。メモリアレイは、記憶機能を実行する、メモリデバイス内のコア領域である。

３Ｄメモリデバイス１００は、また、メモリプレーン１０１を囲む領域である周辺領域１０５を含む。周辺領域１０５は、メモリアレイの機能、たとえば、ページバッファ、ロウおよびカラムデコーダ、およびセンスアンプをサポートするための多くのデジタル、アナログ、および／または混合信号回路を含む。周辺回路は、当業者にとっては明らかなように、トランジスタ、ダイオード、コンデンサ、抵抗器などの、能動および／または受動半導体デバイスを使用する。

図１に例示されている、３Ｄメモリデバイス１００内のメモリプレーン１０１の配置構成および各メモリプレーン１０１内のメモリブロック１０３の配置構成は、例としてのみ使用されており、本開示の範囲を限定するものではないことに留意されたい。

図２を参照すると、本開示のいくつかの実施形態による、図１における領域１０８の拡大トップダウン図が例示されている。３Ｄメモリデバイス１００の領域１０８は、階段状領域２１０およびチャネル構造領域２１１を含み得る。チャネル構造領域２１１は、各々複数のスタック型メモリセルを含むメモリストリング２１２のアレイを含むことができる。階段状領域２１０は、階段状構造と、階段状構造上に形成されたコンタクト構造２１４のアレイとを含み得る。いくつかの実施形態において、チャネル構造領域２１１および階段状領域２１０を横切るＷＬ方向に延在する複数のスリット構造２１６は、メモリブロックを複数のメモリフィンガー２１８に分割することができる。少なくともいくつかのスリット構造２１６は、チャネル構造領域２１１内のメモリストリング２１２のアレイの共通ソースコンタクト（たとえば、アレイ共通ソースまたはＡＣＳ）として機能することができる。頂部セレクトゲートカット（ｔｏｐｓｅｌｅｃｔｇａｔｅｃｕｔ）２２０は、たとえば、各メモリフィンガー２１８の真ん中に配設されて、メモリフィンガー２１８の頂部セレクトゲート（ＴＳＧ）を２つの部分に分割し、それによって、メモリフィンガーを２つのメモリスライス２２４に分割することができ、同じワード線を共有するメモリスライス２２４内のメモリセルは、プログラム可能（読み出し／書き込み）メモリページを形成する。３ＤＮＡＮＤメモリの消去動作はメモリブロックレベルで実行され得るが、読み出しおよび書き込み動作はメモリページレベルで実行され得る。メモリページはキロバイト（ＫＢ）単位のサイズを有することができる。いくつかの実施形態において、領域１０８は、製造中のプロセス変動制御のため、および／または追加の機械的支持のために、ダミーメモリストリング２２２も含む。

図３は、本開示のいくつかの実施形態による、例示的な３次元（３Ｄ）メモリアレイ構造３００の一部の斜視図を例示している。メモリアレイ構造３００は、基板３３０と、基板３３０の上を覆う絶縁フィルム３３１と、絶縁フィルム３３１の上を覆う下側セレクトゲート（ＬＳＧ）３３２のティアと、ＬＳＧ３３２の上に積層し交互導電体および誘電体層のフィルムスタック３３５を形成する、「ワード線（ＷＬ）」とも称される、制御ゲート３３３の複数のティアとを備える。制御ゲートのティアに隣接する誘電体層は、わかりやすくするために図３に示されていない。

各ティアの制御ゲートは、フィルムスタック３３５を貫通するスリット構造２１６－１および２１６－２によって分離される。メモリアレイ構造３００は、制御ゲート３３３のスタックの上を覆う頂部セレクトゲート（ＴＳＧ）３３４のティアも含む。ＴＳＧ３３４、制御ゲート３３３、およびＬＳＧ３３２のスタックは、「ゲート電極」とも称される。メモリアレイ構造３００は、メモリストリング２１２と、隣接するＬＳＧ３３２の間の基板３３０の一部分の中のドープされたソース線領域３４４をさらに備える。各メモリストリング２１２は、絶縁フィルム３３１と交互導電体および誘電体層のフィルムスタック３３５とを貫通するチャネルホール３３６を備える。メモリストリング２１２は、また、チャネルホール３３６の側壁上のメモリフィルム３３７と、メモリフィルム３３７の上を覆うチャネル層３３８と、チャネル層３３８に囲まれているコア充填フィルム３３９とを含む。制御ゲート３３３（たとえば、３３３－１、３３３－２、３３３－３）とメモリストリング２１２との交点に、メモリセル３４０（たとえば、３４０－１、３４０－２、３４０－３）が形成され得る。チャネル層３３８の一部がそれぞれの制御ゲートに応答し、メモリセルのチャネル層３３８とも称される。メモリアレイ構造３００は、ＴＳＧ３３４の上を覆うメモリストリング２１２と一緒に接続されている複数のビット線（ＢＬ）３４１をさらに備える。メモリアレイ構造３００は、複数のコンタクト構造２１４を通してゲート電極と一緒に接続されている複数の金属相互接続線３４３も備える。フィルムスタック３３５のエッジは、ゲート電極の各ティアへの電気的接続を可能にするように階段の形状に構成されている。

図３では、例示することを目的として、制御ゲート３３３－１、３３３－２、および３３３－３の３つのティアが、ＴＳＧ３３４の１つのティアおよびＬＳＧ３３２の１つのティアと一緒に図示されている。この例では、各メモリストリング２１２は、制御ゲート３３３－１、３３３－２、３３３－３にそれぞれ対応する、３つのメモリセル３４０－１、３４０－２、および３４０－３を含むことができる。いくつかの実施形態において、制御ゲートの数およびメモリセルの数は、記憶容量を増大させるために３つより大きくすることができる。メモリアレイ構造３００は、他の構造、たとえば、ＴＳＧカット、共通ソースコンタクト（すなわち、アレイ共通ソース）、およびダミーメモリストリングも含むことができる。これらの構造は、簡単のため、図３には示されていない。

図４は、本開示のいくつかの実施形態による、３次元（３Ｄ）メモリデバイスを形成するための方法４００を例示している。方法４００に示されているプロセスステップは網羅されておらず、例示されているステップのいずれかの前、後、または間に他のステップも同様に実行され得ることは理解されるべきである。いくつかの実施形態において、方法４００のいくつかのプロセスステップは、省かれているか、または簡単のためここでは説明されていない、他のプロセスステップも含まれ得る。いくつかの実施形態において、方法４００のプロセスステップは、異なる順序で実行され、および／または変化し得る。

図５、図６Ａ～図６Ｂ、図７から図１６は、方法４００による特定のプロセスステップにおける３Ｄメモリデバイスの例示的な構造を例示する。

図４を参照すると、ステップＳ４０５において、第１のエッチストップ層および第２のエッチストップ層が、基板上に配設され得ることがわかる。プロセスステップＳ４０５による、例示的な３Ｄメモリ構造５００の断面図が図５に示されている。

図５に示されているように、３Ｄメモリ構造５００は、基板３３０上に配設された第１のエッチストップ層５５０および第２のエッチストップ層５５２を含む。

基板３３０は、後続の構造を形成するためのプラットフォームを提供することができる。いくつかの実施形態において、基板３３０は、単結晶、多結晶、または単結晶半導体などの任意の好適な半導体材料を有する任意の適切な半導体基板であり得る。たとえば、基板３３０は、シリコン、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム、炭化ケイ素、ＩＩＩ－Ｖ化合物、ＩＩ－ＶＩ化合物、またはそれらの任意の組合せを含むことができる。

いくつかの実施形態において、基板３３０は、複合構造を有することができ、ハンドルウェハ５４５上に形成された半導体層５４７を含む。基板３３０は、半導体層５４７とハンドルウェハ５４５との間に配置された絶縁体層５４６も含む。ハンドルウェハ５４５は、ガラス、プラスチック、または別の半導体基板を含むことができる。半導体層５４７は、任意の好適な単結晶、多結晶、または単結晶半導体、たとえば、シリコン、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム、炭化ケイ素、ＩＩＩ－Ｖ化合物、ＩＩ－ＶＩ化合物、またはこれらの任意の組合せを含むことができる。絶縁体層５４６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、またはこれらの任意の組合せを含むことができる。いくつかの実施形態において、絶縁体層５４６は酸化ケイ素であり、犠牲酸化ケイ素層とも称される。いくつかの実施形態において、半導体層５４７は多結晶シリコンであり、犠牲多結晶シリコン層とも称される。いくつかの実施形態において、基板３３０は、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、またはシリコンゲルマニウムオンインシュレータ（ＳＧＯＩ）とすることができ、半導体層５４７は、結晶シリコン、結晶ゲルマニウム、または結晶シリコンゲルマニウムとすることができる。

いくつかの実施形態において、半導体層５４７は、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）、プラズマ助長ＣＶＤ（ＰＥＣＶＤ）、高速熱化学気相成長法（ＲＴＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、スパッタリング、有機金属化学気相成長法（ＭＯＣＶＤ）、原子層堆積法（ＡＬＤ）、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、蒸着、および／またはこれらの組合せなどの堆積法を使用することによって、絶縁体層５４６およびハンドルウェハ５４５上に配設され得る。いくつかの実施形態において、半導体層５４７は、ウェハボンディング、ＳＩＭＯＸなどを通じて、絶縁体層５４６およびハンドルウェハ５４５上に形成され得る。

基板３３０の前面３３０ｆは、本明細書では、基板の「主表面」または「頂面」とも称される。基板３３０の前面３３０ｆ上に材料の層が配設され得る。「最上」または「上」層は、基板の前面３３０ｆから最も遠いまたはより遠い層である。「最下」または「下」層は、基板の前面３３０ｆに最も近いまたはより近い層である。

プロセスステップＳ４０５において、第１のエッチストップ層５５０は、基板３３０の前面３３０ｆ上に形成され、第２のエッチストップ層５５２は、第１のエッチストップ層５５０上に形成され得る。いくつかの実施形態において、第１のエッチストップ層５５０および第２のエッチストップ層５５２は、基板３３０の半導体層５４７上に形成され得る。第１のエッチストップ層５５０および第２のエッチストップ層５５２は、基板３３０の前面３３０ｆに平行な横方向に延在する。

第１のエッチストップ層５５０および第２のエッチストップ層５５２は、後続のエッチングプロセスにおいてエッチストップ層として使用することができる。第１のエッチストップ層５５０および第２のエッチストップ層５５２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、蒸着、および／またはこれらの任意の組合せなどの薄膜堆積プロセスによって配設され得る。いくつかの実施形態において、第１のエッチストップ層５５０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳなどを含むことができる。いくつかの実施形態において、第２のエッチストップ層５５２は、非晶質または多結晶シリコンを含むことができる。第１のエッチストップ層５５０および第２のエッチストップ層５５２は、エッチングされるべき材料に関して所定のエッチング選択性（すなわち、エッチング速度の比）を有する任意の好適な材料を含むことができることに留意されたい。

図４を参照すると、プロセスステップＳ４１０において、交互誘電体スタックが、基板の上を覆う第２のエッチストップ層上に配設され得ることがわかる。プロセスステップＳ４１５において、階段状構造が交互誘電体スタック内に形成され得る。プロセスステップＳ４２０において、絶縁層が基板の上に配設され、階段状構造および交互誘電体スタックを覆うことができる。プロセスステップＳ４０５～Ｓ４２０による、例示的な３Ｄメモリ構造６００の断面図が図６Ａに示されている。

図６Ａに示されているように、３Ｄメモリ構造６００は、第２のエッチストップ層５５２上に交互に積層された第１の誘電体層６５６および第２の誘電体層６５８を有する交互誘電体スタック６５４を含む。

いくつかの実施形態において、交互誘電体スタック６５４は、基板３３０の前面３３０ｆに垂直な垂直方向（すなわち、ｚ方向）に沿って交互に積層された複数の誘電体対を含み、各誘電体層対は、第１の誘電体層６５６（「誘電体層」とも称される）と、第１の誘電体層６５６と異なる第２の誘電体層６５８（「犠牲層」とも称される）とを含む。交互誘電体スタック６５４は、基板３３０の前面３３０ｆに平行な横方向に延在する。

交互誘電体スタック６５４において、第１の誘電体層６５６および第２の誘電体層６５８は、基板３３０に垂直な垂直方向に交互に並ぶ。言い換えると、各第２の誘電体層６５８は、２つの第１の誘電体層６５６の間に挟装され、各第１の誘電体層６５６は、２つの第２の誘電体層６５８（最下層および最上層を除く）の間に挟装され得る。

交互誘電体スタック６５４の形成は、第１の誘電体層６５６を、各々同じ厚さを有するように、または異なる厚さを有するように、配設することを含むことができる。第１の誘電体層６５６の例示的な厚さは、１０ｎｍから５００ｎｍの範囲内、好ましくは約２５ｎｍであり得る。同様に、第２の誘電体層６５８は、各々同じ厚さを有するか、または異なる厚さを有することができる。第２の誘電体層６５８の例示的な厚さは、１０ｎｍから５００ｎｍの範囲内、好ましくは約３５ｎｍであり得る。図６Ａの誘電体層対の数は例示のみを目的とする数であり、任意の好適な数の層が交互誘電体スタック６５４内に含まれ得ることは理解されるべきである。

いくつかの実施形態において、第１の誘電体層６５６は、任意の好適な絶縁材料、たとえば、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、ＴＥＯＳ、またはＦ－、Ｃ－、Ｎ－、および／またはＨ－が取り込まれた酸化ケイ素を含む。第１の誘電体層６５６は、ｈｉｇｈ－ｋ誘電体材料、たとえば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、または酸化ランタンフィルムも含むことができる。いくつかの実施形態において、第１の誘電体層６５６は、上記の材料の任意の組合せであり得る。

第１の誘電体層６５６の形成は、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）、プラズマ助長ＣＶＤ（ＰＥＣＶＤ）、高速熱化学気相成長法（ＲＴＣＶＤ）、低圧化学気相成長法（ＬＰＣＶＤ）、スパッタリング、有機金属化学気相成長法（ＭＯＣＶＤ）、原子層堆積法（ＡＬＤ）、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、スパッタリング、蒸着、熱酸化、窒化物形成、他の好適な堆積法、および／またはこれらの組合せなどの、任意の好適な堆積方法を含むことができる。

いくつかの実施形態において、第２の誘電体層６５８は、第１の誘電体層６５６と異なり、第１の誘電体層６５６に関して選択的に除去され得る任意の好適な材料を含む。たとえば、第２の誘電体層６５８は、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、ＴＥＯＳ、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウムシリコン、およびこれらの任意の組合せを含むことができる。いくつかの実施形態において、第２の誘電体層６５８は、非晶質シリコンまたは非晶質ゲルマニウムなどの非晶質半導体材料も含む。第２の誘電体層６５８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、蒸着、熱酸化もしくは窒化、またはそれらの任意の組合せなどの、第１の誘電体層６５６に類似する技術を使用して配設され得る。

いくつかの実施形態において、第１の誘電体層６５６は酸化ケイ素であってよく、第２の誘電体層６５８は窒化ケイ素であってよい。

いくつかの実施形態において、交互誘電体スタック６５４は、第１の誘電体層６５６および第２の誘電体層６５８に加わる層を含むことができ、異なる材料および／または異なる厚さで作ることができる。

図６Ａに示されているように、３Ｄメモリ構造６００は、階段状領域２１０内の交互誘電体スタック６５４に形成された複数の階段状ステップ６５９を有する階段状構造６５７も含む。階段状ステップ６５９、または「階段状層」は、基板表面３３０ｆに平行な表面において同じ横方向寸法を有する層スタックを指す。階段状ステップ６５９の各々は、図６Ａに示されている横方向寸法「ａ」で、その下の階段状ステップよりも短い長さで終端する。

いくつかの実施形態において、階段状ステップ６５９の各々は、第１の誘電体層６５６および第２の誘電体層６５８の１つの対を含む。いくつかの実施形態において、階段状ステップ６５９の各々は、第１の誘電体層６５６および第２の誘電体層６５８の２つまたはそれ以上の対を含むことができる。図６Ａに示されているように、階段状ステップ６５９の各々は、第１の誘電体層６５６および第２の誘電体層６５８の１つの対を含み、第２の誘電体層６５８は第１の誘電体層６５６の上にある。階段状ステップ６５９の各々は、交互誘電体スタック６５４の端部において第２の誘電体層６５８の一部を露出させる。

階段状構造６５７は、交互誘電体スタック６５４上に反復エッチトリムプロセスを適用することによって形成され得る。エッチトリムプロセスは、エッチングプロセスとトリミングプロセスとを含む。エッチングプロセスにおいて、表面が露出されている階段状ステップ６５９の一部が除去され得る。階段状ステップ６５９の残りの部分は、階段状ステップの上側レベルによって覆われているか、またはパターニングマスクによって覆われているかのいずれかであり、エッチングされない。エッチング深さは、階段状ステップ６５９の厚さである。いくつかの実施形態において、階段状ステップ６５９の厚さは、第１の誘電体層６５６および第２の誘電体層６５８の１つの対の厚さである。第１の誘電体層６５６に対するエッチングプロセスは、第２の誘電体層６５８の上で高い選択性を有することができ、および／またはその逆もあり得る。したがって、下にある誘電体層対は、エッチストップ層として機能することができる。各層に対してエッチングプロセスを切り替えることによって、階段状ステップ６５９は、１つのエッチングサイクル中にエッチングされ得る。そして、その結果、階段状ステップ６５９の１つが、各エッチングトリムサイクルの間に形成され得る。

いくつかの実施形態において、階段状ステップ６５９は、反応性イオンエッチング（ＲＩＥ）または他の乾式エッチングプロセスなどの異方性エッチングを使用してエッチングされ得る。いくつかの実施形態において、第１の誘電体層６５６は酸化ケイ素である。この例では、酸化ケイ素のエッチングは、フッ素系ガス、たとえば、炭素－フッ素（ＣＦ_４）、ヘキサフルオロエタン（Ｃ_２Ｆ_６）、ＣＨＦ_３、またはＣ_３Ｆ_６および／または他の任意の好適なガスを使用するＲＩＥを含むことができる。いくつかの実施形態において、酸化ケイ素層は、フッ化水素酸またはフッ化水素酸とエチレングリコールとの混合物などの、湿式化学によって除去され得る。いくつかの実施形態において、時限式エッチングアプローチが使用され得る。いくつかの実施形態において、第２の誘電体層６５８は窒化ケイ素である。この例では、窒化ケイ素のエッチングは、Ｏ_２、Ｎ_２、ＣＦ_４、ＮＦ_３、Ｃｌ_２、ＨＢｒ、ＢＣｌ_３、および／またはこれらの組合せを使用するＲＩＥを含むことができる。単層スタックを除去するための方法およびエッチャントは、本開示の実施形態によって制限されるべきではない。

トリミングプロセスは、パターニングマスクが横方向にプルバックされ得るようにパターニングマスク上に適切なエッチングプロセス（たとえば、等方性ドライエッチングまたはウェットエッチング）を施すことを含む。横方向プルバック寸法は、階段状構造６５７の各ステップの横方向の寸法「ａ」を決定する。パターニングマスクをトリミングした後、最上階段状ステップ６５９の一部分が露出され、最上階段状ステップ６５９の他の部分はパターニングマスクによって覆われたままになる。エッチトリムプロセスの次のサイクルは、エッチングプロセスから再開する。いくつかの実施形態において、パターニングマスクトリミングプロセスは、Ｏ_２、Ａｒ、Ｎ_２などを使用するＲＩＥなどの乾式エッチングを含むことができる。３Ｄメモリ構造６００における階段状構造の数および誘電体層対の数は、本明細書の例に限定されないことに留意されたい。

図６Ａに示されているように、３Ｄメモリ構造６００は、基板の上に配設され、階段状構造６５７、交互誘電体スタック６５４、および第２のエッチストップ層５５２の一部を覆う絶縁層６６０も含む。絶縁層６６０は、任意の好適な絶縁材料、たとえば、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、ＴＥＯＳ、スピンオングラス、炭素ドープ酸化物（ＣＤＯまたはＳｉＯＣまたはＳｉＯＣ：Ｈ）などのｌｏｗ－ｋ誘電体材料、またはフッ素ドープ酸化物（ＳｉＯＦ）などを含むことができる。絶縁層６６０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、蒸着などによって配設され得る。いくつかの実施形態において、絶縁層６６０は、階段状構造７６０および交互誘電体スタック６５４の上に平面状頂面を有することができる。絶縁層６６０は、ＣＭＰおよび／またはＲＩＥエッチバックを使用して平坦化され得る。

いくつかの実施形態において、絶縁層６６０を配設する前に、バリア層（図６Ａに図示せず）が階段状構造および交互誘電体スタック上に配設され得る。バリア層は、階段状構造６５７および交互誘電体スタック６５４を外側表面および垂直側壁の両方の上で覆うことができる。外側表面および垂直側壁上のバリア層は、同じ厚さを有するか、または異なる厚さを有することができる。バリア層は、階段状ステップ上にコンタクト構造を形成するためのエッチストップとして機能することができる。

プロセスステップＳ４２０の完了時に、階段状構造６５７は、階段状領域２１０内に形成され、これは後続のプロセスにおいてワード線への電気接点を形成するために使用され得る。周辺領域１０５では、絶縁層６６０が第１／第２のエッチストップ層５５０／５５２および基板３３０を覆い、周辺回路への電気接点は、後続のプロセスにおいて形成され得る。いくつかの実施形態において、周辺デバイスは、基板３３０の前面３３０ｆ上の周辺領域１０５内に形成され得る。周辺デバイスは、任意の好適な半導体デバイス、たとえば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ダイオード、抵抗器、キャパシタなどを含むことができる。周辺デバイスは、メモリコアの記憶機能をサポートするデジタル、アナログおよび／または混合信号回路、たとえば、ロウおよびカラムデコーダ、ドライバ、ページバッファ、センスアンプ、タイミング、および制御の設計において使用され得る。

図６Ｂは、本開示のいくつかの実施形態による、周辺領域１０５内の例示的な周辺回路６００Ｂを例示している。周辺回路６００Ｂは、図６Ａに示されている３Ｄメモリ構造６００の一部であり得る。周辺回路６００Ｂは、交互誘電体スタック６５４が配設される前に形成され得る。周辺回路６００Ｂは、階段状構造６５７が形成された後に形成することもできる。周辺領域１０５内に周辺回路６００Ｂを形成し、階段状領域２１０内に階段状構造６５７を形成する順序は、上で説明されている例に限定されないことに留意されたい。

周辺回路６００Ｂは、基板３３０（たとえば、半導体層５４７）の前面上に１つまたは複数の周辺デバイス５０を備えることができる。周辺デバイス５０は、周辺デバイス５０の全体または一部が基板３３０内（たとえば、基板３３０の前面３３０ｆの下）に形成され、および／または基板３３０上に直接形成される、基板３３０「上に」形成され得る。周辺デバイス５０は、任意の好適な半導体デバイス、たとえば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、ダイオード、抵抗器、キャパシタ、インダクタなどを含むことができる。半導体デバイスのうち、ｐ型および／またはｎ型ＭＯＳＦＥＴ（すなわち、ＣＭＯＳ）は、論理回路設計において広く実装されており、本開示における周辺デバイス５０の例として使用される。

周辺デバイス５０は、ｐチャネルＭＯＳＦＥＴまたはｎチャネルＭＯＳＦＥＴのいずれかであってよく、限定はしないが、シャロートレンチアイソレーション（ＳＴＩ）５２によって囲まれた能動デバイス領域、ｎ型またはｐ型ドーピングを有する能動デバイス領域内に形成されたウェル５４、ゲート誘電体、ゲート導電体および／またはゲートハードマスクを含むゲートスタック５６を含むことができる。周辺デバイス５０は、ソース／ドレイン延長部分および／またはハロー領域（図６Ｂに図示されていない）、ゲートスペーサ５８、およびゲートスタックの各側に配置するソース／ドレイン６０も含むことができる。周辺デバイス５０は、ソース／ドレインの頂部にシリサイドコンタクト領域（図示せず）をさらに含むことができる。他の知られているデバイスも基板３３０上に形成され得る。周辺デバイス５０の構造および製造方法は、当業者に知られており、全体として本明細書に組み込まれている。

周辺デバイス５０は、平面状能動デバイス領域（図６Ｂに示すような）を有する基板３３０上に形成することができ、ＭＯＳＦＥＴのチャネルおよび電流フローの方向は、基板３３０の前面３３０ｆに平行である。いくつかの実施形態において、周辺デバイス５０は、３Ｄ能動デバイス領域、たとえば「ＦＩＮ」のような形状のいわゆる「ＦＩＮＦＥＴ」（図示せず）は基板３３０上に形成されるものとしてよく、ＭＯＳＦＥＴのゲートスタックはＦＩＮの周囲に巻き付けられ、ＭＯＳＦＥＴのチャネルはＦＩＮの３つの側面（頂部およびゲート下の２つの側壁）に沿って位置する。ＦＩＮＦＥＴデバイスの構造および方法は当業者に知られており、本開示ではこれ以上説明されない。

いくつかの実施形態において、周辺回路６００Ｂは、周辺デバイス５０より上に周辺相互接続層６２を備え、それにより異なる周辺デバイス５０と外部デバイス（たとえば、電源、別のチップ、Ｉ／Ｏデバイスなど）との間の電気的接続を提供することができる。いくつかの実施形態において、周辺相互接続層６２は絶縁層６６０内に形成され得る。いくつかの実施形態において、周辺相互接続層６２は、図６Ａの絶縁層６６０とは異なる絶縁層内に形成され得る。

周辺相互接続層６２は、１つまたは複数の相互接続構造、たとえば、１つまたは複数の垂直コンタクト構造６４および１つまたは複数の横方向導電ライン６６を含むことができる。コンタクト構造６４および導電ライン６６は、広義には、ミドルオブライン（ＭＯＬ）相互接続およびバックエンドオブライン（ＢＥＯＬ）相互接続などの任意の好適なタイプの相互接続を含むことができる。周辺回路６００Ｂのコンタクト構造６４および導電ライン６６は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケル、シリサイド（ＷＳｉ_ｘ、ＣｏＳｉ_ｘ、ＮｉＳｉ_ｘ、ＡｌＳｉ_ｘなど）、金属合金、またはこれらの任意の組合せなどの任意の好適な導電体材料を含むことができる。導電体材料は、化学気相成長法（ＣＶＤ）、プラズマ助長ＣＶＤ（ＰＥＣＶＤ）、物理気相成長法（ＰＶＤ）、原子層堆積法（ＡＬＤ）、電気メッキ、無電解メッキ、スパッタリング、蒸着、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスによって堆積され得る。

図６Ｂでは、２つの導電レベル７０－１および７０－２（「金属レベル」とも称される）が一例として例示されており、各金属レベル７０（たとえば、７０－１または７０－２）は、コンタクト構造６４および導電ライン６６を含む。同じ金属レベルの導電ライン６６は、基板３３０から同じ距離のところに配置される。周辺回路６００Ｂに対する金属レベル７０の数は限定されず、３Ｄメモリの性能に対して最適化された任意の数であってよい。

周辺相互接続層６２は、周辺回路６００Ｂの底部から頂部まで金属レベル７０を積層することによって形成され得る。図６Ｂの周辺回路６００Ｂの例では、底部金属レベル７０－１が最初に形成され、次いで上側金属レベル７０－２が底部金属レベル７０－１の上に形成され得る。

いくつかの実施形態において、周辺回路６００Ｂは、１つまたは複数の基板コンタクト７２も含み、基板接点７２は、基板３３０への電気的接続を提供する。基板コンタクト７２は、垂直コンタクト構造６４および横方向導電ライン６６の複数のティアを有する１つまたは複数の導電レベル７０を含むことができる。図６Ｂにおいて、コンタクト構造および導電ラインの１つのティアを有する基板コンタクト７２が一例として示されており、基板コンタクト７２の垂直コンタクト構造は、絶縁層６６０を貫通し、基板３３０と電気的に接触する。

しかしながら、周辺デバイス５０はＭＯＳＦＥＴに限定されない。他のデバイス、たとえば、ダイオード、抵抗器、キャパシタ、インダクタ、ＢＪＴなどの構造は、異なるマスク設計およびレイアウトを通してＭＯＳＦＥＴ製造時に同時に形成され得る。ＭＯＳＦＥＴ以外のデバイスを形成するために、たとえば、異なるドーパントプロファイル、膜厚さまたは材料スタックを得るためのプロセスなどの、プロセスステップがＭＯＳＦＥＴのプロセスフローにおいて追加されるかまたは修正され得る。いくつかの実施形態において、ＭＯＳＦＥＴ以外の周辺デバイス５０は、また、特定の回路要件を達成するために、追加の設計および／またはリソグラフィマスクレベルにより製造され得る。周辺デバイス５０は、周辺回路６００Ｂの動作のための任意のデジタル、アナログ、および／または混合信号回路を形成するために使用され得る。周辺回路６００Ｂは、たとえば、ロウ／カラムデコード、タイミングおよび制御、メモリアレイのデータの読み出し、書き込み、および消去などを実行することができる。

図４を参照すると、プロセスステップＳ４２５で、複数のチャネルホールおよび複数のダミーチャネルホールが、チャネル構造領域および階段状領域内にそれぞれ形成され得ることがわかる。メモリフィルムおよびチャネル層は、各チャネルホールの側壁上に配設され得る。プロセスステップＳ４２５による、例示的な３Ｄメモリ構造７００の断面図が図７に示されている。

図７に示されているように、３Ｄメモリ構造７００は、チャネル構造領域２１１内の複数のチャネルホール３３６を含む。複数のチャネルホール３３６は、絶縁層６６０および交互誘電体スタック６５４を垂直に貫通する。いくつかの実施形態において、複数のチャネルホール３３６は、第２のエッチストップ層５５２および第１のエッチストップ層５５０をさらに貫通し、基板３３０内に、たとえば半導体層５４７内に貫入する。

チャネルホール３３６を形成するために使用される技術は、フォトリソグラフィおよびエッチングなどのプロセスを含むことができる。チャネルホール３３６を形成するためのエッチングプロセスは、ドライエッチング、ウェットエッチング、またはこれらの組合せも含むことができる。いくつかの実施形態において、交互誘電体スタック６５４は、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを使用してエッチングされ得る。いくつかの実施形態において、フッ化炭素（ＣＦ_４）、ヘキサフルオロエタン（Ｃ_２Ｆ_６）、ＣＨＦ_３、Ｃ_３Ｆ_６、Ｃｌ_２、ＢＣｌ_３などのフッ素系または塩素系ガス、またはそれらの任意の組合せが使用され得る。第１の誘電体層６５６および第２の誘電体層６５８をエッチングするための方法およびエッチャントは、本開示の実施形態によって限定されるべきではない。いくつかの実施形態において、半導体層５４７は、チャネルホール３３６が絶縁体層５４６およびハンドルウェハ５４５内にそれ以上貫入しないようにチャネルホール３３６のエッチングプロセス中にエッチストップとして機能することができる。

チャネルホール３３６を形成した後、メモリフィルム３３７は、チャネルホール３３６の側壁に配設され得る。いくつかの実施形態において、メモリフィルム３３７は、トンネル層３３７３、ストレージ層３３７２（「チャージトラップ／ストレージ層」とも称される）、およびブロッキング層３３７１を含む複合層であってよい。いくつかの実施形態において、トンネル層３３７３、ストレージ層３３７２、およびブロッキング層３３７１は、チャネルホール３３６の中心からチャネルホール３３６の外側に向かう方向に沿って上記の順序で配置構成される。トンネル層３３７３は、酸化ケイ素、窒化ケイ素、またはこれらの任意の組合せを含むことができる。ブロッキング層３３７１は、酸化ケイ素、窒化ケイ素、高誘電率（ｈｉｇｈ－ｋ）誘電体、またはこれらの任意の組合せを含むことができる。ストレージ層３３７２は、窒化ケイ素、酸窒化ケイ素、シリコン、またはこれらの任意の組合せを含むことができる。いくつかの実施形態において、メモリフィルム３３７は、ＯＮＯ誘電体（たとえば、酸化ケイ素を含むトンネル層３３７３、窒化ケイ素を含むストレージ層３３７２、および酸化ケイ素を含むブロッキング層３３７１）を含む。メモリフィルム３３７は、ＡＬＤ、ＣＶＤ、ＰＶＤ、スパッタリング、または任意の他の好適なプロセスなどの薄膜堆積プロセスを使用することによって形成され得る。いくつかの実施形態において、メモリフィルム３３７の厚さは、約１０ｎｍから約５０ｎｍの範囲内とすることができる。

次に、チャネル層３３８およびコア充填フィルム３３９は、チャネルホール３３６内に配設されるものとしてよく、チャネル層３３８は、チャネルホール３３６の内側のメモリフィルム３３７の側壁を覆う。チャネル層３３８は、シリコンなどの任意の好適な半導体材料とすることができる。いくつかの実施形態において、チャネル層３３８は、非晶質、ポリシリコン、または単結晶シリコンとすることができる。チャネル層３３８は、限定はしないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、蒸着、またはこれらの組合せを含む任意の好適な薄膜堆積プロセスによって形成され得る。いくつかの実施形態において、チャネル層３３８の厚さは、約１０ｎｍから約３０ｎｍの範囲内であり得る。

いくつかの実施形態において、コア充填フィルム３３９は、チャネルホール３３６を充填してチャネル構造７６１を形成するように配設され得る。いくつかの実施形態において、コア充填フィルム３３９の中央部は、１つまたは複数の継ぎ目８６０を備え得る。コア充填フィルム３３９は、任意の好適な絶縁体、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、スピンオングラス、ホウ素またはリンドープ酸化ケイ素、炭素ドープ酸化物（ＣＤＯまたはＳｉＯＣまたはＳｉＯＣ：Ｈ）、フッ素ドープ酸化物（ＳｉＯＦ）、またはこれらの任意の組合せとすることができる。コア充填フィルム３３９は、たとえば、ＡＬＤ、ＰＶＤ、ＣＶＤ、スピンコーティング、スパッタリング、または任意の他の好適な膜堆積技術を使用することによって堆積され得る。コア充填フィルム３３９は、反復堆積およびエッチバックプロセスを使用することによっても形成され得る。エッチバックプロセスは、限定はしないが、ウェットエッチング、ドライエッチング、またはこれらの組合せを含むことができる。いくつかの実施形態において、機械的応力を低減するために、コア充填フィルム３３９に１つまたは複数の継ぎ目が形成され得る。

いくつかの実施形態において、３Ｄメモリ構造７００は、チャネル構造７６１の頂部のところでチャネル頂部プラグ７６２も備える。チャネル頂部プラグ７６２は、チャネルホール３３６の内側のチャネル層３３８と電気的接触を形成することができる。チャネル頂部プラグ７６２は、非晶質または多結晶シリコンであってよく、金属、金属合金および／または金属シリサイド、たとえば、タングステン、チタン、タンタル、窒化タングステン、窒化チタン、窒化タンタル、ケイ化ニッケル、ケイ化コバルト、ケイ化タングステン、ケイ化チタン、またはこれらの組合せを含むことができる。チャネル頂部プラグ７６２は、リセスエッチングプロセスとその後に続く薄膜堆積とによって形成され得る。リセスエッチングプロセスは、ウェットエッチング、ドライエッチング、またはこれらの組合せを含む。薄膜堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、または任意の他の好適なプロセスを含む。

いくつかの実施形態において、３Ｄメモリデバイス７００は、チャネル構造７６１の底部にエピタキシャルプラグ（図示せず）も備えることができる。エピタキシャルプラグは、シリコン、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素、窒化ガリウム、ＩＩＩ－Ｖ化合物、またはこれらの任意の組合せなどの任意の好適な半導体材料を含むことができる。エピタキシャルプラグは、基板３３０（たとえば、半導体層５４７）からエピタキシャル成長で成長させられ得る。いくつかの実施形態において、エピタキシャルプラグは、多結晶半導体材料、たとえば、多結晶シリコンを含むこともできる。いくつかの実施形態において、チャネルホール３３６の底部のところのメモリフィルム３３７の一部は、チャネル層３３８がエピタキシャルプラグと直接接触できるように除去され得る。

チャネル構造領域２１１内のチャネル構造７６１の数および配置構成は、実際の記憶要件に従って設計されるものとしてよく、図７に示されている例に限定されないことに留意されたい。図２に関して前に説明されているように、チャネル構造領域２１１は、３次元メモリの記憶機能を提供する。

図７に示されているように、３Ｄメモリ構造７００は、階段状領域２１０内の複数のダミーチャネルホール（ＤＣＨ）７６４も含む。ＤＣＨ７６４は、絶縁層６６０、階段状構造６５７の一部（すなわち、交互誘電体スタック６５４の一部）、第２のエッチストップ層５５２および第１のエッチストップ層５５０を貫通し、基板３３０（たとえば、半導体層５４７）内に貫入する。ＤＣＨ７６４の形成は、リソグラフィおよびエッチングを含み、エッチングプロセスは、ドライエッチング、ウェットエッチング、および／またはこれらの組合せを含むことができる。いくつかの実施形態において、ＤＣＨ７６４に対するエッチングプロセスは、ＲＩＥなどの異方性エッチングを含む。

ＤＣＨ７６４を形成した後、ＤＣＨ充填材７６５は、ＤＣＨ７６４の内側に配設され、それによりダミーチャネル構造７６３を形成することができる。ＤＣＨ充填材７６５は、任意の好適な絶縁体、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、ｈｉｇｈ－ｋ誘電体材料（Ａｌ_２Ｏ_３、ＨｆＯ_２、Ｔａ_２Ｏ_３、ＺｒＯ_２、Ｌａ_２Ｏ_３など）、またはこれらの任意の組合せを含む。ＤＣＨ充填材７６５は、ＣＶＤ、ＡＬＤ、ＰＶＤ、スパッタリング、蒸着などの任意の好適な薄膜堆積技術によって配設され得る。いくつかの実施形態において、機械的応力を低減するために、ＤＣＨ充填材７６５内に１つまたは複数の継ぎ目が形成され得る。階段状領域２１０内に形成されたダミーチャネル構造７６３は、後続のプロセスにおいて３Ｄメモリ構造に対する機械的支持を提供するように構成され得る。

いくつかの実施形態において、チャネル構造７６１およびダミーチャネル構造７６３は、共面表面を有するように平坦化され得る。平坦化プロセスは、ＲＩＥエッチバック、ＣＭＰ、またはこれらの組合せを含む。

３Ｄメモリ構造７００は、チャネル構造領域２１１内のチャネル構造７６１および階段状領域２１０内のダミーチャネル構造７６３を覆うように絶縁層６６０上に配設された、第１のキャッピング層７６６も含む。第１のキャッピング層７６６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、またはこれらの組合せを含むことができる。第１のキャッピング層７６６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、などによって堆積され得る。

図４を参照すると、プロセスステップＳ４３０において、交互誘電体スタック内にゲート線スリット（ＧＬＳ）開口部が形成され得ることがわかる。プロセスステップＳ４３５において、交互誘電体スタック内の第２の誘電体層は、導電体層で置き換えられ、それにより交互導電体層および誘電体層のフィルムスタックを形成することができる。プロセスステップＳ４４０において、ＧＬＳ充填材がＧＬＳ開口部の内側に配設されＧＬＳを形成することができる。プロセスステップＳ４３０～Ｓ４４０による、例示的な３Ｄメモリ構造８００の断面図が図８に示されている。

図８に示されているように、３Ｄメモリ構造８００は、交互誘電体スタック６５４内に形成されたゲート線スリット（ＧＬＳ）開口部８６９を含む。ＧＬＳ開口部８６９は、絶縁層６６０および交互誘電体スタック６５４を貫通する。いくつかの実施形態において、ＧＬＳ開口部８６９は、第２のエッチストップ層５５２および第１のエッチストップ層５５０も貫通し、基板３３０内に（たとえば半導体層５４７内に）さらに貫入する。ＧＬＳ開口部８６９は、リソグラフィプロセスおよびエッチングプロセスによって形成され得る。エッチングプロセスは、任意の好適なドライエッチング、ウェットエッチング、および／またはこれらの組合せを含むことができる。後続のプロセスでは、ＧＬＳ開口部８６９は、図２に例示されているようにスリット構造２１６を形成するために使用することができる。

プロセスステップＳ４３５において、交互誘電体スタック６５４および階段状構造６５７内の第２の誘電体層６５８（図７の）は、ＧＬＳ開口部８６９を通して除去され、側方トンネルを形成することができる。側方トンネルは、隣接する第１の誘電体層６５６の間で横方向に延在することができる。本明細書において使用されている用語「横方向／側方／外側」は、基板３３０の頂面３３０ｆに平行な平面を意味することに留意されたい。交互誘電体スタック６５４内の第２の誘電体層６５８は犠牲層とも称され、第１の誘電体層６５６の間から選択的に除去され得る。言い換えると、第２の誘電体層６５８のエッチングプロセスは、第１の誘電体層６５６への影響を最小限度に抑えることができる。第２の誘電体層６５８は、等方性ドライエッチングおよび／またはウェットエッチングによって除去され得る。ドライ／ウェットエッチングで使用されるプラズマおよび／または化学薬品は、ＧＬＳ開口部８６９から垂直方向および横方向に移動することができる。いくつかの実施形態において、第２の誘電体層６５８は窒化ケイ素であってよく、第１の誘電体層６５６は酸化ケイ素であってよい。この例では、第２の誘電体層６５８は、ＣＦ_４、ＣＨＦ_３、Ｃ_４Ｆ_８、Ｃ_４Ｆ_６、およびＣＨ_２Ｆ_２などの１つまたは複数のエッチャントを使用するＲＩＥによって除去され得る。いくつかの実施形態において、第２の誘電体層６５８は、リン酸などのウェットエッチングを使用して除去することができる。

次に、導電体層８７０が、ＧＬＳ開口部８６９を通して側方トンネルの内側に配設され得る。導電体層８７０は、隣接する第１の誘電体層６５６の間に配設され、導電体層８７０および第１の誘電体層６５６は、交互する導電体層および誘電体層のフィルムスタック３３５を形成することができる（図３のように）。

いくつかの実施形態において、導電体層８７０は、好適な導電体材料により側方トンネルを充填することによって形成され得る。導電体層８７０の導電体材料は、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ＡｌＴｉ、もしくはこれらの任意の組合せなどの金属または金属合金を含むことができる。いくつかの実施形態において、導電体層８７０の導電体材料は、多結晶シリコン、多結晶ゲルマニウム、多結晶ゲルマニウムシリコン、および任意の他の好適な材料、ならびに／またはこれらの組合せなどの多結晶半導体を含むこともできる。いくつかの実施形態において、多結晶材料は、ホウ素、リン、ヒ素、またはこれらの任意の組合せなどの任意の好適な種類のドーパントともに組み込まれ得る。いくつかの実施形態において、導電体層８７０は、また、非晶質シリコンなどの非晶質半導体であってもよい。いくつかの実施形態において、導電体材料は、化学気相成長法（ＣＶＤ）（たとえば、ＬＰＣＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤ、ＲＴＣＶＤなど）、物理気相成長法（ＰＶＤ）、スパッタリング、蒸着、原子層堆積法（ＡＬＤ）、またはこれらの任意の組合せなどの好適な堆積法を使用して配設され得る。いくつかの実施形態において、導電体層８７０は、ＣＶＤによって堆積されたタングステン（Ｗ）を含む。

上で説明されているように、第２の誘電体層６５８を導電体層８７０で置き換えることによって、交互誘電体スタック６５４は、交互する導電体層と誘電体層のフィルムスタック３３５に変化する。したがって、交互誘電体スタック６５４内に形成されたチャネル構造７６１は、メモリストリング２１２となり、メモリストリング２１２とフィルムスタック３３５との交差は、垂直方向に積層されたメモリセル３４０を形成する。ここでのフィルムスタック３３５は、置換法（すなわち、第２の誘電体層６５８を導電体層８７０で置き換えること）によって形成されているけれども、フィルムスタック３３５は、他のアプローチによって、たとえば、導電体層８７０および第１の誘電体層６５６を基板３３０の上に直接的に配設することによっても形成され得ることは理解されるべきである。

いくつかの実施形態において、導電体層８７０を配設する前に、ゲート誘電体層８７２は、側方トンネル内に配設することができる。ゲート誘電体層８７２は、任意の好適な絶縁体、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、および／またはそれらの任意の好適な組合せを含むことができる。ゲート誘電体層８７２は、ｈｉｇｈ－ｋ誘電体材料、たとえば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸化ランタン、および／またはこれらの任意の組合せも含むことができる。ゲート誘電体層８７２は、ＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの、１つまたは複数の好適な堆積プロセスによって配設され得る。

いくつかの実施形態において、導電体層８７０を配設する前に、ゲート接着層８７４は、ゲート誘電体層８７２上に配設され得る。ゲート接着層８７４は、ゲート誘電体層８７２と導電体層８７０との間の接着を促進するために使用することができる。ゲート接着層８７４は、たとえば、窒化タンタル（ＴａＮ）および／または窒化チタン（ＴｉＮ）を含むことができる。

いくつかの実施形態において、ＧＬＳ開口部８６９の側壁上の過剰な導電体材料を除去するために、エッチングおよび洗浄プロセスが使用され得る。そのようなものとして、フィルムスタック３３５の各導電体層８７０は、互いから電気的に絶縁され得る。いくつかの実施形態において、導電体層８７０は、ＧＬＳ開口部８６９の側壁から後ろへ凹み得る。いくつかの実施形態において、第１のキャッピング層７６６の上の過剰な導電体材料も、たとえばＣＭＰによって除去され得る。

次に、ＧＬＳ充填材８７１が、ＧＬＳ開口部８６９の内側に配設され、それにより図２～図３および図８に示されているように、スリット構造２１６（ＧＬＳとも称される）を形成することができる。ＧＬＳ２１６は、絶縁層６６０、交互する導電体層および誘電体層のフィルムスタック３３５を垂直に貫通し、基板３３０内に貫入する。ＧＬＳ充填材８７１は、任意の好適な絶縁体、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ホウ素またはリンドープ酸化ケイ素、炭素ドープ酸化物（ＣＤＯまたはＳｉＯＣまたはＳｉＯＣ：Ｈ）、フッ素ドープ酸化物（ＳｉＯＦ）、またはこれらの任意の組合せを含むことができる。ＧＬＳ充填材８７１は、たとえば、ＡＬＤ、ＣＶＤ（たとえば、ＰＥＣＶＤ、ＲＴＣＶＤ、ＬＰＣＶＤなど）、ＰＶＤ、スパッタリング、蒸着、または任意の他の好適な膜堆積技術を使用することによって堆積され得る。いくつかの実施形態において、ＧＬＳ開口部８６９の外側のＧＬＳ充填材８７１は、エッチング（たとえば、ＲＩＥ）および／またはＣＭＰによって除去することができる。そのようなものとして、ＧＬＳ２１６は、第１のキャッピング層７６６と同一平面上にあるものとしてよい。前述のように、ＧＬＳ２１６は、メモリブロックを複数の機能ユニット（たとえば、メモリフィンガー）に分割することができる。ＧＬＳ２１６は、また、チャネル構造領域２１１内で機械的支持を提供することができる。

いくつかの実施形態において、第２のキャッピング層８６８が、ＧＬＳ２１６を覆うように第１のキャッピング層７６６上に配設され得る。第２のキャッピング層８６８は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、またはこれらの組合せを含むことができる。第２のキャッピング層８６８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、などによって堆積され得る。

図４を参照すると、プロセスステップＳ４４５において、シリコン貫通電極（ＴＳＶ）が周辺領域内に形成され得ることがわかる。プロセスステップＳ４４５による、例示的な３Ｄメモリ構造９００の断面図が図９に示されている。

図９に示されているように、３Ｄメモリ構造９００は、第２のキャッピング層８６８、第１のキャッピング層７６６、および絶縁層６６０を垂直に貫通する、ＴＳＶ９７６を含む。いくつかの実施形態において、ＴＳＶ９７６は、第２のエッチストップ層５５２および第１のエッチストップ層５５０も貫通し、基板３３０内に（たとえば半導体層５４７内に）さらに貫入する。いくつかの実施形態において、ＴＳＶ９７６のうちの１つまたは複数は、周辺回路６００Ｂ（図６Ｂに示す）内のコンタクト構造６４、導電ライン６６、基板コンタクト７２のいずれかに電気的に接続され、周辺デバイス５０への電気的接続を提供することができる。ＴＳＶ９７６の数およびレイアウトは、しかるべく調整されるものとしてよく、図９に示されている例に限定されない。

ＴＳＶ９７６を形成するために、ＴＳＶ開口部が、リソグラフィおよびエッチングによって形成され得る。ＴＳＶ９７６のエッチングプロセスは、ドライエッチング、ウェットエッチング、および／またはこれらの組合せを含むことができる。絶縁層６６０が酸化ケイ素であるときに、酸化ケイ素をエッチングする際に、化学エッチャント、たとえばＣＦ_４、ＣＨＦ_３、Ｃ_２Ｆ_６、Ｃ_３Ｆ_６、および／またはこれらの任意の組合せとともに異方性ＲＩＥを使用することができる。ここで挙げたエッチングプロセスおよび化学反応は例に過ぎず、したがって限定されるべきではない。次に、導電体材料が、ＴＳＶ開口部の内側に配設され得る。ＴＳＶ９７６は、任意の好適な導電体材料、たとえば、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、および／またはこれらの任意の組合せなどの金属もしくは金属化合物を含むことができる。金属または金属化合物は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、蒸着などの好適な堆積法を使用することによって配設され得る。

いくつかの実施形態において、ＴＳＶ９７６は、円柱、立方体、または任意の他の形状に類似した形状を有することができる。いくつかの実施形態において、導電体材料を配設する前に、ＴＳＶ界面層９７８が、好適な薄膜堆積技術、たとえば、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリングなどによってＴＳＶ開口部の側壁に配設され得る。ＴＳＶ界面層９７８は、ＴｉＮ、ＴａＮなどを含むことができる。

いくつかの実施形態において、ＴＳＶ９７６の形成は、第２のキャッピング層８６８の上の過剰な導電体材料を除去するための平坦化プロセス、たとえばＣＭＰを含むことができる。図９に示されているように、ＴＳＶ９７６は、第２のキャッピング層８６８と同一平面上にあり得る。

チャネルホール３３６（またはメモリストリング２１２）、ダミーチャネルホール７６４（またはダミーチャネル構造７６３）、ＧＬＳ２１６、およびＴＳＶ９７６は、基板３３０の内側に同じ深さまたは異なる深さを有することができることは理解されるべきである。

図４を参照すると、プロセスステップＳ４５０で、基板が除去され、基板内に貫入するメモリフィルムの一部が露出され得るように第１のエッチストップ層上で停止することができることがわかる。プロセスステップＳ４５０による、例示的な３Ｄメモリ構造１０００の断面図が図１０に示されている。

図９および図１０に示されているように、３Ｄメモリ構造１０００は、３Ｄメモリ構造９００を１８０°回転させたものであり、基板３３０は、基板３３０の裏面（すなわち、前面３３０ｆの反対の、フィルムスタック３３５から遠く離れた側）から除去され得る。いくつかの実施形態において、基板３３０のハンドルウェハ５４５は、ウェハグラウンディング（ｗａｆｅｒｇｒｏｕｎｄｉｎｇ）、ＣＭＰ、および／またはドライ／ウェットエッチングなどのプロセスによって最初に除去され、絶縁体層５４６上で停止することができる。言い換えると、ハンドルウェハ５４５を除去するプロセスは、絶縁体層５４６に対して選択的であり得る。たとえば、ハンドルウェハ５４５のエッチング速度は、絶縁体層５４６のエッチング速度よりもかなり速くすることができる。次に、絶縁体層５４６は、たとえば、ドライエッチングまたはウェットエッチングプロセスによって除去され、半導体層５４７上で停止することができる。言い換えると、絶縁体層５４６を除去するプロセスは、半導体層５４７に対して選択的であり得る。たとえば、絶縁体層５４６のエッチング速度は、半導体層５４７のエッチング速度よりもかなり速くすることができる。その後、半導体層５４７は、ドライエッチングまたはウェットエッチングプロセスによって除去され、第１のエッチストップ層５５０上で停止することができる。言い換えると、半導体層５４７を除去するプロセスは、第１のエッチストップ層５５０に対して選択的であり得る。たとえば、半導体層５４７のエッチング速度は、第１のエッチストップ層５５０のエッチング速度よりもかなり速くすることができる。

いくつかの実施形態において、基板３３０を除去するおよび／または半導体層５４７を除去するプロセスは、メモリストリング２１２のメモリフィルム３３７（たとえば、ブロッキング層３３７１）に対しても選択的であり得る。したがって、基板３３０を除去した後に、基板３３０内に貫入するメモリフィルム３３７（たとえば、ブロッキング層３３７１）の一部が露出され得る。メモリフィルム３３７の露出部分を有するメモリストリング２１２は、フィルムスタック３３５の裏面（すなわち、基板３３０または第１のエッチストップ層５５０に近いフィルムスタック３３５の側）から第１のエッチストップ層５５０の外に突出する。同様に、基板３３０内に貫入する、ＴＳＶ９７６の一部、ダミーチャネル構造７６３の一部、およびＧＬＳ２１６の一部は、基板３３０を除去した後に、フィルムスタック３３５の裏面から露出され得る。

エッチストップ層を追加し、選択エッチングプロセスを使用することによって、基板を除去するためのプロセス均一性が大幅に改善され得る。

図４を参照すると、プロセスステップＳ４５５で、第１のエッチストップ層およびメモリフィルムの露出部分は、チャネル層の一部を露出させるように除去され得ることがわかる。プロセスステップＳ４５５による、例示的な３Ｄメモリ構造１１００の断面図が図１１に示されている。

図１０および図１１に示されているように、第１のエッチストップ層５５０は、３Ｄメモリ構造１０００から除去され、３Ｄメモリ構造１１００を形成することができる。第１のエッチストップ層５５０は、たとえば、ドライエッチングまたはウェットエッチングプロセスによって除去され、エッチングプロセスは、第２のエッチストップ層５５２で停止することができる。言い換えると、第１のエッチストップ層５５０を除去するプロセスは、第２のエッチストップ層５５２に対して選択的であり得る。たとえば、第１のエッチストップ層５５０のエッチング速度は、第２のエッチストップ層５５２のエッチング速度よりもかなり速くすることができる。

いくつかの実施形態において、第１のエッチストップ層５５０のエッチングプロセスは、メモリフィルム３３７の露出部分（すなわち、基板３３０内に貫入する部分）を除去することもでき、またメモリストリング２１２のチャネル層３３８に対しても選択的であり得る。言い換えると、メモリフィルム３３７の露出部分は除去され下にあるチャネル層３３８上に停止することができる。たとえば、メモリフィルム３３７のエッチング速度は、チャネル層３３８のエッチング速度よりもかなり速くすることができる。そのようなものとして、メモリストリング２１２のチャネル層３３８の一部は、フィルムスタック３３５の裏面から露出され得る。

いくつかの実施形態において、メモリフィルム３３７は、フィルムスタック３３５の裏面からのチャネル層３３８の露出部分がより大きくなるようにフィルムスタック３３５内にさらにプルバックされ得る（または凹み得る）。

いくつかの実施形態において、第１のエッチストップ層５５０およびメモリフィルム３３７のエッチングプロセスは、ダミーチャネル構造７６３、ＧＬＳ２１６およびＴＳＶ９７６に対しても選択的であり得る。したがって、ダミーチャネル構造７６３の一部、ＧＬＳ２１６の一部、およびＴＳＶ９７６の一部は、フィルムスタック３３５の裏面から露出され得る。ダミーチャネル構造７６３の露出部分、ＧＬＳ２１６の露出部分、およびＴＳＶ９７６の露出部分は、フィルムスタック３３５の裏面から第２のエッチストップ層５５２から外に突出する。

第２のエッチストップ層５５２を実装することによって、メモリフィルム３３７の露出部分は、下にあるフィルムスタック３３５に影響を及ぼすことなくフィルムスタックの裏面から制御可能に除去され得る。チャネル層３３８の露出部分の均一性も改善され得る。メモリフィルム３３７を第２のエッチストップ層５５２の下（すなわち、フィルムスタック３３５中）に制御可能に陥凹させることによって、チャネル層３３８の露出部分は、制御され得る。

図４を参照すると、プロセスステップＳ４６０において、アレイ共通ソース（ＡＣＳ）は、第２のエッチストップ層の裏面に形成され得ることがわかる。プロセスステップＳ４６０による、例示的な３Ｄメモリ構造１２００の断面図が図１２に示されている。

図１２に示されているように、３Ｄメモリ構造１２００は、第２のエッチストップ層５５２の裏面上に配設されたＡＣＳ１２８０を含み、第２のエッチストップ層５５２の裏面は、フィルムスタック３３５からより遠く離れた側である。いくつかの実施形態において、ＡＣＳ１２８０は、１つまたは複数の多結晶シリコン層を含む。

図１２に例示されているように、ＡＣＳ１２８０は、第１の多結晶シリコン層１２８１および第２の多結晶シリコン層１２８２を含む。ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、蒸着、またはこれらの任意の組合せなどの薄膜堆積プロセスが使用され、それにより第２のエッチストップ層５５２の裏面上に第１の多結晶シリコン層１２８１を堆積し、メモリストリング２１２、ＧＬＳ２１６、ダミーチャネル構造７６３、およびＴＳＶ９７６の露出部分を覆うことができる。次に、第１の多結晶シリコン層１２８１は、たとえばイオン注入プロセスを使用してｐ型またはｎ型ドーパントでドープされ、続いてアニールプロセス（たとえば、レーザーアニーリング、急速熱アニーリングなど）を使用してドーパントを活性化し、イオン注入プロセスによって引き起こされた欠陥を減らすことができる。同様に、第２の多結晶シリコン層１２８２は、類似の技術（たとえば、イオン注入およびアニーリング）を使用して、裏面から第１の多結晶シリコン層１２８１上に配設され得る。第２の多結晶シリコン層１２８２は、第１の多結晶シリコン層１２８１とは異なるドーパントおよび／またはドーパント濃度を有することができる。いくつかの実施形態において、ＡＣＳ１２８０は、堆積（たとえば、ＣＶＤ、ＰＶＤ、ＡＬＤなど）の実行時にｉｎ－ｓｉｔｕドープされた１つまたは複数の多結晶シリコン層を含むことができる。

３Ｄメモリ構造１２００において、ＡＣＳ１２８０は、チャネル層３３８の露出部分に接触し、それによって、メモリストリング２１２のチャネル層３３８への電気的接続を提供することができる。前に説明されているように、チャネル層３３８の露出部分は、メモリフィルム３３７を陥凹させることによって増やされ得る。また、ＡＣＳ１２８０とチャネル層３３８との間の接触面積も、増大され得る。したがって、メモリストリング２１２のＡＣＳ１２８０とチャネル層３３８との間の接触抵抗が低減され、３Ｄメモリの性能が改善され得る。ＡＣＳは、複数のメモリストリング２１２のチャネル層３３８に接触することができることに留意されたい。いくつかの実施形態において、ＡＣＳは、同じメモリブロック内のすべてのメモリストリング２１２への電気的接続を提供することができる。いくつかの実施形態において、ＡＣＳ１２８０は、ダミーチャネル構造７６３、ＧＬＳ２１６、およびＴＳＶ９７６の露出部分を覆うこともできる。

いくつかの実施形態において、第２のエッチストップ層５５２は、フィルムスタック３３５とＡＣＳ１２８０との間のスペーサとしても使用することもできる。第２のエッチストップ層５５２の厚さを調整することによって、ＡＣＳ１２８０と導電体層８７０（すなわち、図３のようなワード線３３３）との間の距離は、効果的に制御され得る。

図４を参照すると、プロセスステップＳ４６５において、誘電体充填層がＡＣＳの裏面に配設され得ることがわかる。プロセスステップＳ４６５による、例示的な３Ｄメモリ構造１３００の断面図が図１３に示されている。

図１３に示されているように、誘電体充填層１３８４は、ＡＣＳ１２８０の裏面（すなわち、フィルムスタック３３５からより遠く離れている側）に配設され得る。誘電体充填層１３８４は、任意の好適な薄膜堆積技術、たとえば、ＣＶＤ（たとえば、高密度プラズマ化学気相成長）、ＰＶＤ、ＡＬＤ、スパッタリング、蒸着、またはこれらの組合せによって配設され得る。第１の誘電体充填層１３８４は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、などを含むことができる。いくつかの実施形態において、ＣＭＰプロセスが、誘電体充填層１３８４の裏面（フィルムスタック３３５からより遠く離れている側）を平坦化するために使用され得る。

図４を参照すると、プロセスステップＳ４７０において、第１のコンタクト開口部および第２のコンタクト開口部が、誘電体充填層に形成され、それによりＡＣＳおよびＴＳＶをそれぞれ露出させることができることがわかる。プロセスステップＳ４７０による、例示的な３Ｄメモリ構造１４００の断面図が図１４に示されている。

図１４に示されているように、３Ｄメモリ構造１４００は、誘電体充填層１３８４に形成された第１のコンタクト開口部１４９０を含み、それによりＡＣＳ１２８０の少なくとも一部を露出させる。第１のコンタクト開口部１４９０は、誘電体充填層１３８４およびＡＣＳ１２８０を貫通する。いくつかの実施形態において、第１のコンタクト開口部１４９０は、第２のエッチストップ層５５２を貫通して絶縁層６６０内に貫入する。第１のコンタクト開口部１４９０は、フィルムスタック３３５の裏面からＴＳＶ９７６を露出させ、ＴＳＶ９７６を囲むＡＣＳ１２８０の一部を除去して、ＴＳＶ９７６をＡＣＳ１２８０から電気的に絶縁する。第１のコンタクト開口部１４９０は、リソグラフィおよびドライエッチングまたはウェットエッチングを含むエッチングプロセスによって形成され得る。

いくつかの実施形態において、絶縁スペーサ１４９１が、第１のコンタクト開口部１４９０の側壁に形成され得る。絶縁スペーサ１４９１は、任意の好適な絶縁材料、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳなどを含むことができる。絶縁スペーサ１４９１は、薄膜堆積（たとえば、ＣＶＤ、ＰＣＶ、ＡＬＤ、スパッタリングなど）および異方性エッチング（たとえば、ＲＩＥ）によって形成され得る。

３Ｄメモリ構造１４００は、誘電体充填層１３８４内に形成された第２のコンタクト開口部１４９２も含む。第２のコンタクト開口部１４９２は、誘電体充填層１３８４を貫通してＡＣＳ１２８０を露出させる。第２のコンタクト開口部１４９２は、リソグラフィおよびドライエッチングまたはウェットエッチングを含むエッチングプロセスによって形成され得る。第１のコンタクト開口部１４９０とは異なり、第２のコンタクト開口部１４９２に対するエッチングプロセスは、ＡＣＳ１２８０を除去しない。いくつかの実施形態において、第１のコンタクト開口部１４９０および第２のコンタクト開口部１４９２は、異なるリソグラフおよびエッチングプロセスを通して順次形成され得る。いくつかの実施形態において、第１のコンタクト開口部１４９０は、第２のコンタクト開口部１４９２の前に形成され、またはその逆も可能である。図１４は、１つの第１のコンタクト開口部１４９０および１つの第２のコンタクト開口部１４９２のみを例示していることに留意されたい。しかしながら、第１のコンタクト開口部１４９０および第２のコンタクト開口部１４９２の数および配置構成はそのように限定されず、必要に応じて任意の適切な数または配置構成とすることができる。

誘電体充填層１３８４内に第１のコンタクト開口部１４９０および第２のコンタクト開口部１４９２を形成した後、層間誘電体（ＩＬＤ）層１４８６が形成され得る。ＩＬＤ層１４８６（「金属間誘電体（ＩＭＤ）層」とも称される）は、１つまたは複数の絶縁材料（たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、ポリイミド、スピンオングラスなど）を含むことができ、後続のプロセスにおいて形成される金属相互接続に対する絶縁を提供することができる。

いくつかの実施形態において、ＩＬＤ層１４８６は、バックサイドディープトレンチアイソレーション（ＢＤＴＩ）１４８８も含む。ＢＤＴＩ１４８８は、任意の好適な誘電体材料、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳなどを含むことができる。いくつかの実施形態において、ＢＤＴＩ１４８８は、誘電体充填層１３８４および絶縁スペーサ１４９１とは異なる誘電体材料、たとえば、高誘電率材料（ｈｉｇｈ－ｋ誘電体）を含むこともできる。

いくつかの実施形態において、ＢＤＴＩ１４８８は、絶縁スペーサ１４９１を堆積する前に、第１のコンタクト開口部１４９０の側壁に堆積され得る。この例では、ＢＤＴＩ１４８８は、薄膜堆積とそれに続く異方性エッチングによって形成され得る。いくつかの実施形態では、ＢＤＴＩ１４８８は、誘電体充填層１３８４のどこにでも形成され得る。ＢＤＴＩ１４８８は、誘電体充填層１３８４およびＡＣＳ１２８０を貫通することができ、さらに絶縁層６６０内に貫入することができる。この例では、ＢＤＴＩ１４８８は、エッチングプロセス（たとえば、ドライ／ウェットエッチング）とその後に続く薄膜堆積プロセス（たとえば、ＣＶＤ、ＰＶＤ、ＡＬＤなど）によって形成され得る。ＢＤＴＩ１４８８は、平坦化プロセス（たとえば、ＣＭＰ）を通して裏面（フィルムスタック３３５から離れている側）でＩＬＤ層１４８６と同一平面の表面を有することができる。

図４を参照すると、プロセスステップＳ４７５において、ＡＣＳコンタクト構造およびＴＳＶコンタクト構造を有する裏面相互接続層がＩＬＤ層の裏面に形成され得ることがわかる。プロセスステップＳ４７５による、例示的な３Ｄメモリ構造１５００の断面図が図１５に示されている。

図１５に示されているように、３Ｄメモリ構造１５００は、ＡＣＳコンタクト構造１５９５およびＴＳＶコンタクト構造１５９６を有する裏面相互接続層１５９４を含む。裏面相互接続層１５９４は、ＩＬＤ層１４８６の裏面、フィルムスタック３３５からより遠く離れている側に形成され得る。裏面相互接続層１５９４は、任意の好適な導電体材料、たとえば、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケル、シリサイド（ＷＳｉ_ｘ、ＣｏＳｉ_ｘ、ＮｉＳｉ_ｘ、ＡｌＳｉ_ｘなど）、またはこれらの任意の組合せなどの金属もしくは金属合金を含むことができる。導電体材料は、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、メッキ、蒸着、またはこれらの任意の組合せなどの１つまたは複数の薄膜堆積プロセスによって堆積され得る。導電体材料を第１のコンタクト開口部１４９０および第２のコンタクト開口部１４９２（図１４の）の内側に配設した後、リソグラフィ、エッチング、平坦化（たとえば、ＣＭＰ）などのプロセスを通して、導電体材料がパターニングされ、コンタクト構造間に絶縁間隔１５９７とともにＡＣＳコンタクト構造１５９５およびＴＳＶコンタクト構造１５９６を形成することができる。

ＡＣＳコンタクト構造１５９５は、ＡＣＳ１２８０の裏面（フィルムスタック３３５からより遠く離れている側）からメモリストリング２１２のチャネル層３３８への電気的接続を提供することができる。裏面から引き出されたＡＣＳ１２８０の接続は、面積を節減し、それによって３Ｄメモリの記憶容量を高めることができる。

ＴＳＶコンタクト構造１５９６は、ＩＬＤ層１４８６の裏面（フィルムスタック３３５からより遠く離れている側）からＴＳＶ９７６への電気的接続を提供することができる。前に説明されているように、ＴＳＶ９７６は、コンタクト構造６４および／または導電ライン６６（図６Ｂ参照）を介して、周辺回路６００Ｂ内の周辺デバイス５０への電気的接続を提供することができる。したがって、周辺デバイスへの電気的接続は、ＩＬＤ層１４８６の裏側から配線され得る。同様に、裏面から引き出された周辺デバイスに対する接続は、面積を節減し、それによって３Ｄメモリの記憶容量を高めることができる。

いくつかの実施形態において、絶縁間隔１５９７は、ＡＣＳコンタクト構造１５９５とＴＳＶコンタクト構造１５９６とを切り離すためのドライ／ウェットエッチングプロセスを通じて形成され得る。いくつかの実施形態において、誘電体材料が絶縁間隔１５９７の内側に配設され、それにより信号を送受信するときにＡＣＳコンタクト構造１５９５とＴＳＶコンタクト構造１５９６との間のクロストークをさらに回避することができ、誘電体材料は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、ポリイミド、スピンオングラスなどであってよく、ＣＶＤ、ＰＶＤ、ＡＬＤ、スパッタリング、蒸着、スピニングオンなどの任意の好適なプロセスによって配設され得る。

いくつかの実施形態において、裏面相互接続層１５９４（ＴＳＶコンタクト構造１５９６およびＡＣＳコンタクト構造１５９５を含む）は、平坦化プロセス（たとえば、ＣＭＰ）を通してＩＬＤ層１４８６と同一平面にすることができる。この例では、裏面相互接続層１５９４は、ＩＬＤ層１４８６の内側に埋め込まれるか、または陥凹し得る。

本開示は、また、上で説明されている方法４００を使用して製造される３Ｄメモリデバイスを提供する。

図１６は、本開示のいくつかの実施形態による、３Ｄメモリデバイス１６００を例示している。３Ｄメモリデバイス１６００は、交互する導電体層および誘電体層のフィルムスタック３３５と、ＩＬＤ層１４８６と、フィルムスタック３３５とＩＬＤ層１４８６との間に配置されているＡＣＳ１２８０とを含む。

フィルムスタック３３５は、垂直方向に交互に積層された導電体層８７０および第１の誘電体層６５６を含む。第１の誘電体層６５６は、任意の好適な絶縁材料、たとえば、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、ＴＥＯＳ、またはＦ－、Ｃ－、Ｎ－、および／またはＨ－が取り込まれた酸化ケイ素を含む。第１の誘電体層６５６は、同じ厚さまたは異なる厚さを有してもよく、これは、１０ｎｍから５００ｎｍの間の範囲内にあり得る。いくつかの実施形態において、第１の誘電体層６５６は、厚さ約２５ｎｍの酸化ケイ素であり得る。導電体層８７０は、タングステン（Ｗ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、ＡｌＴｉ、もしくはこれらの任意の組合せなどの任意の好適な金属または金属合金を含む。導電体層８７０は、同じ厚さまたは異なる厚さを有してもよく、これは、１０ｎｍから５００ｎｍの間の範囲内にあり得る。いくつかの実施形態において、導電体層８７０は、厚さ約３５ｎｍのＷを含む。

フィルムスタック３３５は、導電体層８７０を囲むゲート誘電体層８７２も含むことができる。ゲート誘電体層８７２は、任意の好適な絶縁体、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、および／またはそれらの任意の好適な組合せを含むことができる。ゲート誘電体層８７２は、ｈｉｇｈ－ｋ誘電体材料、たとえば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸化ランタン、および／またはこれらの任意の組合せも含むことができる。いくつかの実施形態において、フィルムスタック３３５は、ゲート誘電体層８７２と導電体層８７０との間に挟装されたゲート接着層８７４も含むことができる。ゲート接着層８７４は、ゲート誘電体層８７２と導電体層８７０との間の接着を促進するために使用することができる。ゲート接着層８７４は、たとえば、窒化タンタル（ＴａＮ）および／または窒化チタン（ＴｉＮ）を含むことができる。

３Ｄメモリデバイス１６００は、階段状領域２１０内のフィルムスタック３３５内に形成された階段状構造６５７も含む。階段状構造６５７は、複数の階段状ステップ６５９を含む。階段状ステップ６５９、または「階段状層」は、導電体層８７０および第１の誘電体層６５６に平行な、同じ横方向寸法を有する層スタックを指す。階段状ステップ６５９の各々は、その下の階段状ステップよりも短い長さで終端する。

３Ｄメモリデバイス１６００は、階段状構造６５７およびフィルムスタック３３５上に配設された絶縁層６６０も含む。絶縁層６６０は、また、周辺領域１０５内のＡＣＳ１２８０の上に配設され得る。絶縁層６６０は、酸化ケイ素、酸窒化ケイ素、窒化ケイ素、ＴＥＯＳ、スピンオングラス、炭素ドープ酸化物（ＣＤＯまたはＳｉＯＣまたはＳｉＯＣ：Ｈ）などのｌｏｗ－ｋ誘電体材料、またはフッ素ドープ酸化物（ＳｉＯＦ）などを含む。いくつかの実施形態において、絶縁層６６０は、階段状領域２１０内の階段状構造６５７、チャネル構造領域２１１内のフィルムスタック３３５、および周辺領域１０５内のＡＣＳ１２８０の上に平面状表面を有することができる。

３Ｄメモリデバイス１６００は、また、チャネル構造領域２１１内に複数のメモリストリング２１２を含み、メモリストリング２１２は、フィルムスタック３３５を垂直に貫通する。いくつかの実施形態において、メモリストリングは、ＡＣＳ１２８０およびＩＬＤ層１４８６内に貫入する。いくつかの実施形態において、メモリストリング２１２は円筒形状を有し得る。メモリストリング２１２は、中心にコア充填フィルム３３９を備えることができ、コア充填フィルム３３９はチャネル層３３８によって囲まれ得る。コア充填フィルム３３９は、任意の好適な絶縁体、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、スピンオングラス、ホウ素またはリンドープ酸化ケイ素、炭素ドープ酸化物（ＣＤＯまたはＳｉＯＣまたはＳｉＯＣ：Ｈ）、フッ素ドープ酸化物（ＳｉＯＦ）、またはこれらの任意の組合せを含むことができる。チャネル層３３８は、約１０ｎｍから約３０ｎｍの範囲内の厚さを有する多結晶シリコンなどの任意の好適な半導体を含むことができる。メモリストリング２１２は、チャネル層３３８の側壁を覆う、すなわちチャネル層３３８を囲むメモリフィルム３３７も含むことができる。メモリフィルム３３７は、トンネル層、ストレージ層（「チャージトラップ／ストレージ層」とも称される）、およびブロッキング層を含む複合層であってよい。いくつかの実施形態において、トンネル層、ストレージ層、およびブロッキング層は、メモリストリング２１２の中心からメモリストリング２１２の外側に向かう方向に沿って上記の順序で配置構成される。トンネル層は、酸化ケイ素、窒化ケイ素、またはこれらの任意の組合せを含むことができる。ブロッキング層は、酸化ケイ素、窒化ケイ素、高誘電率（ｈｉｇｈ－ｋ）誘電体、またはこれらの任意の組合せを含むことができる。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはこれらの任意の組合せを含むことができる。いくつかの実施形態において、メモリフィルム３３７は、ＯＮＯ誘電体（たとえば、酸化ケイ素を含むトンネル層、窒化ケイ素を含むストレージ層、および酸化ケイ素を含むブロッキング層）を含む。いくつかの実施形態において、メモリフィルム３３７の厚さは、約１０ｎｍから約５０ｎｍの範囲内とすることができる。３Ｄメモリデバイス１６００は、複数の垂直方向に積層されたメモリセル３４０を含む。メモリセル３４０は、導電体層８７０とメモリストリング２１２との間の交差点に形成される。導電体層８７０は、メモリセル３４０をアドレス指定するように図３のワード線３３３を形成することができる。

いくつかの実施形態において、メモリストリング２１２は、メモリストリング２１２の底部（ＡＣＳ１２８０に近い方）にエピタキシャルプラグ（図１６には図示せず）も含む。エピタキシャルプラグは、シリコン、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素、窒化ガリウム、ＩＩＩ－Ｖ化合物、またはこれらの任意の組合せなどの任意の好適な半導体材料を含むことができる。いくつかの実施形態において、エピタキシャルプラグは、多結晶半導体材料、たとえば、多結晶シリコンを含むこともできる。エピタキシャルプラグは、メモリストリング２１２のチャネル層３３８に接続され得る。

いくつかの実施形態において、メモリストリング２１２は、チャネル層３３８への電気的接触を提供するように構成された、チャネル頂部プラグ７６２も含み得る。３Ｄメモリデバイス１６００のビット線（図示せず）は、チャネル頂部プラグ７６２を通してメモリセル３４０をアドレス指定することができる。チャネル頂部プラグ７６２は、非晶質または多結晶シリコンであってよく、金属、金属合金および／または金属シリサイド、たとえば、タングステン、チタン、タンタル、窒化タングステン、窒化チタン、窒化タンタル、ケイ化ニッケル、ケイ化コバルト、ケイ化タングステン、ケイ化チタン、またはこれらの組合せを含むことができる。

３Ｄメモリデバイス１６００は、フィルムスタック３３５を垂直に貫通するＧＬＳ２１６も含む。いくつかの実施形態において、ＧＬＳ２１６は、ＡＣＳ１２８０およびＩＬＤ層１４８６内にさらに貫入する。ＧＬＳ２１６は、ＧＬＳ充填材８７１を含むことができ、ＧＬＳ充填材８７１は、任意の好適な絶縁材料、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳなどを含むことができる。

いくつかの実施形態において、３Ｄメモリデバイス１６００は、階段状領域２１０内にダミーチャネル構造７６３も備える。ダミーチャネル構造７６３は、絶縁層６６０および階段状構造６５７を垂直に貫通する。いくつかの実施形態において、ダミーチャネル構造７６３は、ＡＣＳ１２８０およびＩＬＤ層１４８６内に貫入する。ダミーチャネル構造７６３は、様々な製造プロセスにおいて３Ｄメモリデバイス１６００に対して機械的支持を設けるように構成され得る。ダミーチャネル構造７６３は、絶縁材料、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、ｈｉｇｈ－ｋ誘電体材料（Ａｌ_２Ｏ_３、ＨｆＯ_２、Ｔａ_２Ｏ_３、ＺｒＯ_２、Ｌａ_２Ｏ_３など）、またはこれらの任意の組合せを含むことができる。

３Ｄメモリデバイス１６００は、絶縁層６６０を貫通するＴＶＳ９７６をさらに含む。いくつかの実施形態において、ＴＳＶ９７６は、ＡＣＳ１２８０を貫通してＩＬＤ層１４８６内に貫入する。ＴＳＶ９７６は、任意の好適な導電体材料、たとえば、タングステン、チタン、タンタル、窒化タングステン、窒化チタン、窒化タンタル、ケイ化ニッケル、ケイ化コバルト、ケイ化タングステン、ケイ化チタン、またはこれらの組合せなどの金属または金属合金を含むことができる。いくつかの実施形態において、ＴＳＶ９７６は、周辺領域内の周辺デバイスへの電気接続を提供するように構成され得る。

ＡＣＳ１２８０は、１つまたは複数の多結晶シリコン層（たとえば、第１の多結晶シリコン層１２８１および第２の多結晶シリコン層１２８２）を含む。１つまたは複数の多結晶シリコン層は、ｎ型またはｐ型ドーパントでドープされ得る。ＡＣＳ１２８０は、メモリストリング２１２のチャネル層３３８と接触している。ＡＣＳ１２８０は、ＩＬＤ層１４８６内に貫入するメモリストリング２１２の一部を囲み、メモリフィルム３３７はメモリストリング２１２のこの部分から除去され、それによってＡＣＳ１２８０はチャネル層３８８と接触する。言い換えると、メモリフィルム３３７はチャネル層３８８の第１の部分を覆い、ＡＣＳ１２８０はチャネル層３８８の第２の部分を覆う。チャネル層３８８とＡＣＳ１２８０との間の接触面積は、メモリフィルム３３７をＡＣＳ１２８０から遠ざかるように（またはフィルムスタック３３５の方へ）さらにプルバックすることによって増やすことができる。そのようなものとして、ＡＣＳ１２８０とチャネル層３８８との間の接触抵抗は低減され、３Ｄメモリデバイス１６００の性能が改善され得る。

同様に、ＡＣＳ１２８０は、ＩＬＤ層１４８６内に貫入するＧＬＳ２１６の一部も囲むことができる。ＡＣＳ１２８０は、ＩＬＤ層１４８６内に貫入するダミーチャネル構造７６３の一部も囲むことができる。いくつかの実施形態において、ＡＣＳ１２８０は、絶縁スペーサ１４９１および／またはＢＤＴＩ１４８８によってもたらされる電気的絶縁によりＴＳＶ９７６から離れる。ＡＣＳ１２８０は、フィルムスタック３３５に対する機械的支持を提供することができる。

３Ｄメモリデバイス１６００は、ＡＣＳ１２８０の裏面、フィルムスタック３３５からより遠く離れている側に形成された裏面相互接続層１５９４をさらに含む。裏面相互接続層１５９４は、ＡＣＳコンタクト構造１５９５およびＴＳＶコンタクト構造１５９６を含み、絶縁間隔１５９７は、ＡＣＳコンタクト構造１５９５とＴＳＶコンタクト構造１５９６との間に形成され得る。裏面相互接続層１５９４は、任意の好適な導電体材料、たとえば、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケル、もしくはシリサイド（ＷＳｉ_ｘ、ＣｏＳｉ_ｘ、ＮｉＳｉ_ｘ、ＡｌＳｉ_ｘなど）、またはこれらの任意の組合せなどの金属もしくは金属合金を含む。ＡＣＳコンタクト構造１５９５はＡＣＳ１２８０に接触し、ＴＳＶコンタクト構造１５９６はＴＳＶ９７６に接触する。ＡＣＳコンタクト構造１５９５は、ＡＣＳ１２８０を通してメモリストリング２１２のチャネル層３８８への電気的接続を提供することができる。ＴＳＶコンタクト構造１５９６は、ＴＳＶ９７６を通して周辺デバイスへの電気的接続を提供することができる。

ＩＬＤ層１４８６は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳ、ポリイミド、スピンオングラスなどの１つまたは複数の絶縁材料を含み、裏面相互接続層１５９４に対する絶縁を提供することができる。ＩＬＤ層１４８６は、絶縁スペーサ１４９１およびＢＤＴＩ１４８８を含み得る。ＢＤＴＩ１４８８は、任意の好適な誘電体材料、たとえば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＴＥＯＳなどを含むことができる。いくつかの実施形態において、ＢＤＴＩ１４８８は、絶縁スペーサ１４９１とは異なる誘電体材料、たとえば、高誘電率材料（ｈｉｇｈ－ｋ誘電体）を含むこともできる。

いくつかの実施形態において、３Ｄメモリデバイス１６００は、フィルムスタック３３５とＡＣＳ１２８０との間に配置される第２のエッチストップ層５５２も含む。いくつかの実施形態において、第２のエッチストップ層５５２は、また、絶縁層６６０とＡＣＳ１２８０との間に配設され得る。フィルムスタック３３５とＡＣＳ１２８０との間の距離は、第２のエッチストップ層５５２の厚さによって決定され得る。

いくつかの実施形態において、３Ｄメモリデバイス１６００は、メモリストリング２１２、ＧＬＳ２１６、およびダミーチャネル構造７６３の上で絶縁層６６０の前側に配設された第１のキャッピング層７６６および第２のキャッピング層８６８も含む。絶縁層の前側は、ＡＣＳ１２８０およびＩＬＤ層１４８６から離れる側である。いくつかの実施形態において、メモリストリング２１２およびダミーチャネル構造７６３は、絶縁層６６０と同一平面上にある。いくつかの実施形態において、ＧＬＳ２１６は、第１のキャッピング層７６６と同一平面上にある。いくつかの実施形態において、ＴＳＶ９７６は、第２のキャッピング層８６８と同一平面上にある。

上で説明されているように、メモリストリング２１２のチャネル層３３８は、ソース端子と呼ばれ得るフィルムスタック３３５の裏側のＡＣＳコンタクト構造１５９５を通して接続され得る。メモリストリング２１２のチャネル層３３８は、フィルムスタック３３５の表側のチャネル頂部プラグ７６２を通して接続されるものとしてよく、これはドレイン端子と称され得る。メモリストリング２１２のドレイン端子は、ビット線に接続することができるが、同じメモリブロック（またはサブブロック）内のメモリストリング２１２のソース端子は、ＡＣＳ１４８６を通して一緒に接続することができる。フィルムスタック３３５の裏面を貫通するＡＣＳコンタクト構造１５９５は、３Ｄメモリデバイス１６００に対する面積を節減し、記憶容量を増やすことができる。

従来、メモリストリング２１２の底部（ソース端子のところ）からチャネル層３３８への電気的接続を形成するために、チャネルホール３３６の底部にあるメモリフィルム３３７が除去される必要があった。メモリフィルム３３７を除去し、ＡＣＳコンタクト構造１５９５を介して裏面からチャネル層３３８に対する電気接点を設けることによって、高アスペクト比を有するチャネルホール３３６の底部からメモリフィルム３３７をエッチングすることが回避され得る。それに加えて、ＡＣＳ１２８０への電気的接続を提供するためにＧＬＳ２１６の一部に導電体材料を充填することも回避され得る。そのようなものとして、導電体層８７０から導電体材料で充填されたＧＬＳ２１６への漏れ経が排除され得る。また、第１のエッチストップ層５５０および第２のエッチストップ層５５２を使用することによって、基板３３０およびメモリフィルム３３７が裏面から制御可能に除去され得る。プロセスの均一性および歩留まりを大幅に改善することができる。

図１７は、本開示のいくつかの実施形態による、ストレージシステム１０を有する例示的なシステムＳ１のブロック図を例示している。システムＳ１は、携帯電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車載コンピュータ、ゲーム機、プリンタ、測位デバイス、ウェアラブル電子デバイス、スマートセンサー、仮想現実（ＶＲ）デバイス、拡張現実（ＡＲ）デバイス、または中にストレージを有する任意の他の好適な電子デバイスであり得る。ストレージシステム１０（ＮＡＮＤストレージシステムとも称される）は、メモリコントローラ２０と、１つまたは複数の半導体メモリチップ２５－１、２５－２、２５－３、．．．、２５－ｎとを備え得る。各半導体メモリチップ２５（以下、単に「メモリチップ」）は、ＮＡＮＤチップ（すなわち、「フラッシュ」、「ＮＡＮＤフラッシュ」または「ＮＡＮＤ」）とすることができる。ストレージシステム１０は、メモリコントローラ２０を通してホストコンピュータ１５と通信することができ、メモリコントローラ２０は、１つまたは複数のメモリチャネル３０－１、３０－２、３０－３、．．．、３０－ｎを介して、１つまたは複数のメモリチップ２５－１、２５－２、２５－３、．．．、２５－ｎに接続され得る。いくつかの実施形態において、各メモリチップ２５は、メモリチャネル３０を介してメモリコントローラ２０によって管理され得る。

いくつかの実施形態において、ホストコンピュータ１５は、中央演算処理装置（ＣＰＵ）などの電子デバイスのプロセッサ、またはアプリケーションプロセッサ（ＡＰ）などのシステムオンチップ（ＳｏＣ）を備えることができる。ホストコンピュータ１５は、ＮＡＮＤストレージシステムまたはストレージシステム１０に記憶されるべきデータを送信するか、またはストレージシステム１０を読み出すことによってデータを取り出す。

メモリコントローラ２０は、ホストコンピュータ１５から受信されたＩ／Ｏ要求を処理し、データの完全性および効率的記憶を確実にし、メモリチップ２５を管理することができる。これらのタスクを実行するために、コントローラは、コントローラ２０内部の１つまたは複数のプロセッサ２２（たとえば、マイクロコントローラユニット、ＣＰＵ）によって実行され得る、ファームウェア２１を実行する。たとえば、コントローラ２０は、論理アドレス（すなわち、ホストデータに関連付けられているホストによって利用されるアドレス）をメモリチップ２５内の物理アドレス（すなわち、データが記憶される実際の位置）にマッピングするためにファームウェア２１を実行する。コントローラ２０は、また、メモリチップ２５内の欠陥のあるメモリブロックを管理するためにファームウェア２１を実行し、ファームウェア２１は、論理アドレスを異なる物理アドレスに再マッピングする、すなわち、データを異なる物理アドレスに移動することができる。コントローラ２０は、また、１つまたは複数のメモリ２３（たとえば、ＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭなど）を備えることができ、これらはファームウェア２１によって使用される様々なメタデータを記憶するために使用され得る。いくつかの実施形態において、メモリコントローラ２０は、エラー訂正符号（ＥＣＣ）エンジン２９を通してエラー回復を実行することもできる。ＥＣＣは、各メモリチップ２５内で発生する生のビットエラーを検出し、訂正するために使用される。

メモリチャネル３０は、データバスを介して、メモリコントローラ２０と各メモリチップ２５との間のデータおよび制御通信を提供することができる。メモリコントローラ２０は、チップイネーブル信号に従ってメモリチップ２５のうちの１つを選択することができる。

いくつかの実施形態において、図１７の各メモリチップ２５は、１つまたは複数のメモリダイ１００を含むことができ、各メモリダイは、図１～３に示されているように３ＤＮＡＮＤメモリ１００とすることができる。いくつかの実施形態において、１つまたは複数のメモリダイ１００の各々は、図１６に示されている３Ｄメモリデバイス１６００を含むことができ、これは、図４の方法４００を使用して製造することができる。

メモリコントローラ２０および１つまたは複数のメモリチップ２５は、様々な種類のストレージデバイスに一体化され、たとえば、ユニバーサルフラッシュストレージ（ＵＦＳ）パッケージまたはｅＭＭＣパッケージなどの同じパッケージに含めることができる。すなわち、ストレージシステム１０は、異なる種類の最終電子製品に実装され、パッケージ化され得る。図１８Ａに示されているような一例では、メモリコントローラ２０および単一のメモリチップ２５がメモリカード２６に一体化され得る。メモリカード２６は、ＰＣカード（ＰＣＭＣＩＡ、ＰＣメモリカード国際協会）、ＣＦカード、スマートメディア（ＳＭ）カード、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ＵＦＳなどを含むことができる。メモリカード２６は、メモリカード２６をホスト（たとえば、図１７のホストコンピュータ１５）と結合するメモリカードコネクタ２４をさらに備えることができる。図１８Ｂに示されているような別の例では、メモリコントローラ２０および複数のメモリチップ２５がソリッドステートドライブ（ＳＳＤ）２７に一体化され得る。ＳＳＤ２７は、ＳＳＤ２７をホスト（たとえば、図１７のホストコンピュータ１５）と結合するＳＳＤコネクタ２８をさらに備えることができる。

図１９は、本開示のいくつかの実施形態による、メモリダイ１００の概略図を例示している。メモリダイ１００は、１つまたは複数のメモリブロック１０３（たとえば、１０３－１、１０３－２、１０３－３）を含む。各メモリブロック１０３は、複数のメモリストリング２１２を含む。各メモリストリング２１２は、複数のメモリセル３４０を含む。同じワード線を共有するメモリセル３４０は、メモリページ４３２を形成する。メモリストリング２１２は、また、各端部に少なくとも１つの電界効果トランジスタ（たとえば、ＭＯＳＦＥＴ）を備えることができ、これはそれぞれ下側セレクトゲート（ＬＳＧ）３３２および頂部セレクトゲート（ＴＳＧ）３３４によって制御される。頂部セレクトトランジスタ３３４－Ｔのドレイン端子はビット線３４１に接続され、下側セレクトトランジスタ３３２－Ｔのソース端子はアレイ共通ソース（ＡＣＳ）４３０に接続され得る。ＡＣＳ４３０は、メモリブロック全体内においてメモリストリング２１２によって共有されるものとしてよく、共通ソース線とも称される。

いくつかの実施形態において、ＡＣＳ４３０は、図１６に示されているＡＣＳ１２８０を含むことができ、図４に示されている方法４００を使用して製造され得る。この例では、メモリダイ１００は、図１６に示されている３Ｄメモリデバイス１６００を含むことができる。

メモリダイ１００は、メモリブロック１０３の機能をサポートする多数のデジタル、アナログ、および／または混合信号回路を含む周辺回路、たとえば、ページバッファ／センスアンプ５０、ロウデコーダ／ワード線ドライバ４０、カラムデコーダ／ビット線ドライバ５２、制御回路７０、電圧発生器６５、および入力／出力バッファ５５も含むことができる。これらの回路は、当業者にとっては明らかなように、トランジスタ、ダイオード、コンデンサ、抵抗器などの、能動および／または受動半導体デバイスを含むことができる。

メモリブロック１０３は、ワード線（「ＷＬ」）３３３、下側セレクトゲート（「ＬＳＧ」）３３２および頂部セレクトゲート（「ＴＳＧ」）３３４を介して、ロウデコーダ／ワード線ドライバ４０と結合され得る。メモリブロック１０３は、ビット線（「ＢＬ」）３４１を介してページバッファ／センスアンプ５０と結合され得る。ロウデコーダ／ワード線ドライバ４０は、制御回路７０によって供給されるＸ経路（Ｘ－ｐａｔｈ）制御信号に応答してメモリダイ１００上のメモリブロック１０３の１つを選択することができる。ロウデコーダ／ワード線ドライバ４０は、Ｘ経路制御信号に応じて電圧発生器６５から供給される電圧をワード線に転送することができる。読み出しおよびプログラム動作中、ロウデコーダ／ワード線ドライバ４０は、制御回路７０から受信されたＸ経路制御信号に従って読み出し電圧Ｖ_ｒｅａｄおよびプログラム電圧Ｖ_ｐｇｍを選択ワード線に転送し、パス電圧Ｖ_ｐａｓｓを非選択ワード線に転送することができる。

カラムデコーダ／ビット線ドライバ５２は、制御回路７０から受信されたＹ経路制御信号に従ってインヒビット電圧Ｖ_{ｉｎｈｉｂｉｔ}を非選択ビット線に転送し、選択ビット線をグランドに接続することができる。言い換えると、カラムデコーダ／ビット線ドライバ５２は、制御回路７０からのＹ経路制御信号に従って１つまたは複数のメモリストリング２１２を選択または非選択するように構成され得る。ページバッファ／センスアンプ５０は、制御回路７０からの制御信号Ｙ経路制御に従ってメモリブロック１０３との間のデータの読み出しおよびプログラム（書き込み）を行うように構成され得る。たとえば、ページバッファ／センスアンプ５０は、プログラムされるべき１ページ分のデータを１つのメモリページ４３２に記憶することができる。別の例では、ページバッファ／センスアンプ５０は、データが各メモリセル３４０内に適切にプログラムされたことを確認するためのベリファイ動作を実行することができる。さらに別の例では、読み出し動作中、ページバッファ／センスアンプ５０は、メモリセル３４０の論理状態（すなわち、データ）を反映するビット線３４１を流れる電流を感知し、小信号を測定可能な倍率まで増幅することができる。

入力／出力バッファ５５は、ページバッファ／センスアンプ５０との間でＩ／Ｏデータを、さらにはアドレスＡＤＤＲまたはコマンドＣＭＤを制御回路７０に転送することができる。いくつかの実施形態において、入力／出力バッファ５５は、メモリコントローラ２０（図１）とメモリチップ２５上のメモリダイ１００との間のインターフェースとして機能することができる。

制御回路７０は、入力／出力バッファ５５によって転送されたコマンドＣＭＤに応答してページバッファ／センスアンプ５０およびロウデコーダ／ワード線ドライバ４０を制御することができる。プログラム動作中、制御回路７０は、ロウデコーダ／ワード線ドライバ４０およびページバッファ／センスアンプ５０を制御して、選択されたメモリセルをプログラムすることができる。読み出し動作中、制御回路７０は、ロウデコーダ／ワード線ドライバ４０およびページバッファ／センスアンプ５０を制御して、選択されたメモリセルを読み出すことができる。Ｘ経路制御信号およびＹ経路制御信号は、メモリブロック１０３内の選択されたメモリセルを特定するために使用され得るロウアドレスＸ－ＡＤＤＲおよびカラムアドレスＹ－ＡＤＤＲを含む。ロウアドレスＸ－ＡＤＤＲは、メモリページ４３２、メモリブロック１０３、およびメモリプレーン１０１（図１の場合）をそれぞれ識別するためのページインデックスＰＤ、ブロックインデックスＢＤ、およびプレーンインデックスＰＬを含むことができる。カラムアドレスＹ－ＡＤＤＲは、メモリページ４３２のデータ内のバイトまたはワードを識別することができる。

電圧発生器６５は、制御回路７０の制御の下で、ワード線およびビット線に供給されるべき電圧を発生させることができる。電圧発生器６５によって発生される電圧は、読み出し電圧Ｖ_ｒｅａｄ、プログラム電圧Ｖ_ｐｇｍ、パス電圧Ｖ_ｐａｓｓ、インヒビット電圧Ｖ_{ｉｎｈｉｂｉｔ}などを含む。

要約すると、本開示は、３次元（３Ｄ）メモリデバイスを形成するための方法を提供するということである。方法は、交互誘電体スタックを基板の上に配設することであって、交互誘電体スタックは、基板上に交互に積層された第１の誘電体層および第２の誘電体層を含む、配設することと、交互誘電体スタックを貫通して基板内に貫入するチャネル構造を形成することであって、チャネル構造は、メモリフィルムの側壁上に配設されたチャネル層を含む、形成することと、チャネル層の一部を露出させるために基板および基板内に貫入するメモリフィルムの一部を除去することと、チャネル層の露出部分上にアレイ共通ソース（ＡＣＳ）を配設することとを含む。

本開示は、３次元（３Ｄ）メモリデバイスも提供する。３Ｄメモリデバイスは、アレイ共通ソース（ＡＣＳ）と、交互する導電体層および誘電体層のフィルムスタックであって、ＡＣＳの第１の側に交互に積層された導電体層と第１の誘電体層とを含む、フィルムスタックと、第１の側とは反対側の、ＡＣＳの第２の側に配設された裏面相互接続層であって、裏面相互接続層はＡＣＳコンタクト構造を含む、裏面相互接続層と、フィルムスタックを貫通するメモリストリングとを備える。メモリストリングは、メモリフィルムによって覆われた第１の部分と、ＡＣＳに接触し、ＡＣＳコンタクト構造に電気的に接続されている第２の部分とを有するチャネル層を含む。

本開示は、メモリストレージシステムをさらに提供する。メモリストレージシステムは、３次元（３Ｄ）ＮＡＮＤメモリを備え、３ＤＮＡＮＤメモリは、アレイ共通ソース（ＡＣＳ）と、ＡＣＳの第１の側に交互に積層された導電体層および第１の誘電体層を含む、導電体層および誘電層が交互に配置されたフィルムスタックとを備える。３ＤＮＡＮＤメモリは、また、第１の側とは反対側の、ＡＣＳの第２の側に配設された裏面相互接続層を含み、裏面相互接続層はＡＣＳコンタクト構造を含む。３ＤＮＡＮＤメモリは、フィルムスタックを貫通するメモリストリングをさらに含み、メモリストリングは、メモリフィルムによって覆われた第１の部分と、ＡＣＳに接触し、ＡＣＳコンタクト構造に電気的に接続されている第２の部分とを有するチャネル層を含む。

特定の実施形態の前述の説明は、当技術の範囲内の知識を応用することによって、本開示の一般的な概念から逸脱することなく、必要以上の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および／または適応させることができるように、本開示の一般的性質を完全に明らかにするであろう。したがって、そのような適応および修正は、本明細書に提示されている開示および指導に基づき、開示されている実施形態の等価物の意味および範囲内に収まることを意図されている。本明細書の言い回しまたは用語は説明を目的としたものであり制限を目的とするものではなく、したがって本明細書の用語または言い回しは開示および指導に照らして当業者によって解釈されるべきであることは理解されるであろう。

本開示の実施形態は、指定された機能の実装形態およびその関係を例示する機能構成ブロックの助けを借りて上で説明された。これらの機能構成ブロックの境界は、説明の便宜のために本明細書において任意に定義されている。代替的境界は、指定された機能およびその関係が適切に実行される限り定義され得る。

発明の概要および要約書の項は、本発明者によって企図されるような本開示の１つまたは複数の、ただしすべてではない、例示的な実施形態を規定するものとしてよく、したがって、本開示および付属の請求項をいかなる形でも制限することを意図されていない。

本開示の程度および範囲は、上述の例示的な実施形態により制限されるのではなく、請求項およびその等価物によってのみ定義されるべきである。

Ｓ１システム
１０ストレージシステム
１５ホストコンピュータ
２０メモリコントローラ
２１ファームウェア
２２プロセッサ
２３メモリ
２４メモリカードコネクタ
２５メモリチップ
２５－１、２５－２、２５－３、．．．、２５－ｎ半導体メモリチップ
２６メモリカード
２７ＳＳＤ
２８ＳＳＤコネクタ
３０メモリチャネル
３０－１、３０－２、３０－３、．．．、３０－ｎメモリチャネル
４０ロウデコーダ／ワード線ドライバ
５０周辺デバイス
５０ページバッファ／センスアンプ
５２シャロートレンチアイソレーション（ＳＴＩ）
５２カラムデコーダ／ビット線ドライバ
５４ウェル
５５入力／出力バッファ
５６ゲートスタック
５８ゲートスペーサ
６０ソース／ドレイン
６２周辺相互接続層
６４垂直コンタクト構造
６５電圧発生器
６６横方向導電ライン
７０、７０－１または７０－２金属レベル
７０制御回路
７２基板コンタクト
１００３次元（３Ｄ）メモリデバイス
１０１メモリプレーン
１０３メモリブロック
１０５周辺領域
１０８領域
２１０階段状領域
２１１チャネル構造領域
２１２メモリストリング
２１４コンタクト構造
２１６スリット構造
２１６－１および２１６－２スリット構造
２１８メモリフィンガー
２２０頂部選択ゲートカット
２２２ダミーメモリストリング
２２４メモリスライス
３００メモリアレイ構造
３３０基板
３３０ｆ前面
３３１絶縁フィルム
３３３－１、３３３－２、３３３－３制御ゲート
３３２下側セレクトゲート（ＬＳＧ）
３３２－Ｔ下側セレクトトランジスタ
３３３制御ゲート
３３４頂部セレクトゲート（ＴＳＧ）
３３４－Ｔ頂部セレクトトランジスタ
３３５フィルムスタック
３３６チャネルホール
３３７メモリフィルム
３３８チャネル層
３３９コア充填フィルム
３４０メモリセル
３４０－１、３４０－２、および３４０－３メモリセル
３４１ビット線（ＢＬ）
３４３金属相互接続線
３４４ドープされたソース線領域
４００方法
４３２メモリページ
５００３Ｄメモリ構造
５４５ハンドルウェハ
５４６絶縁体層
５４７半導体層
５５０第１のエッチストップ層
５５２第２のエッチストップ層
６００３Ｄメモリ構造
６００Ｂ周辺回路
６５４交互誘電体スタック
６５６第１の誘電体層
６５７階段状構造
６５８第２の誘電体層
６５９階段状ステップ
６６０絶縁層
７００３Ｄメモリ構造
７６１チャネル構造
７６２チャネル頂部プラグ
７６３ダミーチャネル構造
７６４ダミーチャネルホール（ＤＣＨ）
７６５ＤＣＨ充填材
７６６第１のキャッピング層
８００３Ｄメモリ構造
８６０継ぎ目
８６８第２のキャッピング層
８６９ゲート線スリット（ＧＬＳ）開口部
８７０導電体層
８７１ＧＬＳ充填材
８７２ゲート誘電体層
８７４ゲート接着層
９００３Ｄメモリ構造
９７６ＴＳＶ
１０００３Ｄメモリ構造
１１００３Ｄメモリ構造
１２００３Ｄメモリ構造
１２８０ＡＣＳ
１３００３Ｄメモリ構造
１３８４誘電体充填層
１４００３Ｄメモリ構造
１４８６層間誘電体（ＩＬＤ）層
１４８８バックサイドディープトレンチアイソレーション（ＢＤＴＩ）
１４９０第１のコンタクト開口部
１４９１絶縁スペーサ
１４９２第２のコンタクト開口部
１５００３Ｄメモリ構造
１５９４裏面相互接続層
１５９５ＡＣＳコンタクト構造
１５９６ＴＳＶコンタクト構造
１５９７絶縁間隔
１６００３Ｄメモリデバイス
３３７１ブロッキング層
３３７２ストレージ層
３３７３トンネル層

Claims

３次元（３Ｄ）メモリデバイスを形成するための方法であって、
交互誘電体スタックを基板の上に配設するステップであって、前記交互誘電体スタックは、前記基板上に交互に積層された第１の誘電体層および第２の誘電体層を含む、ステップと、
前記交互誘電体スタックを貫通して前記基板内に貫入するチャネル構造を形成するステップであって、前記チャネル構造は、メモリフィルムの側壁上に配設されたチャネル層を含む、ステップと、
前記基板および前記基板内に貫入する前記メモリフィルムの一部を除去し、前記チャネル層の一部を露出させるステップと、
前記チャネル層の前記露出部分上にアレイ共通ソース（ＡＣＳ）を配設するステップと
を含む、方法。
第１のエッチストップ層を前記基板上に配設するステップと、
第２のエッチストップ層を前記第１のエッチストップ層上に配設するステップと、
前記交互誘電体スタックを前記第２のエッチストップ層上に配設するステップと
をさらに含む、請求項１に記載の方法。
前記基板および前記基板内に貫入する前記メモリフィルムの前記一部を除去する前記ステップは、
前記基板を除去し、前記第１のエッチストップ層上で停止して、前記基板内に貫入する前記メモリフィルムの前記一部を露出させるステップと、
前記第１のエッチストップ層および前記メモリフィルムの前記露出部分を除去し、前記第２のエッチストップ層上で停止して、前記チャネル層の前記一部を露出させるステップと
を含む、請求項２に記載の方法。
前記ＡＣＳの裏面に接触するＡＣＳコンタクト構造を形成するステップであって、前記ＡＣＳの前記裏面は前記第１の誘電体層からより遠く離れた側である、ステップをさらに含む、請求項１に記載の方法。
前記交互誘電体スタックを覆う前記基板の上に絶縁層を配設するステップをさらに含む、請求項１に記載の方法。
シリコン貫通電極（ＴＳＶ）を周辺領域内に形成するステップであって、前記ＴＳＶは、前記絶縁層を貫通し、前記基板内に貫入する、ステップをさらに含む、請求項５に記載の方法。
前記絶縁層の裏面から前記ＴＳＶと接触するＴＳＶコンタクト構造を形成するステップであって、前記絶縁層の前記裏面は前記第１の誘電体層からより遠く離れた側である、ステップをさらに含む、請求項６に記載の方法。
前記ＴＳＶコンタクト構造を形成するステップは、前記ＴＳＶコンタクト構造を、前記ＴＳＶを通して前記周辺領域内の周辺デバイスと電気的に接続するステップを含む、請求項７に記載の方法。
前記交互誘電体スタック内に階段状構造を形成するステップをさらに含む、請求項１に記載の方法。
前記階段状構造を貫通し、前記基板内に貫入するダミーチャネル構造を形成するステップと、
前記基板を除去して前記基板内に貫入する前記ダミーチャネル構造の一部を露出させるステップと、
前記ＡＣＳを前記ダミーチャネル構造の前記露出部分上に配設するステップと
をさらに含む、請求項９に記載の方法。
前記交互誘電体スタックを貫通し、前記基板内に貫入するゲート線スリット（ＧＬＳ）開口部を形成するステップと、
前記第２の誘電体層を導電体層で置き換えて、交互する導電体層および誘電体層のフィルムスタックを形成するステップであって、前記フィルムスタックは、前記基板上に交互に積層された前記導電体層および前記第１の誘電体層を含む、ステップと、
ＧＬＳ充填材を前記ＧＬＳ開口部の内側に配設して、ＧＬＳを形成するステップと
をさらに含む、請求項１に記載の方法。
前記基板を除去し、前記基板内に貫入する前記ＧＬＳの一部分を露出させるステップと、
前記ＡＣＳを前記ＧＬＳの前記露出部分上に配設するステップと
をさらに含む、請求項１１に記載の方法。
３次元（３Ｄ）メモリデバイスであって、
アレイ共通ソース（ＡＣＳ）と、
交互する導電体層および誘電体層のフィルムスタックであって、前記ＡＣＳの第１の側に交互に積層された導電体層と第１の誘電体層とを含む、フィルムスタックと、
前記第１の側とは反対側の、前記ＡＣＳの第２の側に配設された裏面相互接続層であって、前記裏面相互接続層はＡＣＳコンタクト構造を含む、裏面相互接続層と、
前記フィルムスタックを貫通するメモリストリングであって、前記メモリストリングは
チャネル層であって、
メモリフィルムによって覆われた第１の部分と、
前記ＡＣＳと接触し、前記ＡＣＳコンタクト構造に電気的に接続される第２の部分と、
を含むチャネル層
を含むメモリストリングと
を備える、３次元（３Ｄ）メモリデバイス。
前記フィルムスタックおよび前記ＡＣＳの前記第１の側上に配設された絶縁層をさらに備える、請求項１３に記載の３Ｄメモリデバイス。
前記絶縁層を貫通するシリコン貫通電極（ＴＳＶ）であって、前記裏面相互接続層は、前記ＴＳＶに電気的に接続されているＴＳＶコンタクト構造を含む、シリコン貫通電極（ＴＳＶ）をさらに備える、請求項１４に記載の３Ｄメモリデバイス。
前記ＴＳＶコンタクト構造は、前記ＴＳＶを介して周辺デバイスに電気的に接続される、請求項１５に記載の３Ｄメモリデバイス。
前記裏面相互接続層は、前記ＴＳＶコンタクト構造と前記ＡＣＳコンタクト構造との間に絶縁間隔をさらに含む、請求項１５に記載の３Ｄメモリデバイス。
前記ＡＣＳの前記第２の側上に配設された、層間誘電体（ＩＬＤ）層をさらに備える、請求項１５に記載の３Ｄメモリデバイス。
前記ＩＬＤ層は、
前記ＴＳＶコンタクト構造と前記ＡＣＳとを電気的に絶縁する、絶縁スペーサと、
前記絶縁スペーサと異なる誘電体材料を含む、バックサイドディープトレンチアイソレーション（ＢＤＴＩ）と
をさらに含む、請求項１８に記載の３Ｄメモリデバイス。
前記絶縁層上に配設された第１のキャッピング層をさらに含み、前記メモリストリングは、前記絶縁層と同一平面上にあり、前記第１のキャッピング層によって覆われる、請求項１４に記載の３Ｄメモリデバイス。
交互する導電体層および誘電体層の前記フィルムスタック内に形成された階段状構造をさらに備える、請求項１３に記載の３Ｄメモリデバイス。
前記階段状構造を貫通し、絶縁材料を充填されたダミーチャネル構造をさらに備え、前記ダミーチャネル構造の一部は、前記ＡＣＳによって覆われる、請求項２１に記載の３Ｄメモリデバイス。
交互する導電体層および誘電体層の前記フィルムスタックを貫通し、絶縁材料を充填されたゲート線スリット（ＧＬＳ）をさらに備え、前記ＧＬＳの一部は、前記ＡＣＳによって覆われる、請求項１３に記載の３Ｄメモリデバイス。
前記フィルムスタックと前記ＡＣＳとの間に挟装されたエッチストップ層をさらに備える、請求項１３に記載の３Ｄメモリデバイス。
前記ＡＣＳは、ｐ型またはｎ型ドープ多結晶シリコン層を含む、請求項１３に記載の３Ｄメモリデバイス。
メモリストレージシステムであって、
３次元（３Ｄ）ＮＡＮＤメモリを備え、前記３次元（３Ｄ）ＮＡＮＤメモリは、
アレイ共通ソース（ＡＣＳ）と、
交互する導電体層および誘電体層のフィルムスタックであって、前記ＡＣＳの第１の側に交互に積層された導電体層と第１の誘電体層とを含む、フィルムスタックと、
前記第１の側とは反対側の、前記ＡＣＳの第２の側に配設された裏面相互接続層であって、前記裏面相互接続層はＡＣＳコンタクト構造を含む、裏面相互接続層と、
前記フィルムスタックを貫通するメモリストリングであって、前記メモリストリングは、
チャネル層であって、
メモリフィルムによって覆われた第１の部分と、
前記ＡＣＳと接触し、前記ＡＣＳコンタクト構造に電気的に接続される第２の部分とを含む、
チャネル層を含む、
メモリストリングと、
を備える、メモリストレージシステム。
前記ＡＣＳは、ｐ型またはｎ型ドープ多結晶シリコン層を含む、請求項２６に記載のメモリストレージシステム。
前記フィルムスタックと前記ＡＣＳとの間に挟装されたエッチストップ層をさらに備える、請求項２６に記載のメモリストレージシステム。
交互する導電体層および誘電体層の前記フィルムスタックを貫通し、絶縁材料を充填されたゲート線スリット（ＧＬＳ）をさらに備え、前記ＧＬＳの一部は、前記ＡＣＳによって覆われる、請求項２６に記載のメモリストレージシステム。
前記フィルムスタックおよび前記ＡＣＳの前記第１の側上に配設された絶縁層をさらに備える、請求項２６に記載のメモリストレージシステム。
前記絶縁層を貫通するシリコン貫通電極（ＴＳＶ）であって、前記裏面相互接続層は、前記ＴＳＶに電気的に接続されているＴＳＶコンタクト構造を含む、シリコン貫通電極（ＴＳＶ）さらに備える、請求項３０に記載のメモリストレージシステム。
前記ＴＳＶコンタクト構造は、前記ＴＳＶを介して周辺デバイスに電気的に接続される、請求項３１に記載のメモリストレージシステム。
前記裏面相互接続層は、前記ＴＳＶコンタクト構造と前記ＡＣＳコンタクト構造との間に絶縁間隔をさらに含む、請求項３１に記載のメモリストレージシステム。
前記ＡＣＳの前記第２の側上に配設された、層間誘電体（ＩＬＤ）層をさらに備える、請求項３１に記載のメモリストレージシステム。
前記ＩＬＤ層は、
前記ＴＳＶコンタクト構造と前記ＡＣＳとを電気的に絶縁する、絶縁スペーサと、
前記絶縁スペーサと異なる誘電体材料を含む、バックサイドディープトレンチアイソレーション（ＢＤＴＩ）と
をさらに含む、請求項３４に記載のメモリストレージシステム。
前記絶縁層上に配設された第１のキャッピング層をさらに含み、前記メモリストリングは、絶縁層と同一平面上にあり、前記第１のキャッピング層によって覆われる、請求項３０に記載のメモリストレージシステム。
交互する導電体層および誘電体層の前記フィルムスタック内に形成された階段状構造をさらに備える、請求項２６に記載のメモリストレージシステム。
前記階段状構造を貫通し、絶縁材料を充填されたダミーチャネル構造をさらに備え、前記ダミーチャネル構造の一部は、前記ＡＣＳによって覆われる、請求項３７に記載のメモリストレージシステム。