CN109273453B - 3d存储器件的制造方法及3d存储器件 - Google Patents

Abstract

本申请公开了一种3D存储器件的制造方法及3D存储器件。3D存储器件包括：叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱；位于所述叠层结构的第一表面和第二表面之一上的多条位线；以及位于所述叠层结构的所述第一表面和第二表面另一个上的公共源线，其中，所述多个沟道柱的一端分别连接到所述多条位线中的相应位线，另一端共同连接到所述公共源线。该3D存储器件采用分别位于3D存储器件堆叠结构的第一表面和第二表面的公共源线和位线，双面布线降低了布线密度，增加了布线宽度，降低了工艺难度，简化了制造工艺，从而提高3D存储器件的良率和可靠性。

Description

3D存储器件的制造方法及3D存储器件

技术领域

本发明涉及存储器技术领域，更具体地，涉及3D存储器件的制造方法及3D存储器件。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用大量金属布线提供晶体管与外部电路的电连接。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件的制造方法及3D存储器件，其中，公共源线和位线分别位于堆叠结构的第一表面和第二表面，从而降低布线密度，降低工艺难度，简化制造工艺，以提高3D存储器件的良率和可靠性。

根据本发明的一方面，提供了一种3D存储器件的制造方法，包括：形成叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；形成贯穿所述叠层结构的多个沟道柱；在所述叠层结构的第一表面和第二表面之一上形成多条位线；以及在所述叠层结构的所述第一表面和第二表面另一个上形成公共源线，其中，所述多个沟道柱的一端分别连接到所述多条位线中的相应位线，另一端共同连接到所述公共源线。

优选地，所述多个沟道柱包括彼此相邻的第一组沟道柱和第二组沟道柱，所述第一组沟道柱相连接的所述多条位线位于所述叠层结构的所述第一表面上，所述第一组沟道柱相连接的所述公共源线位于所述叠层结构的所述第二表面上，所述第二组沟道柱相连接的所述多条位线位于所述叠层结构的所述第二表面上，所述第二组沟道柱相连接的所述公共源线位于所述叠层结构的所述第一表面上，其中，所述多条位线和公共源线在所述第一表面和所述第二表面交错分布。

优选地，还包括：形成与所述叠层结构的所述第一表面和/或第二表面相邻的CMOS电路。

优选地，还包括：形成导电通道，所述导电通道贯穿所述叠层结构；所述叠层结构的第一表面和第二表面之一上的多条位线通过所述导电通道连接至与所述第一表面和第二表面另一个相邻的CMOS电路。

优选地，位于所述第一表面的所述多条位线和所述公共源线连接至与所述第一表面相邻的CMOS电路；位于所述第二表面的所述多条位线和所述公共源线连接至与所述第二表面相邻的CMOS电路。

优选地，还包括：形成与所述第一表面和第二表面邻接的衬底，所述CMOS电路形成于所述衬底上。

优选地，还包括：形成连接结构，所述CMOS电路通过所述连接结构键合至所述第一表面和第二表面。

根据本发明的另一方面，提供了一种3D存储器件，其特征在于，包括：叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述叠层结构的多个沟道柱；位于所述叠层结构的第一表面和第二表面之一上的多条位线；以及位于所述叠层结构的所述第一表面和第二表面另一个上的公共源线，其中，所述多个沟道柱的一端分别连接到所述多条位线中的相应位线，另一端共同连接到所述公共源线。

优选地，所述多个沟道柱包括彼此相邻的第一组沟道柱和第二组沟道柱，所述第一组沟道柱相连接的所述多条位线位于所述叠层结构的所述第一表面上，所述第一组沟道柱相连接的所述公共源线位于所述叠层结构的所述第二表面上，所述第二组沟道柱相连接的所述多条位线位于所述叠层结构的所述第二表面上，所述第二组沟道柱相连接的所述公共源线位于所述叠层结构的所述第一表面。

根据本发明提供的3D存储器件的制造方法及3D存储器件，采用分别位于3D存储器件堆叠结构的第一表面和第二表面的公共源线和位线，与单面布线相比，双面布线降低了布线密度，增加了布线宽度，降低了制造工艺难度，简化了制造工艺，从而提高3D存储器件的良率和可靠性。

在现有技术中，采用大量硅通孔(TSV，Through Silicon Via)和贯穿阵列接触部(TAC，Through Array Contacts)实现3D存储器件的双面接线。与现有技术相比，本发明实施例的3D存储器采用分别位于3D存储器件堆叠结构的第一表面和第二表面的公共源线和位线，公共源线和位线可以通过金属导线与外部电路直接连接，减少了硅通孔和贯穿阵列接触部的需求，简化了制造工艺，提高了3D存储器件的良率和可靠性。

进一步地，在该3D存储器件中，采用分别位于该3D存储器件堆叠结构的上下两侧的交错分布的多条第一公共源线和多条第二公共源线，以及分别位于该3D存储器件堆叠结构的上下两侧的交错分布的多条第一位线和多条第二位线，从而可以实现交错的双面接线，与非交错的双面布线相比，交错的双面布线，可以利用位线之间的公共源线隔离二者，从而进一步降低制造工艺难度，减小寄生电阻和寄生电容，提高存储密度和访问速度，从而提高了3D存储器件的良率和可靠性。

进一步地，在该3D存储器件中，采用分别位于该3D存储器件的上下两侧的CMOS电路，上下两侧的CMOS电路分别和上下两侧的漏极连接，不仅降低了布线密度，降低了制造工艺的难度，并且提高了3D存储器件的操作速度。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2示出根据本发明实施例的3D存储器件的透视图。

图3a和3b分别示出根据本发明实施例的3D存储器件截面图。

图4a至4t示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

图5示出根据本发明第一实施例的3D存储器件截面图。

图6示出根据本发明第二实施例的3D存储器件截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用大量金属布线提供电连接。金属布线密度的增加将会不仅加大了工艺成本和工艺复杂度，并且会产生电路短接、寄生电容增加、寄生电阻增加等问题。此外，分布在一侧的布线会导致CMOS电路复杂度的增加，从而降低3D存储器件的操作速度，影响了3D存储器件的良率和可靠性。

本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件的制造方法及3D存储器件。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱。沟道柱贯穿栅叠层结构。在沟道柱的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3D存储器件中，存储单元串分别包括各自的沟道柱，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。

在该实施例中，沟道柱包括交错分布的多个第一组沟道柱110a和多个第二组沟道柱110b，沟道柱110a和110b的内部结构如图1b所示，在此不再进行详细说明。沟道柱110a和110b贯穿栅叠层结构120，并且排列成阵列。第一公共源线103a(图中未示出)位于衬底101上，第二公共源线103b位于半导体结构上方。多个第一组沟道柱110a的第一端共同连接至第一公共源线103a，多个第一组沟道柱110a的第二端共同连接至多条第一位线BL1。多个第二组沟道柱110b的第二端共同连接至第二公共源线103b，多个第二组沟道柱110b的第一端共同连接至多条第二位线BL2。

第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL3之一)。

存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线。

第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道到达互连层132，从而彼此互连，然后经由导电通道连接至同一条地选择线GSL。

进一步地，在该实施例中还可以包括假沟道柱(图中未示出)，假沟道柱与沟道柱的内部结构可以相同，并且至少穿过栅叠层结构中的至少一部分栅极导体。然而，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱也没有形成有效的存储单元。

图3a和3b分别示出根据本发明实施例的3D存储器件截面图。所述截面图沿着垂直于堆叠方向截取。

如图3a所示，在垂直于堆叠方向上，在半导体结构中由上往下观察，在堆叠结构的第二表面上，第二公共源线103b与多条第一位线BL1交替分布。第二公共源线103b与多个第二组沟道柱110b的第二端连接，多条第一字线BL1与多个第一组沟道柱110a的第二端连接。

如图3b所示，在垂直于堆叠方向上，在半导体结构中由下往上观察，在堆叠结构的第一表面上，第一公共源线103a与多条第二位线BL2交替分布。第一公共源线103a与多个第一组沟道柱110a的第一端连接，多条第二位线BL2与多个第二组沟道柱110b的第一端连接。

图4a至4q示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

该方法开始于已经在衬底101上形成多个阱区的半导体结构，如图4a所示。在该实施例中，半导体衬底101例如是单晶硅衬底。

在该实施例中，为了便于对3D存储器件中的存储单元进行编程操作，在衬底101中形成多个阱区。所述多个阱区例如包括深N阱102、位于深N阱102中的高压P阱103、与高压P阱103相邻接的高压N阱105、位于高压P阱103中的P+掺杂区104、位于高压N阱105中的N+掺杂区106。在该实施例中，高压P阱103作为沟道柱的公共源线，高压N阱105用于对公共源线的预充电，P+掺杂区104和N+掺杂区106分别作为接触区以减小接触电阻。如下文所述，对该高压P阱103进行蚀刻后，作为多个第一组沟道柱的公共源线103a，位于绝缘叠层结构的下方。

进一步地，例如在半导体结构的表面上形成掩膜，掩膜例如为光致抗蚀剂掩模，然后进行各向异性蚀刻，在衬底101中形成沟槽160，如图4b和4c所示。在该实施例中，各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在深N阱102的下方附近停止。

进一步地，在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模，如图4d所示。

进一步地，在沟槽160中形成第一绝缘区域153，如图4e所示。在该实施例中，第一绝缘区域153例如由氧化硅组成。

进一步地，在衬底101上形成绝缘堆叠结构，如图4f所示。该绝缘叠层结构包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。

如下文所述，牺牲层152将置换成栅极导体122，栅极导体进122一步连接至字线。为了形成从栅极导体122到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图4f中将多个牺牲层152之间的层间绝缘层151和覆盖绝缘叠层结构的层间绝缘层整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层152之间及其上方的层间绝缘层。

进一步地，在绝缘堆叠结构中的中间区域(core region)形成沟道孔161，如图4g所示。在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘堆叠结构中形成沟道孔161。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一公共源线103a的下方附近停止，以及蚀刻在第一绝缘区域153的下方附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

进一步地，在沟道孔161中形成第一组沟道柱110a和第二组沟道柱110b，如图4h所示。沟道柱的下部包括半导体层116，半导体层116例如为硅选择性外延生长层。进一步地，沟道柱包括从其上部延伸至半导体层116的沟道层111。如图所示，在沟道柱的中间部分，沟道柱包括依次堆叠在沟道层111上的隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱的两端，沟道柱包括堆叠在沟道层111或半导体层116上的阻挡介质层114。沟道柱的下端与半导体衬底101中的高压P阱103相接触。在最终的3D存储器件中，沟道柱的上端与位线相连接，从而形成有效的存储单元。所述沟道柱的结构例如为ONOP(氧化物-氮化物-氧化物-多晶硅)

进一步地，在绝缘叠层结构中形成栅线缝隙161(参见图2)，采用多个层间绝缘层151作为蚀刻停止层，经由栅线缝隙161通过蚀刻去除牺牲层152(参见图4h)以形成空腔，以及采用金属层填充空腔以形成栅极导体122，其中，多个栅极导体122和多个层间绝缘层151交替堆叠，从而多个沟道柱贯穿栅叠层结构，如图4i所示。

在形成栅线缝隙161时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。

在该实施例中，栅线缝隙161将栅极导体122分割成多条栅线。为此，栅线缝隙161贯穿绝缘叠层结构。

在形成空腔时，利用栅线缝隙161作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的层间绝缘层151和牺牲层152分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙161。绝缘叠层结构中的牺牲层152的端部暴露于栅线缝隙161的开口中，因此，牺牲层152接触到蚀刻剂。蚀刻剂由栅线缝隙161的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层152。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层151去除牺牲层152。

在形成栅极导体122时，利用栅线缝隙161作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙161和空腔中填充金属层。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

在该半导体结构中，形成了选择晶体管和存储晶体管。在沟道柱的中间部分，栅极导体122与沟道柱内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114一起，形成存储晶体管。在沟道柱的两端，栅极导体122与沟道柱内部的沟道层111(或半导体层116)和阻挡介质层114一起，形成选择晶体管。

进一步地，在第一公共源线103a上方的第一组沟道柱110a上方的绝缘层中形成凹槽162，如图4j所示。在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘堆叠结构中形成凹槽162。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一公共源线103a上方的第一组沟道柱110a表面内部一定距离处停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

进一步地，在凹槽162中形成导体层171a，如图4k所示。在该实施例中，导体层171a提供沟道柱与位线之间的电连接，导体层171a例如为钨。

进一步地，在位于第一绝缘区域153上方的第二组沟道柱110b上方形成凹槽163，如图4l和4m所示。在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘堆叠结构中形成凹槽163。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第二组沟道柱110b表面内部一定距离处停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

进一步地，在凹槽163中形成第二公共源线103b，如图4n所示。在该实施例中，第二公共源线103b例如为高压p阱。

进一步地，在导体层171a上形成多条第一位线BL1，以及在第二公共源线103b上形成焊盘182，多个第一组沟道柱110a的第二端共同连接至第一位线BL1，在多条第一位线BL1和第二公共源线103b周围填充绝缘材料183，以固定多条第一位线BL1和第二公共源线103b，并且使绝缘材料183的表面光滑，如图4o所示。第一位线BL1和焊盘182例如由Ti/TiN或W组成，绝缘材料183例如为氧化硅。使绝缘材料183的表面光滑的方法例如为化学机械抛光。

进一步地，翻转半导体结构，并使衬底变薄，如图4p所示。例如，通过研磨和/或蚀刻使衬底变薄，蚀刻包括干法蚀刻或湿法蚀刻，通过控制蚀刻时间，使蚀刻在氧化物材料上停止。

进一步地，在第二组沟道柱110b的上方形成导体层171b，如图4q所示。导电体层171b提供沟道柱与位线之间的电连接，导体层171例如为钨。

进一步地，在导体层171b上形成多条第二位线BL2，以及在第一公共源线103a上形成焊盘182，多个第二组沟道柱110b的第一端共同连接至第二位线BL2，如图4r所示。第二位线BL2和焊盘182例如由Ti/TiN或W组成。

进一步地，在半导体结构的栅叠层结构上形成多个导电通道，如图4s所示。该3D存储器件中的多个导电通道分别包括作为芯部的导电柱131(参见图5)和作为隔离层的绝缘层134(参见图5)，所述绝缘层134用于将导电柱131与周围的导电材料彼此隔开。所述多个导电通道例如包括导电通道SL1、HV1。导电通道SL1和HV1分别与P+掺杂区104和N+掺杂区106相接触，从而提供公共源线和高压N阱与外部电路之间的电连接。

进一步地，为了便于对3D存储器件中的存储单元进行编程操作，在该实施例中，该3D存储器件还包括用于驱动选择晶体管和存储晶体管的CMOS电路200，如图4t所示。CMOS电路200例如直接形成于衬底中，或直接形成于阵列上或上方，或单独形成然后键合至半导体结构中。

在该实施例中，单独形成CMOS电路然后连接至半导体结构的步骤包括：将CMOS电路200的互连层232与半导体结构的互连层132对齐，然后使CMOS电路200的互连层232与半导体结构的互连层132互相接触，执行结合处理已形成粘结界面。结合处理例如包括等离子体处理工艺、湿法工艺和/或热处理工艺，使得CMOS电路200的互连层232的表面与半导体结构的互连层132的表面形成物理或化学结合。在一些实施例中，半导体结构的互连层132例如为氧化硅层，CMOS电路200的互连层232例如为氮化硅层。在一些实施例中，半导体结构的互连层132和CMOS电路200的互连层232例如均包括铜。

图5示出根据本发明第一实施例的3D存储器件截面图。所述截面图沿着图2中的AA线截取。

如图5所示，CMOS电路200例如位于半导体结构的上方或下方，位于半导体结构上下两侧的漏极之间通过多个导电通道实现电连接，然后键合至外部CMOS电路200。在该实施例中，所述漏极包括多条第一位线BL1和多条第二位线BL2，多个导电通道分别包括作为芯部的导电柱131和隔离层的绝缘层134，所述绝缘层134用于将导电柱131与周围的导电材料彼此隔开，CMOS电路200能同时对第一组沟道柱110a与栅叠层结构构成的晶体管和第二组沟道柱110b与栅叠层结构构成的晶体管进行操作。

图6示出根据本发明第二实施例的3D存储器件截面图。所述截面图沿着图2中的AA线截取。

如图6所示，CMOS电路300和CMOS电路200例如分别位于半导体结构的上方和下方，位于半导体结构上下两侧的漏极分别与CMOS电路300和CMOS电路200连接。在该实施例中，所述漏极包括多条第一位线BL1和多条第二位线BL2，多个导电通道分别包括作为芯部的导电柱131和隔离层的绝缘层134，所述绝缘层134用于将导电柱131与周围的导电材料彼此隔开，CMOS电路300控制第一组沟道柱110a与栅叠层结构构成的晶体管，CMOS电路200控制第二组沟道柱110b与栅叠层结构构成的晶体管。CMOS电路的两侧分布降低了布线密度，并且两组COMS电路对两组晶体管的分别控制进一步提高了3D存储器件的操作速度。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (9)

1.一种3D存储器件的制造方法，包括：

形成叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

形成贯穿所述叠层结构的多个沟道柱；

在所述叠层结构的第一表面和第二表面上形成多条位线；以及

在所述叠层结构的所述第一表面和第二表面上形成公共源线，

其中，所述多个沟道柱的一端分别连接到所述多条位线中的相应位线，另一端共同连接到所述公共源线，

其中，所述多条位线和公共源线分别在所述第一表面交错分布以及在所述第二表面交错分布。

2.根据权利要求1所述的制造方法，其中，所述多个沟道柱包括彼此相邻的第一组沟道柱和第二组沟道柱，

所述第一组沟道柱相连接的所述多条位线位于所述叠层结构的所述第一表面上，所述第一组沟道柱相连接的所述公共源线位于所述叠层结构的所述第二表面上，

所述第二组沟道柱相连接的所述多条位线位于所述叠层结构的所述第二表面上，所述第二组沟道柱相连接的所述公共源线位于所述叠层结构的所述第一表面上。

3.根据权利要求1所述的制造方法，还包括：形成与所述叠层结构的所述第一表面和/或第二表面相邻的CMOS电路。

4.根据权利要求3所述的制造方法，还包括：

形成导电通道，所述导电通道贯穿所述叠层结构；

所述叠层结构的第一表面和第二表面之一上的多条位线通过所述导电通道连接至与所述第一表面和第二表面另一个相邻的CMOS电路。

5.根据权利要求3所述的制造方法，其中，

位于所述第一表面的所述多条位线和所述公共源线连接至与所述第一表面相邻的CMOS电路；

位于所述第二表面的所述多条位线和所述公共源线连接至与所述第二表面相邻的CMOS电路。

6.根据权利要求3所述的制造方法，还包括：形成与所述第一表面和第二表面邻接的衬底，所述CMOS电路形成于所述衬底上。

7.根据权利要求3所述的制造方法，还包括：形成连接结构，所述CMOS电路通过所述连接结构键合至所述第一表面和第二表面。

8.一种3D存储器件，其特征在于，包括：

叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；

贯穿所述叠层结构的多个沟道柱；

位于所述叠层结构的第一表面和第二表面上的多条位线；以及

位于所述叠层结构的所述第一表面和第二表面上的公共源线，

其中，所述多个沟道柱的一端分别连接到所述多条位线中的相应位线，另一端共同连接到所述公共源线，

其中，所述多条位线和公共源线分别在所述第一表面交错分布以及在所述第二表面交错分布。

9.根据权利要求8所述的3D存储器件，其中，所述多个沟道柱包括彼此相邻的第一组沟道柱和第二组沟道柱，

所述第一组沟道柱相连接的所述多条位线位于所述叠层结构的所述第一表面上，所述第一组沟道柱相连接的所述公共源线位于所述叠层结构的所述第二表面上，

所述第二组沟道柱相连接的所述多条位线位于所述叠层结构的所述第二表面上，所述第二组沟道柱相连接的所述公共源线位于所述叠层结构的所述第一表面上。

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