[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

TWI770675B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI770675B
TWI770675B TW109139916A TW109139916A TWI770675B TW I770675 B TWI770675 B TW I770675B TW 109139916 A TW109139916 A TW 109139916A TW 109139916 A TW109139916 A TW 109139916A TW I770675 B TWI770675 B TW I770675B
Authority
TW
Taiwan
Prior art keywords
insulating layer
region
pattern
trench
buffer
Prior art date
Application number
TW109139916A
Other languages
English (en)
Other versions
TW202133349A (zh
Inventor
姜鐘仁
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020200019522A external-priority patent/KR102732102B1/ko
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202133349A publication Critical patent/TW202133349A/zh
Application granted granted Critical
Publication of TWI770675B publication Critical patent/TWI770675B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/33—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor extending under the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明提供一種半導體裝置及其製造方法。所述半導體裝 置包含基板，所述基板包含具有第一溝渠的第一區及具有第二溝渠的第二區。第一內埋式絕緣層圖案安置於第一溝渠中。第二溝渠包含依序堆疊於其中的第一內埋式絕緣層圖案、第二內埋式絕緣層圖案以及第三內埋式絕緣層圖案。第一緩衝絕緣層安置於第一區及第二區中的基板上且具有平坦上部表面。第二緩衝絕緣層安置於第一緩衝絕緣層上。位元線結構安置於第一區及第二區上。位元線結構的第一部分安置於第二緩衝絕緣層上且具有平坦下部表面。位元線結構的第二部分直接接觸第一區中的基板的表面。

Description

半導體裝置及其製造方法 相關申請案的交叉參考
本申請案主張2020年2月18日向韓國智慧財產局申請的韓國專利申請案第10-2020-0019522號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本發明概念是關於半導體裝置。更特定言之，本發明概念是關於動態隨機存取記憶體(dynamic random access memory；DRAM)裝置。
隨著DRAM裝置的整合度增加，記憶單元的操作特性可根據基板上的層的表面的均一性及/或形態而改變。當層的表面為非均一的時，可出現形成於層上的圖案的缺陷。
例示性實施例提供具有改良特性的半導體裝置。
例示性實施例提供製造具有改良特性的半導體裝置的方法。
根據本發明概念的例示性實施例，半導體裝置包含基板，所述基板包含具有第一溝渠的第一區及具有第二溝渠的第二區。第一內埋式絕緣層圖案安置於第一溝渠中。第二溝渠包含依序堆疊於其中的第一內埋式絕緣層圖案、第二內埋式絕緣層圖案以及第三內埋式絕緣層圖案。第一緩衝絕緣層安置於第一區及第二區中的基板上且具有平坦上部表面。第二緩衝絕緣層安置於第一緩衝絕緣層上。位元線結構安置於第一區及第二區上。位元線結構的第一部分安置於第二緩衝絕緣層上且具有平坦下部表面。位元線結構的第二部分直接接觸第一區中的基板的表面。
根據本發明概念的例示性實施例，半導體裝置包含基板，所述基板包含具有第一溝渠及閘極溝渠的第一區及具有第二溝渠的第二區。第一內埋式絕緣層圖案安置於第一溝渠中。第二溝渠包含依序堆疊於其中的第一內埋式絕緣層圖案、第二內埋式絕緣層圖案以及第三內埋式絕緣層圖案。第一緩衝絕緣層安置於第一區及第二區中的基板上，第一緩衝絕緣層具有平坦上部表面。第二緩衝絕緣層安置於第一緩衝絕緣層上。閘極結構安置於閘極溝渠中。位元線結構安置於第一區及第二區上。位元線結構自第一區延伸至第二區。位元線結構的第一部分安置於第二緩衝絕緣層上，且位元線結構的第一部分具有平坦下部表面。位元線結構的第二部分直接接觸第一區中的基板的表面。安置於第二區上的位元線結構具有平坦上部表面及平坦下部表面。
根據本發明概念的例示性實施例，製造半導體裝置方法包含蝕刻包含第一區及第二區的基板以在第一區中形成第一溝渠且在第二區中形成第二溝渠。第一內埋式絕緣層圖案形成於第一 溝渠中。第一內埋式絕緣層圖案、第二內埋式絕緣層圖案以及第三內埋式絕緣層圖案依序堆疊於第二溝渠中。第一緩衝絕緣層形成於第一區及第二區中的基板上。第一緩衝絕緣層具有平坦上部表面。第二緩衝絕緣層形成於第一緩衝絕緣層上。位元線結構形成於第一區及第二區上。位元線結構的第一部分形成於第二緩衝絕緣層上，且位元線結構的第一部分具有平坦下部表面。
在本發明概念的例示性實施例中，基板上的層的表面可為平坦的，使得形成於層上的結構及/或圖案可均一地形成於整個基板上方。此外，基板上的層的表面在記憶單元區的邊緣部分處可不具有突出。因此，由於邊緣部分處的突出而引起的位元線結構的切割缺陷可減小。
100:基板
102a:第一溝渠
102b:第二溝渠
102c:第三溝渠
102d:第四溝渠
104:第一主動圖案
112:第一絕緣層
114:第二絕緣層圖案
116:第一內埋式絕緣層
116a:第一內埋式絕緣層圖案
118:第二內埋式絕緣層
118a:第二內埋式絕緣層圖案
119:第二遮罩圖案
120:第三內埋式絕緣層
120a:第三內埋式絕緣層圖案
121:閘極溝渠
122:閘極絕緣層
124:閘極電極
126:多晶矽圖案
128:第一頂蓋層
128a:第一頂蓋層圖案
130:閘極結構
132:凹坑部分
134:初步第一緩衝絕緣層
134a:第一緩衝絕緣層
136:第二緩衝絕緣層
138:第一導電層
138a:第一導電圖案
140:第一開口
142:第二導電層
142a:第二導電圖案
144a:障壁圖案
144:障壁層
146:第一金屬層
146a:第一金屬圖案
148:第二頂蓋層
150:間隔件
152:氮化物內襯
154:下部絕緣間層圖案
156:第三頂蓋層
160:上部頂蓋層
160a:上部頂蓋層圖案
162:位元線結構
170:間隔件結構
170a:第一間隔件
170b:第二間隔件
170c:第三間隔件
170d:第四間隔件
180:第一絕緣間層
182:第三開口
184:上部接觸插塞
186:上部絕緣圖案
190:電容器
A:突出
A-A'、B-B'、C-C':線
B:部分
d:差值
W1:第一寬度
W2:第二寬度
I:第一區
II:第二區
根據結合隨附圖式進行的以下詳細描述將更清楚地理解本發明概念的例示性實施例。圖1至圖24表示如本文中所描述的非限制性例示性實施例。
圖1、圖3至圖10、圖12至圖16、圖18至圖19以及圖21至圖22為示出根據本發明概念的例示性實施例的製造半導體裝置的方法的橫截面圖。
圖17為示出製造半導體裝置的方法的比較實例的橫截面圖。
圖2、圖11以及圖20為示出根據本發明概念的例示性實施例的製造半導體裝置的方法的平面圖。
圖23為根據本發明概念的例示性實施例的位元線結構的一部分的放大橫截面圖。
圖24為示出根據本發明概念的例示性實施例的製造半導體裝置的方法及半導體裝置的橫截面圖。
圖1至圖24為示出根據本發明概念的例示性實施例的製造半導體裝置的方法的橫截面圖及平面圖。特定言之，圖2、圖11以及圖20為根據本發明概念的例示性實施例的平面圖，且圖1、圖3至圖10、圖12至圖19以及圖21至圖24為根據本發明概念的例示性實施例的橫截面圖。橫截面圖中的每一者包含沿著平面圖的線A-A'、B-B'以及C-C'切割的橫截面。圖23為根據本發明概念的例示性實施例的位元線結構的一部分的放大橫截面圖。圖17繪示突出保留於第二區中的比較實例。
參考圖1及圖2的例示性實施例，基板100可包含單元區及核心區/周邊區。單元區可為用於形成記憶單元的區域，且核心區/周邊區可為用於形成周邊電路及核心電路的區域。在下文中，為解釋方便起見僅描述單元區。
單元區可包含其中形成記憶單元的第一區I以及包圍其中形成虛擬單元的第一區域I的邊緣的第二區II。舉例而言，單元區的第一區I可包含多個記憶單元，且單元區的第二區II可包含多個虛擬單元。舉例而言，第二區II可安置於第一區I與核心區/周邊區之間。在每一截面視圖中，A-A'及B-B'的橫截面繪示第一區I，且C-C'的橫截面繪示第一區I及第二區II兩者。
第一遮罩圖案可形成於基板100上。可使用第一遮罩圖案作為蝕刻遮罩來蝕刻基板100以形成第一溝渠102a、第二溝渠 102b、第三溝渠102c、第四溝渠102d。其上未形成第一溝渠102a、第二溝渠102b、第三溝渠102c以及第四溝渠102d的基板100的上部表面可充當主動區。在下文中，為描述方便起見，形成於第一區I及第二區II中的主動區被稱作第一主動圖案104。如圖2的例示性實施例中所繪示，第一主動圖案104可配置於由平行於基板100的上部表面且彼此交叉的第一方向及第二方向界定的平面中。舉例而言，如圖2的例示性實施例中所繪示，第一方向可與第二方向彼此垂直。然而，本發明概念的例示性實施例不限於此。
根據第一主動圖案104之間的間隔，第一溝渠102a、第二溝渠102b、第三溝渠102c、第四溝渠102d中的每一者的內部寬度可彼此不同。舉例而言，第一溝渠102a、第二溝渠102b、第三溝渠102c、第四溝渠102d中的每一者的內部寬度可取決於基板100的位置而不同。
如圖2的例示性實施例中所繪示，在第一區I中，溝渠具有：具有第一寬度W1的部分以及具有大於第一寬度W1的第二寬度W2的部分。
在橫截面圖中，第一溝渠102a、第二溝渠102b、第三溝渠102c、第四溝渠102d可具有彼此不同的寬度。為描述方便起見，在橫截面圖中的每一者中，繪示於A-A'中的溝渠被稱作第一溝渠102a，且繪示於B-B'中的溝渠被稱作第二溝渠102b。在C-C'的橫截面圖中所繪示的溝渠中，形成於第二區II中的溝渠被稱作第三溝渠102c，且形成於第一區I中的溝渠被稱作第四溝渠102d。形成於第二區II中的第三溝渠102c的寬度可大於形成於第一區I中的第一溝渠102a、第二溝渠102b以及第四溝渠102d中的每一 者的寬度。在例示性實施例中，第三溝渠102c的寬度可大於形成於第一區I中的溝渠的最大寬度(例如，第二寬度W2)。第二溝渠102b的寬度可大於第一溝渠102a的寬度。
參考圖3的例示性實施例，多晶矽層可保形地形成於第一溝渠102a、第二溝渠102b、第三溝渠102c以及第四溝渠102d的內部表面及基板100的上部表面上。在例示性實施例中，可執行多晶矽層的熱氧化以形成第一氧化層。
第一絕緣層112可形成於第一氧化層上。如圖3的例示性實施例中所繪示，可形成第一絕緣層112以完全填充第一溝渠102a及第四溝渠102d。然而，第一絕緣層112可不完全填充寬度大於第一溝渠102a的寬度的第二溝渠102b及第三溝渠102c。第一絕緣層112可保形地形成於第二溝渠102b及第三溝渠102c的內部表面以及基板100的上部表面上。
在例示性實施例中，第一絕緣層112可包含由氧化矽、氮化矽以及類似者中選出的至少一種化合物。第一絕緣層112的材料可用於單層或兩個或大於兩個層的疊層中。舉例而言，第一絕緣層112可包含氧化矽。在此實施例中，第一絕緣層112可包含與第一氧化層的材料相同的材料。舉例而言，第一絕緣層112及第一氧化層可彼此合併。
參考圖4的例示性實施例，包含與第一絕緣層112的材料不同的材料的第二絕緣層可保形地形成於第一絕緣層112上。第二絕緣層可完全填充第二溝渠102b。然而，第二絕緣層可不完全填充第三溝渠102c。第二絕緣層可保形地形成於第三溝渠102c的內部表面上。在例示性實施例中，第二絕緣層可包含氮化矽。
此後，第二絕緣層可藉由預定厚度移除。在例示性實施例中，移除製程可包含等向性蝕刻製程或清洗製程。然而，本發明概念的例示性實施例不限於此。
在移除製程中，可移除形成於第一區I中的第一溝渠102a及第四溝渠102d以及基板100上的第二絕緣層及形成於第二區II中的第二絕緣層。然而，填充第二溝渠102b的第二絕緣層在豎直方向上可相對較厚，且因此第二絕緣層可僅保留於第二溝渠102b中。因此，如圖4的例示性實施例中所繪示，第二絕緣層圖案114可形成於第二溝渠102b中。保留在第二溝渠102b中的第二絕緣層圖案114可不完全填充第二溝渠102b。在此例示性實施例中，第二絕緣層圖案114的上部表面可低於鄰近第二絕緣層圖案114的第一主動圖案104的上部表面。
參考圖5的例示性實施例，第三絕緣層可形成於第一區I及第二區II中的第一絕緣層112的上表面上，且形成於第一區I中的第二溝渠102b中的第二絕緣層圖案114的上部表面上。
第三絕緣層可不完全填充第三溝渠102c。舉例而言，第三絕緣層可保形地形成於第三溝渠102c的內部表面上。在例示性實施例中，第三絕緣層可包含氧化矽。
可形成第三絕緣層以填充第二溝渠102b。舉例而言，第三絕緣層可安置於第二絕緣層圖案114上方以完全填充第二溝渠102b。歸因於第二絕緣層圖案114與第一絕緣層112之間的階差，凹槽部分可形成於第三絕緣層的上部表面上。舉例而言，第三絕緣層的上部表面可為不平坦的且可為局部彎曲的。
在例示性實施例中，第一絕緣層112及第三絕緣層可包 含相同材料，使得第一絕緣層112及第三絕緣層可彼此合併。在下文中，第一絕緣層及第三絕緣層的合併層被稱作第一內埋式絕緣層116。第一內埋式絕緣層116保形地安置於第二區II中的第三溝渠102c中。
參考圖6的例示性實施例，包含與第一內埋式絕緣層116的材料不同的材料的第二內埋式絕緣層118可形成於第一區I及第二區II中的第一內埋式絕緣層116上。
如圖6的例示性實施例中所繪示，第二內埋式絕緣層118可不完全填充第三溝渠102c。舉例而言，第二內埋式絕緣層118可保形地形成於第三溝渠102c的內部表面上。在例示性實施例中，第二內埋式絕緣層118可包含氮化矽。
包含與第二內埋式絕緣層118的材料不同的材料的第三內埋式絕緣層120可形成於第一區I及第二區II中的第二內埋式絕緣層118上。
可形成第三內埋式絕緣層120以完全填充第三溝渠102c。第三內埋式絕緣層120可包含具有極好的間隙填充特性的絕緣材料。舉例而言，在例示性實施例中，第三內埋式絕緣層120可包含氧化矽。
第二內埋式絕緣層118及第三內埋式絕緣層120可不形成於第一區I的第一溝渠102a、第二溝渠102b以及第四溝渠102d中。第二絕緣層圖案114可形成於第一區I的第二溝渠102b中。第一內埋式絕緣層116可形成於第一區I的第一溝渠102a及第四溝渠102d中。
第一內埋式絕緣層116、第二內埋式絕緣層118以及第三 內埋式絕緣層120可依序堆疊於第二區II的第三溝渠102c中。
參考圖7的例示性實施例，可對第三內埋式絕緣層120進行平坦化直至暴露第二內埋式絕緣層118為止。在例示性實施例中，平坦化製程可藉由化學機械研磨(chemical mechanical polishing；CMP)製程及/或回蝕製程來執行。然而，本發明概念的例示性實施例不限於此。
如圖7的例示性實施例中所繪示，可藉由平坦化製程來完全移除第一區I上的第三內埋式絕緣層120，使得第二內埋式絕緣層118暴露。然而，可保留形成於第二區II的第三溝渠102c中的第三內埋式絕緣層120。因此，保留在第三溝渠102c中的第三內埋式絕緣層120可形成第三內埋式絕緣層圖案120a。如圖7的例示性實施例中所繪示，第三內埋式絕緣層圖案120a的上部表面可高於基板100的上部表面。
參考圖8的例示性實施例，可移除第二內埋式絕緣層118的上部部分直至在第一區I上暴露第一內埋式絕緣層116為止。在例示性實施例中，第二內埋式絕緣層118的移除製程可藉由濕式蝕刻或濕式清洗製程來執行。然而，本發明概念的例示性實施例不限於此。
在此例示性實施例中，可完全移除第一區I上的第二內埋式絕緣層118以暴露第一內埋式絕緣層116。然而，可在移除製程之後保留形成於第二區II的第三溝渠102c中的第二內埋式絕緣層118。因此，保留在第三溝渠102c中的第二內埋式絕緣層118可形成第二內埋式絕緣層圖案118a。
因此，如圖8的例示性實施例中所繪示，第一內埋式絕 緣層116、第二內埋式絕緣層圖案118a以及第三內埋式絕緣層圖案120a的上部表面可暴露於第二區II中。可形成第一內埋式絕緣層116、第二內埋式絕緣層圖案118a以及第三內埋式絕緣層圖案120a以實質上填充第二區II的第三溝渠102c。
可將第一內埋式絕緣層116填充在第一區I的第一溝渠102a及第四溝渠102d中。可將第一內埋式絕緣層116及第二絕緣層圖案114填充在第一區I的第二溝渠102b中。
當執行蝕刻製程以完全移除第一區I上的第二內埋式絕緣層118時，亦可部分移除形成於第三溝渠102c上方的第二內埋式絕緣層118。因此，在第三溝渠102c中，第二內埋式絕緣層圖案118a的上部表面可低於第三內埋式絕緣層圖案120a的上部表面。舉例而言，如圖8的例示性實施例中所繪示，第三內埋式絕緣層圖案120a的上部部分可自第二內埋式絕緣層圖案118a的上部表面突出。
在第二區II上的第二內埋式絕緣層118中，接觸第三內埋式絕緣層圖案120a的部分可具有相對較低的蝕刻速率。因此，第二區II上的第二內埋式絕緣層圖案118a可更多地保留在接觸第三內埋式絕緣層圖案120a的部分處。因此，第二內埋式絕緣層圖案118a的上部表面可以更高，則所述表面更接近第三內埋式絕緣層圖案120a的表面。舉例而言，如圖8的例示性實施例中所繪示，第二內埋式絕緣層圖案118a的上部表面可具有不平坦形狀，諸如凹面形狀，其中最接近第三內埋式絕緣層圖案120a的側面高於第二內埋式絕緣層圖案118a的上部表面的保留部分。
參考圖9的例示性實施例，第二遮罩圖案119可形成於 第一區I上的第一內埋式絕緣層116及第二區II上的第一內埋式絕緣層116、第二內埋式絕緣層圖案118a以及第三內埋式絕緣層圖案120a上。在例示性實施例中，第二遮罩圖案119可包含氧化矽。
可形成第二遮罩圖案119以在第一區I上暴露第一內埋式絕緣層116的部分。第一區I上的第二遮罩圖案119可在第一方向上延伸。此外，第二遮罩圖案119可覆蓋第二區II上的第三溝渠102c中的全部第一內埋式絕緣層116及第二內埋式絕緣層圖案118a以及第三內埋式絕緣層圖案120a。
可使用第二遮罩圖案119作為蝕刻遮罩來蝕刻第一區I中的第一內埋式絕緣層116、第二絕緣層圖案114以及基板100的上部部分以形成在第一方向上延伸的閘極溝渠121。
閘極絕緣層122可保形地形成於閘極溝渠121的內部表面上，且閘極電極層可形成於閘極絕緣層122上。此後，可回蝕閘極電極層以在閘極溝渠121的下部部分處形成閘極電極124。在例示性實施例中，閘極電極124可包含障壁圖案及金屬圖案。在例示性實施例中，多晶矽圖案126可進一步形成於閘極電極124上。
此後，第一頂蓋層128可形成於第一區I及第二區II中的第二遮罩圖案119上。第一頂蓋層128可形成於多晶矽圖案126上方以完全填充閘極溝渠121。在例示性實施例中，第一頂蓋層128可包含氮化矽。
參考圖10及圖11的例示性實施例，可回蝕第一頂蓋層128以使得第一頂蓋層128可僅保留於閘極溝渠121中。因此，第一頂蓋層圖案128a可形成於閘極溝渠121中。如圖10的例示性 實施例中所繪示，第一頂蓋層圖案128a的上部表面可具有與第一主動圖案104的上部表面的高度實質上相同的高度。
在回蝕製程中，可能難以在閘極溝渠121中提供第一頂蓋層128的均一蝕刻。大體而言，第一頂蓋層128的更接近第二遮罩圖案119的部分的蝕刻速率可低於第一頂蓋層128的保留部分的蝕刻速率。因此，形成於閘極溝渠121上方的第一頂蓋層圖案128a的上部表面可為不平坦的，且可包含凹槽或凹坑部分132(在下文中為凹坑部分)。舉例而言，如圖10的例示性實施例中所繪示，第一頂蓋層圖案128a的上部表面可具有大致凹面形狀，所述凹面形狀具有位於第一頂蓋層圖案128a的上部表面的中心部分中的凹坑部分132。
第一區I上的第一頂蓋層圖案128a可具有在第一方向上延伸的線形狀，且多個第一頂蓋層圖案128a可配置於第二方向上。因此，凹坑部分132可在第一方向上安置於基板100的整個上部部分上，且形成於基板100的上部部分上的層的上部表面可為不均一的。
如圖10至圖11的例示性實施例中所繪示，藉由執行上文製程，包含閘極絕緣層122、閘極電極124、多晶矽圖案126以及第一頂蓋層圖案128a的閘極結構130可形成於閘極溝渠121中，且多個閘極結構130可配置於第二方向上。
參考圖12的例示性實施例，可在第一區I及第二區II中移除第二遮罩圖案119。隨後，可部分移除第一內埋式絕緣層116的上部部分，直至在第一區I中暴露基板100的上部表面為止。在例示性實施例中，移除製程可包含濕式蝕刻製程或濕式清洗製程。 然而，本發明概念的例示性實施例不限於此。
當執行移除製程時，可在第一區I處暴露第一主動圖案104的上部表面。可蝕刻基板100上的第一內埋式絕緣層116以在第一溝渠102a及第四溝渠102d中形成第一內埋式絕緣層圖案116a。
在第二遮罩圖案119的移除製程中，可一起移除與第二遮罩圖案119(例如，包含氧化矽的層)相同的材料。因此，亦可部分移除形成於第二區II的第三溝渠102c中的第三內埋式絕緣層圖案120a。第三溝渠102c中的第二內埋式絕緣層圖案118a可具有比第三內埋式絕緣層圖案120a更高的高度，且可自第三內埋式絕緣層圖案120a突出。自第一內埋式絕緣層圖案116a及第三內埋式絕緣層圖案120a突出的第二內埋式絕緣層圖案118a的部分被稱作突出A。
當執行上文製程時，基板100、第一內埋式絕緣層圖案116a以及第一頂蓋層圖案128a的上部表面可暴露於第一區I中。另外，基板100及第三溝渠102c中的第一內埋式絕緣層圖案116a、第二內埋式絕緣層圖案118a以及第三內埋式絕緣層圖案120a的上部表面可暴露於第二區II中。在例示性實施例中，絕緣層的一部分可保留在第二區II的基板100上。
當執行清洗製程時，第一溝渠102a、第二溝渠102b、第三溝渠102c以及第四溝渠102d中的第一內埋式絕緣層圖案116a的暴露上部表面可為不平坦的。舉例而言，在例示性實施例中，第一內埋式絕緣層圖案116a的暴露上部表面可具有凹坑部分且可具有大致凹面形狀。
參考圖13的例示性實施例，初步第一緩衝絕緣層134形成於第一區I的基板100、第一內埋式絕緣層圖案116a以及第一頂蓋層圖案128a的上部表面，以及第二區II中的基板100及第一內埋式絕緣層圖案116a、第二內埋式絕緣層圖案118a以及第三內埋式絕緣層圖案120a的上部表面上。可形成初步第一緩衝絕緣層134以隔離形成於上部部分及下部部分上的導電圖案(例如，位元線或接觸點)。在例示性實施例中，初步第一緩衝絕緣層134可包含氧化矽。在例示性實施例中，初步第一緩衝絕緣層134可藉由原子層沈積(atomic layer deposition；ALD)製程形成。
在例示性實施例中，初步第一緩衝絕緣層134的厚度可為隨後形成的第一緩衝絕緣層的目標厚度的約1.5倍至約3倍。若初步第一緩衝絕緣層134的厚度小於第一緩衝絕緣層的目標厚度的約1.5倍，則初步第一緩衝絕緣層134的研磨厚度可在平坦化製程中減小。因此，可難以控制平坦化製程，以使得緩衝絕緣層可具有目標厚度。若初步第一緩衝絕緣層134的厚度大於第一緩衝絕緣層的目標厚度的約3倍，則初步第一緩衝絕緣層134的研磨厚度可在平坦化製程中增加。因此，可難以控制平坦化製程。在例示性實施例中，初步第一緩衝絕緣層134的厚度可大於第一緩衝絕緣層的介於約20埃至約150埃的範圍內的目標厚度。
在例示性實施例中，初步第一緩衝絕緣層134的厚度可介於約70埃至約200埃的範圍內。
初步第一緩衝絕緣層134在第一頂蓋層圖案128a的上部表面的凹坑部分132處可具有非均一的厚度。可將凹坑部分132轉移至初步第一緩衝絕緣層134的上部表面，且凹坑部分可形成 於初步第一緩衝絕緣層134的上部表面的與第一頂蓋層圖案128a的上部表面的凹坑部分132重疊的部分中。因此，形成於第一頂蓋層圖案128a上的初步第一緩衝絕緣層134的上部表面及下部表面可為不均一的。
此外，第一區I上的第一內埋式絕緣層圖案116a的上部表面可為不平坦的，且因此形成於第一內埋式絕緣層圖案116a上的初步第一緩衝絕緣層134的上部表面及下部表面可為不均一的。
如上文所描述，位於第一區I中的初步第一緩衝絕緣層134下方的層的表面可為不均一的，使得初步第一緩衝絕緣層134的上部表面的形態可為不均一的。
初步第一緩衝絕緣層134可保形地形成於第二區II中的突出A上，使得形成於突出A上的初步第一緩衝絕緣層134的上部表面與初步第一緩衝絕緣層134的上部表面的其他部分相比可相對較高。
參考圖14的例示性實施例，可使初步第一緩衝絕緣層134的上部部分平坦化以形成具有小於初步第一緩衝絕緣層134的厚度的厚度的第一緩衝絕緣層134a。舉例而言，第一緩衝絕緣層134a的厚度可等於目標厚度。第一緩衝絕緣層134a的上部表面可藉由平坦化製程而為實質上平坦的。
在例示性實施例中，第一緩衝絕緣層134a的厚度可介於約35埃至約100埃的範圍內。在例示性實施例中，平坦化製程可包含化學機械研磨(CMP)製程。
第一緩衝絕緣層134a的上部表面的平坦度可不同於第一緩衝絕緣層134a的下部表面的平坦度。第一緩衝絕緣層134a的 下部表面歸因於底層的非均一性可具有不佳的平坦度。然而，藉由平坦化製程，第一緩衝絕緣層134a的上部表面可比第一緩衝絕緣層134a的下部表面平坦。舉例而言，第一緩衝絕緣層134a的上部表面可為實質上平坦的，且具有大於第一緩衝絕緣層134a的下部表面的平坦度的平坦度。
可在第二區II上的初步第一緩衝絕緣層134的平坦化(例如，研磨)期間移除突出A。舉例而言，可移除形成於突出A上的初步第一緩衝絕緣層134，且可移除第二內埋式絕緣層圖案118a的突出A。因此，第一緩衝絕緣層134a可形成於第二內埋式絕緣層圖案118a的上部側壁上。第一緩衝絕緣層134a可由第二內埋式絕緣層圖案118a分隔(例如，在第二方向上由第二內埋式絕緣層圖案118a間隔開)。藉由移除突出A，第一緩衝絕緣層134a及第二內埋式絕緣層圖案118a的上部表面可彼此實質上共面。舉例而言，第一緩衝絕緣層134a及第二內埋式絕緣層圖案118a的上部表面可具有相同高度。
如上文所描述，形成於第一區I及第二區II上的層之間的階差可藉由平坦化製程減小，且層的上部表面可為實質上平坦的。
參考圖15的例示性實施例，第二緩衝絕緣層136可形成於第一緩衝絕緣層134a上。
在例示性實施例中，第二緩衝絕緣層136可充當蝕刻終止層。然而，本發明概念的例示性實施例不限於此。第二緩衝絕緣層136可包含相對於氧化矽的具有較高蝕刻選擇性的絕緣材料。在例示性實施例中，第二緩衝絕緣層136可包含氮化矽。舉例而 言，第二緩衝絕緣層136可藉由ALD製程形成。然而，本發明概念的例示性實施例不限於此。在例示性實施例中，第二緩衝絕緣層136的厚度範圍可與第一緩衝絕緣層134a的目標厚度範圍相同。舉例而言，第二緩衝絕緣層136的厚度可介於約35埃至約100埃的範圍內。
在例示性實施例中，第三緩衝絕緣層可進一步形成於第二緩衝絕緣層136上。在例示性實施例中，第三緩衝絕緣層可包含氧化矽。然而，本發明概念的例示性實施例不限於此，且在一些例示性實施例中，第三緩衝絕緣層可不形成於第二緩衝絕緣層136上。
第一緩衝絕緣層134a的上部表面可為實質上平坦的，且因此形成於第一緩衝絕緣層134a上的第二緩衝絕緣層136的上部表面及下部表面可為實質上平坦的。在包含第三緩衝絕緣層的例示性實施例中，第三緩衝絕緣層的上部表面及下部表面亦可為實質上平坦的。
第二區上的第二緩衝絕緣層136可形成於第一緩衝絕緣層134a及第二內埋式絕緣層圖案118a上。
參考圖16的例示性實施例，第一導電層138可形成於第二緩衝絕緣層136上。第三遮罩圖案可形成於第一導電層138上。可使用第三遮罩圖案作為蝕刻遮罩來蝕刻第一導電層138、第二緩衝絕緣層136以及第一緩衝絕緣層134a以形成暴露第一主動圖案104的上部部分的第一開口140。
在蝕刻製程中，亦可蝕刻基板100的由第一開口140暴露的上部部分以及與基板100相鄰的內埋式絕緣層圖案及第一頂 蓋層圖案128a以形成凹槽。第一開口140的底部亦可被稱作凹槽。在例示性實施例中，第一開口140可在第一區I中暴露第一主動圖案104的上部表面的中心部分。
可形成第二導電層142以填充第一開口140。
在例示性實施例中，可形成初步第二導電層以填充第一開口140，且隨後可回蝕初步第二導電層的上部部分。因此，第二導電層142的上部表面及第一導電層138的上部表面可具有實質上相同的高度。
在例示性實施例中，第一導電層138及第二導電層142可包含摻雜有雜質的多晶矽，且第一導電層138及第二導電層142可彼此合併。
在移除第三遮罩圖案之後，障壁層144、第一金屬層146以及第二頂蓋層148可依序形成於第一導電層138及第二導電層142上。
此後，可依序蝕刻第二頂蓋層148、第一金屬層146、障壁層144以及第一導電層138及第二導電層142以在第一區I及第二區II中形成初步位元線結構。
間隔件150可形成於初步位元線結構的側壁上，且氮化物內襯152可另外形成於間隔件150及初步位元線結構的上部表面上。在例示性實施例中，氮化物內襯152可包含氮化矽。
藉由移除第二區II的基板100的突出A，可形成第一導電層138以具有實質上平坦上部表面及實質上平坦下部表面。因此，形成於第二區II上的第一導電層138上的障壁層144及第一金屬層146亦可形成為具有實質上平坦上部表面及實質上平坦下 部表面。
與圖17中所繪示的突出A保留在第二區II上的比較實例中的本發明概念的例示性實施例不同，形成於第二區II上的第一導電層138上的障壁層144及第一金屬層146可沿著突出A的輪廓而保形地形成。因此，形成於第一導電層138上的障壁層144及第一金屬層146的上部表面亦可為不均一的。因此，此比較實例中的不均一表面可引起隨後形成於其上的位元線結構中的缺陷。
參考圖18的例示性實施例，下部絕緣間層圖案154可形成於第二區II上的第二緩衝絕緣層136上。
第三頂蓋層156可形成於氮化物內襯152及下部絕緣間層圖案154上。在例示性實施例中，第三頂蓋層156可包含氮化矽。第二頂蓋層148、氮化物內襯152以及第三頂蓋層156可包含氮化矽，且因此第二頂蓋層148、氮化物內襯152以及第三頂蓋層156可彼此合併。在下文中，包含第二頂蓋層148、氮化物內襯152以及第三頂蓋層156的合併結構被稱作上部頂蓋層160。
參考圖19及圖20的例示性實施例，可蝕刻上部頂蓋層160以形成上部頂蓋層圖案160a。第一金屬層146、障壁層144以及第一導電層138及第二導電層142可使用上部頂蓋層圖案160a作為蝕刻遮罩而依序地蝕刻。
因此，第二導電圖案142a、障壁圖案144a、第一金屬圖案146a以及上部頂蓋層圖案160a可依序形成於第一開口140中的第一主動圖案104上。另外，如圖19的例示性實施例中所繪示，第一導電圖案138a、障壁圖案144a、第一金屬圖案146a以及上部 頂蓋層圖案160a可依序形成於第一開口140外部的第二緩衝絕緣層136上。
如上文所描述，第一導電層138及第二導電層142可彼此合併，且因此第一導電圖案138a及第二導電圖案142a可充當導電圖案。如圖19至圖20的例示性實施例中所繪示，依序堆疊的導電圖案、障壁圖案144a、第一金屬圖案146a以及上部頂蓋層圖案160a可提供位元線結構162。
在例示性實施例中，位元線結構162可在第二方向上延伸，且多個位元線結構可配置於第一方向上。舉例而言，如圖19的例示性實施例中所繪示，位元線結構162的第一部分可具有形成於第二緩衝絕緣層136上的下部表面。位元線結構162的第二部分可具有形成於第一主動圖案104的上部表面上的下部表面。舉例而言，如圖19的例示性實施例的部分B中所繪示，在第二方向上延伸的位元線結構162第二部分可接觸由第一開口140暴露的第一主動圖案104的表面。
參考圖21的例示性實施例，可形成間隔件結構170以覆蓋位元線結構162的側壁。
如圖23的例示性實施例中所繪示，間隔件結構170可包含：第一間隔件170a，覆蓋位元線結構162的側向側壁及上部表面；第二間隔件170b，填充第一開口140；以及第三間隔件170c及第四間隔件170d，依序堆疊(例如，在第一方向上)於第一間隔件170a上以覆蓋位元線結構162的側壁。
如圖21的例示性實施例中所繪示，第一絕緣間層180可接著形成於第二緩衝絕緣層136上以填充間隔件結構170之間的 間隙。可使第一絕緣間層180平坦化直至可暴露間隔件結構170的上部表面為止。在例示性實施例中，第一絕緣間層180可包含氧化矽。
參考圖22及圖23的例示性實施例，第四遮罩圖案可形成於第一絕緣間層180及間隔件結構170上。可使用第四遮罩圖案作為蝕刻遮罩來蝕刻第一絕緣間層180以形成第二開口。
在例示性實施例中，第四遮罩圖案可在第一方向上延伸，且多個第四遮罩圖案可在第二方向上彼此間隔開。第二開口可與閘極結構130重疊。此後，可形成絕緣圖案以填充第二開口。在例示性實施例中，絕緣圖案可包含氮化物，諸如氮化矽。然而，本發明概念的例示性實施例不限於此。
如圖22的例示性實施例中所繪示，可蝕刻第一絕緣間層180，且接著可蝕刻第二緩衝絕緣層136、第一緩衝絕緣層134a以及基板100的一部分以形成暴露基板100的表面的第三開口182。
在蝕刻製程中，亦可蝕刻內埋式絕緣層圖案及與第一主動圖案104相鄰的第一頂蓋層圖案128a的上部部分。
第一緩衝絕緣層134a及第二緩衝絕緣層136的上部表面可為均一的，使得可在用於形成第三開口182的蝕刻製程期間均一地蝕刻第一緩衝絕緣層及第二緩衝絕緣層136。因此，第三開口182的最下部表面的位準在整個基板100上方可相對於彼此為均一的。如圖23的例示性實施例中所繪示，第三開口182的最下部表面的最大高度與最小高度之間的差值d可小於約50埃。
如上文所描述，第三開口182的最下部表面的位準可為均一的，使得形成於第三開口182中的接觸插塞可具有均一的電 特性。
若第一緩衝絕緣層134a及第二緩衝絕緣層136的上部表面為不均一的，則第一緩衝絕緣層134a及第二緩衝絕緣層136的厚度可局部不同。在用於形成第三開口182的蝕刻製程中，第一緩衝絕緣層134a及第二緩衝絕緣層136的蝕刻量可取決於其位置而不同。因此，第三開口182的最下部表面的位準可取決於基板100的位置而不同。
參考圖24的例示性實施例，可形成上部接觸插塞184以填充第三開口182。上部接觸插塞184可具有高於位元線結構162的上部表面的上部表面。可形成上部絕緣圖案186以填充上部接觸插塞184之間的間隔。
電容器190可形成於上部接觸插塞184及上部絕緣圖案186的上部表面上。
先前所描述的製程提供繪示於圖24的例示性實施例中的DRAM裝置的製造。
DRAM裝置可具有以下結構特徵。DRAM裝置的結構特徵已主要描述於製造DRAM的製程中。因此，在下文中，為解釋方便起見可省略重複描述且僅重要部件可參考圖式來描述。
參考圖23及圖24的例示性實施例，半導體裝置可形成於基板上。半導體裝置可包含閘極結構130、位元線結構162、間隔件結構170、上部接觸插塞184以及電容器190。
基板100可包含第一區I及第二區II。基板100可包含第一溝渠102a、第二溝渠102b、第三溝渠102c、第四溝渠102d，且絕緣材料可填充第一溝渠102a、第二溝渠102b、第三溝渠102c、 第四溝渠102d。
第一內埋式絕緣層圖案116a可填充第一區I中的第一溝渠102a及第四溝渠102d。在例示性實施例中，第一內埋式絕緣層圖案116a可包含氧化矽。第一內埋式絕緣層圖案116a及第二絕緣層圖案114可填充第一區I中的第二溝渠102b。在例示性實施例中，第二絕緣層圖案114可包含氮化矽。
第一內埋式絕緣層圖案116a、第二內埋式絕緣層圖案118a以及第三內埋式絕緣層圖案120a可填充第二區II中的第三溝渠102c。在例示性實施例中，第二內埋式絕緣層圖案118a可包含氮化矽。在例示性實施例中，第一內埋式絕緣層圖案116a及第三內埋式絕緣層圖案120a可包含氧化矽。
第一內埋式絕緣層圖案116a、第二內埋式絕緣層圖案118a以及第三內埋式絕緣層圖案120a可依序堆疊於第三溝渠102c的表面上。第二內埋式絕緣層圖案118a的上部表面可高於第一內埋式絕緣層圖案116a及第三內埋式絕緣層圖案120a的上部表面。因此，第二內埋式絕緣層圖案118a的上部表面可自第一內埋式絕緣層圖案116a及第三內埋式絕緣層圖案120a的上部表面突出。第二內埋式絕緣層圖案118a的上部表面可為實質上平坦的。
在第一方向上延伸的閘極溝渠121可安置於第一區I上的基板100上，且閘極結構130可安置於閘極溝渠121中。閘極結構130的部分可安置於第一內埋式絕緣層圖案116a及第二絕緣層圖案114上。舉例而言，在第一方向上延伸的多個閘極結構130可安置於第一區域I中且可配置於第二方向上。
閘極結構130可包含閘極絕緣層122、閘極電極124、多 晶矽圖案126以及第一頂蓋層圖案128a。第一頂蓋層圖案128a的上部表面可包含凹坑部分132，且第一頂蓋層圖案128a的上部表面可為不均一的。此外，第一頂蓋層圖案128a之間的第一主動圖案104的上部表面亦可為不均一的。舉例而言，第一主動圖案的上部表面亦可包含凹坑部分。
第一緩衝絕緣層134a可安置於第一區I及第二區II中的基板100上。第二緩衝絕緣層136可安置於第一緩衝絕緣層134a上。
第一緩衝絕緣層134a的上部表面可為實質上平坦的。第一緩衝絕緣層134a可形成於具有不均一上部表面的第一頂蓋層圖案128a上。因此，第一緩衝絕緣層134a的下部表面可為不均一的。
第一緩衝絕緣層134a的上部表面的平坦度可不同於第一緩衝絕緣層134a的下部表面的平坦度。舉例而言，如圖23至圖24的例示性實施例中所繪示，第一緩衝絕緣層134a的上部表面可為實質上平坦的，且可具有比第一緩衝絕緣層134a的下部表面的平坦度位準更高的平坦度位準。
在例示性實施例中，第一緩衝絕緣層134a的厚度可介於約35埃至約100埃的範圍內。
安置於第二區II上的第一緩衝絕緣層134a可由第二內埋式絕緣層圖案118a分隔(例如，在第二方向上間隔開)。舉例而言，第一緩衝絕緣層134a可安置於第二區II上的第二內埋式絕緣層圖案118a的上部側壁上。第一緩衝絕緣層134a及第二內埋式絕緣層圖案118a的上部表面可彼此實質上共面。第一緩衝絕緣層 134a及第二內埋式絕緣層圖案118a的上部表面可具有實質上相同的位準(例如，在基板100的厚度方向上的高度)。
第二緩衝絕緣層136可具有實質上平坦上部表面及實質上平坦下部表面。在例示性實施例中，第二緩衝絕緣層136的厚度可介於約35埃至約100埃的範圍內。
第二區上的第二緩衝絕緣層136可安置於第一緩衝絕緣層134a及第二內埋式絕緣層圖案118a上。
在例示性實施例中，第一緩衝絕緣層134a可包含氧化矽，且第二緩衝絕緣層136可包含氮化矽。在例示性實施例中，第三緩衝絕緣層可進一步安置於第二緩衝絕緣層136上。
位元線結構162的下部表面可接觸第一區I及第二區II中的第二緩衝絕緣層136，且位元線結構162的第二部分可接觸第一主動圖案104。舉例而言，位元線結構162可直接安置於第二緩衝絕緣層136及第一主動圖案104的上方。位元線結構162可包含依序堆疊的導電圖案、障壁圖案144a、第一金屬圖案146a以及上部頂蓋層圖案160a。位元線結構162可自第一區I延伸至第二區II。
第二緩衝絕緣層136的上部表面可為實質上平坦，且因此接觸第二緩衝絕緣層136的位元線結構162的下部表面可為實質上平坦。
接觸位元線結構162的第二部分的第一主動圖案104的一部分與位於第一緩衝絕緣層134a下方的第一主動圖案104的一部分相比可凹陷。第一開口可安置於第一主動圖案104處，且第一開口的底部可接觸位元線結構162。
間隔件結構170可安置於位元線結構162的側壁上。
第三開口182可暴露位元線結構162之間的第一主動圖案104。在例示性實施例中，第三開口182的最下部表面的位準可相對於彼此為實質上均一的。舉例而言，在例示性實施例中，第三開口182的最下部表面的最大高度與最小高度之間的差值d可小於約50埃。
第一絕緣間層180可覆蓋位元線結構162以填充位元線結構162之間的間隔。
上部接觸插塞184可安置於第三開口182中，且可接觸由第三開口182的底部表面暴露的第一主動圖案104。如圖24的例示性實施例中所繪示，上部接觸插塞184的上部表面可具有高於位元線結構162的上部表面的高度的高度。上部絕緣圖案186可填充上部接觸插塞184之間的間隔。
電容器190可接觸上部接觸插塞184的上部表面。
半導體裝置可包含具有實質上平坦上部表面的第一緩衝絕緣層134a及第二緩衝絕緣層136。因此，安置於第二緩衝絕緣層136上的位元線結構162的底部可為實質上平坦的。
另外，形成於位元線結構162之間的第三開口182的最下部表面的位準可相對於彼此為均一的。因此，填充第三開口182的上部接觸插塞184可具有均一的特性。
第二區上的位元線結構162的下部表面及上部表面可為實質上平坦的。舉例而言，第二區上的第二內埋式絕緣層圖案118a可不包含突出。因此，位元線結構162可不安置於突出上，且由於突出而引起的位元線結構162的切割缺陷可減小。
前述內容示出本發明概念的例示性實施例且並非理解為對其限制。儘管已描述少數例示性實施例，但所屬領域中具有通常知識者將易於瞭解，在實質上不脫離本發明概念的新穎教示及優點的情況下，可對例示性實施例作出許多修改。因此，全部此類修改意欲包含於如申請專利範圍中所界定的本發明概念的範疇內。在申請專利範圍中，構件加功能條款(means-plus-function clause)意欲涵蓋在本文中描述為執行所述功能的結構，且不僅涵蓋結構等效物且亦涵蓋等效結構。因此，應理解，前述內容示出各種例示性實施例，且並非解釋為限於所揭露的具體例示性實施例，且對所揭露例示性實施例以及其他例示性實施例的修改意欲包含於所附申請專利範圍的範疇內。
100:基板
102a:第一溝渠
102b:第二溝渠
102c:第三溝渠
102d:第四溝渠
104:第一主動圖案
116a:第一內埋式絕緣層圖案
118a:第二內埋式絕緣層圖案
120a:第三內埋式絕緣層圖案
121:閘極溝渠
122:閘極絕緣層
124:閘極電極
126:多晶矽圖案
128a:第一頂蓋層圖案
130:閘極結構
134a:第一緩衝絕緣層
136:第二緩衝絕緣層
138a:第一導電圖案
142:第二導電層
142a:第二導電圖案
144a:障壁圖案
146a:第一金屬圖案
150:間隔件
154:下部絕緣間層圖案
160a:上部頂蓋層圖案
162:位元線結構
170a:第一間隔件
170b:第二間隔件
180:第一絕緣間層
184:上部接觸插塞
186:上部絕緣圖案
190:電容器
A-A'、B-B'、C-C':線

Claims (8)

  1. 一種半導體裝置，包括：基板，包含具有第一溝渠的第一區及具有第二溝渠的第二區；第一內埋式絕緣層圖案，安置於所述第一溝渠中；所述第二溝渠包含依序堆疊於其中的所述第一內埋式絕緣層圖案、第二內埋式絕緣層圖案以及第三內埋式絕緣層圖案；第一緩衝絕緣層，安置於所述第一區及所述第二區中的所述基板上，所述第一緩衝絕緣層具有平坦上部表面；第二緩衝絕緣層，安置於所述第一緩衝絕緣層上；以及位元線結構，安置於所述第一區及所述第二區上，其中所述位元線結構的第一部分安置於所述第二緩衝絕緣層上，且所述位元線結構的所述第一部分具有平坦下部表面，且其中所述位元線結構的第二部分直接接觸所述第一區中的所述基板的表面，且其中所述第二區上的所述第二內埋式絕緣層圖案的上部表面自所述第一內埋式絕緣層圖案及所述第三內埋式絕緣層圖案的上部表面突出，且所述第一緩衝絕緣層由所述第二區中的所述第二內埋式絕緣層圖案分隔。
  2. 如請求項1所述的半導體裝置，其中安置於所述第二區上的所述位元線結構具有平坦上部表面及平坦下部表面。
  3. 如請求項1所述的半導體裝置，其中所述第二區上的所述第二內埋式絕緣層圖案的上部表面與所述第一緩衝絕緣層的上部表面共面。
  4. 如請求項1所述的半導體裝置，其中所述第二區上 的所述第二緩衝絕緣層安置於所述第一緩衝絕緣層及所述第二內埋式絕緣層圖案上。
  5. 如請求項1所述的半導體裝置，其中：所述位元線結構包含多個位元線結構；且開口安置於所述位元線結構之間，所述開口暴露所述基板的部分，其中所述開口的最下部表面的最大高度與最小高度之間的差值小於約50埃。
  6. 如請求項1所述的半導體裝置，其中所述第一緩衝絕緣層的厚度介於約35埃至約100埃的範圍內。
  7. 一種製造半導體裝置的方法，包括：蝕刻包含第一區及第二區的基板以在所述第一區中形成第一溝渠且在所述第二區中形成第二溝渠；在所述第一溝渠中形成第一內埋式絕緣層圖案；在所述第二溝渠中依序堆疊所述第一內埋式絕緣層圖案、第二內埋式絕緣層圖案以及第三內埋式絕緣層圖案；在所述第一區及所述第二區中的所述基板上形成第一緩衝絕緣層，所述第一緩衝絕緣層具有平坦上部表面；在所述第一緩衝絕緣層上形成第二緩衝絕緣層；以及在所述第一區及所述第二區上形成位元線結構，其中所述位元線結構的第一部分形成於所述第二緩衝絕緣層上，且所述位元線結構的所述第一部分具有平坦下部表面，且其中形成所述第一緩衝絕緣層包括：在所述第一區及所述第二區中的所述基板上形成初步第 一緩衝絕緣層；以及使所述初步第一緩衝絕緣層的上部表面平坦化以形成所述第一緩衝絕緣層。
  8. 如請求項7所述的製造半導體裝置的方法，其中：所述第二區上的所述第二內埋式絕緣層圖案在所述初步第一緩衝絕緣層的所述平坦化期間研磨，其中所述第二內埋式絕緣層圖案的上部表面在所述平坦化製程之後與所述第一緩衝絕緣層的上部表面共面。
TW109139916A 2020-02-18 2020-11-16 半導體裝置及其製造方法 TWI770675B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200019522A KR102732102B1 (ko) 2020-02-18 반도체 소자
KR10-2020-0019522 2020-02-18

Publications (2)

Publication Number Publication Date
TW202133349A TW202133349A (zh) 2021-09-01
TWI770675B true TWI770675B (zh) 2022-07-11

Family

ID=77273761

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109139916A TWI770675B (zh) 2020-02-18 2020-11-16 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US11417664B2 (zh)
CN (1) CN113345897A (zh)
TW (1) TWI770675B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227926B2 (en) * 2020-06-01 2022-01-18 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US20230118405A1 (en) * 2021-10-18 2023-04-20 Changxin Memory Technologies, Inc. Semiconductor structure and method for forming same
KR20230055564A (ko) * 2021-10-19 2023-04-26 삼성전자주식회사 반도체 소자
KR20230069477A (ko) * 2021-11-12 2023-05-19 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자
US11832435B2 (en) * 2021-11-18 2023-11-28 Nanya Technology Corporation Semiconductor device and method of fabricating the same
KR20230105458A (ko) * 2022-01-04 2023-07-11 삼성전자주식회사 커패시터 구조체를 포함하는 반도체 장치 및 이의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101383321A (zh) * 2007-09-07 2009-03-11 海力士半导体有限公司 在半导体元件中形成隔离层的方法
US20140114050A9 (en) * 2008-01-07 2014-04-24 Vereniging Voor Christelijk Hoger Onderwijs, Wetenschappelijk Onderzoek En Patientenzorg Use of peptides for promoting wound healing
US20180158526A1 (en) * 2016-12-01 2018-06-07 Sung-Woo Kim Integrated circuit devices and methods of manufacturing same
CN108987397A (zh) * 2017-06-02 2018-12-11 三星电子株式会社 包括接触结构的半导体装置
CN109768014A (zh) * 2017-11-09 2019-05-17 三星电子株式会社 存储器件及其制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101309111B1 (ko) 2006-07-27 2013-09-17 삼성전자주식회사 폴리실리콘 패턴의 형성방법과 폴리실리콘 패턴을 포함한다층 교차점 저항성 메모리 소자 및 그의 제조방법
KR101019712B1 (ko) 2009-06-24 2011-03-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101051577B1 (ko) 2009-06-30 2011-07-22 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101744072B1 (ko) 2011-08-11 2017-06-09 에스케이하이닉스 주식회사 반도체장치 제조 방법
KR102230194B1 (ko) * 2014-04-14 2021-03-19 삼성전자주식회사 반도체 소자
KR20160087667A (ko) 2015-01-14 2016-07-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2016154194A (ja) 2015-02-20 2016-08-25 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
KR20170107626A (ko) * 2016-03-15 2017-09-26 삼성전자주식회사 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101383321A (zh) * 2007-09-07 2009-03-11 海力士半导体有限公司 在半导体元件中形成隔离层的方法
US20140114050A9 (en) * 2008-01-07 2014-04-24 Vereniging Voor Christelijk Hoger Onderwijs, Wetenschappelijk Onderzoek En Patientenzorg Use of peptides for promoting wound healing
US20180158526A1 (en) * 2016-12-01 2018-06-07 Sung-Woo Kim Integrated circuit devices and methods of manufacturing same
CN108987397A (zh) * 2017-06-02 2018-12-11 三星电子株式会社 包括接触结构的半导体装置
CN109768014A (zh) * 2017-11-09 2019-05-17 三星电子株式会社 存储器件及其制造方法

Also Published As

Publication number Publication date
TW202133349A (zh) 2021-09-01
US11417664B2 (en) 2022-08-16
KR20210105048A (ko) 2021-08-26
CN113345897A (zh) 2021-09-03
US20210257373A1 (en) 2021-08-19

Similar Documents

Publication Publication Date Title
TWI770675B (zh) 半導體裝置及其製造方法
KR101194890B1 (ko) 반도체 소자 및 그 형성방법
US11632887B2 (en) Semiconductor memory device having a multilayer dielectric structure with a retracted sidewall below a bit line
US8183112B2 (en) Method for fabricating semiconductor device with vertical channel
CN110061001B (zh) 半导体元件及其制作方法
KR20110035686A (ko) 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법
US8202795B2 (en) Method of fabricating a semiconductor device having a plug
US20120217576A1 (en) Semiconductor device and method for forming the same
TWI708321B (zh) 半導體結構及其製造方法
CN110718501B (zh) 间隙填充方法以及使用该方法制造半导体器件的方法
KR20170043683A (ko) 반도체장치 제조 방법
US7939411B2 (en) Method for fabricating semiconductor device with vertical gate
US8742548B2 (en) Semiconductor device with one-side contact and fabrication method thereof
KR20110024494A (ko) 이중 홀형 스토리지노드콘택홀을 이용한 반도체장치 제조 방법
KR20210057249A (ko) 반도체 소자 및 그의 제조 방법
CN113437070B (zh) 半导体装置及其形成方法
KR102732102B1 (ko) 반도체 소자
TWI859690B (zh) 半導體裝置
US20240074165A1 (en) Semiconductor device and method for fabricating the same
US20240172457A1 (en) Vertical memory device
US20240244835A1 (en) Semiconductor device
KR20230029190A (ko) 게이트 구조물 및 이를 포함하는 반도체 장치
KR100886713B1 (ko) 반도체 소자의 제조방법
TW202406106A (zh) 半導體裝置
KR20230060920A (ko) 반도체 장치 및 그의 제조방법