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CN109768014A - 存储器件及其制造方法 - Google Patents

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CN109768014A CN201811324290.XA CN201811324290A CN109768014A CN 109768014 A CN109768014 A CN 109768014A CN 201811324290 A CN201811324290 A CN 201811324290A CN 109768014 A CN109768014 A CN 109768014A
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Abstract

提供了一种存储器件及其制造方法。所述存储器件包括：位于由衬底上的器件隔离层限定的有源区域上的单元晶体管，使得每个单元晶体管具有掩埋单元栅极和与所述衬底邻近并相对于所述掩埋单元栅极至少部分位于所述衬底远侧的结部分；所述衬底上的绝缘图案，覆盖所述单元晶体管和所述器件隔离层；以及位于所述绝缘图案上并连接到所述结部分的位线结构。所述位线结构包括：位于所述图案上并具有热氧化物图案的缓冲图案、位于所述缓冲图案上的导线以及从所述导线穿过所述缓冲图案和所述绝缘图案延伸到所述结部分的接触。

Description

存储器件及其制造方法
相关申请的交叉引用
本申请要求于2017年11月9日在韩国知识产权局提交的第10-2017-0149037号韩国专利申请的优先权，其内容通过引用全部并入本文。
技术领域
示例实施例涉及存储器件及其制造方法，更具体地，涉及具有掩埋沟道(buriedchannel)阵列的动态随机存取存储器(DRAM)器件及其制造方法。
背景技术
随着半导体器件的设计随着时间的推移而缩小和更高度集成，在半导体器件的每个单元晶体管中，与半导体器件相关联的图案宽度已经减小并且沟道长度已经缩短。在一些情况下，对于被配置为获得存储器件足够的刷新时间的半导体器件而言，由于与所述半导体器件相关联的图案宽度和沟道长度减小可能导致的短沟道效应，与制造所述半导体器件相关联的困难增加。
掩埋沟道阵列晶体管(BCAT)(在本文中也可互换地称为“单元晶体管”)已经被广泛用于以这样的方式获得足够的有效沟道长度：栅电极的表面位于硅衬底的表面之下。因为BCAT的栅极结构完全埋入硅衬底中，所以可以充分获得栅极结构的宽度和沟道长度，并且在BCAT中可以使相邻位线之间的寄生电容最小化。
基于BCAT的存储器件(以下称为BCAT存储器件)的外围栅极结构仍然被设置为平面型，因此BCAT存储器件在单元区域和外围区域之间具有大的台阶部分。因此，位线和外围栅极结构倾向于分别同时形成在BCAT存储器件的单元区域和外围区域中，以便尽可能减小由于台阶部分引起的高度差。可以与外围栅极结构同时形成的位线众所周知为栅极位线(GBL)。
由于最近BCAT存储器件的小型化和高集成度，相邻GBL之间的间隙距离已经逐渐减小。因此，用于GBL的图案的深宽比显著增加，并且该图案在用于形成GBL的蚀刻工艺中塌陷。此外，由于相邻GBL之间的小间隙距离，相邻GBL之间的寄生电容也增加，从而显著减小GBL的感测裕度(VBL)。
发明内容
本发明构思的一些示例实施例提供了一种具有位线结构的存储器件，在所述位线结构中，介于绝缘图案与导线之间的缓冲图案包括热氧化物图案并具有充分减小的总高度，从而减小位线的深宽比和寄生电容，并增加位线的感测裕度和物理稳定性。
本发明构思的一些示例实施例提供了一种制造上述存储器件的方法。
本发明构思的其它示例实施例提供了一种用于存储器件的位线结构，所述存储器件具有插入在绝缘图案与导线之间的热氧化物图案，从而降低其总高度和寄生电容。
根据本发明构思的一些示例实施例，存储器件可以包括：衬底，所述衬底包括由器件隔离层限定的多个有源区域；在所述衬底的所述多个有源区域上的多个单元晶体管，所述多个单元晶体管中的每个单元晶体管包括所述衬底中的掩埋单元栅极和结部分，所述结部分与所述掩埋单元栅极相邻并且相对于所述掩埋单元栅极至少部分位于所述衬底远侧；所述衬底上的绝缘图案，所述绝缘图案覆盖所述多个单元晶体管和所述器件隔离层；以及位于所述绝缘图案上并连接到所述结部分的位线结构。所述位线结构可以包括缓冲图案，所述缓冲图案在所述绝缘图案上延伸，并且包括热氧化物图案、位于所述缓冲图案上的导线以及从所述导线穿过所述缓冲图案和所述绝缘图案延伸到所述结部分的接触。
根据本发明构思的一些示例实施例，制造半导体器件的方法可以包括提供包括在由器件隔离层限定的多个有源区域上的多个单元晶体管的衬底。多个单元晶体管中的每个单元晶体管可以包括所述衬底中的掩埋单元栅极和结部分，所述结部分与所述掩埋单元栅极相邻并且相对于所述掩埋单元栅极至少部分位于所述衬底远侧。所述方法还可以包括：在所述衬底上依次形成绝缘层和缓冲层，所述缓冲层包括热氧化物层；形成穿过所述缓冲层和所述绝缘层的初步接触，使得所述初步接触与所述器件隔离层的顶表面下方的所述结部分接触，并被所述器件隔离层、绝缘图案和初步缓冲图案包围；在所述初步缓冲图案和所述初步接触上形成导电层；以及基于部分地去除所述导电层、所述初步缓冲图案和所述初步接触，形成在所述绝缘图案上延伸的位线结构，其中，所述位线结构具有在所述绝缘图案上的缓冲图案、在所述缓冲图案上的导线以及与所述结部分和所述导线连接的接触，其中，所述缓冲图案包括热氧化物图案。
根据本发明构思的一些示例实施例，用于存储器件的位线结构可以包括：缓冲图案，所述缓冲图案在覆盖半导体衬底的绝缘图案上延伸，所述半导体衬底包括单元晶体管，所述缓冲图案包括热氧化物图案。所述位线结构还可以包括：所述缓冲图案上的导线，所述导线具有与所述缓冲图案相同的宽度；以及圆柱形接触，所述圆柱形接触从所述导线穿过所述缓冲图案和所述绝缘图案延伸到所述半导体衬底中。
根据本发明构思的一些示例实施例，可以与所述外围栅极绝缘层同时地，通过对多晶硅的热氧化工艺在所述绝缘层上形成所述热氧化物层。所述热氧化物层可以形成为所述缓冲图案的热氧化物图案，所述热氧化物图案用于防止位线蚀刻工艺中对所述绝缘层下面的所述衬底和BCAT的蚀刻损坏。
仅通过改变所述多晶硅的初始厚度和用于形成所述外围栅极绝缘层的热氧化工艺的工艺条件，可以容易地控制所述热氧化物层的厚度，因此可以控制所述热氧化物图案具有足以在位线蚀刻工艺中保护所述衬底和所述BCAT的厚度。由于所述热氧化物图案的蚀刻速率可能远小于与所述第一结接触的所述第一接触的导电材料的蚀刻速率，所以在位线蚀刻工艺中，较小厚度的所述热氧化物图案可以充分保护所述衬底。因此，当所述热氧化物图案可以包括在所述缓冲图案中时，所述缓冲图案的总厚度或总高度可以减小，并且因此在位线蚀刻工艺中可以减小所述线图案的深宽比，从而防止位线蚀刻工艺中的所述线图案的塌陷和所述位线结构的桥缺陷。
另外，所述缓冲图案中的所述缓冲导电图案的高度也可以减小，因为位线蚀刻工艺中具有良好蚀刻耐受性的所述热氧化物图案可以包括在所述缓冲图案中，使得彼此邻近的所述缓冲导电图案与所述上接触之间的相对面的面积可以充分减小。因此，可以减小相邻位线结构之间的寄生电容，并且可以改善位线结构的感测裕度，从而改善存储器件的操作特性。
附图说明
通过参考附图详细描述发明构思的示例实施例，发明构思的这些以及其它特征将变得更加明显，在附图中：
图1是示出根据本发明构思的一些示例实施例的存储器件的位线结构的截面图；
图2A是示出图1所示位线结构的第一变型的截面图；
图2B是示出图1所示位线结构的第二变型的截面图；
图3是示出根据本发明构思的一些示例实施例的存储器件的平面图；
图4A、图4B、图4C和图4D分别是沿图3所示存储器件的线A-A’、线B-B’、线C-C’和线D-D’截取的截面图；以及
图5A、图5B、图5C、图5D、图6A、图6B、图6C、图6D、图7A、图7B、图7C、图7D、图8A、图8B、图8C、图8D、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图17A、图17B、图17C、图17D、图18A、图18B、图18C、图18D、图19A、图19B、图19C、图19D、图20A、图20B、图20C和图20D是示出用于制造图3和图4A至图4D所示的存储器件的方法的工艺步骤的截面图。
具体实施方式
现在将参考在附图中示出的示例实施例，其中相同的附图标记可以始终指代相同的部件。
图1是示出根据本发明构思的一些示例实施例的存储器件的位线结构的截面图。
参照图1，根据本发明构思的一些示例实施例的用于存储器件的位线结构90可以包括：半导体衬底10，具有绝缘图案15；线形缓冲图案20，在绝缘图案15上沿特定(或可选地，预定)方向延伸并具有热氧化物图案22；圆柱形接触30，其穿过绝缘图案15延伸到衬底中，并且其顶表面处于与缓冲图案20的顶表面相同的水平面；以及缓冲图案20和接触30上的导线40。
例如，半导体衬底10可包括可由器件隔离层11限定的多个有源区域A和可布置在有源区域A上的多个导电结构(未示出)。导电结构可以包括沟道和晶体管。位线结构90可以连接到晶体管的漏电极，电信号可以经由位线结构90传输。
绝缘图案15可以布置在衬底10的整个表面上，使得导电结构可以被绝缘图案15覆盖，并且至少接触孔H可以设置在绝缘图案15中。在一些示例实施例中，绝缘图案15可以包括双层结构，该双层结构具有在衬底10上的沉积氧化物图案12和在沉积氧化物图案12上的蚀刻停止图案14。
可以通过沉积氧化物图案12保护有源区域A上的导电结构免受外部环境的影响，并且蚀刻停止图案14可以停止用于形成布线的后续蚀刻工艺。
例如，沉积氧化物图案12可以包括氧化硅，并且可以通过化学气相沉积(CVD)工艺形成为约至约的厚度。此外，蚀刻停止图案14可以包括氮化硅，并且可以通过化学气相沉积(CVD)工艺形成为约至约的厚度。具体地，绝缘图案15的沉积氧化物图案12可以通过沉积工艺形成，而缓冲图案20的热氧化物图案22可以通过热氧化工艺形成。因此，绝缘图案15的沉积氧化物图案12被称为沉积氧化物图案，缓冲图案20的氧化物图案22被称为热氧化物图案。
虽然一些示例实施例公开了绝缘图案15具有包括氧化硅图案和氮化硅图案的双层结构，但是根据位线结构90和具有位线结构90的半导体器件的要求和特性，也可以允许对绝缘图案15进行任何其它修改。例如，绝缘图案15可以具有仅具有沉积氧化物图案12的单层结构。
缓冲图案20可以防止绝缘图案15在用于形成接触30和导线40的后续蚀刻工艺中被过度蚀刻，因此可以充分使衬底10免受用于形成接触30和导线40的蚀刻工艺。因此，缓冲图案20可以具有可以足以在后续蚀刻工艺中保护衬底10的厚度和蚀刻速率。
因为接触30可以包括多晶硅，并且导线40可以包括导电金属，所以缓冲图案20可以在用于去除多晶硅和导电金属的后续蚀刻工艺中具有足够小的蚀刻速率。缓冲图案20可以具有单层结构或多层结构。
在一些示例实施例中，缓冲图案20可以具有多层结构，其中热氧化物图案22、氮化物图案24和多晶硅图案26可以堆叠在绝缘图案15上。
多晶硅图案26可以通过用于去除导电金属的第一蚀刻工艺的过蚀刻来蚀刻掉。导电金属层可以通过第一蚀刻工艺形成在导线40中，并且导电金属层下面的多晶硅层可以通过第一蚀刻工艺的过蚀刻被部分去除。也就是说，多晶硅图案26可以用作用于吸收形成导线40的第一蚀刻工艺的过蚀刻的缓冲器。具体地，接触30还可以包括多晶硅，并且接触30的上部可以通过与多晶硅图案26同时进行的第一蚀刻工艺的过蚀刻来形成。
氮化物图案24和热氧化物图案22可以充分耐受用于形成接触30的下部的第二蚀刻工艺。也就是说，氮化物图案24和热氧化物图案22可以具有比接触30的下部小得多的蚀刻速率，使得衬底10可以被氮化物图案24和热氧化物图案22充分保护免受第二蚀刻工艺。
也就是说，多晶硅图案26可以充分吸收用于形成导线40的第一蚀刻工艺的过蚀刻，并且在形成导线40时可以保护多晶硅图案26下面的氮化物图案24和热氧化物图案22和绝缘图案15免受过蚀刻。氮化物图案24和热氧化物图案22可以充分耐受用于形成接触30的下部的第二蚀刻工艺，使得氮化物图案24和热氧化物图案22下面的衬底10可以被充分保护免受第二蚀刻工艺。
因此，通过具有多晶硅图案26、氮化物图案24和热氧化物图案22的缓冲图案20以及绝缘图案15，可以充分保护衬底10和衬底10的有源区域A上的导电结构免受用于形成位线结构90的蚀刻工艺(包括第一蚀刻工艺和第二蚀刻工艺)。
热氧化物图案22可以被成形为在绝缘图案15上沿着特定(或者可选地，预定)方向延伸并且具有宽度W的线。氮化物图案24和多晶硅图案26可以堆叠在热氧化物图案22上，并且具有与热氧化物图案22相同的宽度。
在一些示例实施例中，热氧化物图案22可以通过(基于)热氧化工艺由多晶硅(例如，多晶硅图案)形成，并且可以具有比由单晶硅形成的热氧化物图案更大的厚度。具体地，热氧化物图案22可以具有约至约的厚度，并且可以与外围栅极绝缘层同时形成。
氮化物图案24可以选择性地设置在缓冲图案20中。可以选择性地对热氧化物图案22进行氮化工艺，并且可以选择性地在热氧化物图案22上形成氮化物图案24。因此，氮化物图案24可以包括氮氧化硅，并且具有约至约的厚度。
多晶硅图案26的厚度可充分吸收用于形成导线40的第一蚀刻工艺的过蚀刻。多晶硅图案26的厚度可以根据氮化物图案24和热氧化物图案22的厚度而变化。
因此，当氮化物图案24和热氧化物图案22可以充分吸收用于形成导线40的第一蚀刻工艺的过蚀刻并且可以充分耐受用于形成接触30的第二蚀刻工艺时，多晶硅图案26可以不设置在缓冲图案20中。
在一些示例实施例中，热氧化物图案22可以通过用于形成外围栅极绝缘层的热氧化工艺由多晶硅形成，因此热氧化物图案22的厚度可以根据具有位线结构90的半导体器件的特性来控制。因此，当氮化物图案24和热氧化物图案22的厚度可以充分对抗第一蚀刻工艺和第二蚀刻工艺时，多晶硅图案26可以不设置在缓冲图案20中，并且缓冲图案20的总高度可以降低多晶硅图案26的高度。缓冲图案20的总高度的减小可以减小第一蚀刻工艺和第二蚀刻工艺中的深宽比。
此外，由于可以通过控制氮化物图案24和热氧化物图案22的厚度和蚀刻速率而容易地获得多晶硅图案26的厚度变化，并且多晶硅图案26可以是导电的，所以仅仅通过改变氮化物图案24和热氧化物图案22的厚度和蚀刻速率就可以充分减小相邻导线40之间的寄生电容，这可以增加位线结构90的感测裕度。
在一些示例实施例中，多晶硅图案26可以具有约至约的厚度。例如，当热氧化物图案22可具有约的厚度时，多晶硅图案26的厚度可最大程度地减小到约以减小位线结构90的深宽比和寄生电容。
接触30可以从导线40穿过绝缘图案15延伸到衬底10中，并且接触30的顶表面可以与缓冲图案20相同。因此，接触30可以包括与多晶硅图案26并行地与导线40接触的上接触34以及从上接触34向下延伸到有源区域A并被绝缘图案15和器件隔离层11包围的下接触32。
可以通过用于形成导线40的第一蚀刻工艺的过蚀刻来形成上接触34，并且可以通过第二蚀刻工艺来形成下接触32，使得可以以比氮化物图案24和热氧化物图案22更大的蚀刻速率来部分蚀刻接触30的下部。
具体地，由于下接触32可以穿过绝缘图案15定位在将在下文中详细描述的结凹部R中，所以需要对结凹部R的底部执行第二蚀刻工艺。因此，氮化物图案24和热氧化物图案22可以具有足够的蚀刻速率和足够的厚度，以使在第二蚀刻工艺中对绝缘图案15下方的损坏最小化到结凹部R的底部。
接触30可以包括导电材料，例如多晶硅，因此电信号可以经由接触30在导线40与有源区域A之间传递。例如，接触30可以包括插在导线40与有源区域A之间的导电插塞。
一些有源区域A可以从衬底10的顶表面凹陷，并且结凹部R可以以这样的构造方式设置为围绕凹陷的有源区域A：结凹部R可以由器件隔离层11限定并且可以与绝缘图案15的接触孔H连通。因此，下接触32可以延伸穿过结凹部R和接触孔H，上接触34可以插在导线40与下接触32之间。由于上接触34的顶表面的水平面可以与缓冲图案20的水平面相同，因此接触30的厚度或高度可以根据缓冲图案20的厚度或高度而变化。
缓冲图案20和接触30的减小可以减小用于形成位线结构90的第一蚀刻工艺和第二蚀刻工艺的深宽比，从而防止图案塌陷和相邻图案之间的桥接缺陷。
导线40可以布置在缓冲图案20上，并且可以在结凹部R上方与接触30接触。导线40可以具有与缓冲图案20相同的宽度。
例如，导线40可以包括与缓冲图案20和接触30接触的阻挡图案42、阻挡图案42上的金属图案44和金属图案44上的覆盖图案46。
阻挡图案42可以包括选自氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)中的任何一种材料，并且金属图案44可以包括钛(Ti)、钽(Ta)和钨(W)中的一种。覆盖图案46可以包括氮化硅。
导线40、缓冲图案20和接触30可以在衬底10的单元区域中构成位线结构90。在一些示例实施例中，位线结构90可以布置在与外围栅极结构和栅极位线(GBL)相同的水平面上，并且可以与可以布置在衬底10的表面下方的掩埋沟道阵列晶体管(BCAT)的漏电极连接。
作为位线结构90，导线40、缓冲图案20和接触30可以通过第一蚀刻工艺和第二蚀刻工艺连续形成在单线图案L中。线图案L可以用作位线结构90的单独位线。缓冲图案20和导线40可以在特定(或者可替换地，预定)方向上延伸，并且接触30可以在线图案L中从导线40穿过绝缘图案15向下延伸到有源区域A。
因此，缓冲图案20的高度减小可导致接触30的高度减小，并且线图案L的深宽比可与缓冲图案20的高度减小成比例地减小。也就是说，可以通过缓冲图案20的高度减小来使图案塌陷和相邻线图案L之间的桥接缺陷最小化。
具体地，由于用于形成接触30的第二蚀刻工艺可以进行到结凹部R的底部，所以当相邻线图案之间的间隙距离可以根据半导体器件的尺寸减小和高集成程度减小时，线图案L的深宽比可以在第二蚀刻工艺中快速增加。
然而，由于缓冲图案20的厚度或高度可以仅通过热氧化工艺条件的改变而容易地控制，所以缓冲图案20和接触30的高度可以与相邻线图案L之间的间隙距离减小成比例地适当地减小。因此，尽管相邻线图案L之间的间隙距离会减小，但是可以充分防止或最小化线图案L的深宽比增加。
间隔物50可以布置在线图案L的侧壁上，因此相邻的线图案L可以彼此电绝缘。
具体地，间隔物50可以将下接触32的侧壁封闭在接触孔H和结凹部R中，使得下接触32可以与相邻有源区域A以及可以与相邻有源区域A连接的另一接触电绝缘。因此，导线40、缓冲图案20和接触30可以通过间隔物50与周围绝缘，并且相邻的线图案L可以彼此充分绝缘。
当缓冲图案20的高度可以减小时，多晶硅图案26的高度也可以减小，结果，导电多晶硅图案26与接触30之间的相对面的面积可以减小。因此，由于相对面的尺寸减小，相邻线图案L之间的寄生电容可以减小，这显著提高了位线结构90的感测裕度。
根据上述位线结构90，可以提供热氧化物图案22和/或氮化物图案24作为缓冲图案20，氧化物图案22和/或氮化物图案24的蚀刻速率相对于导线40和接触30的导电材料可以相对较小。因此，与仅设置有多晶硅图案的传统缓冲图案相比，缓冲图案20的高度可以显著减小，从而当相邻线图案之间的间隙距离可以减小时，使线图案的深宽比增加最小化。因此，在用于形成位线结构90的蚀刻工艺中，可以充分防止图案塌陷和在位线之间发生桥接缺陷。
另外，多晶硅图案26的高度也可以减小达氮化物图案24和热氧化物图案22的高度，并且在位线结构90的相邻位线之间，缓冲图案20与接触30之间的相对面的面积可以显著减小。因此，由于缓冲图案20的高度控制，相邻位线之间的寄生电容可以减小，并且位线结构90的感测裕度可以得到充分改善。
虽然一些示例实施例公开了缓冲图案20可以具有热氧化物图案22、氮化物图案24和多晶硅图案26可以堆叠在绝缘图案15上的三层结构，但是氮化物图案24和多晶硅图案26可以选择性地设置在缓冲图案20中。
图2A是示出图1所示位线结构的第一变型的截面图，图2B是示出图1所示位线结构的第二变型的截面图。在图2A和图2B中，第一变型位线结构90a和第二变型位线结构90b具有与图1所示的位线结构90基本相同的构造和结构，不同之处在于位线结构90的缓冲图案20可以分别由第一变型的缓冲图案20a和第二变型的缓冲图案20b代替。因此，图2A和图2B中相同的附图标记表示图1中相同的元件，并且在下文中将省略对相同元件的任何进一步详细描述。
参照图2A和图2B，第一变型的位线结构90a可以包括第一变型的缓冲图案20a，其中热氧化物图案22和氮化物图案24可以堆叠在绝缘图案15上，第二变型的位线结构90b可以包括第二变型的缓冲图案20b，其中只有热氧化物图案22可以布置在绝缘图案15上。
因此，第一缓冲图案20a和第二缓冲图案20b可以不包括多晶硅图案，并且导线40可以布置在氮化物图案24或热氧化物图案22上。
因此，第一位线结构90a和第二位线结构90b的寄生电容可以比位线结构90的寄生电容减小很多，并且与位线结构90相比，第一位线结构90a和第二位线结构90b的感测裕度可以更充分地改善。
热氧化物图案22和氮化物图案24可以具有足够的厚度或高度来吸收用于在第一变型的位线结构90a中形成导线40的第一蚀刻工艺的过蚀刻。同样，热氧化物图案22可以具有足够的厚度或高度来吸收用于在第二变型的位线结构90b中形成导线40的第一蚀刻工艺的过蚀刻。
因此，第一缓冲图案20a和第二缓冲图案20b中的热氧化物图案22可以具有大于位线结构90中的热氧化物图案22的厚度。
上述位线结构90和变型的位线结构90a和90b可以应用于具有作为栅极位线(GBL)的掩埋沟道阵列晶体管(以下称为BCAT存储器件)的存储器件。GBL可以设置在BCAT存储器件中，以便减小衬底的单元与外围区域之间的高度差。然而，上述位线结构90、90a和90b可以应用于任何其它存储器件，只要该存储器件中的位线的深宽比和寄生电容需要降低。
图3是示出根据本发明构思的一些示例实施例的存储器件的平面图，并且图4A、图4B、图4C和图4D分别是沿着图3所示存储器件的线A-A’、线B-B’、线C-C’和线D-D’截取的截面图。
参照图3、图4A、图4B、图4C和图4D，根据本发明构思的一些示例实施例的存储器件1000可以包括：具有由器件隔离层110限定的多个有源区域102的衬底100；多个掩埋沟道阵列晶体管200，所述多个掩埋沟道阵列晶体管200中的每个掩埋沟道阵列晶体管200包括衬底100的表面下方的有源区域102上的掩埋单元栅极CG和有源区域102上的与掩埋单元栅极CG邻近且高于掩埋单元栅极CG(例如，至少相对于掩埋单元栅极CG，部分位于衬底远侧)的结部分220；衬底100上的绝缘图案300，使得器件隔离层110、结部分220和多个掩埋沟道阵列晶体管200被绝缘图案300覆盖；绝缘图案300上的位线结构400；覆盖位线结构400的绝缘隔层图案500；以及绝缘隔层图案500上的电荷存储结构600。多个掩埋单元栅极可以沿第一方向I布置在栅极线WL中，并且位线结构400可以沿基本垂直于第一方向I的第二方向II在绝缘图案300上延伸。
衬底100可以包括诸如硅晶片的半导体衬底，硅晶片具有单元区域C和外围区域P，在单元区域C中可以布置用于存储数据的多个单元晶体管，在外围区域P中可以布置用于控制和驱动存储器件的多个外围晶体管。在一些示例实施例中，单元晶体管的栅极结构可以布置在单元区域C中的衬底100的表面下方，并且外围晶体管的栅极结构可以布置在外围区域P中的衬底100上，使得单元晶体管可以被设置为掩埋型(称为掩埋沟道阵列晶体管(BCAT))，并且外围晶体管可以被设置为平面型。
衬底100可以分成有源区域102和限定有源区域102的场区(未示出)，在有源区域102上可以布置诸如栅电极的导电结构。器件隔离层110可以位于场区上，因此相邻的有源区域102可以通过器件隔离层110彼此电隔离。
例如，衬底100可以包括基于IV族的半导体材料(例如硅(Si)、锗(Ge)和硅锗(SiGe))和基于III-V族化合物的半导体材料(例如GaP、GaAs和GaSb)。在一些示例实施例中，衬底100可以包括硅衬底、锗衬底、硅锗(SiGe)衬底、绝缘体上硅(SOI)衬底和绝缘体上锗(GOI)衬底。器件隔离层110可以包括氧化硅、氮化硅和氮氧化硅中的一种。
有源区域102可以相对于第一方向I或第二方向II倾斜一定角度，并且多个倾斜有源区域102可以沿着第一方向I和和第二方向II以相同的间隔排列成矩阵类型。倾斜有源区域的阵列可以增加衬底100的单元密度以及相邻有源区域102之间足够的间隙距离。
在一些示例实施例中，在存储器件1000中，字线WL可以沿第一方向I延伸，位线BL可以沿第二方向II延伸。因为有源区域102可以相对于第一方向I或第二方向II倾斜一定角度，所以字线WL可以沿着第一方向I延伸跨过多个有源区域102，并且位线BL可以在第二方向II延伸跨过多个有源区域102，这种构造使得一对字线WL和单个位线BL可以跨过单个有源区域102。位线BL可以布置为跨过有源区域102的中心部分，并且一对字线WL可以布置为跨过有源区域102的位于中心部分和两个端部之间的部分。也就是说，一对字线WL和单个位线BL可以跨越衬底100的单元区域C中的单个有源区域102。因此，一对单位单元可以布置在单个有源区域102上。
单元栅极CG可以掩埋在衬底100的顶表面下方的有源区域102上，并且结部分220可以布置在有源区域102上与掩埋的单元栅极CG邻近且高于掩埋的单元栅极CG。单元栅极CG和结部分220可以构成存储器件1000的单位晶体管。由于单元晶体管的单元栅极CG可以布置在衬底100的顶表面下方，因此单元晶体管可以被设置为掩埋沟道阵列晶体管(BCAT)200。
栅极沟槽(未示出)可以沿着第一方向I交替地设置在衬底100的单元区域C中的有源区域102和器件隔离层110上，并且单元栅极CG可以被沟槽中的单元栅极覆盖图案216掩埋。因此，单元栅极CG和单元栅极覆盖图案216可以被设置为沿第一方向I延伸的掩埋栅极结构210，作为存储器件1000的栅极线。衬底100的顶表面下方的有源区域102上的单元栅CG可用作BCAT 200的栅电极，因此沿第一方向I延伸的栅线可用作存储器件1000的字线WL。
例如，单元栅极CG可以包括位于栅极沟槽的底表面和侧表面上的单元栅极绝缘层212和以这样的方式布置在单元栅极绝缘层212上的单元栅极导电层214：栅极沟槽的下部可以被单元栅极导电层214填充。
单元栅极导电层214可以包括掺杂有掺杂剂的半导体材料、导电金属氮化物和导电金属之一。导电金属氮化物的例子可以包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)等。导电金属的例子可以包括钌(Ru)、铱(Ir)、钛(Ti)、钽(Ta)、钨(W)等。
单元栅极绝缘层212可以包括选自氧化物、氮化物、氮氧化物和高k介电材料中的至少一种材料。在一些示例实施例中，高k介电材料可以包括介电常数高于氮化物的绝缘材料。例如，高k介电材料可以包括绝缘金属氧化物，例如氧化铪和氧化铝。具体地，单元栅极绝缘层可以在栅极沟槽的底表面和侧表面上成形为大写“U”。
单元栅极覆盖图案216可以覆盖栅极沟槽中的掩埋单元栅极CG，因此单元栅极CG可以通过单元栅极覆盖图案216与周围隔离。具体地，单元栅极覆盖图案216可以以如下的构造布置在栅极沟槽中，从而栅极沟槽可以被单元栅极CG和单元栅极覆盖图案216填充：单元栅极覆盖图案216的顶表面可以与器件隔离层110的顶表面共面或基本共面。单元栅极CG和单元栅极覆盖图案216可以被设置为在栅极沟槽中沿第一方向I延伸的掩埋栅极结构210。单元栅极覆盖图案216可以包括绝缘材料，例如氧化物、氮化物和氮氧化物。
有源区域102可以被掩埋栅结构210分隔成多个部分，杂质可以注入到有源区域102的多个部分上，从而提供在有源区域102上与掩埋栅结构210邻近的结部分220。因为一对栅极线可以布置为横跨单个有源区域102，所以结部分220可以被分类为可以位于有源区域102的中心部分的第一结222和可以位于有源区域102的两端部分的一对第二结224。
具体地，第一结222的上部可以凹入到单元栅覆盖图案216的顶表面之下，而第二结224的顶表面的水平面可以与单元栅覆盖图案216的水平面相同。因此，第一结222可以被设置为其顶表面可以低于单元栅覆盖图案216或器件隔离层110(“相对于单元栅覆盖图案216或器件隔离层110接近衬底100”)的低结，并且第二结224可以被设置为(“可以是”)其顶表面可以高于低结(“相对于该低结位于衬底100远侧”)的高结，并且可以与器件隔离层110的顶表面共面或基本共面，例如至少如图4D所示。
结部分220可以用作BCAT 200的源电极和漏电极。结部分220的杂质可以包括硼(B)或磷(P)。在一些示例实施例中，结部分220的底面可以低于单元栅极绝缘层212的顶表面。
在一些示例实施例中，在存储器件1000中，第一结222可以用作的公共漏电极，第二结224可以用作源电极。然而，根据存储器件1000的特性和要求，第一结222可以用作公共源电极，第二结224可以用作漏电极。
因此，衬底100的顶表面下方的掩埋单元栅极CG和与掩埋单元栅极CG邻近且高于掩埋单元栅极CG的结部分220可以构成BCAT 200，并且一对BCAT 200可以布置在单个有源区域102上。因为多个有源区域102可以布置在衬底100上的衬底100的单元区域C中，所以多个BCAT可以布置在衬底100上作为存储器件1000的单元晶体管。
外围晶体管800可以布置在衬底100的外围区域P上，并且可以包括外围栅极PG和外围栅极覆盖图案860。
外围栅极PG可以包括外围栅极绝缘层810、外围硬化层820、第一外围栅极导电层830、阻挡层840和第二外围栅极导电层850。
外围栅极绝缘层810、外围硬化层820和第一外围栅极导电层830可以具有与将在下文中详细描述的缓冲图案410基本相同的组成，阻挡层840和第二外围栅极导电层850可以具有与也将在下文中详细描述的导线430基本相同的组成。
例如，外围栅极绝缘层810可以包括热氧化物，外围硬化层820可以包括氮化物。此外，第一外围栅极导电层830可以包括多晶硅。此外，阻挡层840和第二外围栅极导电层850可以分别包括金属氮化物和导电金属。
外围晶体管800的组成可以根据位线结构400的组成变化而变化。
尽管图中未示出，但是杂质可以被注入到外围区域P的与外围栅极PG邻近的有源区域102上，并且外围晶体管800的源电极S和漏电极D可以被设置在衬底的外围区域P上。即，外围栅极PG以及外围源电极S和外围漏电极D可以构成衬底100的外围区域P中的外围晶体管800。外围晶体管800可以被外围绝缘图案900覆盖，因此外围晶体管800可以通过外围绝缘图案900与周围隔离。
绝缘图案300可以布置在包括BCAT 200的衬底100的顶表面上，因此结部分220、器件隔离层110和单元栅覆盖图案216可以被绝缘图案300覆盖。可以通过绝缘图案300保护单元区域C中的BCAT晶体管200免受外围环境的影响。具体地，绝缘图案300可以具有足够的厚度，以防止在用于形成位线结构400的后续蚀刻工艺中对BCAT 200的蚀刻损坏。
绝缘图案300可以具有单层结构或多层结构。在一些示例实施例中，绝缘图案300可以具有双层结构，该双层结构具有在衬底100上的基础氧化物图案310和在基础氧化物图案310上的蚀刻停止图案320。基础氧化物图案310可包括可沉积在衬底100的表面上的氧化硅，蚀刻停止图案320可包括氮化硅。
在形成绝缘图案300之后，可以执行各种蚀刻工艺。在这种情况下，绝缘图案300可以保护衬底100和BCAT 200免受后续蚀刻工艺。具体地，当缓冲图案410可能不足以耐受用于形成导线430和第一接触420的蚀刻工艺时，绝缘图案300可以用作对抗蚀刻工艺的补充缓冲图案。因此，可以充分保护绝缘图案300下面的衬底100和BCAT 200免受后续蚀刻工艺。
位线结构400可以以位线结构400可以沿第二方向II延伸的构造布置在绝缘图案300上。
例如，位线结构400可以包括线形缓冲图案410，布置在缓冲图案410上的导线430和第一接触420，线形缓冲图案410在绝缘图案300上沿第二方向II延伸并具有热氧化物图案412，第一接触420从导线430穿过缓冲图案410和绝缘图案300延伸到结部分220。在一些示例实施例中，第一结222可以凹入到低结中，并且第一接触420可以从导线430延伸到低结。位线间隔物440可布置在线状缓冲图案410、导线430和第一接触420的侧表面上，因此位线结构400可与相邻位线结构和第二接触610电绝缘。
缓冲图案410可以成形为具有沿着第一方向I的宽度并且沿着第二方向II延伸的线。导线430可以布置在缓冲图案410上，并且可以成形为具有与缓冲图案410相同宽度并且在第二方向II上延伸的线。例如，至少如图4D所示，第一接触420可以成形为圆柱状(例如，“可以具有圆柱形”)，并且可以从导线430向下延伸到低结222。
导线430、缓冲图案410和第一接触420可以通过连续蚀刻工艺顺序形成，并且缓冲图案410可以吸收用于形成导线430的第一蚀刻工艺的过蚀刻，并且可以充分耐受用于形成第一接触420的第二蚀刻工艺。
因此，可以充分保护衬底100和BCAT 200免受用于形成导线430和第一接触420的第一蚀刻工艺和第二蚀刻工艺。
位线结构400可以具有与参考图1详细描述的位线结构90基本相同的结构。
因此，缓冲图案410可以包括热氧化物图案412、硬化图案414和缓冲导电图案416。热氧化物图案412可以通过热氧化工艺与外围栅极绝缘层810同时形成。例如，如上参考热氧化物图案22所述，热氧化物图案412可以包括基于热氧化工艺设置在多晶硅图案中的氧化硅。
虽然因为衬底100可以包括单晶硅，所以外围栅极绝缘层810可以由单晶硅形成，但是热氧化物图案412可以通过热氧化工艺由多晶硅形成。因此，热氧化物图案412可具有大于外围栅极绝缘层810的厚度。
例如，外围栅极绝缘层810可具有约至约的厚度，热氧化物图案412可具有约至约的厚度。
至少如图4A所示，硬化图案414可以在热氧化物图案412上。硬化图案414可以通过相同的工艺与外围硬化层820一起形成。例如，硬化图案414可以包括氮氧化硅(SiON)，该氮氧化硅可以通过对氧化物图案进行氮化工艺，形成约至约的厚度。
当可以对外围栅极绝缘层810执行氮化处理以使外围区域P中的外围栅极绝缘层810的氧化硅硬化时，也可以通过相同的氮化工艺在单元区域C中对热氧化物图案412进行氮化。因此，当外围区域P中的外围栅极PG不需要外围硬化图案时，在缓冲图案410中也可以省略硬化图案414。例如，硬化图案414可以包括厚度为约至约的氮氧化硅图案。
尽管至少图4A示出了第一接触420的顶表面在硬化图案414的顶表面之上(例如，相对于硬化图案414的顶表面位于衬底100远侧)，但是应当理解，在一些示例实施例中，硬化图案414的顶表面可以与第一接触420的顶表面共面或基本共面(例如，在制造公差和/或材料公差内共面)。
缓冲导电图案416可以通过用于形成导线430的第一蚀刻工艺的过蚀刻来形成。也就是说，第一蚀刻工艺的过蚀刻可以被吸收到缓冲导电层(未示出)中，并且缓冲导电层可以通过第一蚀刻工艺的过蚀刻形成为缓冲导电图案416。在一些示例实施例中，缓冲导电图案416可以包括多晶硅，并且可以具有可变的厚度，该厚度可以通过硬化图案414的厚度来改变。
缓冲导电图案416可以吸收用于形成导线430的第一蚀刻工艺的过蚀刻，并且热氧化物图案412和硬化图案414可以充分耐受用于形成第一接触420的第二蚀刻工艺。因此，当热氧化物图案412和硬化图案414可以充分吸收第一蚀刻工艺的过蚀刻并且可以充分耐受第二蚀刻工艺时，缓冲导电图案416可以不设置在缓冲图案410中，并且因此只有热氧化物图案412和硬化图案414可以构成缓冲图案410。在这种情况下，由于缓冲导电图案416的高度减小，缓冲图案410的总厚度或总高度可以减小，从而减小第一蚀刻工艺和第二蚀刻工艺中的深宽比。
此外，缓冲导电图案416的高度减小可以充分减小相邻位线结构400之间的寄生电容，并且可以提高位线结构400的感测裕度。因此，位线结构400的深宽比和寄生电容都可以仅通过缓冲导电图案416的厚度或高度减小来减小。
在一些示例实施例中，缓冲导电图案416可以具有约至约的厚度。例如，当热氧化物图案412可以具有大约的厚度时，缓冲导电图案416的厚度可以最大程度地减小到大约
当术语“大约”、“近似”或“基本”在本说明书中与数值一起使用时，相关的数值意在包括围绕所述数值±10％的公差。指定范围时，范围包括其间的所有值，例如0.1％的增量。
第一接触420可经由绝缘图案300的第一接触孔H1从第一结222延伸到导线430。由于导线430可以布置在缓冲图案410上，并且至少如图4A所示，第一接触420的顶表面可以具有与缓冲图案410的顶表面(例如，缓冲导电图案的顶表面)相同的高度(例如，可以与其共面或基本共面)。第一接触420可以包括导电材料，并且可以用作用于将第一结222和导线430电连接的接触插塞。第一接触420和至少缓冲图案410的缓冲导电图案416可以包括公共导电材料。
因为第一结222可以被设置为存储器件1000的公共漏电极，所以导线430可以用作存储器件1000的位线BL。具体地，位线结构400可以与衬底100的外围区域P中的外围晶体管800一起形成在单元区域C上，使得位线结构400可以被设置为栅极位线GBL。
第一接触420可以包括选自以下的至少一种材料：半导体材料(诸如多晶硅)、金属和半导体材料的化合物(诸如，硅化钨(WSi))、导电金属氮化物(诸如氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN))以及导电金属(诸如钛(Ti)、钽(Ta)和钨(W))。
缓冲图案410、第一接触420和导线430可以通过包括第一蚀刻工艺和第二蚀刻工艺的位线蚀刻工艺连续形成。因此，当可以通过第二蚀刻工艺在第一接触孔H1和结凹部R中形成第一接触420的下部时，缓冲图案410的蚀刻速率可以比第二蚀刻工艺中的第一接触420的材料小得多，并且因此可以通过缓冲图案410充分保护衬底100和结凹部R外围的BCAT200免受第二蚀刻工艺。
因此，在第二蚀刻工艺中，第一接触420可包括蚀刻速率可大于缓冲图案410的材料。在一些示例实施例中，在第二蚀刻工艺中，第一接触420可以具有缓冲图案410的蚀刻速率的两倍或三倍。例如，第一接触420可以包括多晶硅，类似于缓冲图案410的缓冲导电图案416。
当第一接触420与缓冲图案410之间的相对蚀刻速率在第二蚀刻工艺中可以是均匀的时，缓冲图案410的厚度可以根据第一接触孔H1的深度和结凹部R的深度而变化。也就是说，当第一接触孔H1和结凹部R可以具有相对较小的深度时，缓冲图案410的较小高度或厚度可以在第二蚀刻工艺中充分下面的保护衬底100和BCAT 200。然而，当第一接触孔H1和结凹部R可具有相对较大的深度时，在第二蚀刻工艺中，可能需要缓冲图案410的较大高度或厚度来保护下面的衬底100和BCAT 200。
当外围栅极绝缘层810可以通过相同的热氧化工艺形成在衬底100的外围区域P上时，热氧化物图案412可以通过热氧化工艺由多晶硅形成。因此，可以通过改变热氧化工艺的工艺条件来容易地控制热氧化物图案412的厚度，这可以促进缓冲图案410的厚度或高度控制。另外，硬化图案414可以通过氮化工艺选择性地形成在热氧化物图案412上，并且硬化图案414的厚度可以通过仅改变氮化工艺的工艺条件来控制。因此，当在第二蚀刻工艺中，热氧化物图案412和硬化图案414的总高度充分保护下面的衬底100和BCAT200时，缓冲图案410可能不需要缓冲导电图案416。
在这种情况下，缓冲图案410可以具有与图2A所示的第一变型的缓冲图案20a和图2B所示的第二变型的缓冲图案20b基本相同的结构和构造。也就是说，缓冲图案410可以包括热氧化物图案412和硬化图案414而不需要缓冲导电图案416，或者可以仅包括热氧化物图案412而不需要硬化图案414和缓冲导电图案416。尽管图中未示出，但是缓冲图案410可以包括热氧化物图案412和缓冲导电图案416而不需要硬化图案414。
由于缓冲导电图案416可以包括与第一接触420相同的材料，并且在蚀刻工艺中，热氧化物图案412的蚀刻速率可以比第一接触420小得多，因此缓冲导电图案416的高度可以在缓冲图案410中减小。此外，由于缓冲图案410的顶表面的水平面可以与第一接触420的顶表面的水平面相同，因此缓冲图案410的高度减小可以导致第一接触420的高度减小。
因此，位线结构400的总高度可通过缓冲图案410的高度减小而显著减小，从而减小位线蚀刻工艺中的深宽比。此外，相邻位线结构400之间的寄生电容也可以通过缓冲导电图案416的高度减小而减小，从而增加位线结构400的感测裕度。
导线430可包括可顺序地堆叠在缓冲图案410上的阻挡图案432、导电金属图案434和位线覆盖图案436。阻挡图案432可以与缓冲图案410接触，并且第一接触420和导电金属图案434可以布置在阻挡图案432上。位线覆盖图案436可以以这样的构造布置在导电金属图案434上：导电金属图案434可以被位线覆盖图案436覆盖。因此，导电金属图案434可以被位线覆盖图案436保护免受外围环境的影响。
导线430可以具有与缓冲图案410和第一接触420相同的宽度，并且可以成形为沿第二方向II延伸的线。位线间隔物440可以沿着第二方向II布置在缓冲图案410、第一接触420和导线430的侧表面上。
导线430和位线间隔物440可以具有与图1所示的位线结构90的导线40和间隔物50基本相同的结构。因此，将省略对导线430和位线间隔物440的任何进一步详细描述。
绝缘隔层图案500可以以这样的构造布置在具有位线结构400和外围晶体管800的衬底100的整个表面上：位线结构400和外围晶体管800可以被绝缘隔层图案500覆盖。因此，位线结构400和外围晶体管800可以通过绝缘隔层图案500与周围隔离。
例如，绝缘隔层图案500可以包括氧化物、氮化物和氮氧化物中的一种，并且绝缘隔层图案500的顶表面可以被平坦化以在后续工艺中形成电荷存储结构600。
电荷存储结构600可以布置在绝缘隔层图案500上。例如，电荷存储结构600可以包括穿过绝缘隔层图案500延伸到BCAT 200的第二接触610以及布置在绝缘中间层图案500上并与第二接触610接触的电荷保持件(charge holder)620。
可以通过使用位线间隔物440作为蚀刻掩模的自对准蚀刻工艺，以这种第二结224可以在相邻位线结构400之间暴露的方式在相邻位线结构400之间部分去除绝缘隔层图案500，从而形成第二接触孔H2，第二结224可以通过该第二接触孔H2暴露。然后，导电材料可以填充到第二接触孔H2中，从而形成与第二结224接触的第二接触610。
在一些示例实施例中，第二接触610可以被设置为掩埋接触，该掩埋接触可以连接到BCAT 200的源电极和绝缘隔层图案500上的电荷保持件620。
因为第二接触孔H2可以通过使用位线间隔物440作为蚀刻掩模的自对准蚀刻工艺形成，所以第二接触610的对准裕度可以充分增加到相邻位线间隔物440之间的整个区域。在这种情况下，第二接触610可以与位线间隔物440接触，并且第二接触610与第二结224之间的接触精度可以在第二接触孔H2中增加。
第二接触610可以包括选自以下的至少一种材料：半导体材料(诸如，多晶硅)、金属和半导体材料的化合物(诸如，硅化钨(WSi))、导电金属氮化物(诸如，氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN))以及导电金属(诸如，钛(Ti)、钽(Ta)和钨(W))。第二接触610可以具有与第一接触420相同的材料。
电荷保持件620可以布置在绝缘中间层图案500上，并且可以与第二接触610接触。
根据存储器件1000的特性和要求，各种电荷保持件620可以设置在存储器件1000中。
例如，电荷保持件620可以包括电容器，该电容器具有与第二接触610接触的圆柱状下电极622、沿着下电极622的表面轮廓覆盖下电极622的表面的介电层(未示出)和覆盖介电层的上电极(未示出)。
下电极622和上电极可以包括掺杂有掺杂剂的半导体材料、导电金属氮化物和导电金属之一。导电金属氮化物的示例可以包括氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)等。导电金属的示例可以包括钌(Ru)、铱(Ir)、钛(Ti)、钽(Ta)、钨(W)等。介电层可以包括氧化物、氮化物、氮氧化物和高k材料中的至少一种。
尽管图中未示出，电荷保持件620可以包括具有下电极(未示出)、可变电阻器(未示出)和上电极(未示出)的可变电阻器结构。
可变电阻器可以包括相变材料，例如硫族化物，并且下电极和上电极可以包括导电材料。否则，下电极和上电极之一可以包括热电极。热电极可以选择性地将热量传递给相变材料，并且可变电阻器的相位可以在非晶态与晶态之间交替变化。因此，非晶态与晶态之间的电阻差可用于将电数据存储在电荷保持件620中。
根据本发明的存储器件的示例实施例，位线结构400的缓冲图案410可以被修改为包括对位线蚀刻工艺具有良好抗蚀刻性的热氧化物图案412，因此与位线结构400的传统缓冲图案相比，缓冲图案410的总高度(厚度)可以减小。因此，可以充分减小位线结构中的线图案的深宽比，以增加位线蚀刻工艺中的线图案的物理稳定性。
另外，随着缓冲导电图案416的高度可以减小，缓冲导电图案416与第一接触420之间的相对面的面积可以在位线结构400中最小化。因此，相邻位线结构400之间的寄生电容可以被最小化，结果，位线结构400的感测裕度可以在存储器件中增加。位线结构400的增加的感测裕度可改善存储器件1000的信号特性。
图5A、图5B、图5C、图5D、图6A、图6B、图6C、图6D、图7A、图7B、图7C、图7D、图8A、图8B、图8C、图8D、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图17A、图17B、图17C、图17D、图18A、图18B、图18C、图18D、图19A、图19B、图19C、图19D、图20A、图20B、图20C和图20D是示出用于制造图3和图4A至图4D所示的存储器件的方法的工艺步骤的截面图。在图5A至图15D中，由具有“A”的图号表示的每个图是沿图3所示存储器件的线A-A’截取的截面图，由具有“B”的图号表示的每个图是沿图3所示存储器件的线B-B’截取的截面图。此外，在图5A至图15D中，由具有“C”的图号表示的每个图是沿图3所示存储器件的线C-C’截取的截面图，由具有“D”的图号表示的每个图是沿图3所示存储器件的线D-D’截取的截面图。
参照图3和图5A至图5D，衬底100可以以这样的构造提供：多个有源区域102和器件隔离层110可以形成在衬底100中。衬底100可以被分成单元区域C和外围区域P，在单元区域C中可以布置多个存储单元，在外围区域P中可以布置多个外围器件，例如用于操作存储单元的驱动器。
衬底100可以分成有源区域102和限定有源区域102的场区(未示出)，在有源区域102上可以布置诸如栅电极的导电结构。器件隔离层110可以位于场区上，并且相邻有源区域102可以通过器件隔离层110彼此电隔离。
存储单元可以包括电荷存储结构和用于对电荷存储结构充电或放电的单元晶体管。单元晶体管可以布置在单元区域C的有源区域102上，并且用于驱动单元晶体管的外围晶体管可以布置在外围区域P的有源区域102上。
例如，衬底100可以包括基于IV族的半导体材料(例如，硅(Si)、锗(Ge)和硅锗(SiGe))以及基于III-V族化合物的半导体材料(例如，GaP、GaAs和GaSb)。在一些示例实施例中，衬底100可以包括硅衬底、锗衬底、硅锗(SiGe)衬底、绝缘体上硅(SOI)衬底和绝缘体上锗(GOI)衬底。
在一些示例实施例中，有源区域102和器件隔离层110可以通过浅沟槽隔离(STI)工艺形成。可以在衬底100上形成硬掩模(未示出)，并且可以通过使用硬掩模作为蚀刻掩模的各向同性蚀刻工艺在衬底100的上部形成器件隔离沟槽。器件隔离沟槽可以用绝缘材料填充，从而形成器件隔离层110。例如，器件隔离层110可以包括氧化硅、氮化硅和氮氧化硅中的一种。
因此，多个有源区域102可以由器件隔离层110限定，并且相邻有源区域102可以由器件隔离层110彼此电隔离。在一些示例实施例中，有源区域可以相对于第一方向I或第二方向II倾斜一定角度，并且多个有源区域可以以相同的间隔重复。
参照图3和图6A至图6D，可以以这样的方式在衬底100上形成多个掩埋沟道阵列晶体管(BCAT)：在衬底100的表面下方的有源区域102上具有多个掩埋单元栅极CG的至少一个栅极线可以沿第一方向I延伸。多个结部分220可以布置在有源区域102上与单元区C中的掩埋单元栅极CG邻近并高于该掩埋单元栅极CG。
在一些示例实施例中，可以以这样的方式在衬底100上形成多个栅极沟槽(未示出)：栅极沟槽可以横跨器件隔离层110和有源区域102。栅极沟槽可以在第一方向I上延伸，并且相邻的栅极沟槽可以在第二方向II上间隔相同的间隙距离。具体地，单个有源区域102可以横跨衬底100上的一对栅极沟槽。
沿着栅极沟槽的表面轮廓，可以在衬底100的顶表面上以及栅极沟槽的底表面和侧表面上形成初步单元栅极绝缘层(未示出)，并且可以在初步单元栅极绝缘层上形成初步单元栅极导电层达到足以填充栅极沟槽的厚度。
初步单元栅绝缘层可以通过热氧化工艺或沉积工艺形成。当可以对具有栅极沟槽的衬底100进行热氧化工艺时，可以在有源区域的表面上形成热氧化物层作为初步单元栅极绝缘层。否则，诸如氧化硅和金属氧化物的高介电常数材料可以通过诸如化学气相沉积(CVD)工艺和原子层沉积(ALD)工艺的沉积工艺沉积到衬底100上。
可以通过诸如物理气相沉积(PVD)工艺、CVD工艺和ALD工艺的沉积工艺将导电材料沉积到初步单元栅极绝缘层上，从而在初步单元栅极绝缘层上形成初步单元栅极导电层。具体而言，沉积工艺可以以这样的方式进行：初步单元栅极导电层可以形成足够填充栅极沟槽的厚度。
然后，可以通过平坦化工艺(例如化学机械抛光(CMP)工艺)，从衬底100上部分去除初步单元栅极导电层和初步单元栅极绝缘层，直到衬底100的顶表面可以暴露。因此，初步单元栅极导电层和初步单元栅极绝缘层可以仅保留在栅极沟槽中。
然后，可以通过回蚀工艺从栅极沟槽去除初步单元栅极导电层和初步单元栅极绝缘层的上部，从而在栅极沟槽的下部形成单元栅极绝缘层212和单元栅极导电层214。具体地，栅沟槽中的有源区域102上的单元栅极绝缘层212和单元栅极导电层214可以形成为单元栅极CG。
可以在衬底100上形成单元栅极覆盖层(未示出)达到足以填充栅极沟槽的上部的厚度，并且可以以衬底100的顶表面可以暴露的方式使单元栅极覆盖层平坦化，从而在栅极沟槽的上部形成单元栅极覆盖图案216。因此，单元栅极CG可以被单元栅极覆盖图案216覆盖或掩埋，并且可以与周围隔离。因此，单元栅极CG也可以被称为掩埋单元栅极CG。例如，单元栅极覆盖层可以包括氮化硅或氧化硅，氮化硅或氧化硅可通过沉积工艺沉积到衬底100上。
因此，单元栅极绝缘层212、单元栅极导电层214和单元栅极覆盖图案216可以顺序堆叠在栅极沟槽中，从而在衬底100的单元区域C中形成沿第一方向I延伸的掩埋栅极结构210。线形掩埋栅极结构210可以被设置为存储器件1000的栅极线。
也就是说，掩埋单元栅极CG可以布置在器件隔离层110的顶表面下方，并且可以被单元区域C中的线形单元栅极覆盖图案216覆盖。因为单元栅极CG可以用作单元晶体管的栅电极，所以栅极线可以用作存储器件1000的字线WL。
单元栅极覆盖图案216周围的器件隔离层110和有源区域102可以以这样的方式暴露于周围环境：有源区域102和器件隔离层110可以在第一方向上交替布置，并且有源区域102可以像岛一样被器件隔离层110和单元栅极覆盖图案216隔离。
因为一对栅极线可以横跨单个有源区域102，所以每个有源区域102可以以这样的方式包括一对单元栅极CG：与所述一对单元栅极CG邻近的中心部分和与单元栅极CG中的一个邻近的两端部分可以暴露于周围环境。有源区域102的与单元栅极CG邻近的暴露部分可以被设置为结部分220。
因为没有栅极沟槽可以设置在衬底100的外围区域P中，所以由器件隔离层110限定的有源区域102可以完全暴露于周围环境。
此后，可以仅对衬底100的单元区域C执行离子注入工艺，并且可以将杂质注入到有源区域102的暴露部分的表面部分上，从而形成与掩埋栅极结构210邻近的结部分220。具体地，第一结222可以形成在有源区域102的中心部分上，一对第二结224可以形成在有源区域102的两端部分上。杂质可以包括硼(B)或磷(P)。离子注入工艺可以以这样的方式进行：结部分220的底部可以低于单元栅极CG的底部。
在离子注入工艺中，衬底100的外围区域P可以被掩模层(未示出)覆盖，因此结部分220可以仅形成在单元区域C中。当可以完成离子注入工艺时，可以从衬底100上去除掩模层，并且外围区域P可以再次暴露于周围环境。
因此，一对单元栅极和结部分220可以形成在单元区域C的有源区域102上，因此掩埋沟道阵列晶体管(BCAT)200可以布置在单元区域C的有源区域102上，作为存储器件1000的单元晶体管。
参照图3和图7A至图7D，绝缘层300a可以形成在衬底100的可以布置多个BCAT 200的整个表面上。
在一些示例实施例中，可以通过沉积工艺或旋涂工艺在衬底100的整个表面上形成基础氧化物层310a，并且可以通过沉积工艺在基础氧化物层310a上形成蚀刻停止层320a。基础氧化物层310a可以包括聚环氧乙烷(PEOX)、正硅酸乙酯(TEOS)、硅酸盐玻璃、硅氧烷、倍半硅氧烷中的至少一种，蚀刻停止层320a可以包括氮化硅和氮氧化硅中的一种。因此，衬底100可以被具有基础氧化物层310a和蚀刻停止层320a的绝缘层300a覆盖。
基础氧化物层310a可形成为约至约的厚度，蚀刻停止层320a可形成为约至约的厚度。
重复上述内容，并且至少如图7A-图7D所示，绝缘层300a可以基于沿着其上布置有BCAT晶体管200(例如，单元晶体管)的单元区域C和其上至少将要布置如下面进一步描述的外围晶体管800的外围区域P将绝缘材料沉积到衬底100上，而形成在整个(“全部”)衬底100上。
参照图3和图8A至图8D，半导体层412a和牺牲层490a可以沿着整个衬底100(例如，跨越单元区域C和外围区域P)形成在绝缘层300a上。
例如，可以通过CVD工艺将多晶硅沉积到蚀刻停止层320a上，于是可以在蚀刻停止层320a上形成半导体层412a。
可以将各种半导体材料用于半导体层412a，只要该半导体材料可与外围栅极绝缘层一起形成为氧化物层并且氧化物层(例如，基于半导体层412a要形成的所得热氧化物层412b)的厚度可大于外围栅极绝缘层的厚度。例如，当衬底可以包括单晶硅时，因为在相同的热氧化工艺下，多晶硅氧化物层可以形成得比单晶硅层厚，所以多晶硅层可以用作半导体层412a。因此，可以在包括单晶硅的衬底100的表面上形成多晶硅层作为半导体层412a。例如，半导体层412a可以形成为约至约的厚度。
然后，牺牲层490a可以形成在半导体层412a的整个表面上。例如，诸如正硅酸四乙酯(TEOS)、硅酸盐玻璃的氧化物可以沉积在半导体层412a上，包括氧化物的牺牲层490a可以形成在半导体层412a上。因此，半导体层412a和牺牲层490a可以横跨单元区域C和外围区域P沿着整个衬底100形成在绝缘层300a上。半导体层412a可以包括多晶硅，牺牲层490a可以包括氧化物。
参照图3和图9A至图9D，可以从外围区域P去除牺牲层490a和半导体层412a，于是蚀刻停止层320a可以在衬底100的外围区域P中暴露。再次声明，可以从衬底100部分去除牺牲层490a和半导体层412a，使得绝缘层300a在外围区域P中暴露，于是牺牲层和半导体层412a被限制在单元区域C。
在一些示例实施例中，可以以这样的方式在衬底100上形成掩模图案(未示出)：单元区域C可以被掩模图案覆盖并且外围区域P可以被暴露。然后，可以使用掩模图案作为蚀刻掩模对衬底100执行干法蚀刻工艺，因此可以仅从衬底100的外围区域P去除牺牲层490a和半导体层412a。此后，可以通过灰化工艺和剥离工艺去除掩模图案。
因此，牺牲层490a可以在衬底100的单元区域C中暴露，蚀刻停止层320a可以在衬底100的外围区域P中暴露。
参照图3和图10A至图10D，可以通过针对牺牲层490a具有蚀刻选择性的蚀刻工艺从衬底100的外围区域P去除蚀刻停止层320a。再次声明，可以基于针对单元区域C的牺牲层490a具有蚀刻选择性的蚀刻工艺从外围区域P去除绝缘层300a的上部(例如，蚀刻停止层320a)。
在一些示例实施例中，蚀刻停止层320a可以包括氮化硅，并且可以使用磷酸水溶液作为蚀刻剂对衬底执行湿法蚀刻工艺。因此，可以通过湿法蚀刻工艺去除外围区域P中的蚀刻停止层320a，并且基础氧化物层310a可以在外围区域P中暴露。
具体地，由于牺牲层490a可以对磷酸水溶液具有强的蚀刻耐受性，所以可以通过牺牲层490a保护单元区域C中的半导体层412a免于湿法蚀刻工艺，并且可以通过湿法蚀刻工艺仅去除外围区域P中的蚀刻停止层320a。因此，牺牲层490a可以仍然在单元区域C中暴露，并且基础氧化物层310a可以在外围区域P中暴露。
参照图3和图11A至图11D，可以从衬底100同时去除单元区域C中的牺牲层490a和外围区域P中的基础氧化物层310a。再次声明，可以分别从外围区域P和单元区域C同时去除绝缘层300a的下部(例如，基础氧化物层310a)和牺牲层490a，使得单元区域C被半导体层412a覆盖并且衬底100的外围区域P的顶表面被暴露。因此，参照图8A-图11D，可以在单元区域C中的绝缘层300a上形成半导体层412a，使得衬底100在外围区域P中暴露。
在一些示例实施例中，牺牲层490a可以包括诸如TEOS的氧化物，并且基础氧化物层310a可以包括氧化硅，使得可以通过相同的湿法蚀刻工艺从衬底100去除牺牲层490a和基础氧化物层310a。
因此，衬底100的外围区域P的顶表面可以暴露，因此有源区域102和器件隔离层110可以在外围区域P中再次暴露于环境，而单元区域C的顶表面可以被基础氧化物层310a、蚀刻停止层320a和半导体层412a的堆叠层结构覆盖。也就是说，有源区域102和器件隔离层110可以被堆叠层结构覆盖，并且半导体层412a可以在单元区域C中暴露于环境。
参照图3和图12A至图12D，可以对衬底100进行热处理，从而将半导体层412a转变为单元区域C中的热氧化物层412b，并在外围区域P中的有源区域102上形成外围栅极绝缘层810。
例如，可以对衬底100进行快速热氧化(RTO)工艺(例如，至少部分热氧化衬底100)特定(或者预定)时间。作为所述热氧化的结果，半导体层412a可以形成为单元区域C中的热氧化物层412b，并且有源区域102的表面部分可以与在单元区域C中形成热氧化物层412b一起(同时)，形成为外围区域P中的外围栅极绝缘层810。
由于半导体层412a可以包括多晶硅和有源区域102，因此衬底100可以包括单晶硅，并且在相同的热氧化工艺下，多晶硅的氧化商(oxidation quotient)可以比单晶硅的氧化商大得多，所以热氧化物层412b的厚度可以大于外围栅极绝缘层810的厚度。具体地，热氧化物层412b的厚度可以比外围栅极绝缘层810的厚度大厚度偏差Δt。
热氧化物层412b的厚度可以由半导体层412a的厚度和热氧化工艺的工艺条件来确定。因此，仅通过修改半导体层412a的厚度和改变热氧化工艺的工艺条件，就可以考虑热氧化物图案412来控制热氧化物层412b的厚度。因此，可以通过根据存储器件的特性和要求改变热氧化物层412b的厚度或高度来改变或修改缓冲图案410的总厚度或总高度。
在一些示例实施例中，当外围栅极绝缘层810可以形成为厚度为约至约的氧化硅层时，热氧化物层412b可以形成为厚度为约至约的氧化硅层。
热氧化物层412b的氧化硅可以针对位线蚀刻工艺具有足够好的蚀刻耐受性，因此可以充分保护衬底100和/或BCAT 200免受位线蚀刻工艺。因此，由于小厚度的热氧化物层412b可充分耐受位线蚀刻工艺，因此具有热氧化物图案412的将在下文中详细描述的缓冲图案410的总高度会减小。
具体地，由于热氧化物层412b的厚度可以容易地通过半导体层412a的厚度和热氧化工艺的工艺条件来改变，所以热氧化物层412b可以在位线结构400的形成工艺中用作厚度可变层。因此，可以考虑位线结构400的结构和构造以及衬底100的特性来确定热氧化物层412b的厚度。
单元硬化层414a和外围硬化层820可以分别选择性地形成在热氧化物层412b和外围栅极绝缘层810上。
例如，在完成热氧化工艺之后，可以进一步对衬底100执行氮化工艺，因此可以在热氧化物层412b和外围栅极绝缘层810上进一步形成氮化物层。由于热氧化物层412b和外围栅极绝缘层810都可以包括氧化硅，所以氮氧化硅层可以形成在热氧化物层412b和外围栅极绝缘层810上，从而彼此同时形成单元硬化层414a和外围硬化层820。再次声明，根据氮化工艺，可以在单元区域中的氧化物层上和外围区域中的外围栅极绝缘层上同时形成硬化层。单元硬化层414a和外围硬化层820可以具有约至约的相同厚度。
根据存储器件1000的要求，可以不执行氮化工艺。在这种情况下，单元硬化层414a可以不设置在缓冲图案410中，并且外围硬化层820可以不设置在外围晶体管800中。
参照图3和图13A至图13D，缓冲导电层416a和第一外围栅极导电层830a可以分别形成在单元硬化层414a和外围硬化层820上。
例如，半导体材料可以通过CVD工艺沿着整个衬底100沉积在单元硬化层414a和外围硬化层820上，从而在单元硬化层414a上形成缓冲导电层416a，在外围硬化层820上形成第一外围栅极导电层830a。因此，缓冲导电层416a和第一外围栅极导电层830a可以通过相同的沉积工艺同时形成。
当单元硬化层414a和外围硬化层820可以不设置在存储器件1000中时，缓冲导电层416a可以形成在热氧化物层412b上，并且第一外围栅极导电层830a可以形成在外围栅极绝缘层810上。
缓冲导电层416a可以包括多晶硅，并且可以吸收用于蚀刻可以布置在缓冲导电层416a上的图16A中的导电层430a的蚀刻工艺的过蚀刻。
具体地，缓冲导电层416a的厚度可以根据热氧化物层412b和单元硬化层414a的厚度而变化，从而减小缓冲图案410的总高度。在一些示例实施例中，缓冲导电层416a可以形成为低于约的厚度。当热氧化物层412b和单元硬化层414a可以充分吸收用于蚀刻导电层430a的蚀刻工艺的过蚀刻时，缓冲导电层416a可以不形成在单元硬化层414a上。
因此，热氧化物层412b、单元硬化层414a和缓冲导电层416a可以顺序地堆叠在绝缘层300a上，从而在衬底100的单元区域C中形成缓冲层410a。相反，第一外围栅极导电层830a可以形成在衬底100的整个外围区域P上，并且外围硬化层820a可以被第一外围栅极导电层830a覆盖。
此后，可以穿过缓冲层410a和绝缘层300a形成与第一结222接触的初步接触420b。
参照图3和图14A至图14D，可以从衬底100部分去除缓冲层410a和绝缘层300a，从而形成第一接触孔H1，第一结222可以通过该第一接触孔H1暴露。然后，第一结222的上部可以凹陷以形成低结，该低结的顶表面可以低于器件隔离层110的顶表面。
例如，用于暴露第一结222的掩模图案(未示出)可以形成在缓冲层410a上，并且可以通过使用掩模图案作为蚀刻掩模的蚀刻工艺顺序地和部分地从衬底100去除缓冲层410a和绝缘层300a，从而形成具有第一接触孔H1的初步缓冲图案410b，绝缘层300a下面的第一结222可以通过该第一接触孔H1暴露。然后，可以通过灰化工艺和剥离工艺从初步缓冲图案410b去除掩模图案。
在一些示例实施例中，可以以这样的方式形成第一接触孔H1：第一结222可以通过第一接触孔H1暴露。然而，也可以按照存储器件1000的特性以这样的方式形成第一接触孔H1：可以通过第一接触孔H1暴露第二结224。
基础氧化物层310a可以形成为基础氧化物图案310，蚀刻停止层320a可以通过蚀刻工艺形成为蚀刻停止图案320，从而在衬底100上形成绝缘图案300。同样，热氧化物层412b、单元硬化层414a和缓冲导电层416a可以分别形成为初步热氧化物图案412a、初步硬化图案414b和初步缓冲导电图案416b，从而在绝缘图案300上形成初步缓冲图案410b。可以穿过初步缓冲图案410b和绝缘图案300连续形成第一接触孔H1。因此，第一接触孔H1可以由绝缘图案300和初步缓冲图案410b两者限定。
然后，可以以可以从衬底100去除第一结222的上部的方式对第一结222连续地进行用于形成第一接触孔H1的蚀刻工艺。因此，第一结222可以凹陷到特定(或者可替换地，预定的)深度，从而形成由器件隔离层110限定并与第一接触孔H1连通的结凹部R。第一结222可以形成为顶表面低于器件隔离层110的顶表面的低结。因此，低结可以通过结凹部R和第一接触孔H1暴露于周围环境。
参照图3和图15A至图15D，导电材料可以填充在第一接触孔H1和结凹部R中，从而形成延伸(“穿透”)通过缓冲层416a和绝缘层810的初步接触420a，使得初步接触420a与器件隔离层110的顶表面下方的结部分220接触，并且被器件隔离层110、绝缘图案300和初步缓冲图案410b包围。
再次声明，可以至少部分地去除缓冲层410a、绝缘层300a和绝缘层300a下面的结部分220以形成第一接触孔H1和结凹部R，其中第一接触孔H1由初步缓冲图案410b和绝缘图案300限定，并且结凹部R由器件隔离层110限定，使得顶表面低于器件隔离层110的顶表面的低结通过结凹部R和接触孔H1暴露，并且初步缓冲图案410b包括初步热氧化图案412a和初步缓冲导电图案416b。第一接触孔H1和结凹部R可以用导电材料填充，以在第一接触孔H1和结凹部R中形成初步接触420a，使得初步接触420a的顶表面与初步缓冲导电图案416b的顶表面共面或基本共面。
例如，可以通过CVD工艺将导电材料沉积到初步缓冲图案410b和第一外围栅极导电层830a上，从而形成足够厚度的导电接触层(未示出)，以填充第一接触孔H1和结凹部R。然后，可以通过CMP工艺使导电接触层平坦化，直到初步缓冲图案410b的顶表面可以在单元区域C中暴露，并且第一外围栅极导电层830a的顶表面可以在外围区域P中暴露。因此，导电接触层可以仅保留在第一接触孔H1和结凹部R中，从而在第一接触孔H1和结凹部R中形成初步接触420a。
在一些示例实施例中，导电接触层可以包括多晶硅，因此初步接触420a可以包括与初步缓冲导电图案416b相同的导电材料。因此，在CMP工艺中，可以基本上以相同的速率去除导电接触层和初步缓冲导电图案416b，使得初步接触420a的顶表面可以基本上与初步缓冲导电图案416b的顶表面共面(例如，在制造公差和/或材料公差内共面)。
具体地，可以在用于形成初步接触420a的CMP工艺中进一步去除初步缓冲导电图案416b，以获得缓冲图案410的缓冲导电图案416的最佳厚度。在这种情况下，也可以从衬底100的外围区域P将第一外围栅极导电层830a去除多达初步缓冲导电图案416b的进一步的去除量。
参照图3和图16A至图16D，导电层430a可以形成在具有初步接触420a的衬底100的整个表面上，使得初步缓冲图案410b和初步接触420a可以被单元区域C中的导电层430a覆盖，并且第一外围栅极导电层830a可以被外围区域P中的导电层430a覆盖。
阻挡层432a可以形成在单元区域C中的初步缓冲图案410b和初步接触420a上以及外围区域P中的第一外围栅极导电层830a上。例如，阻挡层可以通过CVD工艺形成，并且可以包括导电金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)和氮化钨(WN)。具体地，为了方便起见，外围区域P中的阻挡层将由附图标记840a表示。另外，外围区域P中的阻挡层840a在下文中可被称为外围阻挡层。
导电金属层434a可以形成在阻挡层432a上，覆盖层436a可以形成在导电金属层434a上。为了方便起见，类似于阻挡层，外围区域P中的导电金属层和覆盖层436a将分别由附图标记850a和860a表示。
导电金属层434a可以通过PVD工艺、CVD工艺和溅射工艺中的一种形成，并且可以包括低阻金属，例如钌(Ru)、铱(Ir)、钛(Ti)、钽(Ta)和钨(W)。覆盖层436a可以包括氧化物、氮化物和氮氧化物中的一种。
导电金属层434a和覆盖层436a可以在单元区域C中的后续工艺中形成为图18A中的导线430，而导电金属层850a和覆盖层860a可以在外围区域P中的后续工艺中形成为图17C中的外围晶体管800。因此，导电金属层850a在下文中可称为第二外围栅极导电层，覆盖层860a可称为外围栅极覆盖层。
此后，可以在衬底100的外围区域P上形成外围晶体管800。
参照图3和17A至图17D，用于外围栅极PG的掩模图案(未示出)可以形成在覆盖层436a和覆盖层860a上，并且外围栅极覆盖层860a、导电金属层850a、阻挡层840a、第一外围栅极导电层830a、外围硬化层820和外围栅极绝缘层810可以通过使用用于外围栅极PG的掩模图案作为蚀刻掩模的蚀刻工艺顺序地图案化，从而形成外围栅极PG和覆盖外围栅极PG的外围栅极覆盖图案860。
然后，可以在外围栅极PG和外围栅极覆盖图案860的侧表面上形成外围栅极间隔物870。可以在邻近外围栅极PG的有源区域102上形成离子注入工艺，从而在有源区域102的表面部分形成源极S和漏极D。因此，平面型外围晶体管800可以形成在衬底100的外围区域P的有源区域102上。
此后，可以在外围区域P上形成足够厚度的外围绝缘层(未示出)，以覆盖外围晶体管800，然后可以通过CMP工艺使外围绝缘层平坦化，直到可以暴露出单元区域C的外围栅极覆盖图案860和覆盖层436a，从而形成外围绝缘图案900。具体地，用于平坦化外围绝缘层的CMP工艺可以以这样的方式进行，即单元区域C的覆盖层436a可以被进一步去除到期望的厚度或高度。覆盖层436a的减少可降低后续位线蚀刻工艺中的线图案的深宽比。
在衬底100的外围区域P中形成外围晶体管800之后，可以在衬底100的单元区域C中执行位线蚀刻工艺。位线蚀刻工艺可以包括连续的第一蚀刻工艺和第二蚀刻工艺。
参照图3和18A至图18D，可以对导电层430a和初步缓冲导电图案416b执行第一蚀刻工艺，从而形成缓冲导电图案416和缓冲导电图案416上的导线430，导线430可以成形为沿第二方向II延伸的线，其中，第一蚀刻工艺包括部分去除导电层430a、初步缓冲导电图案416b和初步接触420a。
再次声明，可以根据第一蚀刻工艺从单元区域部分去除导电层430a，以通过第一蚀刻工艺的过蚀刻从单元区域C去除初步缓冲导电图案416b和初步接触420a的上部，从而形成缓冲导电图案416、上接触422和接触缓冲导电图案416和上接触422的导线430。
在一些示例实施例中，初步缓冲导电图案416b和初步接触420a可以包括公共材料，使得初步缓冲导电图案416b和初步接触420a的上部通过第一蚀刻工艺的过蚀刻以公共蚀刻速率去除。
例如，位线掩模图案M可以形成在单元区域C中的覆盖层436a上，并且外围区域P中的外围绝缘图案900和外围栅极覆盖图案860可以在沿着第二方向II延伸的线中暴露，其中，外围区域P的构造为外围区域P可以被位线掩模图案M和覆盖层436a覆盖。然后，可以使用位线掩模图案M作为蚀刻掩模对覆盖层436a执行第一蚀刻工艺，例如干法蚀刻工艺。例如，干法蚀刻工艺可以包括等离子体蚀刻工艺。
覆盖层436a、导电金属层434a和阻挡层432a可以依次分别图案化为位线覆盖层图案436、导电金属图案434和阻挡层图案432，从而通过第一蚀刻工艺形成导线430。具体地，初步缓冲导电图案416b和对应于初步缓冲导电图案416b的初步接触420a的上部也可以通过第一蚀刻工艺的过蚀刻来图案化。因此，初步缓冲导电图案416b和初步接触420a的上部可以分别形成缓冲导电图案416和上接触422。
在一些示例实施例中，初步缓冲导电图案416b可具有足够的厚度以吸收第一蚀刻工艺的过蚀刻，因此初步缓冲导电图案416b可被完全去除，并且初步缓冲导电图案416b下方的初步硬化图案414b可在第一蚀刻工艺中充分暴露。在第一蚀刻工艺中，初步接触420a也可以与初步缓冲导电图案416b同时去除，使得上接触422和缓冲导电图案416可以具有相同的厚度。
当初步缓冲导电图案416b的厚度不足以吸收第一蚀刻工艺的过蚀刻时，初步硬化图案414b和初步热氧化物图案412a可以吸收第一蚀刻工艺的过蚀刻。在这种情况下，可以通过第一蚀刻工艺的过蚀刻去除初步硬化图案414b和初步热氧化物图案412a，并且还可以在第一蚀刻工艺中与初步硬化图案414b和初步热氧化物图案412b以及初步缓冲导电图案416b同时去除初步接触420a。因此，上接触422的厚度可以大于缓冲导电图案416的厚度。
因此，当初步硬化图案414b和初步热氧化物图案412a可以充分吸收第一蚀刻工艺的过蚀刻，并且第一蚀刻工艺之后的初步硬化图案414b和初步热氧化物图案412a的剩余厚度可以足以在随后的第二蚀刻工艺中保护衬底100时，不需要为缓冲图案410形成缓冲导电层416a或初步缓冲导电图案416b。
在一些示例实施例中，缓冲导电图案416可以具有约至图约的厚度。例如，当初步热氧化物图案412c可具有约至约的厚度时，缓冲导电图案416的厚度可最大程度地减小至约
即，缓冲导电图案416的厚度或高度可根据第一蚀刻工艺的过蚀刻和初步热氧化物图案412a的厚度而减小。因此，由于缓冲导电图案416的高度减小，缓冲图案410的总高度可以减小。
参照图3和图19A至图19D，可以对初步硬化图案414b、初步热氧化物图案412c和上接触422下方的初步接触420a的下部连续进行第二蚀刻工艺。
因此，初步硬化图案414b和初步热氧化物图案412c可以分别被图案化为硬化图案414和热氧化物图案412，并且初步接触420a的下部可以通过第二蚀刻工艺被图案化为下接触424。下接触424可以穿过第一接触孔H1和结凹部R延伸到上接触422。热氧化物图案412、硬化图案414和缓冲导电图案416的堆叠结构可以被设置为介于绝缘图案300与导线430之间的缓冲图案410。另外，上接触422和下接触424可以设置为第一接触420。
再次声明，根据在第一蚀刻工艺之后执行的第二蚀刻工艺，可以部分去除初步热氧化物图案412a和初步接触420a的下部，以在缓冲导电图案416下面形成热氧化物图案412，并且在第一接触孔H1和结凹部R中在上接触422下面形成下接触424，使得热氧化物图案412和缓冲导电图案416至少部分地构成缓冲图案410，并且下接触424和上接触422至少部分地构成第一接触420。
第二蚀刻工艺可以包括干法蚀刻工艺，例如等离子体蚀刻工艺，并且可以与第一蚀刻工艺连续进行。第一蚀刻工艺和第二蚀刻工艺可以构成位线蚀刻工艺。
由于初步硬化图案414b和初步热氧化物图案412a的蚀刻速率可以比初步接触420a的蚀刻速率小得多，所以尽管可以对结凹部R的底部进行第二蚀刻工艺，并且初步接触420a的下部可以形成为下接触424，但是可以保留初步热氧化物图案412a。也就是说，尽管可以对结凹部R的底部进行第二蚀刻工艺，但是可以充分保护衬底100免受第二蚀刻工艺。
因此，初步硬化图案414b和预热氧化物图案412a的厚度和蚀刻速率可以以这样的方式被控制和调节：蚀刻停止图案320或基础氧化物图案310可以暴露而不会对衬底100造成损坏，同时可以对结凹部R的底部进行第二蚀刻工艺，并且初步接触420a的下部可以形成为下接触424。
硬化图案414和热氧化物图案412的组成和厚度可以考虑下接触424的高度和相对于初步接触420a的相对蚀刻速率来确定。在一些示例实施例中，热氧化物图案412可具有约至约的厚度，硬化图案414可具有约至约的厚度。
如上所述，当热氧化物图案412可以足够高(或厚)并且耐受位线蚀刻工艺时，缓冲图案410可以仅包括热氧化物图案412和硬化图案414，而不包括缓冲导电图案416。在这种情况下，热氧化物图案412和硬化图案414可以吸收第一蚀刻工艺的过蚀刻，并且可以充分耐受第二蚀刻工艺，以在位线蚀刻工艺中最小化对衬底100和BCAT 200的损坏。
因此，多个线图案L可以以这样的构造布置在绝缘图案300上：线图案可以在第二方向II上延伸，并且可以在第一方向I上与相邻的线图案L间隔相同的间隙距离。线图案L可以包括可以布置在绝缘图案300上的缓冲图案410，第一接触420穿过绝缘图案300与第一结222接触，并且其顶表面处于与缓冲图案410相同的水平面，并且在第二方向II上传输电信号。
参照图3和图20A至图20D，位线间隔物440可以以这样的方式形成在每个线图案L的侧表面上，从而在衬底100上形成位线结构400：结凹部R和第一接触孔H1可以被位线间隔物440填充。再次声明，位线间隔物440可以形成在导线430和缓冲图案410的侧表面上，其中位线间隔物填充围绕第一接触420的第一接触孔H1和结凹部R。
隔离层(未示出)可以形成在绝缘图案300上至足够的厚度，使得相邻的线图案L与围绕下接触424的结凹部R以及第一接触H1的内部空间之间的间隙空间可以填充绝缘材料。然后，隔离层可以通过各向同性蚀刻工艺部分去除，并且可以仅保留在每个线图案L的侧表面上。例如，隔离层可以通过CVD工艺形成，并且用于隔离层的绝缘材料可以包括氧化物、氮化物和氮氧化物中的一种。
然后，可以从位线覆盖图案436去除掩模图案M的残余，从而在衬底100上形成位线结构400。
此后，用于覆盖位线结构400和具有第二接触610和电荷保持件620的电荷存储结构600的绝缘中间层图案500可以形成在其上可以形成位线结构400的衬底100上，从而形成图4A至图4D所示的存储器件1000。
根据存储器件及其制造方法的一些示例实施例，可以通过热氧化工艺在绝缘层300a上形成热氧化物层412b，以与外围栅极绝缘层同时形成多晶硅。热氧化物层412b可以形成为缓冲图案410的热氧化物图案412，用于防止位线蚀刻工艺中对绝缘层300a下面的衬底100和BCAT 200的蚀刻损坏。
仅通过改变多晶硅的初始厚度和用于形成外围栅极绝缘层810的热氧化工艺的工艺条件，可以容易地控制热氧化物层412b的厚度，因此可以控制热氧化物图案412具有足够的厚度，以在位线蚀刻工艺中保护衬底100和BCAT200。由于热氧化物图案412的蚀刻速率可能远小于与第一结222接触的第一接触420的导电材料的蚀刻速率，所以在位线蚀刻工艺中，较小厚度的热氧化物图案可以充分保护衬底100。因此，当热氧化物图案可以包括在缓冲图案410中时，缓冲图案410的总厚度或总高度可以减小，并且因此可以减小位线蚀刻工艺中的线图案L的深宽比，从而防止位线蚀刻工艺中的线图案L的塌陷和位线结构400的桥缺陷。
另外，缓冲图案410中的缓冲导电图案416的高度也可以减小，这是因为位线蚀刻工艺中具有良好蚀刻耐受性的热氧化物图案可以包括在缓冲图案410中，使得彼此邻近的缓冲导电图案416与上接触422之间的相对面的面积可以充分减小。因此，可以减小相邻位线结构400之间的寄生电容，并且可以改善位线结构400的感测裕度，从而改善存储器件1000的操作特性。
前述内容是一些示例实施例的说明，不应被解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域的技术人员将容易理解，在本质上不脱离本发明构思的新颖教导和优点的情况下，在一些示例实施例中许多修改是可能的。因此，所有这样的修改意在包括在权利要求书中限定的本发明构思的范围内。在权利要求中，装置加功能条款旨在覆盖在此描述的执行所述功能的结构，不仅包括结构等同物，还包括等同结构。因此，应当理解，前述内容是一些示例实施例的说明，而不应当被解释为限于所公开的特定示例实施例，并且对一些示例实施例的修改旨在包括在所附权利要求的范围内。

Claims (20)

1.一种存储器件，包括：
衬底，所述衬底包括由器件隔离层限定的多个有源区域；
在所述衬底的所述多个有源区域上的多个单元晶体管，所述多个单元晶体管中的每个单元晶体管包括所述衬底中的掩埋单元栅极和结部分，所述结部分与所述掩埋单元栅极相邻并且相对于所述掩埋单元栅极至少部分位于所述衬底远侧；
所述衬底上的绝缘图案，所述绝缘图案覆盖所述多个单元晶体管和所述器件隔离层；以及
位线结构，所述位线结构位于所述绝缘图案上并连接到所述结部分，所述位线结构包括：
缓冲图案，所述缓冲图案在所述绝缘图案上延伸并包括热氧化物图案；
所述缓冲图案上的导线；以及
接触，所述接触从所述导线穿过所述缓冲图案和所述绝缘图案延伸到所述结部分。
2.根据权利要求1所述的存储器件，其中，所述热氧化物图案包括氧化硅。
3.根据权利要求2所述的存储器件，其中，所述热氧化物图案具有约至约的厚度。
4.根据权利要求2所述的存储器件，其中，所述缓冲图案还包括位于所述热氧化物图案上的缓冲导电图案，所述缓冲导电图案的顶表面与所述接触的顶表面基本共面。
5.根据权利要求4所述的存储器件，其中，所述缓冲导电图案和所述接触包括公共导电材料。
6.根据权利要求5所述的存储器件，其中，所述缓冲导电图案包括多晶硅，并且具有约至约的厚度。
7.根据权利要求4所述的存储器件，其中，所述缓冲图案包括位于所述缓冲导电图案与所述热氧化物图案之间的硬化图案。
8.根据权利要求7所述的存储器件，其中，所述硬化图案具有约至约的厚度。
9.根据权利要求1所述的存储器件，其中，所述缓冲图案包括位于所述热氧化物图案上的硬化图案，所述硬化图案的顶表面与所述接触的顶表面基本共面。
10.根据权利要求1所述的存储器件，其中，
所述结部分包括：
顶表面与所述器件隔离层的顶表面基本共面的的高结；以及
顶表面相对于所述器件隔离层的所述顶表面靠近所述衬底的低结，并且
所述接触具有圆柱形形状，并从所述导线延伸到所述低结。
11.一种半导体器件的制造方法，包括：
提供衬底，所述衬底包括在由器件隔离层限定的多个有源区域上的多个单元晶体管，所述多个单元晶体管中的每个单元晶体管包括所述衬底中的掩埋单元栅极和结部分，所述结部分与所述掩埋单元栅极相邻并且相对于所述掩埋单元栅极至少部分位于所述衬底远侧；
在所述衬底上依次形成绝缘层和缓冲层，所述缓冲层包括热氧化物层；
形成穿过所述缓冲层和所述绝缘层的初步接触，使得所述初步接触与所述器件隔离层的顶表面下方的所述结部分接触，并被所述器件隔离层、绝缘图案和初步缓冲图案包围；
在所述初步缓冲图案和所述初步接触上形成导电层；以及
基于部分地去除所述导电层、所述初步缓冲图案和所述初步接触，形成在所述绝缘图案上延伸的位线结构，其中所述位线结构具有在所述绝缘图案上的缓冲图案、在所述缓冲图案上的导线以及与所述结部分和所述导线连接的接触，其中所述缓冲图案包括热氧化物图案。
12.根据权利要求11所述的方法，其中，依次形成所述绝缘层和所述缓冲层包括：
沿着布置有所述单元晶体管的单元区域和至少将布置外围晶体管的外围区域，将绝缘材料沉积到所述衬底上，从而在整个所述衬底上形成所述绝缘层；
在所述单元区域中的所述绝缘层上形成半导体层，使得所述衬底在所述外围区域中暴露；
至少部分热氧化所述衬底以从所述单元区域中的所述半导体层形成所述热氧化物层，同时在所述外围区域中的有源区域上形成外围栅极绝缘层；以及
在所述热氧化物层和所述外围栅极绝缘层上形成缓冲导电层。
13.根据权利要求12所述的方法，其中，在所述单元区域中的所述绝缘层上形成所述半导体层包括：
跨越所述衬底的所述单元区域和所述外围区域，在所述绝缘层上依次形成所述半导体层和牺牲层；
从所述衬底上部分去除所述牺牲层和所述半导体层，使得所述绝缘层在所述外围区域中暴露，并且所述牺牲层和所述半导体层被限制在所述单元区域中；
基于相对于所述单元区域的所述牺牲层具有蚀刻选择性的蚀刻工艺，从所述外围区域去除所述绝缘层的上部；以及
同时分别从所述外围区域和所述单元区域去除所述绝缘层的下部和所述牺牲层，使得所述单元区域被所述半导体层覆盖并且所述衬底的所述外围区域的顶表面被暴露。
14.根据权利要求13所述的方法，其中，所述半导体层包括多晶硅，所述牺牲层包括氧化物。
15.根据权利要求12所述的方法，其中，所述衬底包括单晶硅，并且所述半导体层包括多晶硅，使得所述热氧化物层的厚度大于所述外围栅极绝缘层的厚度。
16.根据权利要求12所述的方法，还包括：
根据氮化工艺，同时在所述单元区域中的所述热氧化物层和所述外围区域中的所述外围栅极绝缘层上形成硬化层。
17.根据权利要求12所述的方法，其中，形成所述初步接触包括：
部分去除所述缓冲层、所述绝缘层和所述绝缘层下面的所述结部分以形成接触孔和结凹部，所述接触孔由所述初步缓冲图案和所述绝缘图案限定，所述结凹部由所述器件隔离层限定，使得顶表面低于所述器件隔离层的顶表面的低结通过所述结凹部和所述接触孔暴露，所述初步缓冲图案包括初步热氧化物图案和初步缓冲导电图案；以及
用导电材料填充所述接触孔和所述结凹部以在所述接触孔和所述结凹部中形成所述初步接触，使得所述初步接触的顶表面与所述初步缓冲图案的顶表面基本上共面。
18.根据权利要求17所述的方法，其中，形成所述位线结构包括：
根据第一蚀刻工艺从所述单元区域部分去除所述导电层，从而通过所述第一蚀刻工艺的过蚀刻从所述单元区域去除所述初步缓冲导电图案和所述初步接触的上部，由此形成缓冲导电图案、上接触和接触所述缓冲导电图案和所述上接触的导线；
根据在所述第一蚀刻工艺之后执行的第二蚀刻工艺，部分去除所述初步热氧化物图案和所述初步接触的下部，以在所述缓冲导电图案下面形成所述热氧化物图案并且在所述接触孔和所述结凹部中在所述上接触下面形成下接触，使得所述缓冲图案包括所述热氧化物图案和所述缓冲导电图案，并且所述接触包括下接触和所述上接触；以及
在所述导线和所述缓冲图案的侧表面上形成位线间隔物，并填充围绕所述接触的所述接触孔以及所述结凹部。
19.根据权利要求18所述的方法，其中，所述初步缓冲导电图案和所述初步接触包括公共材料，使得通过所述第一蚀刻工艺的过蚀刻，以公共蚀刻速率去除所述初步缓冲导电图案以及所述初步接触的上部。
20.一种用于存储器件的位线结构，所述位线结构包括：
缓冲图案，所述缓冲图案在覆盖半导体衬底的绝缘图案上延伸，所述半导体衬底包括单元晶体管，所述缓冲图案包括热氧化物图案；
所述缓冲图案上的导线，所述导线具有与所述缓冲图案相同的宽度；以及
圆柱形接触，所述圆柱形接触从所述导线穿过所述缓冲图案和所述绝缘图案延伸到所述半导体衬底中。
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