KR100886713B1 - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 125000006850 spacer group Chemical group 0.000 claims abstract description 38
- 238000003860 storage Methods 0.000 claims abstract description 29
- 238000000034 method Methods 0.000 claims description 48
- 150000004767 nitrides Chemical class 0.000 claims description 32
- 238000005530 etching Methods 0.000 claims description 14
- 238000005498 polishing Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 239000002002 slurry Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims description 3
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims description 3
- 238000001312 dry etching Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
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Abstract
본 발명은 스토리지 노드 콘택 플러그 간의 브리지(Bridge)를 방지하여 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 그의 일부분을 노출시키는 하드마스크를 형성하는 단계; 상기 노출된 반도체 기판 부분을 식각하여 제1홈을 형성하는 단계; 상기 제1홈 및 하드마스크의 측벽에 스페이서를 형성하는 단계; 상기 제1홈 저면의 반도체 기판 부분을 식각하여 제2홈을 형성하는 단계; 상기 제2홈의 측벽에 게이트를 형성하는 단계; 상기 게이트의 하부와 콘택하는 드레인 영역을 형성하는 단계; 상기 제2홈 아래의 반도체 기판 내에 상기 드레인 영역과 콘택하는 비트 라인을 형성하는 단계; 상기 제2홈 내에 상기 게이트와 콘택하는 워드 라인을 형성하는 단계; 상기 하드마스크 측면 상부에 형성된 스페이서 부분을 제거하는 단계; 상기 상측이 제거된 스페이서를 포함한 하드마스크 및 워드 라인 상에 상기 하드마스크를 덮도록 절연막을 증착하는 단계; 상기 하드마스크가 노출되도록 절연막을 평탄화시키는 단계; 상기 노출된 하드마스크를 제거하는 단계; 상기 하드마스크가 제거되어 노출된 반도체 기판의 표면 내에 소오스 영역을 형성하는 단계; 및 상기 소오스 영역 상에 스토리지 노드 콘택 플러그를 형성하는 단계;를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 스토리지 노드 콘택 플러그 간의 브리지(Bridge)를 방지하여 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 트랜지스터, 비트 라인(bit line), 워드 라인(word line), 캐패시터(capacitor)의 스토리지 노드 콘택을 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 연구되고 있다.
그 중 하나의 방법으로서, DRAM(dynamic random access memory)과 같은 반도체 소자의 경우, 소오스 영역 및 드레인 영역을 활성 영역 내에 상하로 배치시켜서 반도체 기판 내에서 수직형 채널을 갖는 트랜지스터 구조를 적용한 반도체 소자가 제안되었다.
상기 수직형 채널을 갖는 트랜지스터는 반도체 기판 내에 형성된 홈의 측벽에 게이트 절연막과 게이트 도전막으로 이루어진 게이트를 형성하고, 상기 게이트 를 중심으로 하여 상기 홈의 상하에 소오스 영역 및 드레인 영역을 형성함으로써 반도체 기판의 주면에 대하여 수직형 채널을 갖는 트랜지스터가 형성된다. 그러므로, 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다.
이하에서는, 종래 기술에 따른 반도체 소자의 제조방법에 대해 간략하게 설명하도록 한다.
먼저, 반도체 기판 상에 패드 산화막과 하드마스크 질화막을 차례로 증착하고, 상기 하드마스크 질화막과 패드 산화막을 식각마스크로 이용해서 반도체 기판 부분을 소정 깊이만큼 식각하여 상기 반도체 기판 내에 제1홈을 형성한다. 그런 다음, 상기 제1홈의 측벽을 포위하는 스페이서를 형성한 후, 스페이서를 식각 마스크로 하여 상기 반도체 기판의 노출된 표면을 좀더 식각하여 상기 제1홈의 하부에 제2홈을 형성한다. 이때, 상기 제2홈은 상기 제1홈의 폭 보다 작은 폭을 갖는다.
그리고 나서, 상기 제2홈 외주 측벽의 반도체 기판 상에 게이트 절연막과 게이트 도전막으로 이루어지며 제2홈의 측벽을 감싸는 환형 게이트를 형성한다. 이어서, 상기 환형 게이트에 인접한 소정 영역에 이온주입을 수행하여 드레인 영역을 형성한다.
계속해서, 상기 드레인 영역과 그 아래의 반도체 기판 부분 내에 라인 형상의 매몰 비트 라인을 형성한다. 다음으로, 상기 비트 라인의 중앙 부분에 비트 라인 분리용 절연막을 형성한 후, 상기 비트 라인 분리용 절연막 상부의 제2홈 내에 상기 환형 게이트와 콘택하며 비트 라인과 수직하는 방향으로 연장되는 워드 라인을 형성한다.
이어서, 상기 워드 라인을 포함한 반도체 기판의 결과물 상에 측벽 산화막과 선형 질화막 및 선형 산화막을 차례로 증착한 다음, 상기 선형 질화막 상에 절연막을 증착한다. 그리고 나서, 상기 절연막을 상기 하드마스크 질화막이 노출될 때까지 CMP(Chemical Mechanical Polishing)한 후, CMP된 절연막 상에 마스크 패턴을 형성하여 상기 마스크 패턴에 의해 노출된 하드마스크 질화막과 패드 산화막을 공지의 포토(Photo) 공정을 통해 제거한다.
다음으로, 상기 하드마스크 질화막과 패드 산화막이 제거된 부분에 이온주입 공정을 수행하여 상기 환형 게이트 사이의 반도체 기판 내에 소오스 영역을 형성한다. 그 결과, 상기 환형 게이트 및 그 상부와 하부에 각각 인접하도록 형성된 소오스 영역 및 드레인 영역으로 구성된 수직형 채널을 갖는 트랜지스터가 형성된다. 계속해서, 상기 소오스 영역 상에 도전막을 증착하고, 상기 도전막을 절연막이 노출될 때까지 CMP하여 스토리지 노드 콘택 플러그를 형성한다.
이후, 공지된 후속 공정들을 차례로 수행하여 종래 기술에 따른 수직형 채널을 갖는 트랜지스터를 적용한 반도체 소자를 완성한다.
그러나, 전술한 종래 기술의 경우에는, 반도체 소자의 디자인 룰(Design Rule)이 감소함에 따라 하드마스크 질화막과 패드 산화막의 제거하기 위한 포토 공정시 오버레이(Overlay)가 발생되어 오정렬(Miss Align)이 유발되며, 이 때문에, 그 측벽의 선형 질화막이 하드마스크 질화막과 함께 제거된다. 그 결과, 후속 공정시 상기 제거된 선형 질화막에 의해 노출된 절연막 부분이 손실되어 스토리지 노드 콘택 플러그 간의 브리지가 발생되며, 소자 특성 및 신뢰성이 저하된다.
본 발명은 스토리지 노드 콘택 플러그 간의 브리지(Bridge)를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 그의 일부분을 노출시키는 하드마스크를 형성하는 단계; 상기 노출된 반도체 기판 부분을 식각하여 제1홈을 형성하는 단계; 상기 제1홈 및 하드마스크의 측벽에 스페이서를 형성하는 단계; 상기 제1홈 저면의 반도체 기판 부분을 식각하여 제2홈을 형성하는 단계; 상기 제2홈의 측벽에 게이트를 형성하는 단계; 상기 게이트의 하부와 콘택하는 드레인 영역을 형성하는 단계; 상기 제2홈 아래의 반도체 기판 내에 상기 드레인 영역과 콘택하는 비트 라인을 형성하는 단계; 상기 제2홈 내에 상기 게이트와 콘택하는 워드 라인을 형성하는 단계; 상기 하드마스크의 측면 상부가 노출되도록, 상기 하드마스크 측면 상부에 형성된 스페이서 상측 부분을 제거하는 단계; 상기 상측 부분이 제거된 스페이서를 포함한 하드마스크 및 워드 라인 상에 상기 하드마스크를 덮도록 절연막을 증착하는 단계; 상기 하드마스크의 상면이 노출되도록 절연막을 평탄화시키는 단계; 상기 노출된 하드마스크를 제거하는 단계; 상기 하드마스크가 제거되어 노출된 반도체 기판의 표면 내에 소오스 영역을 형성하는 단계; 및 상기 소오스 영역 상에 스토리지 노드 콘택 플러그를 형성하는 단계;를 포함한다.
여기서, 상기 하드마스크를 형성하는 단계 전, 반도체 기판 상에 패드 산화막을 형성하는 단계;를 더 포함한다.
상기 하드마스크는 질화막으로 형성한다.
상기 스페이서는 측벽 산화막과 선형 질화막 및 선형 산화막의 적층 구조로 형성한다.
상기 제2홈을 형성하는 단계는, 등방성 식각 방식으로 수행한다.
상기 제2홈은 상기 제1홈 보다 넓은 폭으로 형성한다.
상기 게이트는 게이트 도전막으로 폴리실리콘막을 형성한다.
상기 비트 라인은 매몰형으로 형성한다.
상기 비트 라인은 반도체 기판 내에서 일방향으로 연장하도록 형성한다.
상기 비트 라인을 형성하는 단계 후, 그리고, 상기 워드 라인을 형성하는 단계 전, 상기 비트 라인의 중앙 부분을 포함한 상기 비트 라인 아래의 반도체 기판 부분을 식각하는 단계; 및 상기 식각된 부분을 포함한 제2홈의 저면에 비트 라인 분리용 절연막을 형성하는 단계;를 더 포함한다.
상기 워드 라인은 상기 비트 라인과 수직하는 방향으로 연장하도록 형성한다.
상기 스페이서 부분을 제거하는 단계는, 상기 하드마스크의 측면 상부가 200∼800Å 노출되도록 수행한다.
상기 스페이서 부분을 제거하는 단계는, CF4 가스를 사용하는 건식 식각 방식으로 수행한다.
상기 절연막은 4000∼8000Å의 두께로 증착한다.
상기 절연막을 평탄화시키는 단계는, 질화막 대비 산화막의 연마 선택비가 적어도 30 이상인 세리아 슬러리를 사용하는 CMP(Chemical Mechanical Polishing)를 통해 수행한다.
상기 하드마스크는 습식 식각 방식으로 제거한다.
상기 스토리지 노드 콘택 플러그를 형성하는 단계는, 상기 소오스 영역 상에 스토리지 노드 콘택 플러그용 도전막을 증착하는 단계; 및 상기 스토리지 노드 콘택 플러그용 도전막을 상기 스페이서가 노출되도록 평탄화시키는 단계;를 포함한다.
상기 평탄화는 1회, 또는, 2회 수행한다.
상기 스토리지 노드 콘택 플러그는 폴리실리콘막, 또는, 텅스텐막으로 형성한다.
이상에서와 같이, 본 발명은 하드마스크 측면 상부에 형성된 스페이서 부분을 선제거한 후에 상기 하드마스크가 노출되도록 절연막을 평탄화함으로써, 후속 하드마스의 제거시 스페이서의 선형 질화막 부분이 손실되거나 제거되는 것을 방지할 수 있으며, 이를 통해, 상기 절연막 부분이 손실되는 것을 억제할 수 있다.
따라서, 본 발명은 스토리지 노드 콘택 플러그 간의 브리지(Bridge)가 발생되는 것을 방지할 수 있으며, 이에 따라, 소자 특성 및 신뢰성을 효과적으로 향상시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1q는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 패드 산화막(102)과 하드마스크 질화막(104)을 차례로 형성한 후, 상기 하드마스크 질화막(104)과 패드 산화막(102)을 패터닝하여 상기 반도체 기판의 일부분을 노출시키는 하드마스크 패턴(106)을 형성한다.
도 1b를 참조하면, 상기 하드마스크 패턴(106)을 식각 마스크로 이용해서 하드마스크 패턴(106)에 의해 노출된 반도체 기판(100) 부분을 식각하여 소정 깊이의 수직형 제1홈(H1)을 형성한다.
도 1c를 참조하면, 상기 수직형 제1홈(H1)의 표면을 포함한 하드마스크 패턴(106)의 표면 상에 측벽 산화막(108)과 선형 질화막(110) 및 선형 산화막(112)을 차례로 형성한다. 이어서, 상기 측벽 산화막(108)과 선형 질화막(110) 및 선형 산화막(112)을 스페이서 식각하여 상기 수직형 제1홈(H1)과 하드마스크 패턴(106)의 측벽에 스페이서(114)를 형성한다.
도 1d를 참조하면, 상기 스페이서(114)를 포함한 하드마스크 패턴(106)을 식각 마스크로 이용해서 수직형 제1홈(H1)의 저면의 반도체 기판(100) 부분을 좀더 식각하여 구형 제2홈(H2)을 형성한다. 상기 구형 제2홈(H2)은 등방성 식각 방식을 통해 상기 수직형 제1홈(H1)보다 넓은 폭을 갖도록 형성한다.
도 1e를 참조하면, 상기 구형 제2홈(H2)이 형성된 반도체 기판(100) 결과물의 표면 상에 게이트 절연막(116)을 형성한 후, 상기 게이트 절연막(116) 상에, 바람직하게는, 상기 구형 제2홈(H2)을 매립하도록 게이트 도전막(118)을 증착한다. 상기 게이트 도전막(118)은, 예컨데, 폴리실리콘막으로 증착한다.
그리고 나서, 상기 게이트 도전막(118)을 에치백(Etch-Back)하여 상기 구형 제2홈(H2)의 측벽에 게이트(120)를 형성한다. 상기 게이트(120)는 상기 구형 제2홈(H2)의 측벽을 감싸는 환형으로 형성함이 바람직하다.
도 1f를 참조하면, 상기 게이트(120)가 형성된 반도체 기판(100)의 결과물에 대해 이온주입 공정을 수행하여 인접하는 게이트(120) 내측의 반도체 기판(100) 내에 드레인 영역(122)을 형성한다. 상기 드레인 영역(122)은 상기 게이트(120)의 하부와 콘택하도록 형성한다.
도 1g를 참조하면, 상기 구형 제2홈(H2) 아래의 반도체 기판(100) 내에 상기 드레인 영역(122)과 콘택하는 비트 라인(124)을 형성한다. 상기 비트 라인(124)은 이온주입 공정을 통해 매몰형으로 형성함이 바람직하며, 상기 반도체 기판(100) 내에서 일방향으로 연장하도록 형성하는 것이 바람직하다.
도 1h를 참조하면, 상기 비트 라인(124)의 중앙 부분을 포함한 게이트 절연 막(116) 부분과 상기 비트 라인(124) 아래의 반도체 기판(100) 부분을 식각한 다음, 상기 식각된 부분을 매립하도록 절연막을 증착한다. 계속해서, 상기 절연막의 일부 두께를 리세스하여 상기 식각된 부분을 포함한 구형 제2홈(H2)의 저면에 비트 라인 분리용 절연막(126)을 형성한다.
도 1i를 참조하면, 상기 리세스된 비트 라인 분리용 절연막(126) 상에, 바람직하게는, 상기 구형 제2홈(H2)과 수직형 제1홈(H1)을 매립하도록, 도전막, 예컨데, 금속막을 증착한 후, 상기 도전막을 에치백하여 상기 구형 제2홈(H2) 내에 상기 게이트(120)와 전기적으로 콘택하는 워드 라인(128)을 형성한다. 상기 워드 라인(128)은 상기 비트 라인(124)과 수직하는 방향으로 연장하도록 형성함이 바람직하다.
도 1j를 참조하면, 상기 하드마스크 패턴(106)의 측면 상부에 형성된 스페이서(114) 상측 부분을 200Å 정도 이상 선제거한다. 상기 스페이서(114) 상측 부분은 스페이서 식각을 통해, 예컨데, 200∼800Å 정도, 바람직하게는, 500Å 정도의 두께를 선제거한다.
자세하게, 상기 스페이서 식각은 산화막 부분이 선택적으로 제거되도록 CF4 가스를 사용하는 건식 식각 방식으로 진행하는데, 이렇게 하면, 스페이서(114)의 측벽 산화막(108)과 선형 산화막(112)이 식각되면서 그 사이의 선형 질화막(110)이 함께 손실되어 하드마스크 패턴(106)의 측벽 상부를 노출시킬 수 있다.
도 1k를 참조하면, 상측 부분이 제거된 스페이서(114)를 포함한 하드마스크 패턴(106) 및 워드 라인(128) 상에 상기 하드마스크 패턴(106)을 덮도록 절연막(130)을 증착한다. 상기 절연막(130)은 HDP(High Density Plasma), SOD(Spin-On Dielectric), BPSG(Borophosphours Silicate Glass) 및 ALD(Atomic Layer Deposition)막 등으로 4000∼8000Å 정도 두께로 증착함이 바람직하다.
도 1l을 참조하면, 상기 절연막(130)을 하드마스크 패턴(106)이 노출되도록 평탄화시킨다. 상기 평탄화는 질화막 대비 산화막의 연마 선택비가 적어도 30 이상, 바람직하게는, 70 이상으로 높은 세리아 슬러리(Ceria Slurry)를 사용하는 CMP(Chemical Mechanical Polishing) 공정을 통해 수행한다.
이때, 상기 CMP는 상기 하드마스크 패턴(106) 상에 형성된 절연막(130) 부분이 완전히 제거되어 하드마스크 패턴(106)의 상면이 노출되도록 수행함이 바람직하며, 하드마스크 패턴(106)의 하드마스크 질화막(104)이 150Å 이내의 두께가 손실되도록 수행함이 바람직하다. 또한, 상기 CMP 후에 2000∼3000Å 정도 두께의 절연막(130)이 유지된다.
여기서, 본 발명은 상기 CMP 전에 하드마스크 패턴(106) 측면 상부의 스페이서(114) 부분을 선제거하였기 때문에, 상기 CMP시 하드마스크 패턴(106)의 상면이 노출될 뿐 스페이서(114)는 노출되지 않는다.
도 1m을 참조하면, 상기 노출된 하드마스크 패턴의 하드마스크 질화막을 선택적으로 제거한다. 상기 하드마스크 질화막은, 예컨데, H3PO4 용액을 이용하는 습식 식각 방식으로 제거한다. 여기서, 상기 H3PO4 용액을 이용하는 습식 식각시 노출 된 하드마스크 질화막 부분만이 제거될 뿐, 스페이서(114)의 선형 질화막(110) 부분은 제거되지 않는다.
도 1n을 참조하면, 상기 노출된 패드 산화막을 제거하여 하드마스크 패턴을 제거한다. 상기 패드 산화막은, 예컨데, HF 용액을 이용하는 습식 식각 방식으로 제거한다. 이때, 상기 HF 용액을 이용하는 습식 식각시 패드 산화막과 함께 스페이서의 측벽 산화막(108) 부분이 손실될 수도 있으나, 선형 질화막(110)의 손실은 거의 발생되지 않는다.
도 1o를 참조하면, 상기 하드마스크 패턴이 제거되어 노출된 반도체 기판(100)의 표면 내에 소오스 영역(132)을 형성한다. 상기 소오스 영역(132)은 이온주입 공정을 통해 형성함이 바람직하다.
도 1p를 참조하면, 상기 소오스 영역(132)이 형성된 반도체 기판(100)의 결과물 상에, 바람직하게는, 절연막(130)보다 높은 두께로 스토리지 노드 콘택용 도전막(134)을 증착한다. 상기 스토리지 노드 콘택용 도전막(134)은, 예컨데, 폴리실리콘막, 또는, 텅스텐막으로 증착한다.
이때, 상기 스토리지 노드 콘택용 도전막(134)을 텅스텐막으로 형성하는 경우에는 스토리지 노드 콘택 플러그와 소오스 영역(132)이 콘택하는 계면 부분에 실리사이드막으로 오믹 콘택층(도시안됨)을 형성함이 바람직하다. 상기 실리사이드막은 실리콘 에피층으로 이루어진다.
도 1q를 참조하면, 상기 스토리지 노드 콘택용 도전막(134)을 선제거된 스페이서(114)가 노출되도록 평탄화하여 상기 소오스 영역(132)과 콘택하는 스토리지 노드 콘택 플러그(SNC)를 형성한다.
상기 평탄화는, 예컨데, CMP를 통해 수행하며, 상기 CMP는 스토리지 노드 콘택용 도전막(134)과 절연막(130) 간의 선택비가 낮은 슬러리를 사용하여 1회 수행하거나, 또는, 스토리지 노드 콘택용 도전막(134)과 절연막(130) 간의 선택비가 높은 슬러리를 사용하는 1차 CMP 후에 스토리지 노드 콘택용 도전막(134)과 절연막(130) 간의 선택비가 낮은 슬러리를 사용하는 2차 CMP의 2회로 수행할 수도 있다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
여기서, 본 발명은 하드마스크 측면 상부에 형성된 스페이서 부분을 선제거함으로써, 후속 공정시 상기 스페이서의 선형 질화막 부분이 노출되는 것을 방지할 수 있으며, 이를 통해, 후속 공정에서 상기 선형 질화막 부분이 제거되는 것을 억제하고 절연막 부분의 손실을 억제할 수 있다.
따라서, 본 발명은 상기 스페이서 및 절연막 부분의 손실로 인해 스토리지 노드 콘택 플러그 간의 브리지(Bridge)가 발생되는 것을 방지할 수 있으며, 이에 따라, 반도체 소자 특성 및 신뢰성을 효과적으로 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1q는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 패드 산화막
104 : 하드마스크 질화막 106 : 하드마스크 패턴
H1 : 수직형 제1홈 108 : 측벽 산화막
110 : 선형 질화막 112 : 선형 산화막
114 : 스페이서 H2 : 구형 제2홈
116 : 게이트 절연막 118 : 게이트 도전막
120 : 게이트 122 : 드레인 영역
124 : 비트 라인 126 : 비트 라인 분리용 절연막
128 : 워드 라인 130 : 절연막
132 : 소오스 영역 134 : 스토리지 노드 콘택용 도전막
SNC : 스토리지 노드 콘택 플러그
Claims (19)
- 반도체 기판 상에 그의 일부분을 노출시키는 하드마스크를 형성하는 단계;상기 노출된 반도체 기판 부분을 식각하여 제1홈을 형성하는 단계;상기 제1홈 및 하드마스크의 측벽에 스페이서를 형성하는 단계;상기 제1홈 저면의 반도체 기판 부분을 식각하여 제2홈을 형성하는 단계;상기 제2홈의 측벽에 게이트를 형성하는 단계;상기 게이트의 하부와 콘택하는 드레인 영역을 형성하는 단계;상기 제2홈 아래의 반도체 기판 내에 상기 드레인 영역과 콘택하는 비트 라인을 형성하는 단계;상기 제2홈 내에 상기 게이트와 콘택하는 워드 라인을 형성하는 단계;상기 하드마스크의 측면 상부가 노출되도록, 상기 하드마스크 측면 상부에 형성된 스페이서 상측 부분을 제거하는 단계;상기 상측 부분이 제거된 스페이서를 포함한 하드마스크 및 워드 라인 상에 상기 하드마스크를 덮도록 절연막을 증착하는 단계;상기 하드마스크의 상면이 노출되도록 절연막을 평탄화시키는 단계;상기 노출된 하드마스크를 제거하는 단계;상기 하드마스크가 제거되어 노출된 반도체 기판의 표면 내에 소오스 영역을 형성하는 단계; 및상기 소오스 영역 상에 스토리지 노드 콘택 플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크를 형성하는 단계 전,반도체 기판 상에 패드 산화막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서는 측벽 산화막과 선형 질화막 및 선형 산화막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2홈을 형성하는 단계는, 등방성 식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2홈은 상기 제1홈 보다 넓은 폭으로 형성하는 것을 특징으로 하는 반 도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트는 게이트 도전막으로 폴리실리콘막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 비트 라인은 매몰형으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 비트 라인은 반도체 기판 내에서 일방향으로 연장하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 비트 라인을 형성하는 단계 후, 그리고, 상기 워드 라인을 형성하는 단계 전,상기 비트 라인의 중앙 부분을 포함한 상기 비트 라인 아래의 반도체 기판 부분을 식각하는 단계; 및상기 식각된 부분을 포함한 제2홈의 저면에 비트 라인 분리용 절연막을 형성 하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 워드 라인은 상기 비트 라인과 수직하는 방향으로 연장하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서 상측 부분을 제거하는 단계는,상기 하드마스크의 측면 상부가 200∼800Å 노출되도록 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스페이서 상측 부분을 제거하는 단계는,CF4 가스를 사용하는 건식 식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 절연막은 4000∼8000Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 절연막을 평탄화시키는 단계는,질화막 대비 산화막의 연마 선택비가 적어도 30 이상인 세리아 슬러리를 사용하는 CMP(Chemical Mechanical Polishing)를 통해 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 하드마스크는 습식 식각 방식으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스토리지 노드 콘택 플러그를 형성하는 단계는,상기 소오스 영역 상에 스토리지 노드 콘택 플러그용 도전막을 증착하는 단계; 및상기 스토리지 노드 콘택 플러그용 도전막을 상기 스페이서가 노출되도록 평탄화시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 평탄화는 1회, 또는, 2회 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 스토리지 노드 콘택 플러그는 폴리실리콘막, 또는, 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020070101424A KR100886713B1 (ko) | 2007-10-09 | 2007-10-09 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100886713B1 true KR100886713B1 (ko) | 2009-03-04 |
Family
ID=40697651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070101424A KR100886713B1 (ko) | 2007-10-09 | 2007-10-09 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100886713B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050104075A (ko) * | 2004-04-28 | 2005-11-02 | 주식회사 하이닉스반도체 | 게이트패턴의 식각 손실을 줄인 반도체 소자 및 그 제조방법 |
| KR20070047042A (ko) * | 2005-11-01 | 2007-05-04 | 주식회사 하이닉스반도체 | 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 |
| KR20070052023A (ko) * | 2005-11-16 | 2007-05-21 | 주식회사 하이닉스반도체 | 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 |
-
2007
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20070052023A (ko) * | 2005-11-16 | 2007-05-21 | 주식회사 하이닉스반도체 | 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 |
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