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KR102732102B1 - 반도체 소자 - Google Patents

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KR102732102B1
KR102732102B1 KR1020200019522A KR20200019522A KR102732102B1 KR 102732102 B1 KR102732102 B1 KR 102732102B1 KR 1020200019522 A KR1020200019522 A KR 1020200019522A KR 20200019522 A KR20200019522 A KR 20200019522A KR 102732102 B1 KR102732102 B1 KR 102732102B1
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KR
South Korea
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insulating film
region
substrate
pattern
buffer
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KR1020200019522A
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Inventor
강종인
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US17/034,652 priority patent/US11417664B2/en
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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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    • H—ELECTRICITY
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    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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    • H10B12/48—Data lines or contacts therefor

Abstract

반도체 소자는 따른 반도체 소자는, 제1 및 제2 영역이 구분되는 기판이 구비된다. 상기 제1 영역의 기판의 제1 트렌치 내에는 제1 매립 절연막 패턴이 구비된다. 상기 제2 영역의 기판의 제2 트렌치 내에, 순차적으로 적층되는 제1 매립 절연막 패턴, 제2 매립 절연막 패턴 및 제3 매립 절연막 패턴이 구비된다. 상기 제1 및 제2 영역의 기판 상에, 평탄한 상부면을 갖는 제1 버퍼 절연막이 구비된다. 상기 제1 버퍼 절연막 상에 제2 버퍼 절연막이 구비된다. 상기 제1 영역 및 제2 영역의 기판 상에 비트 라인 구조물이 구비된다. 상기 비트 라인 구조물의 일부분은 상기 제2 버퍼 절연막 상에 형성되고, 상기 비트 라인 구조물의 일부분은 상기 제1 영역의 기판 표면과 접한다. 상기 제2 버퍼 절연막 상에 형성되는 비트 라인 구조물은 평탄한 하부면을 가질 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다. 보다 자세하게, 본 발명은 디램 장치에 관한 것이다.
디램(Dynamic random access memory: DRAM) 장치가 고도로 직접화됨에 따라, 기판 상에 형성되는 각 박막들의 표면 균일도 및 모폴로지(morphology)에 따라 메모리 셀들의 동작 특성의 균일도가 달라질 수 있다. 또한, 상기 박막의 표면이 불균일하면, 상기 박막 상에 형성되는 패턴들의 불량이 발생될 수 있다.
본 발명의 과제는 우수한 특성을 갖는 반도체 소자를 제공하는데 있다.
본 발명의 과제는 우수한 특성을 갖는 반도체 소자의 제조 방법을 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 제1 및 제2 영역이 구분되는 기판이 구비된다. 상기 제1 영역의 기판의 제1 트렌치 내에는 제1 매립 절연막 패턴이 구비된다. 상기 제2 영역의 기판의 제2 트렌치 내에, 순차적으로 적층되는 제1 매립 절연막 패턴, 제2 매립 절연막 패턴 및 제3 매립 절연막 패턴이 구비된다. 상기 제1 및 제2 영역의 기판 상에, 평탄한 상부면을 갖는 제1 버퍼 절연막이 구비된다. 상기 제1 버퍼 절연막 상에 제2 버퍼 절연막이 구비된다. 상기 제1 영역 및 제2 영역의 기판 상에 비트 라인 구조물이 구비된다. 상기 비트 라인 구조물의 일부분은 상기 제2 버퍼 절연막 상에 형성되고, 상기 비트 라인 구조물의 일부분은 상기 제1 영역의 기판 표면과 접한다. 상기 제2 버퍼 절연막 상에 형성되는 비트 라인 구조물은 평탄한 하부면을 가질 수 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자는, 제1 및 제2 영역이 구분되는 기판이 구비된다. 상기 제1 영역의 기판의 제1 트렌치 내에 제1 매립 절연막 패턴이 구비된다. 상기 제2 영역의 기판의 제2 트렌치 내에 순차적으로 적층되는 제1 매립 절연막 패턴, 제2 매립 절연막 패턴 및 제3 매립 절연막 패턴이 구비된다. 상기 제1 및 제2 영역의 기판 상에, 평탄한 상부면을 갖는 제1 버퍼 절연막이 구비된다. 상기 제1 버퍼 절연막 상에 제2 버퍼 절연막이 구비된다. 상기 제1 영역의 기판에 형성되는 게이트 트렌치 내에 게이트 구조물이 구비된다. 상기 제1 영역 및 제2 영역의 기판 상에, 상기 제1 영역으로부터 상기 제2 영역의 기판으로 연장되는 비트 라인 구조물이 구비된다. 상기 비트 라인 구조물의 일부분은 상기 제2 버퍼 절연막 상에 형성되고, 상기 비트 라인 구조물의 일부분은 상기 제1 영역의 기판 표면과 접할 수 있다. 상기 제2 버퍼 절연막 상에 형성되는 비트 라인 구조물은 평탄한 하부면을 가질 수 있다. 상기 제2 영역 상에 형성되는 비트 라인 구조물은 평탄한 상, 하부면을 가질 수 있다.
상기한 과제를 달성하기 위한 본 발명의 일 실시예들에 따른 반도체 소자의 제조 방법은, 제1 및 제2 영역이 구분되는 기판의 일부분을 식각하여 상기 제1 영역의 기판에 제1 트렌치 및 상기 제2 영역의 기판에 제2 트렌치를 형성한다. 상기 제1 트렌치 내에 제1 매립 절연막 패턴을 형성한다. 상기 제2 트렌치 내에 순차적으로 적층되는 제1 매립 절연막 패턴, 제2 매립 절연막 패턴 및 제3 매립 절연막 패턴을 형성한다. 상기 제1 및 제2 영역의 기판 상에 평탄한 상부면을 갖는 제1 버퍼 절연막을 형성한다. 상기 제1 버퍼 절연막 상에 제2 버퍼 절연막을 형성한다. 상기 제1 영역 및 제2 영역의 기판 상에 비트 라인 구조물을 형성한다. 상기 비트 라인 구조물의 적어도 일부분은 상기 제2 버퍼 절연막 상에 형성되고, 상기 제2 버퍼 절연막 상에 형성되는 비트 라인 구조물은 평탄한 하부면을 가질 수 있다.
예시적인 실시예들에 따른 반도체 소자에서, 기판 상에 형성되는 박막의 표면이 평탄하게 형성됨으로써, 상기 박막 상에 형성되는 구조물 및 패턴들이 기판 전체에 걸쳐 균일하게 형성될 수 있다. 또한, 메모리 셀 영역의 가장자리 부위에서 기판 상에 형성되는 박막의 표면이 평탄하고, 돌출부가 구비되지 않는다. 따라서, 상기 가장자리 부위에서 상기 돌출부에 기인하여 비트 라인 구조물이 단선되는 불량이 감소될 수 있다.
도 1 내지 도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 대하여 상세하게 설명한다.
도 1 내지 도 24는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들 및 평면도들이다. 구체적으로, 도 2, 11 및 20은 평면도들이고, 도 1, 도3 내지 도 10, 도 12 내지 19 및 도 21 내지 도 24는 단면도들이다. 이때, 각 단면도들은 평면도들의 A-A'선, B-B'선 및 C-C'선을 절단한 단면들을 포함한다. 한편, 도 23은 비트 라인 구조물 부위를 확대한 단면도이고, 도 17은 제2 영역에 돌출부가 남아있는 경우를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 셀 영역 및 코아/페리 영역을 포함하는 기판(100)이 구비된다. 상기 셀 영역은 메모리 셀들이 형성되기 위한 영역이고, 상기 코아/페리 영역은 주변 회로들 또는 코아 회로들이 형성되기 위한 코어/페리 영역일 수 있다. 이하의 설명에서는 상기 셀 영역에 대해서만 설명한다.
상기 셀 영역은 실재 셀들이 형성되는 제1 영역(I) 및 상기 제1 영역(I)의 가장자리를 둘러싸고 상기 더미 셀들이 형성되는 제2 영역(II)을 포함할 수 있다. 즉, 상기 제2 영역(II)은 상기 제1 영역(I) 및 코아/페리 영역의 사이일 수 있다. 각 단면도들에서 A-A' 및 B-B' 단면은 상기 제1 영역(I)을 나타내고, C-C' 단면은 상기 제1 영역(I) 및 제2 영역(II)을 나타낸다.
상기 기판(100) 상에 제1 마스크 패턴(도시안됨)을 형성하고, 상기 제1 마스크 패턴을 사용하여 상기 기판(100)을 식각하여 필드 영역 부위에 트렌치들(102a, 102b, 102c, 102d)을 형성한다. 상기 트렌치들(102a, 102b, 102c, 102d)이 형성되지 않는 기판(100) 상부면은 액티브 영역으로 제공될 수 있다. 이하에서는 설명의 편의상, 상기 제1 및 제2 영역(I, II)에 형성되는 액티브 영역을 제1 액티브 패턴(104)이라 하면서 설명한다.
상기 제1 액티브 패턴들(104) 사이의 간격에 따라, 각 단면에서 상기 트렌치들(102a, 102b, 102c, 102d)의 내부 폭이 달라지므로, 상기 트렌치들(102a, 102b, 102c, 102d)의 내부 폭은 상기 기판(100)의 위치별로 서로 다를 수 있다.
예시적인 실시예에서, 도 2에 도시된 것과 같이, 상기 제1 영역(I)에서 상기 트렌치들은 제1 폭(W1)을 갖는 부위 및 상기 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖는 부위를 포함할 수 있다.
한편, 도면의 각 단면에서 트렌치들은 서로 다른 폭을 가질 수 있다. 설명의 편의상, 각 단면의 A-A'에서 도시된 트렌치를 제1 트렌치(102a)라 하고, B-B'에서 도시된 트렌치를 제2 트렌치(102b)라 한다. 또한, 각 단면의 C-C'에서 도시된 트렌치에서, 제2 영역(II)에 형성되는 트렌치를 제3 트렌치(102c)라 하고, 상기 제1 영역(I)에 형성되는 트렌치를 제4 트렌치(102d)라 한다. 상기 제3 트렌치(102c)는 상기 제1 영역(I)에 형성되는 트렌치들(102a, 102b, 102d)보다 넓은 내부폭을 가질 수 있다. 예시적인 실시예에서, 상기 제3 트렌치(102c)는 상기 제1 영역(I)의 트렌치들의 최대폭(예를들어, 상기 제2 폭)보다 넓은 폭을 가질 수 있다.
도 3을 참조하면, 상기 제1 내지 제4 트렌치(102a, 102b, 102c, 102d)의 내부 표면 및 기판(100) 상부면을 따라 컨포멀하게 폴리실리콘막(도시안됨)을 형성하고, 상기 폴리실리콘막을 열산화하여 제1 산화막(도시안됨)을 형성한다.
상기 제1 산화막 상에 제1 절연막(112)을 형성한다. 상기 제1 절연막(112)은 상기 제1 트렌치 (102a) 및 제4 트렌치(102d)를 완전하게 채우도록 형성될 수 있다. 그러나, 상기 제1 트렌치(102a)보다 넓은 폭을 갖는 제2 및 제3 트렌치(102b, 102c) 내에는 상기 제1 절연막이 완전하게 채워지지 않도록 형성될 수 있다. 즉, 상기 제2 및 제3 트렌치(102b, 102c)의 표면 및 상기 기판(100) 상부면을 따라 컨포멀하게 상기 제1 절연막(112)이 형성될 수 있다.
상기 제1 절연막(112)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 이들은 단독으로 형성되거나 2 이상을 적층하여 형성할 수 있다. 일 예로, 상기 제1 절연막(112)은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막(112)은 상기 제1 산화막과 동일한 물질을 포함하므로, 상기 제1 절연막(112)과 제1 산화막은 서로 병합될 수 있다.
도 4를 참조하면, 상기 제1 절연막(112) 상에 컨포멀하게 상기 제1 절연막과 다른 물질을 포함하는 제2 절연막을 형성한다. 상기 제2 절연막은 상기 제2 트렌치(102b)의 내부를 완전하게 채울 수 있다. 그러나, 상기 제3 트렌치(102c) 내부를 채우지 않을 수 있다. 상기 제2 절연막은 상기 제3 트렌치(102c)의 표면을 따라 컨포멀하게 형성될 수 있다. 예시적인 실시예에서, 상기 제2 절연막은 실리콘 질화물을 포함할 수 있다.
이 후, 상기 제2 절연막을 일부 두께만큼 제거할 수 있다. 상기 제거 공정은 등방성 식각 공정 또는 세정 공정을 포함할 수 있다.
이 때, 상기 제1 영역(I)의 상기 제1 및 제4 트렌치(102a, 102d) 및 기판(100) 상에 형성되는 상기 제2 절연막과 상기 제2 영역(II)에 형성되는 제2 절연막은 모두 제거될 수 있다. 다만, 상기 제2 트렌치(102b) 내부에는 상기 제2 절연막이 매립되므로 수직 방향으로 두껍게 형성될 수 있다. 때문에, 상기 제2 트렌치(102b) 내부에만 제2 절연막이 남아있을 수 있다. 따라서, 상기 제2 트렌치(102b) 내부에 제2 절연막 패턴(114)이 형성될 수 있다. 이 때, 상기 제2 절연막 패턴(114)의 상부면은 상기 제2 절연막 패턴(114) 양 측의 제1 액티브 패턴(104)의 상부면보다 낮게 형성될 수 있다.
도 5를 참조하면, 상기 제1 절연막(112) 및 제2 절연막 패턴(114)의 상부면 상에 제3 절연막을 형성한다.
상기 제3 절연막은 상기 제3 트렌치(102c)의 내부를 채우지 않을 수 있다. 즉, 상기 제3 절연막은 상기 제3 트렌치(102c)의 표면을 따라 컨포멀하게 형성될 수 있다. 예시적인 실시예에서, 상기 제3 절연막은 실리콘 산화물을 포함할 수 있다.
상기 제3 절연막은 상기 제2 트렌치(102b) 내부를 채우도록 형성될 수 있다. 상기 제3 절연막은 상기 제2 절연막 패턴(114) 및 제1 절연막 사이의 단차로 인해, 상기 제3 절연막의 상부면에는 리세스부가 형성될 수 있다. 즉, 상기 제3 절연막의 상부면은 평탄하지 않고 국부적으로 굴곡이 형성될 수 있다.
상기 제1 절연막 및 제3 절연막은 동일한 물질을 포함하므로 서로 병합될 수 있다. 그러므로, 이하에는 상기 제1 및 제3 절연막을 병합하여 제1 매립 절연막(116)으로 칭한다.
도 6을 참조하면, 상기 제1 매립 절연막(116) 상에 상기 제1 매립 절연막(116)과 다른 절연 물질을 포함하는 제2 매립 절연막(118)을 형성한다.
상기 제2 매립 절연막(118)은 상기 제3 트렌치(102c)의 내부를 채우지 않을 수 있다. 즉, 상기 제2 매립 절연막(118)은 상기 제3 트렌치(102c)의 표면을 따라 컨포멀하게 형성될 수 있다. 예시적인 실시예에서, 상기 제2 매립 절연막(118)은 실리콘 질화물을 포함할 수 있다.
상기 제2 매립 절연막(118) 상에 상기 제2 매립 절연막(118)과 다른 절연 물질을 포함하는 제3 매립 절연막(120)을 형성한다.
상기 제3 매립 절연막(120)은 상기 제3 트렌치(102c)의 내부를 완전하게 채우도록 형성할 수 있다. 상기 제3 매립 절연막(120)은 갭 매립 특성이 우수한 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제3 매립 절연막(120)은 실리콘 산화물을 포함할 수 있다.
이 때, 상기 제1 영역(I)의 제1 트렌치(102a), 제2 트렌치(102b) 및 제4 트렌치(102d) 내에는 상기 제2 및 제3 매립 절연막(118, 120)이 형성되지 않을 수 있다. 상기 제1 영역(I)의 제2 트렌치(102b) 내에는 상기 제2 절연막 패턴(114)이 형성된다.
상기 제2 영역(II)의 제3 트렌치(102c) 내에는 제1 내지 제3 매립 절연막(116, 118, 120)이 순차적으로 적층될 수 있다.
도 7을 참조하면, 상기 제1 영역(I)의 상기 제2 매립 절연막(118)이 노출되도록 상기 제3 매립 절연막(120)을 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정에 의해 수행될 수 있다.
상기 연마 공정에 의해, 상기 제1 영역(I) 상의 제3 매립 절연막(120)은 모두 제거되어 상기 제2 매립 절연막(118)이 노출될 수 있다. 그러나, 상기 제2 영역(II)의 제3 트렌치(102c) 내에 형성되는 제3 매립 절연막(120)은 남아있어, 제3 매립 절연막 패턴(120a)으로 형성된다. 상기 제3 매립 절연막 패턴(120a)의 상부면은 상기 기판(100)의 상부면보다 높게 위치할 수 있다.
도 8을 참조하면, 상기 제1 영역(I) 상의 상기 제1 매립 절연막(116)이 노출되도록 상기 제2 매립 절연막(118)의 일부를 제거한다. 상기 제2 매립 절연막(118)을 제거하는 공정은 습식 식각 또는 습식 세정 공정을 통해 수행될 수 있다.
이 때, 상기 제1 영역(I) 상의 제2 매립 절연막(118)은 모두 제거되어 상기 제1 매립 절연막(116)이 노출될 수 있다. 그러나, 상기 제거 공정에 의해 상기 제2 영역(II)의 제3 트렌치(102c) 내에 형성되는 제2 매립 절연막(118)은 남아있어, 제2 매립 절연막 패턴(118a)으로 변환된다.
따라서, 상기 제2 영역(II)에는 상기 제1 매립 절연막(116) 및 제2 매립 절연막 패턴(118a) 및 제3 매립 절연막 패턴(120a)이 노출될 수 있다. 상기 제2 영역(II)의 제3 트렌치(102c) 내에는 제1 매립 절연막(116), 제2 매립 절연막 패턴(118a) 및 제3 매립 절연막 패턴(120a)이 채워질 수 있다.
상기 제1 영역(I)의 상기 제1 트렌치(102a) 내부와 상기 제4 트렌치(102d) 내부에는 제1 매립 절연막(116)이 채워질 수 있다. 상기 제1 영역(I)의 상기 제2 트렌치(102b) 내부에는 제1 매립 절연막(116) 및 제2 절연막 패턴 (114)이 채워질 수 있다.
상기 제1 영역(I)의 제2 매립 절연막(118)이 모두 제거되도록 식각 공정을 수행하면, 상기 제3 트렌치(102c) 상부에 위치하는 제2 매립 절연막(118)도 일부 제거될 수 있다. 따라서, 상기 제3 트렌치(102c) 내에서 상기 제2 매립 절연막 패턴(118a)의 상부면은 상기 제3 매립 절연막 패턴(120a)의 상부면보다 낮을 수 있다. 즉, 상기 제3 매립 절연막 패턴(120a)은 상기 제2 매립 절연막 패턴(118a)보다 돌출되는 형상을 가질 수 있다.
한편, 상기 제2 영역(II)의 제2 매립 절연막(118)은 상기 제3 매립 절연막 패턴(120a)과 접촉되는 부위에서 상대적으로 낮은 식각율을 가질 수 있다. 따라서, 상기 제2 영역(II)의 제2 매립 절연막 패턴(118a)은 상기 제3 매립 절연막 패턴(120a)과 접촉되는 부위에서 더 많이 남아있을 수 있다. 따라서, 상기 제2 매립 절연막 패턴(118a)의 상부면은 상기 제3 매립 절연막 패턴(120a)과 가까울수록 더 높을 수 있다.
도 9를 참조하면, 상기 제1 영역(I)의 제1 매립 절연막(116) 및 상기 제2 영역(II)의 제1 매립 절연막(116), 제2 매립 절연막 패턴(118a) 및 제3 매립 절연막 패턴(120a) 상에 제2 마스크 패턴(119)을 형성한다. 예시적인 실시예에서, 상기 제2 마스크 패턴(119)은 실리콘 산화물을 포함할 수 있다.
상기 제2 마스크 패턴(119)은 상기 제1 영역(I) 상의 제1 매립 절연막(116) 및 제1 액티브 패턴(104)의 일부분을 노출하도록 형성될 수 있다. 상기 제1 영역(I) 상의 상기 제2 마스크 패턴(119)은 상기 제1 방향으로 연장될 수 있다. 또한, 상기 제2 마스크 패턴(119)은 상기 제2 영역(II)의 제1 매립 절연막(116) 및 제2 및 제3 매립 절연막 패턴(118a, 120a)을 모두 덮을 수 있다.
상기 제2 마스크 패턴(119)을 식각 마스크로 사용하여 상기 제1 영역(I)의 제1 매립 절연막(116), 제2 절연막 패턴(114)과 노출된 기판(100) 상부를 부분적으로 식각하여 제1 방향으로 연장되는 게이트 트렌치(121)를 형성할 수 있다.
상기 게이트 트렌치(121) 내부를 따라 게이트 절연막(122)을 형성하고, 상기 게이트 절연막(122) 상에 게이트 전극막을 형성한다. 이 후, 상기 게이트 전극막을 에치백하여 상기 게이트 트렌치(121) 하부에 게이트 전극(124)을 형성한다. 상기 게이트 전극(124)은 베리어 패턴 및 금속 패턴을 포함할 수 있다. 예시적인 실시예에서, 상기 게이트 전극(124) 상에 폴리실리콘 패턴(126)을 더 형성할 수도 있다.
이 후, 상기 게이트 트렌치(121)의 내부를 완전하게 채우면서, 상기 제1 및 제2 영역(II)의 제2 마스크 패턴(119) 상에 제1 캡핑막(128)을 형성한다. 상기 제1 캡핑막(128)은 실리콘 질화물을 포함할 수 있다.
도 10 및 도 11을 참조하면, 상기 게이트 트렌치(121) 내부에만 상기 제1 캡핑막(128)이 남도록 상기 제1 캡핑막(128)을 에치백할 수 있다. 따라서, 상기 게이트 트렌치(121) 내부에 제1 캡핑막 패턴(128a)이 형성될 수 있다. 상기 제1 캡핑막 패턴(128a)의 상부면은 상기 제1 액티브 패턴(104)의 상부면과 거의 동일한 레벨을 가질 수 있다.
상기 에치백 공정에서, 상기 게이트 트렌치(121) 내의 상기 제1 캡핑막(128)을 균일하게 식각하는 것이 용이하지 않을 수 있다. 일반적으로, 상기 제2 마스크 패턴(119)과 가깝게 위치하는 제1 캡핑막(128) 부위의 식각율이 다른 제1 캡핑막(128) 부위의 식각율보다 느리다. 그러므로, 상기 게이트 트렌치(121) 상에 형성되는 제1 캡핑막 패턴(128a)의 상부는 평탄한 상부면을 갖지 못하고, 리세스 또는 딤플 부위(132, 이하, 딤플 부위)를 포함할 수 있다.
상기 제1 영역(I)의 상기 제1 캡핑막 패턴(128a)은 상기 제1 방향으로 연장되는 라인 형상을 가지고, 복수의 제1 캡핑막 패턴들(128a)이 제2 방향으로 나란하게 배치될 수 있다. 따라서, 상기 딤플 부위들(132)이 상기 제1 방향의 기판(100) 전체에 배치됨으로써, 상기 기판(100) 상에 형성된 막의 상부면이 불균일해질 수 있다.
상기 공정을 수행함으로써, 상기 게이트 트렌치(121) 내부에, 게이트 절연막(122), 게이트 전극(124), 폴리실리콘 패턴(126) 및 제1 캡핑막 패턴(128a)을 포함하는 게이트 구조물(130)이 형성될 수 있다.
도 12를 참조하면, 상기 제2 마스크 패턴(119)을 제거한다. 계속하여, 상기 제1 영역(I)의 기판(100) 상부면이 노출되도록 상기 제1 매립 절연막(116)의 상부를 일부 제거한다. 상기 제거 공정은 습식 식각 또는 습식 세정 공정을 포함할 수 있다.
상기 공정을 수행하면, 상기 제1 영역(I)에는 상기 제1 액티브 패턴(104)의 상부면이 노출될 수 있다. 또한, 상기 기판(100) 상의 제1 매립 절연막(116)이 제거됨으로써, 상기 제1 트렌치(102a) 및 제4 트렌치(102d) 내부에 제1 매립 절연막 패턴(116a)이 형성될 수 있다.
상기 제2 마스크 패턴(119)을 제거하는 공정에서, 상기 제2 마스크 패턴(119)과 동일한 물질, 예를들어 실리콘 산화물을 포함하는 막들이 함께 제거될 수 있다. 따라서, 상기 제2 영역(II)의 상기 제3 트렌치(102c) 내에 형성되는 제3 매립 절연막 패턴(120a)의 상부도 일부 제거될 수 있다. 따라서, 상기 제3 트렌치(102c) 내의 제2 매립 절연막 패턴(118a)은 상기 제3 매립 절연막 패턴(120a)에 비해 돌출될 수 있다. 상기 제1 및 제3 매립 절연막 패턴(116a, 120a)보다 돌출되는 제2 매립 절연막 패턴(118a) 부위를 돌출부(A)라 하면서 설명한다.
상기 공정을 수행하면, 상기 제1 영역(I)에는 기판(100), 제1 매립 절연막 패턴(116a), 제1 캡핑막 패턴(128a)의 상부면이 노출될 수 있다. 또한, 상기 제2 영역(II)에는 기판(100) 및 상기 제1 내지 제3 매립 절연막 패턴(116a, 118a, 120a)이 노출될 수 있다. 일부 실시예에서, 도시하지는 않았지만, 상기 제2 영역(II)의 기판(100) 상에는 절연막이 일부 남아있을 수 있다.
한편, 상기 세정 공정을 수행하면, 상기 트렌치들(102a, 102b, 102c, 102d) 내에 형성된 상기 제1 매립 절연막 패턴(116a)의 노출된 상부면은 평탄한 상부면을 갖지 못할 수 있다. 예시적인 실시예에서, 상기 제1 매립 절연막 패턴(116a) 상부면에는 딤플 부위를 포함할 수 있다.
도 13을 참조하면, 상기 제1 영역(I)의 기판(100), 제1 매립 절연막 패턴, 제1 캡핑막 패턴(128a)의 상부면과 상기 제2 영역(II)의 기판(100) 및 상기 제1 내지 제3 매립 절연막 패턴(116a, 118a, 120a) 상에 예비 제1 버퍼 절연막(134)을 형성한다. 상기 예비 제1 버퍼 절연막(134)은 상, 하부에 형성되는 도전 패턴들(예를들어, 비트 라인 또는 콘택들)을 서로 절연시키기 위하여 형성될 수 있다. 상기 예비 제1 버퍼 절연막(134)은 실리콘 산화물을 포함할 수 있다. 상기 예비 제1 버퍼 절연막(134)은 원자층 적층 방법을 통해 형성할 수 있다.
예시적인 실시예에서, 상기 예비 제1 버퍼 절연막(134)은 최종 형성되는 목표 제1 버퍼 절연막의 두께의 1.5배 내지 3배의 두께를 가질 수 있다. 상기 예비 제1 버퍼 절연막(134)의 두께가 목표 제1 버퍼 절연막의 두께의 1.5배 보다 작으면, 연마되는 막의 두께가 얇아서 목표 제1 버퍼 절연막의 두께를 갖도록 후속 연마 공정을 제어하는 것이 용이하지 않을 수 있다. 상기 예비 제1 버퍼 절연막(134)의 두께가 목표 제1 버퍼 절연막의 두께의 3배보다 크면, 연마되는 막의 두께가 증가되어 후속 연마 공정을 제어하는 것이 용이하지 않을 수 있다. 또한, 상기 예비 제1 버퍼 절연막(134)은 상기 목표 제1 버퍼 절연막의 두께보다 20 내지 150Å 만큼 더 두꺼울 수 있다.
예시적인 실시예에서, 상기 예비 제1 버퍼 절연막(134)은 70Å 내지 200Å의 두께를 가질 수 있다.
상기 예비 제1 버퍼 절연막(134)은 상기 제1 캡핑막 패턴(128a) 상부면의 딤플 부위(132)에서 불균일한 두께를 갖거나 또는 상부면에 상기 딤플 부위가 전사될 수 있다. 따라서, 제1 캡핑막 패턴(128a) 상의 예비 제1 버퍼 절연막(134)은 불균일한 상부면 및 하부면을 가질 수 있다.
또한, 상기 제1 영역(I)의 제1 매립 절연막 패턴(116a)의 상부면이 평탄한 형상을 갖지 못하므로, 상기 제1 매립 절연막 패턴(116a) 상의 예비 제1 버퍼 절연막(134)의 상부면 및 하부면은 균일하지 않을 수 있다.
설명한 것과 같이, 제1 영역(I)에서 상기 예비 제1 버퍼 절연막(134) 아래에 위치하는 막의 표면이 균일하지 않기 때문에, 상기 예비 제1 버퍼 절연막(134)의 상부면의 모폴로지가 균일하지 않을 수 있다.
한편, 상기 예비 제1 버퍼 절연막(134)은 상기 제2 영역(II)의 돌출부(A) 상에 컨포멀하게 형성되므로, 상기 돌출부(A) 상의 예비 제1 버퍼 절연막(134)은 상대적으로 높은 상부면을 갖게된다.
도 14를 참조하면, 상기 예비 제1 버퍼 절연막(134)의 상부를 평탄화하여, 상기 예비 제1 버퍼 절연막(134)보다 얇은 두께를 가지는 제1 버퍼 절연막(134a)을 형성한다. 즉, 상기 제1 버퍼 절연막(134a)은 상기 목표 두께를 가질 수 있다. 평탄화 공정을 수행하므로, 상기 제1 버퍼 절연막(134a)의 상부면은 실질적으로 평탄할 수 있다.
예시적인 실시예에서, 상기 제1 버퍼 절연막(134a)은 35Å 내지 100Å의 두께를 가질 수 있다. 예시적인 실시예에서, 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다.
상기 제1 버퍼 절연막(134a)의 저면과 상부면은 서로 다른 평탄도를 가질 수 있다. 상기 제1 버퍼 절연막(134a)의 저면은 하부막들의 불균일에 의해 낮은 평탄도를 가질 수 있다. 그러나, 상기 제1 버퍼 절연막(134a)의 상부면은 상기 평탄화 공정을 통해 상기 제1 버퍼 절연막(134a)의 저면보다 더 평탄할 수 있다. 즉, 상기 제1 버퍼 절연막(134a)의 상부면의 평탄도는 상기 제1 버퍼 절연막(134a)의 하부면의 평탄도보다 높을 수 있다.
상기 연마 공정에서, 상기 제2 영역(II)의 예비 제1 버퍼 절연막(134)을 연마할 때 상기 돌출부(A)가 제거될 수 있다. 구체적으로, 상기 돌출부(A) 상에 형성된 예비 제1 버퍼 절연막(134)이 제거되고, 그 하부의 제2 매립 절연막 패턴(118a)의 돌출부(A)가 제거될 수 있다. 따라서, 상기 제2 매립 절연막 패턴(118a)의 양 측에 제1 버퍼 절연막(134a)이 구비될 수 있다. 상기 제1 버퍼 절연막(134a)은 상기 제2 매립 절연막 패턴(118a)에 의해 절단될 수 있다. 상기 돌출부(A)가 제거됨으로써, 상기 제1 버퍼 절연막(134a) 및 제2 매립 절연막 패턴(118a)은 실질적으로 동일 평면에 위치하며, 동일한 상부면 높이를 가질 수 있다.
설명한 것과 같이, 상기 연마 공정에 의해, 상기 제1 및 제2 영역(I,II)에 형성된 막의 상부면 단차가 최소화되고, 막의 상부면은 평탄할 수 있다.
도 15를 참조하면, 상기 제1 버퍼 절연막(134a) 상에 제2 버퍼 절연막(136)을 형성한다.
상기 제2 버퍼 절연막(136)은 예를들어, 식각 저지막으로 제공될 수 있다. 상기 제2 버퍼 절연막(136)은 실리콘 산화물과 높은 식각 선택비를 갖는 절연 물질을 포함할 수 있다. 상기 제2 버퍼 절연막(136)은 실리콘 질화물을 포함할 수 있다. 상기 제2 버퍼 절연막(136)은 원자층 적층방법을 통해 형성할 수 있다. 예시적인 실시예에서, 상기 제2 버퍼 절연막(136)의 두께 범위는 목표 제1 버퍼 절연막의 두께 범위와 동일할 수 있다. 예를들어, 상기 제2 버퍼 절연막(136)은 35Å 내지 100Å의 두께를 가질 수 있다.
예시적인 실시예에서, 도시하지는 않았지만, 상기 제2 버퍼 절연막(136) 상에 제3 버퍼 절연막을 더 형성할 수 있다. 상기 제3 절연막은 실리콘 산화물을 포함할 수 있다.
상기 제1 버퍼 절연막(134a)이 평탄한 상부면을 가지므로, 상기 제1 버퍼 절연막(134a) 상에 형성되는 제2 버퍼 절연막(136)도 평탄한 상부면 및 하부면을 가질 수 있다.
한편, 상기 제2 영역 상의 제2 버퍼 절연막(136)은 상기 제1 버퍼 절연막(134a) 및 상기 제2 매립 절연막 패턴(118a) 상에 형성될 수 있다.
도 16을 참조하면, 상기 제2 버퍼 절연막(136) 상에 제1 도전막(138)을 형성한다. 상기 제1 도전막(138) 상에 제3 마스크 패턴(도시안됨)을 형성한다. 상기 제3 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제1 도전막(138), 제2 버퍼 절연막(136) 및 제1 버퍼 절연막(134a)을 일부 식각하여 제1 액티브 패턴(104)의 상부를 노출하는 제1 개구(140)를 형성할 수 있다.
상기 식각 공정 시, 제1 개구(140)에 의해 노출된 기판(100) 및 이에 인접하는 매립 절연막 패턴들 및 제1 캡핑막 패턴(128a)의 상부도 함께 식각되어 이들 상면에 리세스가 형성될 수 있다. 즉, 제1 개구(140)의 저면은 리세스로도 지칭될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 개구(140)는 상기 제1 액티브 패턴들(104)의 가운데 부위의 상면을 노출시킬 수 있다.
상기 제1 개구(140)를 채우는 제2 도전막(142)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구(140)를 채우는 예비 제2 도전막을 형성한 후, 상기 예비 제2 도전막 상부를 에치백할 수 있다. 따라서, 상기 제2 도전막(142)은 제1 도전막(138)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 가질 수 있다.
상기 제1 및 제2 도전막(138, 142)은 예를들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 상기 제1 및 제2 도전막(138, 142)은 서로 병합될 수도 있다.
상기 제3 식각 마스크 패턴을 제거한 후, 상기 제1 및 제2 도전막(138, 142) 상에 베리어막(144), 제1 금속막(146) 및 제2 캡핑막(148)을 순차적으로 형성할 수 있다.
이 후, 상기 제2 영역(II)에 형성되는 상기 제2 캡핑막(148) 제1 금속막(146), 베리어막(144), 제1 및 제2 도전막(138, 142)을 순차적으로 식각한다. 따라서, 상기 제1 영역(I) 및 제2 영역(II) 상에 예비 비트 라인 구조물이 형성될 수 있다.
상기 예비 비트 라인 구조물의 측벽 상에 스페이서(150)를 형성하고, 상기 예비 비트 라인 구조물의 상부면 및 스페이서(150) 상에는 질화물 라이너(152)를 더 형성할 수 있다. 상기 질화물 라이너(152)는 실리콘 질화물을 포함할 수 있다.
한편, 상기 제2 영역(II)의 기판 상에 상기 돌출부(A)가 제거됨으로써, 상기 제1 도전막(138)은 평탄한 상부면 및 하부면을 가지면서 형성될 수 있다. 그러므로, 상기 제2 영역(II)의 상기 제1 도전막(138) 상에 형성되는 상기 베리어막(144) 및 제1 금속막(146)도 각각 평탄한 상부면 및 하부면을 가지면서 형성될 수 있다.
만일, 본 발명의 일 실시예와는 다르게 상기 제2 영역(II)에 돌출부(A)가 남아있는 경우, 도 17에 도시된 것과 같이, 상기 제2 영역(II)의 상기 제1 도전막(138) 상에 형성되는 베리어막(144) 및 제1 금속막(146)은 상기 돌출부(A)의 프로파일을 따라 형성될 수 있다. 때문에, 상기 제1 도전막(138) 상에 형성되는 베리어막(144) 및 제1 금속막(146)도 불균일한 상부면을 가질 수 있다. 따라서, 후속 공정에서 비트 라인 구조물에 불량이 발생될 수 있다.
도 18을 참조하면, 상기 제2 영역(II)의 제2 버퍼 절연막(136) 상에 하부 층간 절연 패턴(154)을 형성한다.
상기 질화물 라이너(152) 및 하부 층간 절연 패턴(154) 상에 제3 캡핑막(156)을 형성한다. 상기 제3 캡핑막(156)은 실리콘 질화물을 포함할 수 있다. 상기 제2 캡핑막(148), 질화물 라이너(152) 및 제3 캡핑막(156)은 실리콘 질화물을 포함하며, 이에 따라 하나의 질화물로 병합될 수 있다. 이하에서는 상기 제2 캡핑막(148), 질화물 라이너(152) 및 제3 캡핑막(156)은 병합하여 상부 캡핑막(160)이라 하면서 설명한다.
도 19 및 도 20을 참조하면, 상기 상부 캡핑막(160)을 식각하여 상부 캡핑막 패턴(160a)을 형성하고, 이를 식각 마스크로 사용하여 제1 금속막(146), 베리어막(144), 제1 및 제2 도전막들(138, 142)을 순차적으로 식각할 수 있다.
이에 따라, 제1 개구(140) 내의 제1 액티브 패턴(104) 상에는 순차적으로 적층된 제2 도전 패턴(142a), 베리어 패턴(144a), 제1 금속 패턴(146a) 및 상부 캡핑막 패턴(160a)이 형성될 수 있으며, 제1 개구(140) 외측의 제2 버퍼 절연막(136) 상에는 순차적으로 적층된 제1 도전 패턴(138a), 베리어 패턴(144a), 제1 금속 패턴(146a) 및 상부 캡핑막 패턴(160a)이 형성될 수 있다.
전술한 바와 같이 제1 및 제2 도전막들(138, 142)은 서로 병합될 수 있으며, 이에 따라 하나의 도전 패턴으로 제공될 수 있다. 순차적으로 적층된 도전 패턴, 베리어 패턴(144a), 제1 금속 패턴(146a) 및 상부 캡핑막 패턴(160a)은 비트 라인 구조물(162)로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 구조물(162)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 비트 라인 구조물(162)은 상기 제1 개구들(B 부분 참조)에 노출되는 상기 제1 액티브 패턴(104)의 표면과 접촉하면서 상기 제2 방향으로 연장될 수 있다.
도 21을 참조하면, 상기 비트 라인 구조물(162)의 측벽을 덮는 스페이서 구조물(170)을 형성한다.
도 23에 도시된 것과 같이, 상기 스페이서 구조물(170)은 상기 비트 라인 구조물(162)의 측벽 및 상부면을 덮는 제1 스페이서(170a), 상기 제1 개구(140)를 채우는 제2 스페이서(170b), 상기 비트 라인 구조물(162)의 측벽을 덮고 상기 제1 스페이서(170a) 상에 순차적으로 적층되는 제3 및 제4 스페이서(170c, 170d)를 각각 포함할 수 있다.
이 후, 상기 스페이서 구조물(170) 사이의 갭을 매립하면서 상기 제2 버퍼 절연막(136) 상에 제1 층간 절연막(180)을 형성한다. 이 후, 상기 스페이서 구조물(170)의 상부면이 노출되도록 상기 제1 층간 절연막(180)을 평탄화할 수 있다. 상기 제1 층간 절연막(180)은 실리콘 산화물을 포함할 수 있다.
도 22 및 도 23을 참조하면, 상기 제1 층간 절연막(180) 및 스페이서 구조물 상에 제4 식각 마스크(도시안됨)를 형성한 후, 이를 사용하는 식각 공정을 수행하여 제1 층간 절연막(180)을 식각함으로써, 제2 개구(도시안됨)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 식각 마스크는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 이 때, 상기 제2 개구는 상기 게이트 구조물(130)과 오버랩되도록 형성될 수 있다. 이 후, 상기 제2 개구를 채우는 절연 패턴(도시안됨)을 형성한다. 상기 절연 패턴은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
다음에, 상기 제1 층간 절연막(180)을 식각하고, 그 하부의 제2 버퍼 절연막(136), 제1 버퍼 절연막(134a) 및 기판(100) 표면 부위를 식각함으로써, 상기 기판(100) 표면을 노출하는 제3 개구(182)를 형성할 수 있다.
상기 식각 공정에서, 상기 제1 액티브 패턴(104) 상부에 인접하는 매립 절연막 패턴의 상부 및 제1 캡핑막 패턴(128a) 상부도 함께 식각될 수 있다.
상기 제1 버퍼 절연막(134a) 및 제2 버퍼 절연막(136)의 상부면이 균일하므로, 상기 제3 개구(182)를 형성하기 위한 식각 공정에서, 상기 제1 및 제2 버퍼 절연막(136)이 기판(100) 전체에 걸쳐 균일하게 식각될 수 있다. 따라서, 상기 제3 개구(182)의 하부면의 높이 레벨이 기판(100) 전체에 걸쳐 균일할 수 있다. 예시적인 실시예에서, 상기 기판(100) 전면에 형성되는 제3 개구들(182)의 저면의 최대 높이 및 최소 높이 간의 차이(d)는 50Å보다 작을 수 있다.
이와 같이, 상기 제3 개구(182) 저면의 기판(100)의 노출면의 높이가 균일하므로, 이 후에 상기 제3 개구(182) 내부에 형성되는 콘택 플러그의 전기적 특성이 기판(100) 전면에 걸쳐 균일할 수 있다.
만일, 상기 제1 버퍼 절연막(134a) 및 제2 버퍼 절연막(136)의 상부면이 불균일하면, 상기 제1 및 제2 버퍼 절연막(134a, 136)의 두께가 국부적으로 차이가 생길 수 있다. 때문에, 상기 제3 개구(182)를 형성하기 위한 식각 공정에서 막의 식각량의 차이가 발생되고 이에 따라 상기 제3 개구(182)의 하부면의 높이 레벨이 기판(100)의 위치에 따라 차이가 날 수 있다.
도 24를 참조하면, 상기 제3 개구(182)를 채우면서 상기 비트 라인 구조물(162) 상부면보다 높은 상부면을 갖는 상부 콘택 플러그(184)를 형성한다. 상기 상부 콘택 플러그들(184) 사이를 채우는 상부 절연 패턴(186)을 형성한다.
상기 상부 콘택 플러그(184)의 상면과 접촉하는 커패시터(190)를 형성한다.
상기 공정을 수행하면, 디램 소자가 완성될 수 있다.
한편, 상기 디램 소자는 다음과 같은 구조적 특징을 가질 수 있다. 상기 디램 소자의 구조적 특징은 전술한 제조 방법을 형성하는 공정에서 대부분 설명되었다. 따라서, 이하에서는 반복되는 설명은 생략하고 중요한 부분에 대해서만 도면을 참조하여 기술하도록 한다.
도 23 및 도 24를 참조하면, 상기 반도체 소자는 기판(100) 내에 혹은 기판(100) 상에 형성된 게이트 구조물들(130), 비트 라인 구조물들(162), 스페이서 구조물(170), 상부 콘택 플러그들(184) 및 커패시터(540)를 포함할 수 있다.
상기 기판(100)은 제1 및 제2 영역(I, II)으로 구분될 수 있다. 상기 기판(100)에는 제1 내지 제4 트렌치(102a, 102b, 102c, 102d)가 구비되고 상기 제1 내지 제4 트렌치(102a, 102b, 102c, 102d) 내에 절연 물질이 채워질 수 있다.
상기 기판(100)의 제1 영역(I)에 구비되는 제1 트렌치(102a) 및 제4 트렌치(102d) 내에는 제1 매립 절연막 패턴(116a)이 채워질 수 있다. 상기 제1 매립 절연막 패턴(116a)은 실리콘 산화물을 포함할 수 있다. 상기 기판의 제1 영역(I)에 구비되는 제2 트렌치(102b) 내에는 상기 제1 매립 절연막 패턴(116a) 및 제2 절연막 패턴(114)이 채워질 수 있다. 상기 제2 절연막 패턴(114)은 실리콘 질화물을 포함할 수 있다.
상기 기판(100)의 제2 영역(II)에 구비되는 제3 트렌치(102c) 내에는 상기 제1 매립 절연막 패턴(116a), 제2 매립 절연막 패턴(118a) 및 제3 매립 절연막 패턴(120a)이 채워질 수 있다. 상기 제2 매립 절연막 패턴(118a)은 실리콘 질화물을 포함할 수 있다. 상기 제1 및 제3 매립 절연막 패턴(116a, 120a)은 실리콘 산화물을 포함할 수 있다.
상기 제3 트렌치(102c) 의 표면을 따라 상기 제1 매립 절연막 패턴(116a), 제2 매립 절연막 패턴(118a) 및 제3 매립 절연막 패턴(120a)이 순차적으로 적층될 수 있다. 상기 제2 매립 절연막 패턴(118a)의 최상부면은 상기 제1 및 제3 매립 절연막 패턴(116a, 120a)의 최상부면보다 높게 위치할 수 있다. 따라서, 상기 제2 매립 절연막 패턴(118a)의 최상부면은 상기 제1 및 제3 매립 절연막 패턴(116a, 120a)의 최상부면보다 돌출될 수 있다. 상기 제2 매립 절연막 패턴(118a)의 최상부면은 평탄한 형상을 가질 수 있다.
상기 제1 영역(I)의 기판(100)에는 제1 방향으로 연장되는 게이트 트렌치(121)가 구비되고, 상기 게이트 트렌치(121) 내에는 게이트 구조물(130)이 구비될 수 있다. 상기 게이트 구조물(130)의 일부분은 상기 제1 매립 절연막 패턴(116a) 및 상기 제2 절연막 패턴(114) 상에 형성될 수 있다.
상기 게이트 구조물(130)은 게이트 절연막(122), 게이트 전극(124), 폴리실리콘 패턴(126) 및 제1 캡핑막 패턴(128a)을 포함할 수 있다. 상기 제1 캡핑막 패턴(128a) 상부면은 딤플 부위(132)를 포함하며, 상부 표면이 불균일할 수 있다. 또한, 상기 제1 캡핑막 패턴(128a) 사이의 제1 액티브 패턴의 상부면도 불균일할 수 있다.
상기 제1 및 제2 영역(I, II)의 기판(100) 상에 제1 버퍼 절연막(134a)이 구비될 수 있다. 상기 제1 버퍼 절연막(134a) 상에는 제2 버퍼 절연막(136)이 구비될 수 있다.
상기 제1 버퍼 절연막(134a)의 상부면은 실질적으로 평탄할 수 있다. 상기 제1 버퍼 절연막(134a)은 상부 표면이 불균일한 제1 캡핑막 패턴(128a) 상에 구비되므로 상기 제1 버퍼 절연막(134a)의 하부면은 불균일한 표면을 가질 수 있다.
상기 제1 버퍼 절연막(134a)의 저면과 상부면은 서로 다른 평탄도를 가질 수 있다. 상기 제1 버퍼 절연막(134a)의 상부면의 평탄도는 상기 제1 버퍼 절연막(134a)의 하부면의 평탄도보다 높을 수 있다.
예시적인 실시예에서, 상기 제1 버퍼 절연막(134a)은 35Å 내지 100Å의 두께를 가질 수 있다.
상기 제2 영역(II)에 형성되는 제1 버퍼 절연막(134a)은 상기 제2 매립 절연막 패턴(118a)에 의해 절단되는 형상을 가질 수 있다. 즉, 상기 제2 영역(II)의 제2 매립 절연막 패턴(118a) 양 측에 상기 제1 버퍼 절연막(134a)이 구비될 수 있다. 즉, 상기 제1 버퍼 절연막(134a) 및 제2 매립 절연막 패턴(118a)의 상부면은 실질적으로 동일한 평면에 위치하며, 동일한 상부면 높이를 가질 수 있다.
상기 제2 버퍼 절연막(136)은 평탄한 상부면 및 하부면을 가질 수 있다. 예시적인 실시예에서, 상기 제2 버퍼 절연막(136)은 35Å 내지 100Å의 두께를 가질 수 있다.
상기 제2 영역 상의 제2 버퍼 절연막(136)은 상기 제1 버퍼 절연막(134a) 및 상기 제2 매립 절연막 패턴(118a) 상에 형성될 수 있다.
예시적인 실시예에서, 상기 제1 버퍼 절연막(134a)은 실리콘 산화물을 포함할 수 있고, 상기 제2 버퍼 절연막(136)은 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 도시하지는 않았지만, 상기 제2 버퍼 절연막(136) 상에 제3 버퍼 절연막을 더 형성할 수 있다.
상기 제1 영역(I) 및 제2 영역(II)의 기판(100) 상에 상기 제2 버퍼 절연막(136) 및 제1 액티브 패턴(104)과 접하는 상기 비트 라인 구조물(162)이 구비될 수 있다. 상기 비트 라인 구조물(162)은 순차적으로 적층된 도전 패턴, 베리어 패턴(144a), 제1 금속 패턴(146a) 및 상부 캡핑막 패턴(160a)을 포함할 수 있다. 상기 비트 라인 구조물(162)은 상기 제1 영역(I)으로부터 상기 제2 영역(II)까지 연장될 수 있다.
상기 제2 버퍼 절연막(136)의 상부면이 평탄하므로, 상기 제2 버퍼 절연막(136)과 접하는 부위의 비트 라인 구조물(162)의 하부면이 평탄할 수 있다.
상기 비트 라인 구조물(162)과 접하는 상기 제1 액티브 패턴(104) 부위는 상기 제1 버퍼 절연막(134a) 아래에 위치하는 제1 액티브 패턴(104)보다 리세스된 형상을 가질 수 있다. 즉, 상기 제1 액티브 패턴(104)의 일부에는 제2 개구가 형성되고, 상기 제2 개구 저면과 상기 비트 라인 구조물(162)이 서로 접할 수 있다.
상기 비트 라인 구조물(162) 측벽에는 스페이서 구조물(170)이 구비될 수 있다.
상기 비트 라인 구조물들(162) 사이의 제1 액티브 패턴(104)에는 제3 개구(182)가 구비될 수 있다. 이 때, 상기 제3 개구(182)의 하부면의 높이 레벨이 상기 기판(100)의 전면에 대해 매우 균일할 수 있다. 예시적인 실시예에서, 상기 기판(100) 전면에 형성되는 제3 개구들(182)의 저면의 최대 높이 및 최소 높이 간의 차이(d)는 50Å보다 작을 수 있다.
상기 비트 라인 구조물들(162) 사이를 덮는 제1 층간 절연막(180)이 구비될 수 있다.
상기 제3 개구(182)의 하부면의 제1 액티브 패턴(104)과 접하면서 상기 비트 라인 구조물(162) 상부면보다 높은 상부면을 갖는 상부 콘택 플러그(184)가 구비될 수 있다. 상기 상부 콘택 플러그들(184) 사이를 채우는 상부 절연 패턴(186)이 구비될 수 있다.
상기 상부 콘택 플러그(184)의 상면과 접촉하는 커패시터(190)가 구비될 수 있다.
상기 반도체 소자는 평탄한 상부면을 가지는 제1 버퍼 절연막 및 제2 버퍼 절연막을 포함한다. 따라서, 상기 제2 버퍼 절연막 상에 형성되는 비트 라인 구조물의 저면이 평탄할 수 있다.
또한, 상기 비트 라인 구조물들 사이에 형성되는 상기 제3 개구(182)의 하부면 높이 레벨이 균일할 수 있다. 따라서, 상기 제3 개구(182)에 형성되는 상부 콘택 플러그가 균일한 특성을 가지면서 형성될 수 있다.
한편, 상기 제2 영역의 기판(100) 상에 형성되는 비트 라인 구조물의 하부면 및 상부면이 평탄할 수 있다. 즉, 상기 제2 영역의 기판 상에 형성되는 제2 매립 절연막 패턴이 돌출부를 포함하지 않을 수 있다. 그러므로, 상기 비트 라인 구조물은 상기 돌출부 상에 형성되지 않을 수 있다. 이에 따라, 상기 돌출부에 기인하여 상기 비트 라인 구조물이 단선되는 불량이 감소될 수 있다.
100 : 기판
102a, 102b, 102c, 102d : 제1 내지 제4 트렌치들
116a : 제1 매립 절연막 패턴 118a : 제2 매립 절연막 패턴
120a : 제3 매립 절연막 패턴 134a : 제1 버퍼 절연막
136 : 제2 버퍼 절연막 130 : 게이트 구조물
162 : 비트 라인 구조물 170 : 스페이서 구조물

Claims (10)

  1. 제1 및 제2 영역이 구분되는 기판;
    상기 제1 영역의 기판의 제1 트렌치 내에 구비되는 제1 매립 절연막 패턴;
    상기 제2 영역의 기판의 제2 트렌치 내에 구비되고 순차적으로 적층되는 제1 매립 절연막 패턴, 제2 매립 절연막 패턴 및 제3 매립 절연막 패턴;
    상기 제1 및 제2 영역의 기판 상에 구비되고, 평탄한 상부면을 갖는 제1 버퍼 절연막;
    상기 제1 버퍼 절연막 상에 구비되는 제2 버퍼 절연막; 그리고,
    상기 제1 영역 및 제2 영역의 기판 상에 비트 라인 구조물이 구비되고,
    상기 비트 라인 구조물의 일부분은 상기 제2 버퍼 절연막 상에 형성되고, 상기 비트 라인 구조물의 일부분은 상기 제1 영역의 기판 표면과 접하고, 상기 제2 버퍼 절연막 상에 형성되는 비트 라인 구조물은 평탄한 하부면을 갖고,
    상기 제2 영역 상의 제2 매립 절연막 패턴의 상부면은 상기 제1 및 제3 매립 절연막 패턴의 상부면보다 돌출되고, 상기 제1 버퍼 절연막은 상기 제2 매립 절연막 패턴에 의해 절단되는 형상을 갖는 반도체 소자.
  2. 제1항에 있어서, 상기 제2 영역 상에 형성되는 상기 비트 라인 구조물은 평탄한 상, 하부면을 갖는 반도체 소자.
  3. 삭제
  4. 제1항에 있어서, 상기 제2 영역 상의 제2 매립 절연막 패턴의 상부면은 상기 제1 버퍼 절연막의 상부면과 동일한 평면에 위치하는 반도체 소자.
  5. 제1항에 있어서, 상기 제2 영역 상의 제2 버퍼 절연막은 상기 제1 버퍼 절연막 및 상기 제2 매립 절연막 패턴 상에 형성되는 반도체 소자.
  6. 제1항에 있어서, 상기 비트 라인 구조물은 복수개가 구비되고, 상기 비트 라인 구조물들 사이의 기판에는 각각 개구부가 포함되고, 상기 기판에 형성되는 개구부들의 저면의 최대 높이와 최소 높이 간의 차이는 50Å보다 작은 반도체 소자.
  7. 제1항에 있어서, 상기 제1 버퍼 절연막은 35Å 내지 100Å의 두께를 갖는 반도체 소자.
  8. 제1 및 제2 영역이 구분되는 기판의 일부분을 식각하여 상기 제1 영역의 기판에 제1 트렌치 및 상기 제2 영역의 기판에 제2 트렌치를 형성하고;
    상기 제1 트렌치 내에 제1 매립 절연막 패턴을 형성하고;
    상기 제2 트렌치 내에 순차적으로 적층되는 제1 매립 절연막 패턴, 제2 매립 절연막 패턴 및 제3 매립 절연막 패턴을 형성하고;
    상기 제1 및 제2 영역의 기판 상에 예비 제1 버퍼 절연막을 형성하고;
    상기 예비 제1 버퍼 절연막의 상부면을 평탄화하여, 상기 제1 및 제2 영역의 기판 상에 평탄한 상부면을 갖는 제1 버퍼 절연막을 형성하고;
    상기 제1 버퍼 절연막 상에 제2 버퍼 절연막을 형성하고; 그리고,
    상기 제1 영역 및 제2 영역의 기판 상에 비트 라인 구조물을 형성하고,
    상기 비트 라인 구조물의 적어도 일부분은 상기 제2 버퍼 절연막 상에 형성되고, 상기 제2 버퍼 절연막 상에 형성되는 비트 라인 구조물은 평탄한 하부면을 갖고,
    상기 예비 제1 버퍼 절연막의 상부면을 평탄화하는 공정에서, 상기 제2 영역 상의 제2 매립 절연막 패턴이 함께 연마되어 상기 제2 매립 절연막 패턴은 상기 제1 버퍼 절연막 상부면과 동일한 평면을 갖는 반도체 소자의 제조 방법.

  9. 삭제
  10. 삭제
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